JP7241574B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオードなどの半導体装置では、終端領域の耐圧を高くするために、例えば、ＲＦＰ（Resistive Field Plate）を用いる。ＲＦＰは、終端領域に位置するｐｎ接合のエッジにおける空乏層の広がりを助長し、電界集中を緩和する。これにより、ｐｎ接合のエッジブレイクダウンを防ぐことができる。しかしながら、ＲＦＰは、半導体装置の発熱により電気抵抗が低下する特性を有し、リーク電流を増加させることがある。
特開２０１６－２２５４２５号公報
実施形態は、ＲＦＰを介したリーク電流を抑制できる半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部の表面上において、前記第２電極から離間した位置に設けられた第３電極と、前記第２電極と前記第３電極とをつなぎ、前記第１半導体層の材料よりも高抵抗率の材料を含む第１膜と、前記半導体部と前記第１膜との間に設けられた絶縁性の第２膜と、を備える。前記半導体部は、前記第２電極と前記第１半導体層との間に選択的に設けられた第２導電形の第２半導体層と、前記第３電極と前記第１半導体層との間に選択的に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第３半導体層と、をさらに含む。前記第２膜は、前記第１電極から前記第２電極に向かう第１方向における第１膜厚を有する第１膜厚部と、前記第１膜厚よりも厚い前記第１方向における第２膜厚を有する第２膜厚部と、を含み、前記第１膜厚部および前記第２膜厚部は、それぞれ、前記半導体部の前記表面に沿って連続的に延在し、前記第２電極を囲むように設けられる。前記第１膜は、前記第２膜厚から前記第１膜厚を差し引いた厚さよりも薄い膜厚を有し、前記第１膜厚部の表面および前記第２膜厚部の表面に沿って延在する。前記半導体部と前記第１膜との間において、前記第２膜の前記第１膜厚部および前記第２膜厚部は、前記半導体部の前記第１半導体層に直接接する。
実施形態に係る半導体装置を示す模式図である。 実施形態に係る半導体装置の終端領域を示す模式断面図である。 実施形態の第１変形例に係る半導体装置を示す模式図である。 実施形態の第２変形例に係る半導体装置を示す模式図である。 実施形態の第３変形例に係る半導体装置を示す模式図である。 実施形態の第４変形例に係る半導体装置を示す模式図である。 実施形態の第５変形例に係る半導体装置を示す模式図である。 実施形態の第６変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図１（ａ）は、半導体装置１の上面を示す模式平面図である。図１（ｂ）は、図１（ａ）中に示すＡ－Ａ線に沿った断面を示す模式断面図である。
半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。実施形態は、これに限定される訳ではなく、半導体装置１は、ＭＯＳＦＥＴもしくはダイオードであっても良い。
半導体装置１は、半導体部１０と、コレクタ電極２０（第１電極）と、エミッタ電極３０（第２電極）と、ＥＱＰＲ電極４０（Equipotential Ring：第３電極）と、ゲート電極５０と、を備える。コレクタ電極２０は、半導体部１０の裏面上に設けられる。エミッタ電極３０およびＥＱＰＲ電極４０は、半導体部１０の表面上に設けられる。エミッタ電極３０およびＥＱＰＲ電極４０は、例えば、同じ金属材料を含む。
図１（ａ）に示すように、ＥＱＰＲ電極４０は、エミッタ電極３０を囲むように設けられる。また、ＥＱＰＲ電極４０は、エミッタ電極３０から離間して設けられる。エミッタ電極３０は、例えば、上方から見て四角形の形状を有する。エミッタ電極３０は、例えば、四隅において円弧状の外縁を有する。
図１（ｂ）に示すように、ゲート電極５０は、半導体部１０とエミッタ電極３０との間に配置される。ゲート電極５０は、半導体部１０の表面側に設けられたゲートトレンチＧＴの内部に配置される。ゲート電極５０は、ゲート絶縁膜５１により半導体部１０から電気的に絶縁される。また、ゲート電極５０は、層間絶縁膜５３によりエミッタ電極３０から電気的に絶縁される。ゲート電極５０は、図示しないゲートパッドに電気的に接続される。図１（ａ）では、図示を省略しているが、ゲートパッドは、例えば、半導体部１０の表面のエミッタ電極３０の中にエミッタ電極３０とは電気的に絶縁された状態で配置される。
半導体部１０は、ｎ－形ドリフト層１１（第１半導体層）と、ｐ形ベース層１３（第２半導体層）と、ｎ＋形エミッタ層１５と、を含む。
ｐ形ベース層１３は、ｎ－形ドリフト層１１とエミッタ電極３０との間に選択的に設けられる。ｐ形ベース層１３は、エミッタ電極３０に電気的に接続される。また、ｐ形ベース層１３は、ゲート絶縁膜５１を介してゲート電極５０に向き合うように設けられる。
ｎ＋形エミッタ層１５は、ｐ形ベース層１３とエミッタ電極３０との間に選択的に設けられる。ｎ＋形エミッタ層１５は、エミッタ電極３０に電気的に接続される。ｎ＋形エミッタ層１５は、少なくともその一部がゲート絶縁膜５１を介してゲート電極５０に向き合うように設けられる。ｎ＋形エミッタ層１５は、ｎ－形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ゲートトレンチＧＴは、例えば、ｎ－形ドリフト層１１とｐ形ベース層１３との境界よりも深いレベルに位置する底面を有する。ゲート電極５０は、ゲート絶縁膜５１を介してｎ－形ドリフト層１１と向き合うように設けられる。
半導体部１０は、ｎ＋形チャネルストッパ１７（ＥＱＰＲ：第３半導体層）と、ｐ形コレクタ層１８と、ｎ形バッファ層１９と、をさらに含む。
ｎ＋形チャネルストッパ１７は、ｎ－形ドリフト層１１とＥＱＰＲ電極４０との間に設けられる。ｎ＋形チャネルストッパ１７は、ｐ形ベース層１３から離れた位置に設けられる。ｎ＋形チャネルストッパ１７は、例えば、半導体部１０の表面側のエッジに沿って、ｐ形ベース層１３を囲むように設けられる。ｎ＋形チャネルストッパ１７は、ｎ－形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ＥＱＰＲ電極４０は、ｎ＋形チャネルストッパ１７に電気的に接続される。
ｐ形コレクタ層１８は、コレクタ電極２０とｎ－形ドリフト層１１との間に設けられる。コレクタ電極２０は、ｐ形コレクタ層１８に電気的に接続される。ｎ形バッファ層１９は、ｎ－形ドリフト層１１とｐ形コレクタ層１８との間に設けられる。ｎ形バッファ層１９は、ｎ－形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
図１（ａ）および（ｂ）に示すように、半導体装置１は、ＲＦＰ６０（第１膜）と、層間絶縁膜７０（第２膜）と、をさらに含む。
ＲＦＰ６０は、エミッタ電極３０とＥＱＰＲ電極４０とをつなぐように設けられる。ＲＦＰ６０は、エミッタ電極３０を囲むように設けられる。ＲＦＰ６０は、半絶縁性の高抵抗膜である。ＲＦＰは、半導体部１０の材料（例えば、ｎ－形ドリフト層１１）よりも高抵抗率の材料を含む。ＲＦＰ６０は、例えば、酸素をドープしたポリシリコン膜である。また、ＲＦＰ６０は、例えば、シリコン窒化膜であり、その化学量論比よりも高い比率のシリコン原子を含む半絶縁膜である。また、ＲＦＰ６０は、例えば、酸素原子、窒素原子および炭素原子のうちの少なくとも１つと、シリコン原子と、を含む組成を有する。ＲＦＰ６０は、例えば、１×１０７から１×１０１４オーム・センチメートル（Ωｃｍ）の範囲の比抵抗を有する。
層間絶縁膜７０は、半導体部１０とＲＦＰ６０との間に設けられ、ＲＦＰ６０を半導体部１０から電気的に絶縁する。層間絶縁膜７０は、例えば、シリコン酸化膜である。層間絶縁膜７０は、例えば、第１膜厚部７１と、第２膜厚部７３と、を含む。第１膜厚部７１は、Ｚ方向における第１膜厚を有し、第２膜厚部７３は、Ｚ方向における第２膜厚を有する。第２膜厚は、第１膜厚よりも厚い。
第１膜厚部７１および第２膜厚部７３は、それぞれ複数設けられ、エミッタ電極３０からＥＱＰＲ電極４０に向かう方向（例えば、Ｘ方向）に交互に配置される。第１膜厚部７１および第２膜厚部７３は、それぞれエミッタ電極３０を囲むように設けられる。第１膜厚部７１および第２膜厚部７３は、例えば、エミッタ電極３０の四隅に沿った部分において円弧状に設けられる。複数の第１膜厚部７１の第１膜厚は、略同一であり、複数の第２膜厚部７３の第２膜厚は、略同一である。ここで「略同一」とは、例えば、製造過程における不均一性に起因する差があるとしても、機能上は同一と見なせることを言う。以下、同様。
ＲＦＰ６０は、例えば、第２膜厚から第１膜厚を差し引いた厚さよりも薄い膜厚を有する。ＲＦＰ６０は、第１膜厚部７１の表面および第２膜厚部７３の表面に沿って延在し、隙間なく覆う。ＲＦＰ６０は、例えば、Ｚ方向における０．５から２マイクロメートル（μｍ）の膜厚を有する。
図２（ａ）は、実施形態に係る半導体装置１の終端領域を示す模式断面図である。図２（ｂ）は、比較例に係る半導体装置２の終端領域を示す模式断面図である。ここで「終端領域」とは、ｐ形ベース層１３とｎ＋形チャネルストッパ１７との間の領域である。
図２（ａ）に示すように、半導体装置１の終端領域には、第１膜厚部７１と第２膜厚部７３とを含む層間絶縁膜７０が設けられる。ＲＦＰ６０は、層間絶縁膜７０の表面を隙間なく覆うように形成される。
図２（ｂ）に示す半導体装置２の終端領域には、ＲＦＰ８０と層間絶縁膜９０とが設けられる。層間絶縁膜９０は、平坦な表面を有し、ＲＦＰ８０は、層間絶縁膜９０の表面を隙間なく覆う。ＲＦＰ８０は、ＲＦＰ６０と同じ膜厚を有する。
図２（ａ）に示すＲＦＰ６０は、Ｚ方向に突出した第２膜厚部７３を覆うため、エミッタ電極３０からＥＱＰＲ電極４０に至る沿面距離が、図２（ｂ）に示すＲＦＰ８０の沿面距離よりも長くなる。ここで、「沿面距離」は、例えば、ＲＦＰ６０と層間絶縁膜７０との界面に沿ってエミッタ電極３０からＥＱＰＲ電極４０に至る距離である。
沿面距離が長いＲＦＰ６０の電気抵抗は、ＲＦＰ８０の電気抵抗よりも大きくなる。したがって、ＲＦＰ６０では、半導体装置１の動作時における発熱により電気抵抗が低下したとしても、ＲＦＰ８０よりも高い抵抗値を維持することができる。これにより、コレクタ・エミッタ間のリーク電流を、ＲＦＰ８０に比べて抑制することができる。
第１膜厚部７１は、エミッタ電極３０からＥＱＰＲ電極４０に向かう水平方向（例えば、Ｘ方向）の幅Ｗｆを有する。第２膜厚部７３は、水平方向の幅Ｗｓを有する。エミッタ電極３０とＥＱＰＲ電極４０との間に位置する複数の第１膜厚部７１は、例えば、略同一の幅Ｗｆをそれぞれ有する。また、複数の第２膜厚部７３も略同一の幅Ｗｓをそれぞれ有する。複数の第２膜厚部７３は、略同一の水平方向の幅を有し、水平方向に等間隔で配置される。
例えば、第１膜厚部７１は、エミッタ電極３０の四隅に沿った部分においても、同じ水平方向の幅を有する（図１（ａ）参照）。第２膜厚部７３は、エミッタ電極３０の四隅に沿った部分において、水平方向の幅Ｗｓを有し、例えば、同じ水平方向の間隔をあけて等間隔に配置される。
半導体装置１のスイッチング動作時におけるオフ状態において、例えば、エミッタ電極３０とＥＱＰＲ電極４０との間には、コレクタ・エミッタ間電圧ＶＣＥが生じる。これに伴い、ｎ－形ドリフト層１１と第１膜厚部７１との界面の電位は、例えば、Ｖ１～Ｖ５となる。ここで、電位Ｖ１～Ｖ５は、ｎ－形ドリフト層１１と第１膜厚部７１との間の界面の電位である。また、電位Ｖ１～Ｖ５は、各第１膜厚部７１における水平方向の中央の直下に位置する界面の電位である。
電位分布は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５の関係を有する。例えば、ｐ形ベース層１３とｎ＋形チャネルストッパ１７との間の中央における界面の電位Ｖ３は、ＶＣＥ／２となる。
また、ｎ－形ドリフト層１１と第２膜厚部７３との界面における電位と、ｎ－形ドリフト層と第１膜厚部７１との界面における電位と、は不連続になる。すなわち、半導体装置１の終端領域における電界分布は、ｐ形ベース層１３とｎ＋形チャネルストッパ１７との間において離散的になる。これにより、半導体装置１をオフする過程において、終端領域における空乏層の広がりが助長される。
図３は、実施形態の第１変形例に係る半導体装置３を示す模式図である。図３は、エミッタ電極３０の１つの角と、これに対向するＥＱＰＲ電極４０の角と、の間の終端領域の構成を表す模式平面図である。また、図３では、ＲＦＰ６０を省略し、第１膜厚部７１および第２膜厚部７３を含む層間絶縁膜７０の表面を表している。
例えば、Ｘ方向およびＹ方向において、第１膜厚部７１および第２膜厚部７３は、略一定の幅ＷｆおよびＷｓをそれぞれ有する。第２膜厚部７３は、例えば、角部の終端領域において、曲率半径Ｒ１～Ｒ４を有するように設けられる。曲率半径Ｒ１～Ｒ４は、例えば、エミッタ電極３０の角の曲率半径Ｒ０よりも小さい。このため、エミッタ電極３０の角とＥＱＰＲ電極４０の角との間の沿面距離は、エミッタ電極３０とＥＱＰＲ電極４０との間のＸ方向およびＹ方向における沿面距離よりも長くなる。したがって、角部の終端領域におけるＲＦＰ６０の電気抵抗は、他の終端領域におけるＲＦＰ６０の電気抵抗よりも大きくなる。これにより、コレクタ・エミッタ間のリーク電流をさらに抑制することができる。
さらに、曲率半径Ｒ０～Ｒ４が、Ｒ０＞Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４の関係を有するように、第２膜厚部７３を形成しても良い。これにより、エミッタ電極３０の角からＥＱＰＲ電極４０の角に向かう方向における第１膜厚部７１の幅Ｗｆ１～Ｗｆ５が、Ｗｆ１＞Ｗｆ２＞Ｗｆ３＞Ｗｆ４＞Ｗｆ５となるように、層間絶縁膜７０を設けることができる。
このような構成を有する角部の終端領域では、ＲＦＰ６０におけるＥＱＰＲ電極４０に近い部分の電気抵抗が高くなり、半導体装置１のオフ時における電圧降下が大きくなる。これに伴い、ｎ－形ドリフト層１１と層間絶縁膜７０との界面における電位分布は、他の領域よりもＥＱＰＲ電極４０側（すなわち、ｎ＋形チャネルストッパ１７側）にシフトする。例えば、電位ＶＣＥ／２となる位置は、エミッタ電極３０の角とＥＱＰＲ電極４０の角との間の中間位置よりもＥＱＰＲ電極４０側にシフトする。これにより、半導体装置１をオフする過程において、角部の終端領域における空乏層の広がりが助長され、ｐｎ接合におけるエミッタ電極３０の角に対応する部分の電界集中を緩和することができる。すなわち、ｎ－形ドリフト層１１とｐ形ベース層１３との間のｐｎ接合の耐圧を高くすることができる。
図４（ａ）および（ｂ）は、実施形態の第２変形例に係る半導体装置４を示す模式図である。図４（ａ）は、エミッタ電極３０の１つの角と、これに対向するＥＱＰＲ電極４０の角と、の間の終端領域の構成を表す模式平面図である。図４（ａ）では、ＲＦＰ６０を省略し、第１膜厚部７１および第２膜厚部７３を含む層間絶縁膜７０の表面を表している。図４（ｂ）は、図１（ｂ）に対応する断面を示す模式断面図である。
半導体装置４の層間絶縁膜７０も、第１膜厚部７１と第２膜厚部７３とを含む。第２膜厚部７３は、エミッタ電極３０からＥＱＰＲ電極４０に向かう水平方向において、略一定の幅Ｗｓを有する。すなわち、Ｘ方向、Ｙ方向、エミッタ電極３０の角からＥＱＰＲ電極４０の隅に向かう方向の全てにおいて、略一定の幅Ｗｓを有する。第１膜厚部７１は、エミッタ電極３０の側から横方向の幅Ｗｆ１、Ｗｆ２、Ｗｆ３、Ｗｆ４をそれぞれ有する。この例では、層間絶縁膜７０は、Ｗｆ１＞Ｗｆ２＞Ｗｆ３＞Ｗｆ４の関係を有するように設けられる。
図４（ｂ）に示すように、半導体装置４のオフ時において、ｎ－形ドリフト層１１と層間絶縁膜７０との界面における電位分布は、ｎ＋形チャネルストッパ１７側にシフトする。すなわち、電位ＶＣＥ／２となる位置は、ｐ形ベース層１３とｎ＋形チャネルストッパ１７との間の中間位置ＣＰよりもｎ＋形チャネルストッパ１７側にシフトする。これにより、終端領域における空乏層の広がりを助長し、ｎ－形ドリフト層１１とｐ形ベース層１３との間のｐｎ接合の耐圧を高くすることができる。この例では、終端領域全体において、ｐｎ接合の耐圧を高くすることができる。
さらに、図３に示すように、角部の終端領域における第２膜厚部７３の曲率半径を、エミッタ電極３０の角における曲率半径Ｒ０よりも小さくすることができる。これにより、ＲＦＰ６０の電気抵抗を高くすると共に、エミッタ電極３０の角に対応するｐｎ接合の耐圧をより高くすることができる。
図５（ａ）および（ｂ）は、実施形態の第３変形例に係る半導体装置５を示す模式図である。図５（ａ）は、エミッタ電極３０の１つの角と、これに対向するＥＱＰＲ電極４０の角と、の間の終端領域の構成を表す模式平面図である。図５（ａ）では、ＲＦＰ６０を省略し、第１膜厚部７１および第２膜厚部７３を含む層間絶縁膜７０の表面を表している。図５（ｂ）は、図１（ｂ）に対応する断面を示す模式断面図である。
第１膜厚部７１は、エミッタ電極３０からＥＱＰＲ電極４０に向かう横方向の幅Ｗｆを有する。第２膜厚部７３は、横方向の幅Ｗｓを有する。エミッタ電極３０とＥＱＰＲ電極４０との間に位置する複数の第１膜厚部７１は、例えば、略同一の幅Ｗｆをそれぞれ有する。また、複数の第２膜厚部７３も略同一の幅Ｗｓをそれぞれ有する。
複数の第１膜厚部７１は、略同一のＺ方向の膜厚を有する。第２膜厚部７３は、例えば、エミッタ電極３０側からＺ方向における膜厚Ｔ１、Ｔ２、Ｔ３、Ｔ４をそれぞれ有する。第２膜厚部７３は、エミッタ電極３０からＥＱＰＲ電極４０に向かう方向に厚くなるように設けられる（Ｔ１＜Ｔ２＜Ｔ３＜Ｔ４）。ＲＰＦ６０は、例えば、第２膜厚部７３のＺ方向における最大膜厚（Ｔ４）から第１膜厚部７１のＺ方向の膜厚を差し引いた厚さよりも薄い膜厚を有する。
この例においても、ＲＦＰ６０の電気抵抗は、第２膜厚部７３を設けない場合（図２（ｂ）参照）に比べて高くなる。さらに、第１膜厚部７１の上に位置する部分間のＲＦＰ６０の電気抵抗は、ＥＱＰＲ電極４０に近づくほど高くなる。例えば、横方向において隣合う第１膜厚部７１間における電圧差は、ＥＱＰＲ電極４０に近づくほど大きくなる。ｎ－形ドリフト層１１と層間絶縁膜７０との界面における電位分布は、ＥＱＰＲ電極４０側にシフトする。すなわち、電位ＶＣＥ／２となる位置は、ｐ形べース層１３とｎ＋形チャネルストッパ１７との間の中間位置ＣＰよりもＥＱＰＲ電極４０側にシフトする。これにより、半導体装置５のオフ時において、コレクタ・エミッタ間のリーク電流を抑制すると共に、終端領域における空乏層の広がりを助長し、ｐｎ接合の耐圧を高くすることができる。
この例においても、図３に示す角部の終端領域の配置を用いることが可能である。これにより、ＲＦＰ６０の電気抵抗を大きくすると共に、ｐｎ接合の角部における耐圧をより高くすることができる。
図６（ａ）および（ｂ）は、実施形態の第４変形例に係る半導体装置６を示す模式図である。図６（ａ）は、エミッタ電極３０の１つの角と、これに対向するＥＱＰＲ電極４０の角と、の間の終端領域の構成を表す模式平面図である。図６（ａ）では、ＲＦＰ６０を省略し、第１膜厚部７１および第２膜厚部７３を含む層間絶縁膜７０の表面を表している。図６（ｂ）は、図１（ｂ）に対応する断面を示す模式断面図である。
第１膜厚部７１は、エミッタ電極３０からＥＱＰＲ電極４０に向かう横方向の幅Ｗｆを有する。エミッタ電極３０とＥＱＰＲ電極４０との間に位置する複数の第１膜厚部７１は、例えば、略同一の幅Ｗｆをそれぞれ有する。
複数の第２膜厚部７３は、Ｚ方向に幅Ｗｓ１、Ｗｓ２、Ｗｓ３をそれぞれ有する。第２膜厚部７３は、エミッタ電極３０からＥＱＰＲ電極４０に向かう横方向に幅Ｗｓが狭くなるように設けられる（Ｗｓ１＞Ｗｓ２＞Ｗｓ３）。
複数の第１膜厚部７１は、例えば、略同一のＺ方向の膜厚を有するように設けられる。複数の第２膜厚部７３は、例えば、略同一のＺ方向の膜厚を有するように設けられる。
この例においても、ＲＦＰ６０の電気抵抗は、第２膜厚部７３を設けない場合（図２（ｂ）参照）よりも高くなる。さらに、ＲＦＰ６０の第２膜厚部７３の側面を覆う部分６０ｓの密度は、ＥＱＰＲ電極４０に近づくほど高くなる。このため、ＲＦＰ６０中の横方向における電位分布は、ＥＱＰＲ電極４０に近づくほど大きく変化する。すなわち、ｎ－形ドリフト層１１と層間絶縁膜７０との界面における電位分布は、ＥＱＰＲ電極４０側にシフトする。例えば、電位ＶＣＥ／２となる位置は、ｐ形ベース層１３とｎ＋形チャネルストッパ１７との間の中間位置ＣＰよりもＥＱＰＲ電極４０側にシフトする。これにより、半導体装置６のオフ時において、コレクタ・エミッタ間のリーク電流を抑制すると共に、終端領域における空乏層の広がりを助長し、ｐｎ接合の耐圧を高くすることができる。
この例においても、図３に示す角部の終端領域の配置を用いることが可能であり、ＲＦＰ６０の電気抵抗を大きくすると共に、ｐｎ接合の角部における耐圧をより高くすることができる。
図７（ａ）および（ｂ）は、実施形態の第５変形例に係る半導体装置７を示す模式図である。図７（ａ）は、エミッタ電極３０の１つの角と、これに対向するＥＱＰＲ電極４０の角と、の間の終端領域の構成を表す模式平面図である。図７（ａ）では、ＲＦＰ６０を省略し、第１膜厚部７１および第２膜厚部７３を含む層間絶縁膜７０の表面を表している。図７（ｂ）は、図１（ｂ）に対応する断面を示す模式断面図である。
第１膜厚部７１は、エミッタ電極３０からＥＱＰＲ電極４０に向かう横方向の幅Ｗｆを有する。エミッタ電極３０とＥＱＰＲ電極４０との間に位置する複数の第１膜厚部７１は、例えば、略同一の幅Ｗｆをそれぞれ有する。
複数の第２膜厚部７３は、エミッタ電極３０の側から水平方向の幅Ｗｓ１、Ｗｓ２、Ｗｓ３をそれぞれ有する。第２膜厚部７３は、エミッタ電極３０からＥＱＰＲ電極４０に向かう横方向に幅Ｗｓが広くなるように設けられる（Ｗｓ１＜Ｗｓ２＜Ｗｓ３）。
複数の第１膜厚部７１は、例えば、略同一のＺ方向の膜厚を有するように設けられる。複数の第２膜厚部７３は、例えば、略同一のＺ方向の膜厚を有するように設けられる。
この例においても、ＲＦＰ６０の電気抵抗は、第２膜厚部７３を設けない場合（図２（ｂ）参照）よりも高くなる。さらに、ＲＦＰ６０の第２膜厚部７３の側面を覆う部分６０ｓの密度は、エミッタ電極３０に近づくほど高くなる。このため、ＲＦＰ６０中の横方向の電位分布は、エミッタ電極３０に近づくほど大きく変化する。すなわち、ｎ－形ドリフト層１１と層間絶縁膜７０との界面における電位分布は、エミッタ電極３０側にシフトする。例えば、電位ＶＣＥ／２となる位置は、ｐ形ベース層１３とｎ＋形チャネルストッパ１７との間の中間位置ＣＰよりもエミッタ電極３０側にシフトする。これにより、半導体装置６のオフ時において、コレクタ・エミッタ間のリーク電流を抑制すると共に、終端領域における空乏層の広がりを抑制することができる。このような構成は、例えば、終端部の耐圧が十分高く確保され、その低下を許容できる条件下において、ｎ－形ドリフト層１１と層間絶縁膜７０との界面に沿った空乏層の広がりを抑制したい場合に有効である。
実施形態は、図６（ａ）および（ｂ）に示す例に限定されず、例えば、図４に示す半導体装置４および図５に示す半導体装置５において、第２膜厚部７３の配置を反転させることも可能である。すなわち、図４（ａ）および（ｂ）において、Ｗｆ１＜Ｗｆ２＜Ｗｆ３＜Ｗｆ４の関係を有するように第２膜厚部７３を配置しても良い。また、図５（ａ）および（ｂ）において、Ｔ１＞Ｔ２＞Ｔ３＞Ｔ４の関係を有するように第２膜厚部７３を設けても良い。
図８は、実施形態の第６変形例に係る半導体装置８を示す模式図である。図８は、図１（ｂ）に対応する断面を示す模式断面図である。
半導体装置８では、層間絶縁膜７０の第２膜厚部７３の直下にｐ形ガードリング層１４が設けられる。ｐ形ガードリング層１４は、ｎ－形ドリフト層１１中に設けられ、Ｚ方向に見た時、ｐ形ベース層１３を囲むように配置される。これにより、終端部における空乏層の広がりを助長し、ｎ－形ドリフト層１１とｐ形ベース層１３との間のｐｎ接合の耐圧をより高くすることができる。
このように、実施形態に係る半導体装置では、第１膜厚部７１および第２膜厚部７３を含む層間絶縁膜７０を設けることにより、ＲＦＰ６０の電気抵抗を高くし、コレクタ・エミッタ間のリーク電流を抑制することができる。さらに、第１膜厚部７１および第２膜厚部７３のサイズを変化させることにより、終端領域における電位分布を制御することが可能となる。
また、上記の実施形態に示す第１膜厚部７１および第２膜厚部７３の構成は、各実施例に固有のものではなく、技術的に可能であれば、相互に適用しても良い。例えば、図５（ｂ）に示す構成は、図４および図６に示す例に適用することもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～８…半導体装置、 １０…半導体部、 １１…ｎ－形ドリフト層、 １３…ｐ形ベース層、 １４…ｐ形ガードリング層、 １５…ｎ＋形エミッタ層、 １７…ｎ＋形チャネルストッパ、 １８…ｐ形コレクタ層、 １９…ｎ形バッファ層、 ２０…コレクタ電極、 ３０…エミッタ電極、 ４０…ＥＱＰＲ電極、 ５０…ゲート電極、 ５１…ゲート絶縁膜、 ５３、７０、９０…層間絶縁膜、 ６０、８０…ＲＦＰ、 ７１…第１膜厚部、 ７３…第２膜厚部、 ＣＰ…中間位置、 ＧＴ…ゲートトレンチ

Claims (8)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部の表面上において、前記第２電極から離間した位置に設けられた第３電極と、
    前記第２電極と前記第３電極とをつなぎ、前記第１半導体層の材料よりも高抵抗率の材料を含む第１膜と、
    前記半導体部と前記第１膜との間に設けられた絶縁性の第２膜と、
    を備え、
    前記半導体部は、前記第２電極と前記第１半導体層との間に選択的に設けられた第２導電形の第２半導体層と、前記第３電極と前記第１半導体層との間に選択的に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第３半導体層と、をさらに含み、
    前記第２膜は、前記第１電極から前記第２電極に向かう第１方向における第１膜厚を有する第１膜厚部と、前記第１膜厚よりも厚い前記第１方向における第２膜厚を有する第２膜厚部と、を含み、
    前記第１膜厚部および前記第２膜厚部は、それぞれ、前記半導体部の前記表面に沿って連続的に延在し、前記第２電極を囲むように設けられ、
    前記第１膜は、前記第２膜厚から前記第１膜厚を差し引いた厚さよりも薄い膜厚を有し、前記第１膜厚部の表面および前記第２膜厚部の表面に沿って延在し、
    前記半導体部と前記第１膜との間において、前記第２膜の前記第１膜厚部および前記第２膜厚部は、前記半導体部の前記第１半導体層に直接接する半導体装置。
  2. 前記第２電極と前記第３電極との間において、前記第２膜の前記第１膜厚部および前記第２膜厚部は、前記半導体部の前記第１半導体層と全面において直接接する請求項１記載の半導体装置。
  3. 前記第１膜は、酸素原子、窒素原子および炭素原子のうちの少なくともいずれか１つと、シリコン原子と、を含み、１×１０７から１×１０１４オーム・センチメートルの範囲の比抵抗を有し、前記第１方向における０．５から２マイクロメートルの膜厚を有する請求項１または２に記載の半導体装置。
  4. 前記第１膜厚部および前記第２膜厚部は、それぞれ複数設けられ、前記第２電極から前記第３電極に向かう第２方向に交互に配置される請求項１～３のいずれか１つに記載の半導体装置。
  5. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部の表面上において、前記第２電極から離間した位置に設けられた第３電極と、
    前記第２電極と前記第３電極とをつなぎ、前記第１半導体層の材料よりも高抵抗率の材料を含む第１膜と、
    前記半導体部と前記第１膜との間に設けられた絶縁性の第２膜と、
    を備え、
    前記半導体部は、前記第２電極と前記第１半導体層との間に選択的に設けられた第２導電形の第２半導体層と、前記第３電極と前記第１半導体層との間に選択的に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第３半導体層と、をさらに含み、
    前記第２膜は、前記第１電極から前記第２電極に向かう第１方向における第１膜厚を有する複数の第１膜厚部と、前記第１膜厚よりも厚い前記第１方向における第２膜厚を有する複数の第２膜厚部と、を含み、
    前記複数の第１膜厚部および前記複数の第２膜厚部は、前記第２電極から前記第３電極に向かう第２方向に交互に配置され、それぞれ、前記半導体部の前記表面に沿って連続的に延在し、前記第２電極を囲むように設けられ、
    前記第１膜は、前記第２膜厚から前記第１膜厚を差し引いた厚さよりも薄い膜厚を有し、前記第１膜厚部の表面および前記第２膜厚部の表面に沿って延在し、
    前記複数の第２膜厚部は、前記第３電極により近い位置に配置された第２膜厚部がより狭い前記第２方向の幅を有するように設けられる半導体装置。
  6. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部の表面上において、前記第２電極から離間した位置に設けられた第３電極と、
    前記第２電極と前記第３電極とをつなぎ、前記第１半導体層の材料よりも高抵抗率の材料を含む第１膜と、
    前記半導体部と前記第１膜との間に設けられた絶縁性の第２膜と、
    を備え、
    前記半導体部は、前記第２電極と前記第１半導体層との間に選択的に設けられた第２導電形の第２半導体層と、前記第３電極と前記第１半導体層との間に選択的に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第３半導体層と、をさらに含み、
    前記第２膜は、前記第１電極から前記第２電極に向かう第１方向における第１膜厚を有する複数の第１膜厚部と、前記第１膜厚よりも厚い前記第１方向における第２膜厚を有する複数の第２膜厚部と、を含み、
    前記複数の第１膜厚部および前記複数の第２膜厚部は、前記第２電極から前記第３電極に向かう第２方向に交互に配置され、それぞれ、前記半導体部の前記表面に沿って連続的に延在し、前記第２電極を囲むように設けられ、
    前記第１膜は、前記第２膜厚から前記第１膜厚を差し引いた厚さよりも薄い膜厚を有し、前記第１膜厚部の表面および前記第２膜厚部の表面に沿って延在し、
    前記複数の第１膜厚部は、前記第３電極により近い位置に配置された第１膜厚部がより狭い前記第２方向の幅を有するように設けられる半導体装置。
  7. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部の表面上において、前記第２電極から離間した位置に設けられた第３電極と、
    前記第２電極と前記第３電極とをつなぎ、前記第１半導体層の材料よりも高抵抗率の材料を含む第１膜と、
    前記半導体部と前記第１膜との間に設けられた絶縁性の第２膜と、
    を備え、
    前記半導体部は、前記第２電極と前記第１半導体層との間に選択的に設けられた第２導電形の第２半導体層と、前記第３電極と前記第１半導体層との間に選択的に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第３半導体層と、をさらに含み、
    前記第２膜は、前記第１電極から前記第２電極に向かう第１方向における第１膜厚を有する複数の第１膜厚部と、前記第１膜厚よりも厚い前記第１方向における第２膜厚を有する複数の第２膜厚部と、を含み、
    前記複数の第１膜厚部および前記複数の第２膜厚部は、前記第２電極から前記第３電極に向かう第２方向に交互に配置され、それぞれ、前記半導体部の前記表面に沿って連続的に延在し、前記第２電極を囲むように設けられ、
    前記第１膜は、前記第２膜厚から前記第１膜厚を差し引いた厚さよりも薄い膜厚を有し、前記第１膜厚部の表面および前記第２膜厚部の表面に沿って延在し、
    前記複数の第２膜厚部は、前記第３電極により近い位置に配置された第２膜厚部がより厚い前記第２膜厚を有するように設けられる半導体装置。
  8. 前記複数の第１膜厚部は、前記第２方向の幅が同じになるように設けられる請求項４～７のいずれか１つに記載の半導体装置。
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