JP2000312012A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000312012A JP2000312012A JP2000040580A JP2000040580A JP2000312012A JP 2000312012 A JP2000312012 A JP 2000312012A JP 2000040580 A JP2000040580 A JP 2000040580A JP 2000040580 A JP2000040580 A JP 2000040580A JP 2000312012 A JP2000312012 A JP 2000312012A
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Abstract
(57)【要約】
【課題】本発明は、半導電性膜中の酸素の拡散を抑え、
耐圧劣化を抑制することができる。 【解決手段】半導電性膜１５を形成した後、同一炉内で
半導電性膜１５上に連続して導電性膜を形成する。これ
によって、高温となったウエハを炉から大気中へ搬出す
る際、半導電性膜１５内に大気中の酸素が拡散すること
を防止する。また、導電性膜は、半導電性膜１５を保護
した後、全てエッチングする。
耐圧劣化を抑制することができる。 【解決手段】半導電性膜１５を形成した後、同一炉内で
半導電性膜１５上に連続して導電性膜を形成する。これ
によって、高温となったウエハを炉から大気中へ搬出す
る際、半導電性膜１５内に大気中の酸素が拡散すること
を防止する。また、導電性膜は、半導電性膜１５を保護
した後、全てエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＭＯＳトラ
ンジスタやＩＧＢＴ(Insulated Gate BipolarTransis
tor)等に適用される高耐圧半導体素子に係わり、特に接
合終端構造の半導体装置及びその製造方法に関する。
ンジスタやＩＧＢＴ(Insulated Gate BipolarTransis
tor)等に適用される高耐圧半導体素子に係わり、特に接
合終端構造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】高耐圧の半導体装置では、接合の形状や
外部電荷の影響等により、局部的に高い電界が生成され
てブレークダウンが発生する。このブレークダウンを防
止するために、空乏層となる低不純物濃度の半導体領域
の表面に多結晶シリコン層のような半導電性膜が形成さ
れる。図７に示すように、例えばｎ型の半導体基板１１
にイオン注入及び拡散が行なわれることにより、半導体
基板１１の表面に例えばｐ型のアノード層１２及びこの
アノード層１２と所定の間隔を有して例えばｎ＋型のチ
ャネルストッパー層１３が選択的に形成される。また、
半導体基板１１の裏面にはｎ＋型のカソード層１４が形
成される。次に、熱酸化法により、半導体基板１１の表
面に熱酸化膜（図示せず）が形成され、その後アノード
層１２とチャネルストッパー層１３の間の熱酸化膜が選
択的にエッチングされる。次に、減圧ＣＶＤ法により、
全面に例えば１．５μｍの厚さを有する半導電性膜１５
が形成される。その後、アノード層１２とチャネルスト
ッパー層１３上の半導電性膜１５及び裏面の半導電性膜
が選択的にエッチングされる。次に、常圧ＣＶＤ法によ
り、全面に酸化膜１７が形成される。その後、アノード
層１２とチャネルストッパー層１３上の熱酸化膜及び酸
化膜１７が選択的にエッチングされる。
外部電荷の影響等により、局部的に高い電界が生成され
てブレークダウンが発生する。このブレークダウンを防
止するために、空乏層となる低不純物濃度の半導体領域
の表面に多結晶シリコン層のような半導電性膜が形成さ
れる。図７に示すように、例えばｎ型の半導体基板１１
にイオン注入及び拡散が行なわれることにより、半導体
基板１１の表面に例えばｐ型のアノード層１２及びこの
アノード層１２と所定の間隔を有して例えばｎ＋型のチ
ャネルストッパー層１３が選択的に形成される。また、
半導体基板１１の裏面にはｎ＋型のカソード層１４が形
成される。次に、熱酸化法により、半導体基板１１の表
面に熱酸化膜（図示せず）が形成され、その後アノード
層１２とチャネルストッパー層１３の間の熱酸化膜が選
択的にエッチングされる。次に、減圧ＣＶＤ法により、
全面に例えば１．５μｍの厚さを有する半導電性膜１５
が形成される。その後、アノード層１２とチャネルスト
ッパー層１３上の半導電性膜１５及び裏面の半導電性膜
が選択的にエッチングされる。次に、常圧ＣＶＤ法によ
り、全面に酸化膜１７が形成される。その後、アノード
層１２とチャネルストッパー層１３上の熱酸化膜及び酸
化膜１７が選択的にエッチングされる。
【０００３】次に、全面に例えばアルミニウム膜のよう
な金属膜が形成される。その後、酸化膜１７の表面の一
部が露出するように金属膜が選択的にエッチングされ、
アノード層１２とコンタクトするアノード電極１８が形
成され、チャネルストッパー層１３とコンタクトするチ
ャネルストッパー電極１９が形成される。最後に、半導
体基板１１の裏面に例えばアルミニウム膜からなるカソ
ード電極２０が形成される。
な金属膜が形成される。その後、酸化膜１７の表面の一
部が露出するように金属膜が選択的にエッチングされ、
アノード層１２とコンタクトするアノード電極１８が形
成され、チャネルストッパー層１３とコンタクトするチ
ャネルストッパー電極１９が形成される。最後に、半導
体基板１１の裏面に例えばアルミニウム膜からなるカソ
ード電極２０が形成される。
【０００４】
【発明が解決しようとする課題】上記半導電性膜１５は
減圧ＣＶＤ法により形成され、所定濃度の例えば酸素が
混入される。しかし、高音処理のため、所定濃度、所定
範囲以上に酸素の拡散が起こりやすい状態となってい
る。そのため、炉から大気への搬出時に、高温となった
半導電性膜１５内に大気中の酸素の拡散が深くまで起こ
り、半導電性膜１５内に酸素濃度の高い領域が形成され
る。その結果、図８に示すように、酸素濃度が変化する
領域が半導電性膜１５の表面から１μｍ程度まで延び、
酸素濃度が一定となる領域は深さ方向に０．５μｍ程度
しか確保することができない。従って、半導電性膜１５
内にキャリアが注入される場合、半導電性膜１５中の上
部に発生する酸素濃度の高い領域で電荷がトラップされ
る。このため、この電荷の影響で半導電性膜１５の下に
形成されているデバイス中の電界が乱され、耐圧劣化を
ひき起こしてしまうという問題があった。また、半導電
性膜１５中に酸素濃度が一定となる領域が少ないため、
デバイスの抵抗率が上昇し、耐圧が確保できないという
問題があった。本発明は上記課題を解決するためになさ
れたものであり、その目的とするところは、半導電性膜
中の酸素の拡散を抑えて、耐圧劣化を抑制することがで
きる半導体装置及びその製造方法を提供することにあ
る。
減圧ＣＶＤ法により形成され、所定濃度の例えば酸素が
混入される。しかし、高音処理のため、所定濃度、所定
範囲以上に酸素の拡散が起こりやすい状態となってい
る。そのため、炉から大気への搬出時に、高温となった
半導電性膜１５内に大気中の酸素の拡散が深くまで起こ
り、半導電性膜１５内に酸素濃度の高い領域が形成され
る。その結果、図８に示すように、酸素濃度が変化する
領域が半導電性膜１５の表面から１μｍ程度まで延び、
酸素濃度が一定となる領域は深さ方向に０．５μｍ程度
しか確保することができない。従って、半導電性膜１５
内にキャリアが注入される場合、半導電性膜１５中の上
部に発生する酸素濃度の高い領域で電荷がトラップされ
る。このため、この電荷の影響で半導電性膜１５の下に
形成されているデバイス中の電界が乱され、耐圧劣化を
ひき起こしてしまうという問題があった。また、半導電
性膜１５中に酸素濃度が一定となる領域が少ないため、
デバイスの抵抗率が上昇し、耐圧が確保できないという
問題があった。本発明は上記課題を解決するためになさ
れたものであり、その目的とするところは、半導電性膜
中の酸素の拡散を抑えて、耐圧劣化を抑制することがで
きる半導体装置及びその製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。本発明の半
導体装置は、第１導電型の半導体基板と、前記半導体基
板の表面に形成された第２導電型の第１の領域と、前記
半導体基板の表面に前記第１の領域と所定の間隔を有し
て形成された第１導電型の第２の領域と、前記半導体基
板の裏面に形成された第１導電型の第３の領域と、前記
第１及び第２の領域の間の前記半導体基板上に形成され
た半導電性膜と、前記半導電性膜の上面と側面を覆う絶
縁膜とを有し、前記半導電性膜は、一定の酸素濃度の領
域が電界を乱さないために十分必要な厚さで残されてい
る。本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板の表面に形成された第２導電型の第
１の領域と、前記半導体基板の表面に前記第１の領域と
所定の間隔を有して形成された第１導電型の第２の領域
と、前記半導体基板の裏面に形成された第１導電型の第
３の領域と、前記第１及び第２の領域の間の前記半導体
基板上に形成された半導電性膜と、前記半導電性膜上に
形成された第１の絶縁膜と、前記半導電性膜及び第１の
絶縁膜とを覆う第２の絶縁膜とを有し、前記半導電性膜
は、一定の酸素濃度の領域が電界を乱さないために十分
必要な厚さで残されている。
成するために以下に示す手段を用いている。本発明の半
導体装置は、第１導電型の半導体基板と、前記半導体基
板の表面に形成された第２導電型の第１の領域と、前記
半導体基板の表面に前記第１の領域と所定の間隔を有し
て形成された第１導電型の第２の領域と、前記半導体基
板の裏面に形成された第１導電型の第３の領域と、前記
第１及び第２の領域の間の前記半導体基板上に形成され
た半導電性膜と、前記半導電性膜の上面と側面を覆う絶
縁膜とを有し、前記半導電性膜は、一定の酸素濃度の領
域が電界を乱さないために十分必要な厚さで残されてい
る。本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板の表面に形成された第２導電型の第
１の領域と、前記半導体基板の表面に前記第１の領域と
所定の間隔を有して形成された第１導電型の第２の領域
と、前記半導体基板の裏面に形成された第１導電型の第
３の領域と、前記第１及び第２の領域の間の前記半導体
基板上に形成された半導電性膜と、前記半導電性膜上に
形成された第１の絶縁膜と、前記半導電性膜及び第１の
絶縁膜とを覆う第２の絶縁膜とを有し、前記半導電性膜
は、一定の酸素濃度の領域が電界を乱さないために十分
必要な厚さで残されている。
【０００６】本発明の半導体装置は、半導体基板内に形
成された高耐圧素子を有する素子領域と、前記半導体基
板の表面の前記素子領域を含む領域に形成されたアノー
ド層と、前記アノード層と所定の間隔を有して接合終端
部に形成されたチャネルストッパー層と、前記アノード
層上と前記チャネルストッパー層上とにまたがって形成
された半導電性膜と、前記半導電性膜の上面と側面とを
覆う絶縁膜とを有し、前記半導電性膜は、一定の酸素濃
度の領域が電界を乱さないために十分必要な厚さで残さ
れている。本発明の半導体装置は、半導体基板内に形成
された高耐圧素子を有する素子領域と、前記半導体基板
の表面の前記素子領域を含む領域に形成されたアノード
層と、前記アノード層と所定の間隔を有して接合終端部
に形成されたチャネルストッパー層と、前記アノード層
上と前記チャネルストッパー層上とにまたがって形成さ
れた半導電性膜と、前記半導電性膜上に形成された第１
の絶縁膜と、前記半導電性膜及び第１の絶縁膜を覆う第
２の絶縁膜とを有し、前記半導電性膜は、一定の酸素濃
度の領域が電界を乱さないために十分必要な厚さで残さ
れている。また、前記半導電性膜は、シリコンに酸素、
窒素、炭素のいずれか１つ以上を添加したものである。
成された高耐圧素子を有する素子領域と、前記半導体基
板の表面の前記素子領域を含む領域に形成されたアノー
ド層と、前記アノード層と所定の間隔を有して接合終端
部に形成されたチャネルストッパー層と、前記アノード
層上と前記チャネルストッパー層上とにまたがって形成
された半導電性膜と、前記半導電性膜の上面と側面とを
覆う絶縁膜とを有し、前記半導電性膜は、一定の酸素濃
度の領域が電界を乱さないために十分必要な厚さで残さ
れている。本発明の半導体装置は、半導体基板内に形成
された高耐圧素子を有する素子領域と、前記半導体基板
の表面の前記素子領域を含む領域に形成されたアノード
層と、前記アノード層と所定の間隔を有して接合終端部
に形成されたチャネルストッパー層と、前記アノード層
上と前記チャネルストッパー層上とにまたがって形成さ
れた半導電性膜と、前記半導電性膜上に形成された第１
の絶縁膜と、前記半導電性膜及び第１の絶縁膜を覆う第
２の絶縁膜とを有し、前記半導電性膜は、一定の酸素濃
度の領域が電界を乱さないために十分必要な厚さで残さ
れている。また、前記半導電性膜は、シリコンに酸素、
窒素、炭素のいずれか１つ以上を添加したものである。
【０００７】更に、前記半導電性膜の抵抗率は１０７乃
至１０１３Ω・ｃｍである。また、前記半導体膜中の酸
素濃度は一定である。更に、前記半導体基板から少なく
とも１μｍ以上の厚さの前記半導電性膜の領域は、前記
半導電性膜中の酸素濃度が一定であることが望ましい。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板の表面に第２導電型の第１の領域を選択的に形成す
る工程と、前記半導体基板の表面に前記第１の領域と所
定の間隔を有して第１導電型の第２の領域を選択的に形
成する工程と、前記半導体基板の裏面に第１導電型の第
３の領域を選択的に形成する工程と、前記半導体基板上
に第１の絶縁膜を形成する工程と、前記第１及び第２の
領域の間の前記第１の絶縁膜を選択的に除去する工程
と、第１の炉内で全面に半導電性膜を形成する工程と、
前記第１の炉内で連続して前記半導電性膜上に導電性膜
を形成する工程と、ウエハを前記第１の炉から搬出して
前記ウエハの温度を低下させる工程と、前記ウエハを第
２の炉に搬入して前記導電性膜を全て除去する工程と、
前記第１及び第２の領域上の前記半導電性膜を選択的に
除去する工程と、全面に第２の絶縁膜を形成する工程
と、前記第１及び第２の領域上の前記第１及び第２の絶
縁膜を選択的に除去する工程とを含む。
至１０１３Ω・ｃｍである。また、前記半導体膜中の酸
素濃度は一定である。更に、前記半導体基板から少なく
とも１μｍ以上の厚さの前記半導電性膜の領域は、前記
半導電性膜中の酸素濃度が一定であることが望ましい。
本発明の半導体装置の製造方法は、第１導電型の半導体
基板の表面に第２導電型の第１の領域を選択的に形成す
る工程と、前記半導体基板の表面に前記第１の領域と所
定の間隔を有して第１導電型の第２の領域を選択的に形
成する工程と、前記半導体基板の裏面に第１導電型の第
３の領域を選択的に形成する工程と、前記半導体基板上
に第１の絶縁膜を形成する工程と、前記第１及び第２の
領域の間の前記第１の絶縁膜を選択的に除去する工程
と、第１の炉内で全面に半導電性膜を形成する工程と、
前記第１の炉内で連続して前記半導電性膜上に導電性膜
を形成する工程と、ウエハを前記第１の炉から搬出して
前記ウエハの温度を低下させる工程と、前記ウエハを第
２の炉に搬入して前記導電性膜を全て除去する工程と、
前記第１及び第２の領域上の前記半導電性膜を選択的に
除去する工程と、全面に第２の絶縁膜を形成する工程
と、前記第１及び第２の領域上の前記第１及び第２の絶
縁膜を選択的に除去する工程とを含む。
【０００８】本発明の半導体装置の製造方法は、第１導
電型の半導体基板の表面に第２導電型の第１の領域を選
択的に形成する工程と、前記半導体基板の表面に前記第
１の領域と所定の間隔を有して第１導電型の第２の領域
を選択的に形成する工程と、前記半導体基板の裏面に第
１導電型の第３の領域を選択的に形成する工程と、前記
半導体基板上に第１の絶縁膜を形成する工程と、前記第
１及び第２の領域の間の前記第１の絶縁膜を選択的に除
去する工程と、第１の炉内で全面に半導電性膜を形成す
る工程と、前記第１の炉内で連続して前記半導電性膜上
に第２の絶縁膜を形成する工程と、ウエハを前記第１の
炉から搬出して前記ウエハの温度を低下させる工程と、
前記ウエハを第２の炉に搬入して前記第１及び第２の領
域上の前記半導電性膜及び第２の絶縁膜を選択的に除去
する工程と、全面に第３の絶縁膜を形成する工程と、前
記第１及び第２の領域上の前記第１及び第３の絶縁膜を
選択的に除去する工程とを含む。更に、前記半導電性膜
と前記第２の絶縁膜とは減圧ＣＶＤ法により形成する。
電型の半導体基板の表面に第２導電型の第１の領域を選
択的に形成する工程と、前記半導体基板の表面に前記第
１の領域と所定の間隔を有して第１導電型の第２の領域
を選択的に形成する工程と、前記半導体基板の裏面に第
１導電型の第３の領域を選択的に形成する工程と、前記
半導体基板上に第１の絶縁膜を形成する工程と、前記第
１及び第２の領域の間の前記第１の絶縁膜を選択的に除
去する工程と、第１の炉内で全面に半導電性膜を形成す
る工程と、前記第１の炉内で連続して前記半導電性膜上
に第２の絶縁膜を形成する工程と、ウエハを前記第１の
炉から搬出して前記ウエハの温度を低下させる工程と、
前記ウエハを第２の炉に搬入して前記第１及び第２の領
域上の前記半導電性膜及び第２の絶縁膜を選択的に除去
する工程と、全面に第３の絶縁膜を形成する工程と、前
記第１及び第２の領域上の前記第１及び第３の絶縁膜を
選択的に除去する工程とを含む。更に、前記半導電性膜
と前記第２の絶縁膜とは減圧ＣＶＤ法により形成する。
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１の実施例］まず、本発明の第１の実施例について
説明する。
を参照して説明する。 ［第１の実施例］まず、本発明の第１の実施例について
説明する。
【０００９】図１に示すように、例えば比抵抗ρが約１
７０Ω・ｃｍ、厚さが約６２５μｍのｎ型の半導体基板
１１にイオン注入及び拡散を行ない、半導体基板１１の
表面に例えばｐ型のアノード層１２が選択的に形成され
る。この際、イオン注入の条件は、例えばイオンの種類
がボロン（Ｂ）であれば、加速電圧は６０ｋｅＶ、ドー
ズ量１×１０１４ｃｍ−２である。また、拡散の条件
は、例えば拡散温度１１５０℃、拡散時間６０分であ
り、窒素雰囲気内で行なわれる。次に、半導体基板１１
にイオン注入及び拡散を行ない、半導体基板１１の表面
にアノード層１２と所定の間隔を有して例えばｎ＋型の
チャネルストッパー層１３が選択的に形成される。この
際、イオン注入の条件は、イオンの種類が例えばヒ素
（Ａｓ）であれば、加速電圧は４０ｋｅＶ、ドーズ量は
５×１０１５ｃｍ− ２である。また、拡散の条件は、例
えば拡散温度１０００℃、拡散時間２０分であり、酸素
雰囲気内で行なわれる。その後、半導体基板１１の裏面
には、例えばｎ＋型のカソード層１４が形成される。次
に、熱酸化法により、半導体基板１１の表面に例えば４
００ｎｍの厚さを有する熱酸化膜（図示せず）が形成さ
れる。その後、アノード層１２とチャネルストッパー層
１３との間の熱酸化膜が選択的にエッチングされる。
７０Ω・ｃｍ、厚さが約６２５μｍのｎ型の半導体基板
１１にイオン注入及び拡散を行ない、半導体基板１１の
表面に例えばｐ型のアノード層１２が選択的に形成され
る。この際、イオン注入の条件は、例えばイオンの種類
がボロン（Ｂ）であれば、加速電圧は６０ｋｅＶ、ドー
ズ量１×１０１４ｃｍ−２である。また、拡散の条件
は、例えば拡散温度１１５０℃、拡散時間６０分であ
り、窒素雰囲気内で行なわれる。次に、半導体基板１１
にイオン注入及び拡散を行ない、半導体基板１１の表面
にアノード層１２と所定の間隔を有して例えばｎ＋型の
チャネルストッパー層１３が選択的に形成される。この
際、イオン注入の条件は、イオンの種類が例えばヒ素
（Ａｓ）であれば、加速電圧は４０ｋｅＶ、ドーズ量は
５×１０１５ｃｍ− ２である。また、拡散の条件は、例
えば拡散温度１０００℃、拡散時間２０分であり、酸素
雰囲気内で行なわれる。その後、半導体基板１１の裏面
には、例えばｎ＋型のカソード層１４が形成される。次
に、熱酸化法により、半導体基板１１の表面に例えば４
００ｎｍの厚さを有する熱酸化膜（図示せず）が形成さ
れる。その後、アノード層１２とチャネルストッパー層
１３との間の熱酸化膜が選択的にエッチングされる。
【００１０】次に、減圧ＣＶＤ法により、成膜温度が例
えば７００℃での高温状態で、全面に例えば１．５μｍ
を有する半導電性膜１５が形成される。ここで、半導電
性膜１５は、シリコンに酸素、窒素、炭素のいずれか１
つ以上を添加したものである。また、半導電性膜１５の
酸素濃度が一定となる領域を確保するために、半導電性
膜１５の抵抗率は１０７乃至１０１３Ω・ｃｍであるこ
とが望ましい。その後、減圧ＣＶＤ法により、半導電性
膜１５上に例えばポリシリコン膜のような導電性膜が形
成される。ここで、導電性膜は、半導電性膜１５を形成
した時の炉と同一の炉内で連続して形成される。次に、
前記炉から大気中へウエハを搬出し、ウエハの温度を低
下させる。この際、半導電性膜１５上に導電性膜が形成
されているため、大気中の酸素が半導電性膜１５内に拡
散しない。その後、エッチングにより導電性膜が全て除
去され、更に、アノード層１２とチャネルストッパー層
１３上の半導電性膜１５が選択的にエッチングされる。
次に、常圧ＣＶＤ法により、全面に酸化膜１７が形成さ
れる。尚、この処理は高温とならないため半導電性膜１
５内の酸素の拡散はほとんど起こらない。
えば７００℃での高温状態で、全面に例えば１．５μｍ
を有する半導電性膜１５が形成される。ここで、半導電
性膜１５は、シリコンに酸素、窒素、炭素のいずれか１
つ以上を添加したものである。また、半導電性膜１５の
酸素濃度が一定となる領域を確保するために、半導電性
膜１５の抵抗率は１０７乃至１０１３Ω・ｃｍであるこ
とが望ましい。その後、減圧ＣＶＤ法により、半導電性
膜１５上に例えばポリシリコン膜のような導電性膜が形
成される。ここで、導電性膜は、半導電性膜１５を形成
した時の炉と同一の炉内で連続して形成される。次に、
前記炉から大気中へウエハを搬出し、ウエハの温度を低
下させる。この際、半導電性膜１５上に導電性膜が形成
されているため、大気中の酸素が半導電性膜１５内に拡
散しない。その後、エッチングにより導電性膜が全て除
去され、更に、アノード層１２とチャネルストッパー層
１３上の半導電性膜１５が選択的にエッチングされる。
次に、常圧ＣＶＤ法により、全面に酸化膜１７が形成さ
れる。尚、この処理は高温とならないため半導電性膜１
５内の酸素の拡散はほとんど起こらない。
【００１１】次に、ＲＩＥによりアノード層１２とチャ
ンネルストッパー層１３上の熱酸化膜及び酸化膜１７が
選択的にエッチングされる。次に、全面に例えばアルミ
ニウム膜のような金属膜が形成される。その後、酸化膜
１７の表面が露出するように金属膜が選択的にエッチン
グされる。これにより、アノード層１２とコンタクトす
るアノード電極１８が形成され、チャネルストッパー層
１３とコンタクトするチャネルストッパー電極１９が形
成される。最後に、半導体基板１１の裏面に例えばアル
ミニウム膜からなるカソード電極２０が形成される。上
記第１の実施例によれば、高温となったウエハを炉から
大気中へ搬出する際に、導電性膜が外部からの酸素拡散
のブロック膜として働くことによって、半導電性膜１５
内の酸素の拡散を抑制できる。このため、図２に示すよ
うに、酸素濃度が変化する領域を半導電性膜１５の表面
から０．１μｍ程度の深さに抑制することができ、酸素
濃度が一定となる領域を深さ方向に１μｍ以上確保する
ことができる。従って、酸素濃度が変化する領域が少な
いため、半導電性膜１５内にキャリアが注入する際に生
じる電荷のトラップを抑制することができる。その結
果、半導電性膜１５下のデバイス中の電界が乱されるこ
となく耐圧劣化を防止することができる。また、酸素濃
度が一定となる領域を深さ方向に１μｍ以上確保するこ
とができるため、抵抗率の上昇を抑制できる。
ンネルストッパー層１３上の熱酸化膜及び酸化膜１７が
選択的にエッチングされる。次に、全面に例えばアルミ
ニウム膜のような金属膜が形成される。その後、酸化膜
１７の表面が露出するように金属膜が選択的にエッチン
グされる。これにより、アノード層１２とコンタクトす
るアノード電極１８が形成され、チャネルストッパー層
１３とコンタクトするチャネルストッパー電極１９が形
成される。最後に、半導体基板１１の裏面に例えばアル
ミニウム膜からなるカソード電極２０が形成される。上
記第１の実施例によれば、高温となったウエハを炉から
大気中へ搬出する際に、導電性膜が外部からの酸素拡散
のブロック膜として働くことによって、半導電性膜１５
内の酸素の拡散を抑制できる。このため、図２に示すよ
うに、酸素濃度が変化する領域を半導電性膜１５の表面
から０．１μｍ程度の深さに抑制することができ、酸素
濃度が一定となる領域を深さ方向に１μｍ以上確保する
ことができる。従って、酸素濃度が変化する領域が少な
いため、半導電性膜１５内にキャリアが注入する際に生
じる電荷のトラップを抑制することができる。その結
果、半導電性膜１５下のデバイス中の電界が乱されるこ
となく耐圧劣化を防止することができる。また、酸素濃
度が一定となる領域を深さ方向に１μｍ以上確保するこ
とができるため、抵抗率の上昇を抑制できる。
【００１２】また、導電性膜は、半導電性膜１５を保護
したあとエッチングして全て除去するため、半導電性膜
１５の抵抗率は低下しない。従って、リーク電流の発生
を抑制することができる。 ［第２の実施例］次に、本発明の第２の実施例について
説明する。尚、第２の実施例において、前記第１の実施
例と同一部分には同一符号を付す。図３に示すように、
例えば比抵抗ρが約１７０Ω・ｃｍ、厚さが約６２５μ
ｍのｎ型の半導体基板１１にイオン注入及び拡散を行な
い、半導体基板１１の表面に例えばｐ型のアノード層１
２が選択的に形成される。この際、イオン注入の条件
は、例えばイオンの種類がボロン（Ｂ）であれば、加速
電圧は６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２であ
る。また、拡散の条件は、例えば拡散温度１１５０℃、
拡散時間６０分であり、窒素雰囲気内で行なわれる。次
に、半導体基板１１にイオン注入及び拡散を行ない、半
導体基板１１の表面にアノード層１２と所定の間隔を有
して例えばｎ＋型のチャネルストッパー層１３が選択的
に形成される。この際、イオン注入の条件は、イオンの
種類が例えばヒ素（Ａｓ）であれば、加速電圧は４０ｋ
ｅＶ、ドーズ量は５×１０１５ｃｍ− ２である。また、
拡散の条件は、例えば拡散温度１０００℃、拡散時間２
０分であり、酸素雰囲気内で行なわれる。その後、半導
体基板１１の裏面には、例えばｎ＋型のカソード層１４
が形成される。
したあとエッチングして全て除去するため、半導電性膜
１５の抵抗率は低下しない。従って、リーク電流の発生
を抑制することができる。 ［第２の実施例］次に、本発明の第２の実施例について
説明する。尚、第２の実施例において、前記第１の実施
例と同一部分には同一符号を付す。図３に示すように、
例えば比抵抗ρが約１７０Ω・ｃｍ、厚さが約６２５μ
ｍのｎ型の半導体基板１１にイオン注入及び拡散を行な
い、半導体基板１１の表面に例えばｐ型のアノード層１
２が選択的に形成される。この際、イオン注入の条件
は、例えばイオンの種類がボロン（Ｂ）であれば、加速
電圧は６０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２であ
る。また、拡散の条件は、例えば拡散温度１１５０℃、
拡散時間６０分であり、窒素雰囲気内で行なわれる。次
に、半導体基板１１にイオン注入及び拡散を行ない、半
導体基板１１の表面にアノード層１２と所定の間隔を有
して例えばｎ＋型のチャネルストッパー層１３が選択的
に形成される。この際、イオン注入の条件は、イオンの
種類が例えばヒ素（Ａｓ）であれば、加速電圧は４０ｋ
ｅＶ、ドーズ量は５×１０１５ｃｍ− ２である。また、
拡散の条件は、例えば拡散温度１０００℃、拡散時間２
０分であり、酸素雰囲気内で行なわれる。その後、半導
体基板１１の裏面には、例えばｎ＋型のカソード層１４
が形成される。
【００１３】次に、熱酸化法により、半導体基板１１の
表面に例えば４００ｎｍの厚さを有する熱酸化膜（図示
せず）が形成される。その後、アノード層１２とチャネ
ルストッパー層１３との間の熱酸化膜が選択的にエッチ
ングされる。次に、減圧ＣＶＤ法により、成膜温度が例
えば７００℃での高温状態で、全面に例えば１．５μｍ
を有する半導電性膜１５が形成される。ここで、半導電
性膜１５は、シリコンに酸素、窒素、炭素のいずれか１
つ以上を添加したものである。また、半導電性膜１５の
酸素濃度が一定となる領域を確保するために、半導電性
膜１５の抵抗率は１０７乃至１０１３Ω・ｃｍであるこ
とが望ましい。その後、減圧ＣＶＤ法により、半導電性
膜１５上に例えば酸化膜１６が形成される。ここで、酸
化膜１６は、半導電性膜１５を形成した時の炉と同一の
炉内で連続して形成される。また、酸化膜１６の代わり
に、例えば窒化膜等の絶縁膜を形成してもよい。次に、
前記炉から大気中へウエハを搬出し、ウエハの温度を低
下させる。この際、半導電性膜１５上に酸化膜１６が形
成されているため、大気中の酸素が半導電性膜１５内に
拡散しない。その後、アノード層１２とチャネルストッ
パー層１３上の半導電性膜１５及び酸化膜１６が選択的
にエッチングされる。
表面に例えば４００ｎｍの厚さを有する熱酸化膜（図示
せず）が形成される。その後、アノード層１２とチャネ
ルストッパー層１３との間の熱酸化膜が選択的にエッチ
ングされる。次に、減圧ＣＶＤ法により、成膜温度が例
えば７００℃での高温状態で、全面に例えば１．５μｍ
を有する半導電性膜１５が形成される。ここで、半導電
性膜１５は、シリコンに酸素、窒素、炭素のいずれか１
つ以上を添加したものである。また、半導電性膜１５の
酸素濃度が一定となる領域を確保するために、半導電性
膜１５の抵抗率は１０７乃至１０１３Ω・ｃｍであるこ
とが望ましい。その後、減圧ＣＶＤ法により、半導電性
膜１５上に例えば酸化膜１６が形成される。ここで、酸
化膜１６は、半導電性膜１５を形成した時の炉と同一の
炉内で連続して形成される。また、酸化膜１６の代わり
に、例えば窒化膜等の絶縁膜を形成してもよい。次に、
前記炉から大気中へウエハを搬出し、ウエハの温度を低
下させる。この際、半導電性膜１５上に酸化膜１６が形
成されているため、大気中の酸素が半導電性膜１５内に
拡散しない。その後、アノード層１２とチャネルストッ
パー層１３上の半導電性膜１５及び酸化膜１６が選択的
にエッチングされる。
【００１４】次に、常圧ＣＶＤ法により、全面に酸化膜
１７が形成される。尚、この処理は高温とならないた
め、半導電性膜１５内の酸素の拡散はほとんど起こらな
い。次に、常圧ＣＶＤ法により、アノード層１２とチャ
ネルストッパー層１３上の熱酸化膜及び酸化膜１７が選
択的にエッチングされる。次に、全面に例えばアルミニ
ウム膜のような金属膜が形成される。その後、酸化膜１
７の表面が露出するように金属膜が選択的にエッチング
される。これにより、アノード層１２とコンタクトする
アノード電極１８が形成され、チャネルストッパー層１
３とコンタクトするチャネルストッパー電極１９が形成
される。最後に、半導体基板１１の裏面に例えばアルミ
ニウム膜からなるカソード電極２０が形成される。上記
第２の実施例によれば、酸化膜１６は半導電性膜１５よ
りも緻密な膜のため、高温となったウエハを炉から大気
中へ搬出する際に、酸化膜１６が外部からの酸素の拡散
をブロックし、半導電性膜１５内の酸素の拡散を抑制す
ることができる。そのため、図４に示すように、酸素濃
度が変化する領域を半導電性膜１５の表面から０．１μ
ｍの深さに抑制でき、酸素濃度が一定となる領域を深さ
方向に１μｍ以上確保することができる。従って、酸素
濃度が変化する領域が小さいため、半導電性膜１５内に
キャリアが注入する際に生じる電荷のトラップを抑制す
ることができる。その結果、半導電性膜１５下のデバイ
ス中の電界が乱されることなく耐圧劣化を防止すること
ができる。また、酸素濃度が一定となる領域を深さ方向
に１μｍ以上確保することができるため、抵抗率の上昇
を抑制できる。
１７が形成される。尚、この処理は高温とならないた
め、半導電性膜１５内の酸素の拡散はほとんど起こらな
い。次に、常圧ＣＶＤ法により、アノード層１２とチャ
ネルストッパー層１３上の熱酸化膜及び酸化膜１７が選
択的にエッチングされる。次に、全面に例えばアルミニ
ウム膜のような金属膜が形成される。その後、酸化膜１
７の表面が露出するように金属膜が選択的にエッチング
される。これにより、アノード層１２とコンタクトする
アノード電極１８が形成され、チャネルストッパー層１
３とコンタクトするチャネルストッパー電極１９が形成
される。最後に、半導体基板１１の裏面に例えばアルミ
ニウム膜からなるカソード電極２０が形成される。上記
第２の実施例によれば、酸化膜１６は半導電性膜１５よ
りも緻密な膜のため、高温となったウエハを炉から大気
中へ搬出する際に、酸化膜１６が外部からの酸素の拡散
をブロックし、半導電性膜１５内の酸素の拡散を抑制す
ることができる。そのため、図４に示すように、酸素濃
度が変化する領域を半導電性膜１５の表面から０．１μ
ｍの深さに抑制でき、酸素濃度が一定となる領域を深さ
方向に１μｍ以上確保することができる。従って、酸素
濃度が変化する領域が小さいため、半導電性膜１５内に
キャリアが注入する際に生じる電荷のトラップを抑制す
ることができる。その結果、半導電性膜１５下のデバイ
ス中の電界が乱されることなく耐圧劣化を防止すること
ができる。また、酸素濃度が一定となる領域を深さ方向
に１μｍ以上確保することができるため、抵抗率の上昇
を抑制できる。
【００１５】また、半導電性膜１５を高抵抗の酸化膜１
６で保護するため、半導電性膜１５と酸化膜１６からな
る膜全体の抵抗率が低下する問題も生じない。以上のよ
うに、上記第１及び第２の実施例によれば、半導電性膜
１５の抵抗率を維持し、電荷のトラップの原因となる酸
素濃度の変化する領域を半導体表面から従来より２倍以
上話すことができる。このため、半導体装置に逆バイア
スを印加した時に発生する空乏層の延びを乱すことな
く、耐圧劣化とリーク電流の増大を抑制することができ
る。尚、酸素濃度が一定となる領域の深さは、形成する
半導電性膜１５の厚さによって変化するが、酸素濃度の
変化する領域の深さを抑制して電界を乱さない程度に十
分な厚さで残されている。また、本発明は、上記第１及
び第２の実施例に限定されるものではない。第１及び第
２の実施例では、ダイオードを題材にして説明している
が、例えば、アノード層をベース層とすることによっ
て、図５に示すＭＯＳＦＥＴに、また、図６に示すＩＧ
ＢＴのような構造に適用することができる。このＭＯＳ
ＦＥＴ、ＩＧＢＴの場合にも、上記第１及び第２の実施
例と同様の効果を得ることができる。
６で保護するため、半導電性膜１５と酸化膜１６からな
る膜全体の抵抗率が低下する問題も生じない。以上のよ
うに、上記第１及び第２の実施例によれば、半導電性膜
１５の抵抗率を維持し、電荷のトラップの原因となる酸
素濃度の変化する領域を半導体表面から従来より２倍以
上話すことができる。このため、半導体装置に逆バイア
スを印加した時に発生する空乏層の延びを乱すことな
く、耐圧劣化とリーク電流の増大を抑制することができ
る。尚、酸素濃度が一定となる領域の深さは、形成する
半導電性膜１５の厚さによって変化するが、酸素濃度の
変化する領域の深さを抑制して電界を乱さない程度に十
分な厚さで残されている。また、本発明は、上記第１及
び第２の実施例に限定されるものではない。第１及び第
２の実施例では、ダイオードを題材にして説明している
が、例えば、アノード層をベース層とすることによっ
て、図５に示すＭＯＳＦＥＴに、また、図６に示すＩＧ
ＢＴのような構造に適用することができる。このＭＯＳ
ＦＥＴ、ＩＧＢＴの場合にも、上記第１及び第２の実施
例と同様の効果を得ることができる。
【００１６】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００１７】
【発明の効果】以上説明したように本発明によれば、半
導電性膜中の酸素の拡散を抑え、耐圧劣化を抑制するこ
とができる半導体装置及びその製造方法を提供できる。
導電性膜中の酸素の拡散を抑え、耐圧劣化を抑制するこ
とができる半導体装置及びその製造方法を提供できる。
【図１】本発明の第１の実施例に係わる半導体装置の断
面図。
面図。
【図２】本発明の第１の実施例にかかる酸素濃度と半導
電性膜の表面からの深さとの関係を示す図。
電性膜の表面からの深さとの関係を示す図。
【図３】本発明の第２の実施例に係わる半導体装置の断
面図。
面図。
【図４】本発明の第２の実施例にかかる酸素濃度と半導
電性膜の表面からの深さとの関係を示す図。
電性膜の表面からの深さとの関係を示す図。
【図５】本発明を適用したＭＯＳＦＥＴを示す断面図。
【図６】本発明を適用したＩＧＢＴを示す断面図。
【図７】従来技術による半導体装置の断面図。
【図８】従来の酸素濃度と半導電性膜の表面からの深さ
との関係を示す図。
との関係を示す図。
１１…半導体基板、 １２…アノード層、 １３…チャネルストッパー層、 １４…カソード層、 １５…半導電性膜、 １６…酸化膜（絶縁膜）、 １７…酸化膜（絶縁膜）、 １８…アノード電極、 １９…チャネルストッパー電極、 ２０…カソード電極、 ２１…ベース層、 ２２ａ…ｎ＋型拡散層、 ２２ｂ…ｎ＋型拡散層、 ２３…ソース電極、 ２４…ゲート電極、 ２５…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/329 Ｈ０１Ｌ 29/91 Ｂ Ｆターム(参考） 4M104 BB01 BB02 BB39 DD43 GG06 GG09 GG10 HH20
Claims (15)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表面に形成された第２導電型の第１の
領域と、 前記半導体基板の表面に前記第１の領域と所定の間隔を
有して形成された第１導電型の第２の領域と、 前記半導体基板の裏面に形成された第１導電型の第３の
領域と、 前記第１及び第２の領域の間の前記半導体基板上に形成
された半導電性膜と、 前記半導電性膜の上面と側面を覆う絶縁膜とを有し、 前記半導電性膜は、一定の酸素濃度の領域が電界を乱さ
ないために十分必要な厚さで残されていることを特徴と
する半導体装置。 - 【請求項２】 第１導電型の半導体基板と、 前記半導体基板の表面に形成された第２導電型の第１の
領域と、 前記半導体基板の表面に前記第１の領域と所定の間隔を
有して形成された第１導電型の第２の領域と、 前記半導体基板の裏面に形成された第１導電型の第３の
領域と、 前記第１及び第２の領域の間の前記半導体基板上に形成
された半導電性膜と、 前記半導電性膜上に形成された第１の絶縁膜と、 前記半導電性膜及び第１の絶縁膜とを覆う第２の絶縁膜
とを有し、 前記半導電性膜は、一定の酸素濃度の領域が電界を乱さ
ないために十分必要な厚さで残されていることを特徴と
する半導体装置。 - 【請求項３】 半導体基板内に形成された高耐圧素子を
有する素子領域と、 前記半導体基板の表面の前記素子領域を含む領域に形成
されたアノード層と、 前記アノード層と所定の間隔を有して接合終端部に形成
されたチャネルストッパー層と、 前記アノード層上と前記チャネルストッパー層上とにま
たがって形成された半導電性膜と、 前記半導電性膜の上面と側面とを覆う絶縁膜とを有し、 前記半導電性膜は、一定の酸素濃度の領域が電界を乱さ
ないために十分必要な厚さで残されていることを特徴と
する半導体装置。 - 【請求項４】 半導体基板内に形成された高耐圧素子を
有する素子領域と、 前記半導体基板の表面の前記素子領域を含む領域に形成
されたアノード層と、 前記アノード層と所定の間隔を有して接合終端部に形成
されたチャネルストッパー層と、 前記アノード層上と前記チャネルストッパー層上とにま
たがって形成された半導電性膜と、 前記半導電性膜上に形成された第１の絶縁膜と、 前記半導電性膜及び第１の絶縁膜を覆う第２の絶縁膜と
を有し、 前記半導電性膜は、一定の酸素濃度の領域が電界を乱さ
ないために十分必要な厚さで残されていることを特徴と
する半導体装置。 - 【請求項５】 前記半導電性膜は、シリコンに酸素、窒
素、炭素のいずれか１つ以上を添加したものであること
を特徴とする請求項１乃至請求項４のいずれか記載の半
導体装置。 - 【請求項６】 前記半導電性膜の抵抗率は１０７乃至１
０１３Ω・ｃｍであることを特徴とする請求項１乃至請
求項４のいずれか記載の半導体装置。 - 【請求項７】 前記半導体膜中の酸素濃度は一定である
ことを特徴とする請求項１乃至請求項４のいずれか記載
の半導体装置。 - 【請求項８】 前記半導体基板から少なくとも１μｍ以
上の厚さの前記半導電性膜の領域は、前記半導電性膜中
の酸素濃度が一定であることを特徴とする請求項１乃至
請求項４のいずれか記載の半導体装置。 - 【請求項９】 第１導電型の半導体基板の表面に第２導
電型の第１の領域を選択的に形成する工程と、 前記半導体基板の表面に前記第１の領域と所定の間隔を
有して第１導電型の第２の領域を選択的に形成する工程
と、 前記半導体基板の裏面に第１導電型の第３の領域を選択
的に形成する工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記第１及び第２の領域の間の前記第１の絶縁膜を選択
的に除去する工程と、 第１の炉内で全面に半導電性膜を形成する工程と、 前記第１の炉内で連続して前記半導電性膜上に導電性膜
を形成する工程と、 ウエハを前記第１の炉から搬出して前記ウエハの温度を
低下させる工程と、 前記ウエハを第２の炉に搬入して前記導電性膜を全て除
去する工程と、 前記第１及び第２の領域上の前記半導電性膜を選択的に
除去する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第１及び第２の領域上の前記第１及び第２の絶縁膜
を選択的に除去する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項１０】 第１導電型の半導体基板の表面に第２
導電型の第１の領域を選択的に形成する工程と、 前記半導体基板の表面に前記第１の領域と所定の間隔を
有して第１導電型の第２の領域を選択的に形成する工程
と、 前記半導体基板の裏面に第１導電型の第３の領域を選択
的に形成する工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記第１及び第２の領域の間の前記第１の絶縁膜を選択
的に除去する工程と、 第１の炉内で全面に半導電性膜を形成する工程と、 前記第１の炉内で連続して前記半導電性膜上に第２の絶
縁膜を形成する工程と、 ウエハを前記第１の炉から搬出して前記ウエハの温度を
低下させる工程と、 前記ウエハを第２の炉に搬入して前記第１及び第２の領
域上の前記半導電性膜及び第２の絶縁膜を選択的に除去
する工程と、 全面に第３の絶縁膜を形成する工程と、 前記第１及び第２の領域上の前記第１及び第３の絶縁膜
を選択的に除去する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項１１】 前記半導電性膜と前記第２の絶縁膜と
は減圧ＣＶＤ法により形成することを特徴とする請求項
１０記載の半導体装置の製造方法。 - 【請求項１２】 前記半導電性膜はシリコンに酸素、窒
素、炭素のいずれか１つ以上を添加して形成されている
ことを特徴とする請求項９または請求項１０記載の半導
体装置の製造方法。 - 【請求項１３】 前記半導電性膜の抵抗率は１０７乃至
１０１３Ω・ｃｍであることを特徴とする請求項９また
は請求項１０記載の半導体装置の製造方法。 - 【請求項１４】 前記半導体膜中の酸素濃度は一定であ
ることを特徴とする請求項９または請求項１０記載の半
導体装置。 - 【請求項１５】 前記半導体基板から少なくとも１μｍ
以上の厚さの前記半導電性膜の領域は、前記半導電性膜
中の酸素濃度が一定であることを特徴とする請求項９ま
たは請求項１０記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000040580A JP2000312012A (ja) | 1999-02-25 | 2000-02-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-47989 | 1999-02-25 | ||
| JP4798999 | 1999-02-25 | ||
| JP2000040580A JP2000312012A (ja) | 1999-02-25 | 2000-02-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000312012A true JP2000312012A (ja) | 2000-11-07 |
Family
ID=26388207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000040580A Pending JP2000312012A (ja) | 1999-02-25 | 2000-02-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000312012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306030A (ja) * | 2007-08-07 | 2007-11-22 | Nippon Inter Electronics Corp | 半導体素子の製造方法 |
| JP2020150025A (ja) * | 2019-03-11 | 2020-09-17 | 株式会社東芝 | 半導体装置 |
-
2000
- 2000-02-18 JP JP2000040580A patent/JP2000312012A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306030A (ja) * | 2007-08-07 | 2007-11-22 | Nippon Inter Electronics Corp | 半導体素子の製造方法 |
| JP2020150025A (ja) * | 2019-03-11 | 2020-09-17 | 株式会社東芝 | 半導体装置 |
| JP7241574B2 (ja) | 2019-03-11 | 2023-03-17 | 株式会社東芝 | 半導体装置 |
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