JP2019057702A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019057702A
JP2019057702A JP2018025759A JP2018025759A JP2019057702A JP 2019057702 A JP2019057702 A JP 2019057702A JP 2018025759 A JP2018025759 A JP 2018025759A JP 2018025759 A JP2018025759 A JP 2018025759A JP 2019057702 A JP2019057702 A JP 2019057702A
Authority
JP
Japan
Prior art keywords
gate electrode
trench gate
electrode
base region
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018025759A
Other languages
English (en)
Other versions
JP6929804B2 (ja
JP2019057702A5 (ja
Inventor
憲一 松下
Kenichi Matsushita
憲一 松下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to CN201810186983.0A priority Critical patent/CN109524396B/zh
Priority to US15/926,361 priority patent/US10468512B2/en
Publication of JP2019057702A publication Critical patent/JP2019057702A/ja
Publication of JP2019057702A5 publication Critical patent/JP2019057702A5/ja
Application granted granted Critical
Publication of JP6929804B2 publication Critical patent/JP6929804B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】間引き型ＩＧＢＴの特性の向上を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、エミッタ電極と、コレクタ電極と、第１の面に略平行な第１の方向に伸長するトレンチゲート電極と、第１の方向に伸長するダミートレンチゲート電極と、ｐベース領域と、エミッタ領域と、ｎベース領域と、コレクタ領域と、トレンチゲート電極と、トレンチゲート絶縁膜と、ダミートレンチゲート電極と、ダミートレンチゲート絶縁膜と、トレンチゲート電極及びダミートレンチゲート電極に接続された第１のゲートパッド電極と、第１のゲートパッド電極とトレンチゲート電極との間に接続された第１の電気抵抗と、第１のゲートパッド電極とダミートレンチゲート電極との間に接続された第２の電気抵抗と、を備え、トレンチゲート電極のＣＲ時定数は、ダミートレンチゲート電極のＣＲ時定数よりも小さい。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ型コレクタ領域、ｎベース領域、ｐベース領域が設けられる。そして、ｐベース領域を貫通し、ｎベース領域に達するトレンチ内に、トレンチゲート絶縁膜を介してトレンチゲート電極が設けられる。さらに、ｐベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるエミッタ領域が設けられる。
ＩＧＢＴでは、ゲート電極に正電圧が印加されることにより、ｐベース領域にチャネルが形成される。そして、エミッタ領域からｎベース領域に電子が注入されると同時に、コレクタ領域からｎベース領域に正孔が注入される。これにより、コレクタ電極とエミッタ電極間に電流が流れる。
ＩＧＢＴのコレクタ電極とエミッタ電極との間のオン抵抗を低減するため、ｎべース領域からの正孔の排出を抑制する方法がある。この方法では、ｎべース領域からエミッタ電極への正孔の排出を抑制することで、相対的に電子の注入量を増大させ、ＩＧＢＴのオン抵抗を低減する。
例えば、上記方法を実現するために、トレンチゲート電極の間に、チャネルの形成に寄与しないダミートレンチゲート電極を設ける間引き型ＩＧＢＴが提案されている。スイッチング速度の向上やオン抵抗の低減等、特性の向上した間引き型ＩＧＢＴの実現が望まれる。
特開２０１３−２５１２９６号公報
本発明が解決しようとする課題は、間引き型ＩＧＢＴの特性の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、少なくとも一部が前記第１の面に接するエミッタ電極と、少なくとも一部が前記第２の面に接するコレクタ電極と、前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長するトレンチゲート電極と、前記半導体層の中に設けられ、前記第１の方向に伸長するダミートレンチゲート電極と、前記半導体層の中に設けられたｐ型のｐベース領域と、前記半導体層の中に設けられ、前記ｐベース領域と前記第１の面との間に設けられ、前記エミッタ電極に電気的に接続されたｎ型のエミッタ領域と、前記半導体層の中に設けられ、前記ｐベース領域と、前記第２の面との間に設けられたｎ型のｎベース領域と、前記半導体層の中に設けられ、前記ｎベース領域と前記第２の面との間に設けられ、前記コレクタ電極に電気的に接続されたｐ型のコレクタ領域と、前記トレンチゲート電極と前記ｐベース領域との間、前記トレンチゲート電極と前記エミッタ領域との間、及び、前記トレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、前記エミッタ領域、及び、前記ｎベース領域に接するトレンチゲート絶縁膜と、前記ダミートレンチゲート電極と前記ｐベース領域との間、及び、前記ダミートレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、及び、前記ｎベース領域に接するダミートレンチゲート絶縁膜と、前記トレンチゲート電極、及び、前記ダミートレンチゲート電極に電気的に接続された第１のゲートパッド電極と、前記第１のゲートパッド電極と前記トレンチゲート電極との間に電気的に接続された第１の電気抵抗と、前記第１のゲートパッド電極と前記ダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、を備え、前記トレンチゲート電極のＣＲ時定数は、前記ダミートレンチゲート電極のＣＲ時定数よりも小さい。
第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の比較形態の半導体装置の模式平面図。 第１の比較形態の半導体装置の模式断面図。 第２の比較形態の半導体装置の模式平面図。 第２の比較形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式平面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の等価回路図。 第３の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式平面図。 第４の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の作用及び効果の説明図。 第５の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の作用及び効果の説明図。 第５の実施形態の半導体装置の模式平面図。 第５の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の作用及び効果の説明図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記がある場合、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記がある場合、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、少なくとも一部が第１の面に接するエミッタ電極と、少なくとも一部が第２の面に接するコレクタ電極と、半導体層の中に設けられ、第１の面に略平行な第１の方向に伸長するトレンチゲート電極と、半導体層の中に設けられ、第１の方向に伸長するダミートレンチゲート電極と、半導体層の中に設けられたｐ型のｐベース領域と、半導体層の中に設けられ、ｐベース領域と第１の面との間に設けられ、エミッタ電極に電気的に接続されたｎ型のエミッタ領域と、半導体層の中に設けられ、ｐベース領域と、第２の面との間に設けられたｎ型のｎベース領域と、半導体層の中に設けられ、ｎベース領域と第２の面との間に設けられ、コレクタ電極に電気的に接続されたｐ型のコレクタ領域と、トレンチゲート電極とｐベース領域との間、トレンチゲート電極とエミッタ領域との間、及び、トレンチゲート電極とｎベース領域との間に設けられ、ｐベース領域、エミッタ領域、及び、ｎベース領域に接するトレンチゲート絶縁膜と、ダミートレンチゲート電極とｐベース領域との間、及び、ダミートレンチゲート電極とｎベース領域との間に設けられ、ｐベース領域、及び、ｎベース領域に接するダミートレンチゲート絶縁膜と、トレンチゲート電極、及び、ダミートレンチゲート電極に電気的に接続された第１のゲートパッド電極と、第１のゲートパッド電極とトレンチゲート電極との間に電気的に接続された第１の電気抵抗と、第１のゲートパッド電極とダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、を備え、トレンチゲート電極のＣＲ時定数は、ダミートレンチゲート電極のＣＲ時定数よりも小さい。
図１は、本実施形態の半導体装置の模式平面図である。図２は、本実施形態の半導体装置の模式断面図である。図２（ａ）は図１のＡＡ’断面図である。図２（ｂ）は図２（ａ）に等価回路を重ね書きした説明図である。
本実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチＩＧＢＴ１００である。トレンチＩＧＢＴ１００は、ダミートレンチゲート電極を有する間引き型ＩＧＢＴである。
本実施形態のトレンチＩＧＢＴ１００は、半導体層１０、エミッタ電極１２、コレクタ電極１４、トレンチゲート電極１６、ダミートレンチゲート電極１８、ｐベース領域２０、エミッタ領域２２、ｎベース領域２４、バリア領域２６（ｎ型半導体領域）、コレクタ領域２８、トレンチゲート絶縁膜３０、ダミートレンチゲート絶縁膜３２、ゲートパッド電極３４（第１のゲートパッド電極）、内部ゲート抵抗３６（第１の電気抵抗）、ダミーゲート抵抗３８（第２の電気抵抗）、エミッタパッド電極４０、ゲート電極接続配線４２（第１の接続配線）、ダミーゲート電極接続配線４４（第２の接続配線）、トレンチ５０、ダミートレンチ５２を備える。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、５０μｍ以上７００μｍ以下である。
エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
トレンチゲート電極１６は、半導体層１０の中に複数設けられる。トレンチゲート電極１６は、半導体層１０に形成されたトレンチ５０の中に設けられる。トレンチゲート電極１６は、第１の面Ｐ１に略平行な第１の方向に伸長する。トレンチゲート電極１６は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ダミートレンチゲート電極１８は、半導体層１０の中に複数設けられる。ダミートレンチゲート電極１８は、半導体層１０に形成されたダミートレンチ５２の中に設けられる。ダミートレンチゲート電極１８は、第１の面Ｐ１に略平行な第１の方向に伸長する。ダミートレンチゲート電極１８は、トレンチゲート電極１６の間に、トレンチゲート電極１６に平行に設けられる。ダミートレンチゲート電極１８は、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
ｐベース領域２０は、半導体層１０の中に設けられる。ｐベース領域２０は、ｐ型の半導体領域である。ｐベース領域２０のトレンチゲート絶縁膜３０に接する領域は、ＩＧＢＴ１００のチャネル領域として機能する。
エミッタ領域２２は、半導体層１０の中に設けられる。エミッタ領域２２は、ｐベース領域２０と第１の面Ｐ１との間に設けられ、トレンチゲート絶縁膜３０と接している。エミッタ領域２２は、ｎ型の半導体領域である。エミッタ領域２２は、２つのダミートレンチゲート電極１８の間には設けられない。エミッタ領域２２は、エミッタ電極１２に電気的に接続される。
ｎベース領域２４は、半導体層１０の中に設けられる。ｎベース領域２４は、ｐベース領域２０と第２の面との間に設けられる。ｎベース領域２４は、ｎ型の半導体領域である。
バリア領域２６は、半導体層１０の中に設けられる。バリア領域２６は、ｐベース領域２０とｎベース領域２４との間に設けられる。バリア領域２６は、ｎ型の半導体領域である。バリア領域２６のｎ型不純物濃度は、ｎベース領域２４のｎ型不純物濃度よりも高い。バリア領域２６のｎ型不純物濃度は、エミッタ領域２２のｎ型不純物濃度よりも低い。バリア領域２６はトレンチＩＧＢＴ１００のオン抵抗を低減する機能を有する。
コレクタ領域２８は、半導体層１０の中に設けられる。コレクタ領域２８は、ｎベース領域２４と第２の面Ｐ２との間に設けられる。コレクタ領域２８は、ｐ型の半導体領域である。コレクタ領域２８のｐ型不純物濃度は、ｐベース領域２０のｐ型不純物濃度よりも高い。コレクタ領域２８は、コレクタ電極１４に電気的に接続される。
なお、ｎベース領域２４とコレクタ領域２８との間に、ｎベース領域２４よりもｎ型不純物濃度の高いバッファ領域を設けることも可能である。バッファ領域を設けることにより、トレンチＩＧＢＴ１００がオフ状態の際に、空乏層の伸びを抑制することが可能となる。
トレンチゲート絶縁膜３０は、トレンチゲート電極１６と、ｐベース領域２０、エミッタ領域２２、及び、ｎベース領域２４との間に設けられる。トレンチゲート絶縁膜３０は、トレンチ５０の中に設けられる。トレンチゲート絶縁膜３０は、ｐベース領域２０、エミッタ領域２２、及び、ｎベース領域２４に接する。トレンチゲート絶縁膜３０は、例えば、酸化シリコンである。
ダミートレンチゲート絶縁膜３２は、ダミートレンチゲート電極１８と、ｐベース領域２０、及び、ｎベース領域２４との間に設けられる。ダミートレンチゲート絶縁膜３２は、ダミートレンチ５２の中に設けられる。ダミートレンチゲート絶縁膜３２は、ｐベース領域２０、及び、ｎベース領域２４に接する。ダミートレンチゲート絶縁膜３２は、エミッタ領域２２とは接しない。ダミートレンチゲート絶縁膜３２は、例えば、酸化シリコンである。
ゲートパッド電極３４は、半導体層１０の上に設けられる。ゲートパッド電極３４は、半導体層１０の第１の面Ｐ１の側に設けられる。ゲートパッド電極３４は、トレンチゲート電極１６、及び、ダミートレンチゲート電極１８に電気的に接続される。ゲートパッド電極３４は、例えば、金属である。
内部ゲート抵抗３６は、半導体層１０の上に設けられる。内部ゲート抵抗３６は、半導体層１０の第１の面Ｐ１の側に設けられる。内部ゲート抵抗３６は、ゲートパッド電極３４とトレンチゲート電極１６との間に電気的に接続される。
内部ゲート抵抗３６は、例えば、半導体である。内部ゲート抵抗３６は、例えば、導電性不純物を含む多結晶シリコンである。内部ゲート抵抗３６は、例えば、ゲート電極接続配線４２よりも比抵抗の高い材料で形成される。
ダミーゲート抵抗３８は、半導体層１０の上に設けられる。ダミーゲート抵抗３８は、半導体層１０の第１の面Ｐ１の側に設けられる。ダミーゲート抵抗３８は、ゲートパッド電極３４とダミートレンチゲート電極１８との間に電気的に接続される。
ダミーゲート抵抗３８は、例えば、半導体である。ダミーゲート抵抗３８は、例えば、導電性不純物を含む多結晶シリコンである。ダミーゲート抵抗３８は、例えば、ゲート電極接続配線４２よりも比抵抗の高い材料で形成される。
ゲート電極接続配線４２は、トレンチゲート電極１６と内部ゲート抵抗３６との間に電気的に接続される。ゲート電極接続配線４２は、トレンチゲート電極１６の端部に接続される。ゲート電極接続配線４２は、例えば、図示しないコンタクト部でトレンチゲート電極１６に接続される。ゲート電極接続配線４２は、例えば、金属である。
ダミーゲート電極接続配線４４は、ダミートレンチゲート電極１８とダミーゲート抵抗３８との間に電気的に接続される。ダミーゲート電極接続配線４４は、ダミートレンチゲート電極１８の端部に接続される。ダミーゲート電極接続配線４４は、例えば、図示しないコンタクト部でダミートレンチゲート電極１８に接続される。ダミートレンチゲート電極１８は、例えば、金属である。
トレンチゲート電極１６、及び、ダミートレンチゲート電極１８は、ゲート電極接続配線４２とダミーゲート電極接続配線４４との間に位置する。言い換えれば、ゲート電極接続配線４２は、トレンチゲート電極１６、及び、ダミートレンチゲート電極１８の一方の端部に位置し、ダミーゲート電極接続配線４４は、トレンチゲート電極１６、及び、ダミートレンチゲート電極１８の他方の端部に位置する。
トレンチゲート電極１６のＣＲ時定数は、ダミートレンチゲート電極１８のＣＲ時定数よりも小さい。トレンチゲート電極１６のＣＲ時定数は、主に、トレンチゲート電極１６と半導体層１０との間の容量、トレンチゲート電極１６の抵抗値、及び、内部ゲート抵抗３６の抵抗値で規定される。ダミートレンチゲート電極１８のＣＲ時定数は、主に、ダミートレンチゲート電極１８と半導体層１０との間の容量、ダミートレンチゲート電極１８の抵抗値、及び、ダミーゲート抵抗３８の抵抗値で規定される。
エミッタパッド電極４０は、半導体層１０の上に設けられる。エミッタパッド電極４０は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタパッド電極４０は、エミッタ電極１２に電気的に接続される。
ＩＧＢＴ１００は、エミッタパッド電極４０、コレクタ電極１４、及び、ゲートパッド電極３４の３つの電極を端子とする３端子デバイスである。
図２（ｂ）に示すように、本実施形態のトレンチＩＧＢＴ１００は、内部ゲート抵抗（Ｒｇ−ｉｎ）とダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）が並列に接続される。内部ゲート抵抗（Ｒｇ−ｉｎ）とダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）は、ＩＧＢＴ１００の外部で、例えば、外部ゲート抵抗を介してゲートドライバに接続される。ゲートドライバにより、トレンチゲート電極１６、及び、ダミートレンチゲート電極１８にゲート電圧（Ｖｇ）が印加される。
内部ゲート抵抗（Ｒｇ−ｉｎ）は図１の内部ゲート抵抗３６に対応する。ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）は、図１のダミーゲート抵抗３８に対応する。
ｐベース領域２０は、例えば、エミッタ電極１２に電気的に接続される。ｐベース領域２０は、例えば、グラウンド電位に固定される。ダミートレンチゲート電極１８に挟まれるｐベース領域２０は、例えば、フローティングであっても構わない。
以下、本実施形態のトレンチＩＧＢＴ１００の作用及び効果について説明する。
図３は、第１の比較形態の半導体装置の模式平面図である。図４は、第１の比較形態の半導体装置の模式断面図である。図４（ａ）は図３のＢＢ’断面図である。図４（ｂ）は図４（ａ）に等価回路を重ね書きした説明図である。
第１の比較形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチＩＧＢＴ８００である。トレンチＩＧＢＴ８００は、ダミートレンチゲート電極を有する間引き型ＩＧＢＴである。
トレンチＩＧＢＴ８００は、ダミートレンチゲート電極１８がエミッタ電極１２に電気的に接続される点、及び、ダミーゲート抵抗３８が設けられない点で、実施形態のトレンチＩＧＢＴ１００と異なる。
トレンチＩＧＢＴ８００のダミートレンチゲート電極１８は、エミッタ電極１２に電気的に接続される。ダミートレンチゲート電極１８には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。このため、ダミートレンチ５２底部近傍のｎベース領域２４には、電子の蓄積層が形成されない。
図４（ｂ）から分かるように、ダミートレンチ５２底部近傍のｎベース領域２４に電子の蓄積層が形成されないため、ダミートレンチゲート電極１８の間に存在し、コレクタ領域２８、ｎベース領域２４、及び、バリア領域２６で構成される寄生ｐｎダイオードが、トレンチゲート電極１６をゲートとするトランジスタと回路的に分断されている。したがって、ｎベース領域２４のキャリア濃度が上がらず、寄生ｐｎダイオードがオン電流の経路として有効に寄与しない。よって、トレンチＩＧＢＴ８００のオン抵抗の低減が困難である。言い換えれば、コレクタ−エミッタ間電圧（Ｖｃｅ）の飽和電圧（Ｖｃｅ（ｓａｔ））が高くなる。
図５は、第２の比較形態の半導体装置の模式平面図である。図６は、第２の比較形態の半導体装置の模式断面図である。図６（ａ）は図５のＣＣ’断面図である。図６（ｂ）は図６（ａ）に等価回路を重ね書きした説明図である。
第２の比較形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチＩＧＢＴ９００である。トレンチＩＧＢＴ９００は、ダミートレンチゲート電極を有する間引き型ＩＧＢＴである。
トレンチＩＧＢＴ９００は、ダミートレンチゲート電極１８が、トレンチゲート電極１６と電気的に接続される点で、第１の比較形態のトレンチＩＧＢＴ８００と異なる。
トレンチＩＧＢＴ９００がオン状態の際には、トレンチＩＧＢＴ９００のダミートレンチゲート電極１８には、トレンチゲート電極１６と同様、ゲート電圧（Ｖｇ）が印加される。このため、ダミートレンチ５２底部近傍のｎベース領域２４には、電子の蓄積層が形成される。
図６（ｂ）から分かるように、電子の蓄積層が形成されるため、ダミートレンチゲート電極１８の間に存在し、コレクタ領域２８、ｎベース領域２４、及び、バリア領域２６で構成される寄生ｐｎダイオードが、トレンチゲート電極１６をゲートとするトランジスタと回路的に接続されている。したがって、ｎベース領域２４のキャリア濃度が高くなり、寄生ｐｎダイオードがオン電流の経路として有効に寄与する。よって、トレンチＩＧＢＴ９００のオン抵抗が低減する。言い換えれば、コレクタ−エミッタ間電圧（Ｖｃｅ）の飽和電圧（Ｖｃｅ（ｓａｔ））が低くなる。ｎ型不純物濃度がｎベース領域２４よりも高く、低抵抗なバリア領域２６を備える場合、特に、オン抵抗が低減する。
一方、トレンチＩＧＢＴ９００では、ダミートレンチゲート電極１８がトレンチゲート電極１６と電気的に接続されるため、ゲート容量が大きくなる。したがって、ゲート電極のＣＲ時定数が大きくなる。このため、スイッチング速度が低下するという問題が生じる。
また、ゲート容量が大きくなるため、トレンチＩＧＢＴ９００の外に設けられる外部ゲート抵抗に対するスイッチング速度の非線形性が増大する。したがって、外部ゲート抵抗によるスイッチング速度の調整が困難であるという問題が生じる。
本実施形態のトレンチＩＧＢＴ１００では、半導体チップの中に設けられるゲート抵抗を、内部ゲート抵抗３６とダミーゲート抵抗３８の２つに分離する。そして、ゲートパッド電極３４とトレンチゲート電極１６との間には内部ゲート抵抗３６のみを電気的に接続し、ゲートパッド電極３４とダミートレンチゲート電極１８との間にはダミーゲート抵抗３８のみを電気的に接続する。
ゲート抵抗を、内部ゲート抵抗３６とダミーゲート抵抗３８の２つに分離することで、トレンチゲート電極１６に流れる電流と、ダミートレンチゲート電極１８に流れる電流を、内部ゲート抵抗３６とダミーゲート抵抗３８の抵抗値で制御することが可能となる。トレンチゲート電極１６に流れる電流とダミートレンチゲート電極１８に流れる電流の比を、内部ゲート抵抗３６とダミーゲート抵抗３８の抵抗値の比をかえることで制御することが可能となる。例えば、内部ゲート抵抗３６の抵抗値を小さくすることで、トレンチゲート電極１６に流れる電流を増加させることができる。
例えば、内部ゲート抵抗３６とダミーゲート抵抗３８の抵抗値を調整し、トレンチゲート電極１６のＣＲ時定数を、ダミートレンチゲート電極１８のＣＲ時定数よりも小さくする。これにより、トレンチゲート電極１６の充放電をダミートレンチゲート電極１８の充放電よりも早くすることができる。したがって、トレンチＩＧＢＴ１００のスイッチング速度を向上させることが可能となる。
また、トレンチＩＧＢＴ１００がオン状態の際には、ダミートレンチゲート電極１８もトレンチゲート電極１６に遅れてゲート電圧（Ｖｇ）に充電される。したがって、第２の比較形態同様、ダミートレンチ５２底部近傍のｎベース領域２４には、電子の蓄積層が形成され、オン抵抗が低減する。
図７は、本実施形態の半導体装置の作用及び効果の説明図である。図７は、ＩＧＢＴのターンオン時のコレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化を示す図である。
第２の比較形態のトレンチＩＧＢＴ９００の場合、第１の比較形態のトレンチＩＧＢＴ８００に比べターンオンの速度が遅いため、コレクタ−エミッタ間電圧の低下速度が遅い。これは、ダミートレンチゲート電極１８がトレンチゲート電極１６に接続され、ダミートレンチゲート電極１８とトレンチゲート電極１６の充電に時間を要するためである。
第１の比較形態のトレンチＩＧＢＴ８００では波形に段差が見られる。これは、コレクタ領域２８、ｎベース領域２４、及び、バリア領域２６で構成される寄生ｐｎダイオードが、トレンチゲート電極１６をゲートとするトランジスタと回路的に分断されているため、正孔がエミッタ電極１２に抜けやすく、キャリアの蓄積が遅れるためと考えられる。
本実施形態のトレンチＩＧＢＴ１００では、内部ゲート抵抗３６とダミーゲート抵抗３８の２つに分離することで、トレンチゲート電極１６の充電をダミートレンチゲート電極１８の充電よりも速くすることができる。また、コレクタ領域２８、ｎベース領域２４、及び、バリア領域２６で構成される寄生ｐｎダイオードが、トレンチゲート電極１６をゲートとするトランジスタと回路的に接続されているため、キャリアの蓄積の遅れも生じにくい。したがって、ターンオンの速度が第１の比較形態及び第２の比較形態よるも速くなる。
なお、本実施形態のトレンチＩＧＢＴ１００のターンオフ時には、トレンチゲート電極１６の放電をダミートレンチゲート電極１８の放電よりも速くすることができる。したがって、ターンオフの速度も第１の比較形態及び第２の比較形態よりも速くなる。
図８は、本実施形態の半導体装置の作用及び効果の説明図である。図８（ａ）は、ＩＧＢＴのターンオフ時のゲート抵抗とコレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）との関係を示す図である。図８（ｂ）は、ＩＧＢＴのターンオン時のゲート抵抗とコレクタ−エミッタ間電流の時間変化率（ｄｉ／ｄｔ）との関係を示す図である。ゲート抵抗の抵抗値は、ＩＧＢＴの外に設けられる外部ゲート抵抗の抵抗値である。コレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）、及び、コレクタ電流の時間変化率（ｄｉ／ｄｔ）は、それぞれ、ターンオフ時とターンオン時のスイッチング速度の指標となる。
図８（ａ）、（ｂ）から分かるように、第２の比較形態の場合、コレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）、及び、コレクタ電流の時間変化率（ｄｉ／ｄｔ）の非線形性が大きくなる。これは、ダミートレンチゲート電極１８がトレンチゲート電極１６に接続されため、ゲートミラー容量が大きくなるからと考えられる。非線形性が大きいため、外部ゲート抵抗によるスイッチング速度の制御性が悪化する。
本実施形態の場合、第１の比較形態と同程度の線形性が得られる。これは、トレンチゲート電極１６の充放電がダミートレンチゲート電極１８の充放電よりも速くおこなわれるため、ダミートレンチゲート電極１８をトレンチゲート電極１６に接続した影響が顕在化しないためと考えられる。したがって、外部ゲート抵抗によるスイッチング速度の制御性が良好となる。
さらに、第２の比較形態のトレンチＩＧＢＴ９００では、ゲート負性容量によるゲート振動や、ゲート電圧のオーバーシュート／アンダーシュートといった問題が生じやすい。これは、ダミートレンチゲート電極１８がトレンチゲート電極１６に直接接続されているため、ダミートレンチゲート電極とコレクタ電極で構成される寄生容量がそのままトレンチゲート電極１６に伝わるためであると考えられる。
本実施形態のトレンチＩＧＢＴ１００によれば、トレンチゲート電極１６のＣＲ時定数を、独立に小さくすることが可能となる。したがって、ゲート負性容量によるゲート振動や、ゲート電圧のオーバーシュート／アンダーシュートといった問題が抑制される。
図１に示すように、トレンチゲート電極１６、及び、ダミートレンチゲート電極１８が、ゲート電極接続配線４２とダミーゲート電極接続配線４４との間に位置するように、ゲート電極接続配線４２及びダミーゲート電極接続配線４４が配置されることが好ましい。言い換えれば、トレンチゲート電極１６、及び、ダミートレンチゲート電極１８が、ゲート電極接続配線４２及びダミーゲート電極接続配線４４に挟まれるように配置されることが好ましい。
上記配置により、例えば、配線同士の交差等が回避でき、ゲート電極接続配線４２及びダミーゲート電極接続配線４４の引き回しが容易になる。したがって、例えば、チップ面積の縮小や、製造プロセスの簡略化が実現できる。
以上、本実施形態のトレンチＩＧＢＴ１００により、オン抵抗が低く、スイッチング速度の速いＩＧＢＴが実現できる。また、ゲート電圧の振動やオーバーシュート／アンダーシュートの抑制が可能なＩＧＢＴが実現できる。また、チップ面積の縮小や、製造プロセスの簡略化が実現できる。
（第２の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、少なくとも一部が第１の面に接する第１のエミッタ電極と、少なくとも一部が第２の面に接する第１のコレクタ電極と、半導体層の中に設けられ、第１の面に略平行な第１の方向に伸長する第１のトレンチゲート電極と、半導体層の中に設けられ、第１の方向に伸長する第１のダミートレンチゲート電極と、半導体層の中に設けられたｐ型の第１のｐベース領域と、半導体層の中に設けられ、第１のｐベース領域と第１の面との間に設けられ、第１のエミッタ電極に電気的に接続されたｎ型の第１のエミッタ領域と、半導体層の中に設けられ、第１のｐベース領域と、第２の面との間に設けられたｎ型の第１のｎベース領域と、半導体層の中に設けられ、第１のｎベース領域と第２の面との間に設けられ、第１のコレクタ電極に電気的に接続されたｐ型の第１のコレクタ領域と、第１のトレンチゲート電極と第１のｐベース領域との間、第１のトレンチゲート電極と第１のエミッタ領域との間、及び、第１のトレンチゲート電極と第１のｎベース領域との間に設けられ、第１のｐベース領域、第１のエミッタ領域、及び、第１のｎベース領域に接する第１のトレンチゲート絶縁膜と、第１のダミートレンチゲート電極と第１のｐベース領域との間、及び、第１のダミートレンチゲート電極と第１のｎベース領域との間に設けられ、第１のｐベース領域、及び、第１のｎベース領域に接する第１のダミートレンチゲート絶縁膜と、少なくとも一部が第１の面に接する第２のエミッタ電極と、少なくとも一部が第２の面に接する第２のコレクタ電極と、半導体層の中に設けられ、第１の面に略平行な第１の方向に伸長する第２のトレンチゲート電極と、半導体層の中に設けられ、第１の方向に伸長する第２のダミートレンチゲート電極と、半導体層の中に設けられたｐ型の第２のｐベース領域と、半導体層の中に設けられ、第２のｐベース領域と第１の面との間に設けられ、第２のエミッタ電極に電気的に接続されたｎ型の第２のエミッタ領域と、半導体層の中に設けられ、第２のｐベース領域と、第２の面との間に設けられたｎ型の第２のｎベース領域と、半導体層の中に設けられ第２のｎベース領域と第２の面との間に設けられ、第２のコレクタ電極に電気的に接続されたｐ型の第２のコレクタ領域と、第２のトレンチゲート電極と第２のｐベース領域との間、第２のトレンチゲート電極と第２のエミッタ領域との間、及び、第２のトレンチゲート電極と第２のｎベース領域との間に設けられ、第２のｐベース領域、第２のエミッタ領域、及び、第２のｎベース領域に接する第２のトレンチゲート絶縁膜と、第２のダミートレンチゲート電極と第２のｐベース領域との間、及び、第２のダミートレンチゲート電極と第２のｎベース領域との間に設けられ、第２のｐベース領域、及び、第２のｎベース領域に接する第２のダミートレンチゲート絶縁膜と、第１のトレンチゲート電極、第１のダミートレンチゲート電極、第２のトレンチゲート電極、及び、第２のダミートレンチゲート電極に電気的に接続されたゲートパッド電極と、ゲートパッド電極と第１のトレンチゲート電極との間に電気的に接続された第１の電気抵抗と、ゲートパッド電極と第１のダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、ゲートパッド電極と第２のトレンチゲート電極との間に電気的に接続された第３の電気抵抗と、ゲートパッド電極と第２のダミートレンチゲート電極との間に電気的に接続された第４の電気抵抗と、を備え、第１のトレンチゲート電極のＣＲ時定数は、第１のダミートレンチゲート電極のＣＲ時定数よりも小さく、かつ、第２のトレンチゲート電極のＣＲ時定数は、第２のダミートレンチゲート電極のＣＲ時定数よりも小さい。
本実施形態の半導体装置は、第１の実施形態の半導体装置の構成と同様の構成を有する第１のセグメントと、第１の実施形態の半導体装置の構成と同様の構成を有する第２のセグメントを備える点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する。
図９は、本実施形態の半導体装置の模式平面図である。図１０は、本実施形態の半導体装置の模式断面図である。図１０（ａ）は図９のＤＤ’断面図である。図１０（ｂ）は図９のＥＥ’断面図である。図１１は、本実施形態の半導体装置の等価回路図である。図１１は、図１０に等価回路を重ね書きした説明図である。
本実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチＩＧＢＴ２００である。トレンチＩＧＢＴ２００は、ダミートレンチゲート電極を有する間引き型ＩＧＢＴである。
トレンチＩＧＢＴ２００は、第１のセグメント２０１、及び、第２のセグメント２０２を備える。第１のセグメント２０１、及び、第２のセグメント２０２は、それぞれ、第１の実施形態のＩＧＢＴ１００と同様の構成を有する。ただし、エミッタパッド電極、コレクタ電極、ゲートパッド電極は、第１のセグメント２０１、及び、第２のセグメント２０２の間で共有される。
本実施形態のトレンチＩＧＢＴ２００は、半導体層１１０、ゲートパッド電極１３４、エミッタパッド電極１４０を備える。
第１のセグメント２０１は、第１のエミッタ電極１１２、第１のコレクタ電極１１４、第１のトレンチゲート電極１１６、第１のダミートレンチゲート電極１１８、第１のｐベース領域１２０、第１のエミッタ領域１２２、第１のｎベース領域１２４、第１のバリア領域１２６、第１のコレクタ領域１２８、第１のトレンチゲート絶縁膜１３０、第１のダミートレンチゲート絶縁膜１３２、第１の内部ゲート抵抗１３６（第１の抵抗）、第１のダミーゲート抵抗１３８（第２の抵抗）、第１のゲート電極接続配線１４２（第１の接続配線）、第１のダミーゲート電極接続配線１４４（第２の接続配線）、第１のトレンチ１５０、第１のダミートレンチ１５２を備える。
第２のセグメント２０２は、第２のエミッタ電極２１２、第２のコレクタ電極２１４、第２のトレンチゲート電極２１６、第２のダミートレンチゲート電極２１８、第２のｐベース領域２２０、第２のエミッタ領域２２２、第２のｎベース領域２２４、第２のバリア領域２２６、第２のコレクタ領域２２８、第２のトレンチゲート絶縁膜２３０、第２のダミートレンチゲート絶縁膜２３２、第２の内部ゲート抵抗２３６（第３の抵抗）、第２のダミーゲート抵抗２３８（第４の抵抗）、第２のゲート電極接続配線２４２（第３の接続配線）、第２のダミーゲート電極接続配線２４４（第４の接続配線）、第２のトレンチ２５０、第２のダミートレンチ２５２を備える。
第１の内部ゲート抵抗１３６は、半導体層１１０の上に設けられる。第１の内部ゲート抵抗１３６は、半導体層１１０の第１の面Ｐ１の側に設けられる。第１の内部ゲート抵抗１３６は、ゲートパッド電極１３４と第１のトレンチゲート電極１１６との間に電気的に接続される。第１の内部ゲート抵抗１３６は、例えば、多結晶シリコンである。
第１のダミーゲート抵抗１３８は、半導体層１１０の上に設けられる。第１のダミーゲート抵抗１３８は、半導体層１１０の第１の面Ｐ１の側に設けられる。第１のダミーゲート抵抗１３８は、ゲートパッド電極１３４と第１のダミートレンチゲート電極１１８との間に電気的に接続される。第１のダミーゲート抵抗１３８は、例えば、多結晶シリコンである。
第１のゲート電極接続配線１４２は、第１のトレンチゲート電極１１６と第１の内部ゲート抵抗１３６との間に電気的に接続される。第１のゲート電極接続配線１４２は、第１のトレンチゲート電極１１６の端部に接続される。第１のゲート電極接続配線１４２は、例えば、図示しないコントクト部で第１のトレンチゲート電極１１６に接続される。
第１のダミーゲート電極接続配線１４４は、第１のダミートレンチゲート電極１１８と第１のダミーゲート抵抗１３８との間に電気的に接続される。第１のダミーゲート電極接続配線１４４は、第１のダミートレンチゲート電極１１８の端部に接続される。第１のダミーゲート電極接続配線１４４は、例えば、図示しないコントクト部で第１のダミートレンチゲート電極１１８に接続される。
第１のトレンチゲート電極１１６、及び、第１のダミートレンチゲート電極１１８は、第１のゲート電極接続配線１４２と第１のダミーゲート電極接続配線１４４との間に位置する。言い換えれば、第１のゲート電極接続配線１４２は、第１のトレンチゲート電極１１６、及び、第１のダミートレンチゲート電極１１８の一方の端部に位置し、第１のダミーゲート電極接続配線１４４は、第１のトレンチゲート電極１１６、及び、第１のダミートレンチゲート電極１１８の他方の端部に位置する。
第１のトレンチゲート電極１１６のＣＲ時定数は、第１のダミートレンチゲート電極１１８のＣＲ時定数よりも小さい。第１のトレンチゲート電極１１６のＣＲ時定数は、主に、第１のトレンチゲート電極１１６と半導体層１１０との間の容量、第１のトレンチゲート電極１１６の抵抗値、及び、第１の内部ゲート抵抗１３６の抵抗値で規定される。第１のダミートレンチゲート電極１１８のＣＲ時定数は、主に、第１のダミートレンチゲート電極１１８と半導体層１１０との間の容量、第１のダミートレンチゲート電極１１８の抵抗値、及び、第１のダミーゲート抵抗１３８の抵抗値で規定される。
第２の内部ゲート抵抗２３６は、半導体層１１０の上に設けられる。第２の内部ゲート抵抗２３６は、半導体層１１０の第１の面Ｐ１の側に設けられる。第２の内部ゲート抵抗２３６は、ゲートパッド電極１３４と第２のトレンチゲート電極２１６との間に電気的に接続される。第２の内部ゲート抵抗２３６は、例えば、多結晶シリコンである。
第２のダミーゲート抵抗２３８は、半導体層１１０の上に設けられる。第２のダミーゲート抵抗２３８は、半導体層１１０の第１の面Ｐ１の側に設けられる。第２のダミーゲート抵抗２３８は、ゲートパッド電極２３４と第２のダミートレンチゲート電極２１８との間に電気的に接続される。第２のダミーゲート抵抗２３８は、例えば、多結晶シリコンである。
第２のゲート電極接続配線２４２は、第２のトレンチゲート電極２１６と第２の内部ゲート抵抗２３６との間に電気的に接続される。第２のゲート電極接続配線２４２は、第２のトレンチゲート電極２１６の端部に接続される。第２のゲート電極接続配線２４２は、例えば、図示しないコントクト部で第２のトレンチゲート電極２１６に接続される。
第２のダミーゲート電極接続配線２４４は、第２のダミートレンチゲート電極２１８と第２のダミーゲート抵抗２３８との間に電気的に接続される。第２のダミーゲート電極接続配線２４４は、第２のダミートレンチゲート電極２１８の端部に接続される。第２のダミーゲート電極接続配線２４４は、例えば、図示しないコントクト部で第２のダミートレンチゲート電極２１８に接続される。
第２のトレンチゲート電極２１６、及び、第２のダミートレンチゲート電極２１８は、第２のゲート電極接続配線２４２と第２のダミーゲート電極接続配線２４４との間に位置する。言い換えれば、第２のゲート電極接続配線２４２は、第２のトレンチゲート電極２１６、及び、第２のダミートレンチゲート電極２１８の一方の端部に位置し、第２のダミーゲート電極接続配線２４４は、第２のトレンチゲート電極２１６、及び、第２のダミートレンチゲート電極２１８の他方の端部に位置する。
第２のトレンチゲート電極２１６のＣＲ時定数は、第２のダミートレンチゲート電極２１８のＣＲ時定数よりも小さい。第２のトレンチゲート電極２１６のＣＲ時定数は、主に、第２のトレンチゲート電極２１６と半導体層１１０との間の容量、第２のトレンチゲート電極２１６の抵抗値、及び、第２の内部ゲート抵抗２３６の抵抗値で規定される。第２のダミートレンチゲート電極２１８のＣＲ時定数は、主に、第２のダミートレンチゲート電極２１８と半導体層１１０との間の容量、第２のダミートレンチゲート電極２１８の抵抗値、及び、第２のダミーゲート抵抗２３８の抵抗値で規定される。
図１１に示すように、本実施形態のトレンチＩＧＢＴ２００は、第１の内部ゲート抵抗（Ｒｇ−ｉｎ（１））と第１のダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ（１））が並列に接続される。第１の内部ゲート抵抗（Ｒｇ−ｉｎ（１））と第１のダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ（１））は、ＩＧＢＴ２００の外部で、例えば、外部ゲート抵抗を介してゲートドライバに接続される。ゲートドライバにより、第１のトレンチゲート電極１１６、及び、第１のダミートレンチゲート電極１１８にゲート電圧（Ｖｇ）が印加される。
第１の内部ゲート抵抗（Ｒｇ−ｉｎ（１））は図９の第１の内部ゲート抵抗１３６に対応する。第１のダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ（１））は、図９の第１のダミーゲート抵抗１３８に対応する。
また、実施形態のトレンチＩＧＢＴ２００は、第２の内部ゲート抵抗（Ｒｇ−ｉｎ（２））と第２のダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ（２））が並列に接続される。第２の内部ゲート抵抗（Ｒｇ−ｉｎ（２））と第２のダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ（２））は、ＩＧＢＴ２００の外部で、例えば、外部ゲート抵抗を介してゲートドライバに接続される。ゲートドライバにより、第２のトレンチゲート電極２１６、及び、第２のダミートレンチゲート電極２１８にゲート電圧（Ｖｇ）が印加される。
第２の内部ゲート抵抗（Ｒｇ−ｉｎ（２））は図９の第２の内部ゲート抵抗２３６に対応する。第２のダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ（２））は、図９の第２のダミーゲート抵抗２３８に対応する。
本実施形態のトレンチＩＧＢＴ２００は、第１のセグメント２０１と第２のセグメント２０２のそれぞれが、内部ゲート抵抗、及び、ダミーゲート抵抗を備える。第１のセグメント２０１の第１のトレンチゲート電極１１６と、第２のセグメント２０２の第２のトレンチゲート電極２１６との間には、第１の内部ゲート抵抗１３６と第２の内部ゲート抵抗２３６が存在する。また、第１のセグメント２０１の第１のダミートレンチゲート電極１１８と、第２のセグメント２０２の第２のダミートレンチゲート電極２１８との間には、第１のダミーゲート抵抗１３８と第２のダミーゲート抵抗２３８が存在する。
したがって、例えば、一方のセグメントでゲート電圧の振動が生じたとしても、その振動が他方のセグメントに伝搬することが抑制される。よって、ゲート電圧の振動に起因するＩＧＢＴの動作不良が低減できる。
以上、本実施形態のトレンチＩＧＢＴ２００によれば、第１の実施形態のトレンチＩＧＢＴ１００と同様、オン抵抗が低く、スイッチング速度の速いＩＧＢＴが実現できる。また、ゲート電圧の振動やオーバーシュート／アンダーシュートの抑制が可能なＩＧＢＴが実現できる。また、チップ面積の縮小や、製造プロセスの簡略化が実現できる。さらに、ゲート電圧の振動に起因するＩＧＢＴの不良が低減できる。
（第３の実施形態）
本実施形態の半導体装置は、第２の電気抵抗とダミートレンチゲート電極との間に電気的に接続された第３の電気抵抗と、第３の電気抵抗とダミートレンチゲート電極との間に電気的に接続された第４の電気抵抗と、第２の電気抵抗と第３の電気抵抗との間に電気的に接続された第２のゲート電極パッドと、第３の電気抵抗とダミートレンチゲート電極との間に電気的に接続された第３のゲート電極パッドと、を更に備える点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
図１２は、本実施形態の半導体装置の模式平面図である。
本実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチＩＧＢＴ３００である。トレンチＩＧＢＴ３００は、ダミートレンチゲート電極を有する間引き型ＩＧＢＴである。
本実施形態のトレンチＩＧＢＴ３００は、エミッタ電極１２、トレンチゲート電極１６、ダミートレンチゲート電極１８、ゲートパッド電極３４（第１のゲートパッド電極）、ゲートパッド電極１３４（第２のゲートパッド電極）、ゲートパッド電極２３４（第３のゲートパッド電極）、第１の内部ゲート抵抗３３６（第１の電気抵抗）、第２の内部ゲート抵抗４３６（第２の電気抵抗）、第３の内部ゲート抵抗５３６（第３の電気抵抗）、第４の内部ゲート抵抗６３６（第４の電気抵抗）、エミッタパッド電極４０、ゲート電極接続配線４２（第１の接続配線）、ダミーゲート電極接続配線４４（第２の接続配線）を備える。
第１の内部ゲート抵抗３３６は、ゲートパッド電極３４とトレンチゲート電極１６との間に電気的に接続される。第２の内部ゲート抵抗４３６（第２の電気抵抗）は、ゲートパッド電極３４とダミートレンチゲート電極１８との間に電気的に接続される。第３の内部ゲート抵抗５３６（第３の電気抵抗）は、第２の内部ゲート抵抗４３６（第２の電気抵抗）とダミートレンチゲート電極１８との間に電気的に接続される。第４の内部ゲート抵抗６３６（第４の電気抵抗）は、第３の内部ゲート抵抗５３６（第３の電気抵抗）とダミートレンチゲート電極１８との間に電気的に接続される。
ゲートパッド電極１３４は、第２の内部ゲート抵抗４３６（第２の電気抵抗）と第３の内部ゲート抵抗５３６との間に電気的に接続される。ゲートパッド電極２３４は、第３の内部ゲート抵抗５３６と第４の内部ゲート抵抗６３６との間に電気的に接続される。
本実施形態のＩＧＢＴ３００によれば、３個のゲートパッド電極３４、１３４、２３４の中から所望のゲートパッド電極を選択してゲート電圧を印加することにより、トレンチゲート電極１６に接続される内部ゲート抵抗（Ｒｇ−ｉｎ）と、ダミートレンチゲート電極１８に接続されるダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）の比を変化させることが可能である。言い換えれば、トレンチゲート電極１６のＣＲ時定数と、ダミートレンチゲート電極１８のＣＲ時定数の比を変化させることが可能である。したがって、例えば、デバイス製造後に、ＩＧＢＴのアプリケーションに応じたスイッチング速度の調整が可能となる。
以上、本実施形態のトレンチＩＧＢＴ３００によれば、第１の実施形態のＩＧＢＴ１００と同様、オン抵抗が低く、スイッチング速度の速いＩＧＢＴが実現できる。また、ゲート電圧の振動やオーバーシュート／アンダーシュートの抑制が可能なＩＧＢＴが実現できる。また、チップ面積の縮小や、製造プロセスの簡略化が実現できる。さらに、デバイス製造後のスイッチング速度の調整が可能となる。
（第４の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、少なくとも一部が第１の面に接するエミッタ電極と、少なくとも一部が第２の面に接するコレクタ電極と、半導体層の中に設けられ、第１の面に略平行な第１の方向に伸長する上部トレンチゲート電極と、半導体層の中に設けられ、上部トレンチゲート電極と第２の面との間に設けられ、第１の方向に伸長し、上部トレンチゲート電極と電気的に分離される下部トレンチゲート電極と、半導体層の中に設けられ、第１の方向に伸長する上部ダミートレンチゲート電極と、半導体層の中に設けられ、上部ダミートレンチゲート電極と第２の面との間に設けられ、第１の方向に伸長し、上部ダミートレンチゲート電極と電気的に分離される下部ダミートレンチゲート電極と、半導体層の中に設けられたｐ型のｐベース領域と、半導体層の中に設けられ、ｐベース領域と第１の面との間に設けられ、エミッタ電極に電気的に接続されたｎ型のエミッタ領域と、半導体層の中に設けられ、ｐベース領域と、第２の面との間に設けられたｎ型のｎベース領域と、半導体層の中に設けられ、ｎベース領域と第２の面との間に設けられ、コレクタ電極に電気的に接続されたｐ型のコレクタ領域と、上部トレンチゲート電極とｐベース領域との間、上部トレンチゲート電極とエミッタ領域との間、及び、下部トレンチゲート電極とｎベース領域との間に設けられ、ｐベース領域、エミッタ領域、及び、ｎベース領域に接するトレンチゲート絶縁膜と、上部ダミートレンチゲート電極とｐベース領域との間、及び、下部ダミートレンチゲート電極とｎベース領域との間に設けられ、ｐベース領域、及び、ｎベース領域に接するダミートレンチゲート絶縁膜と、上部トレンチゲート電極、下部トレンチゲート電極、及び、下部ダミートレンチゲート電極に電気的に接続された第１のゲートパッド電極と、第１のゲートパッド電極と上部トレンチゲート電極との間に電気的に接続された第１の電気抵抗と、第１のゲートパッド電極と下部トレンチゲート電極との間、及び、第１のゲートパッド電極と下部ダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、を備え、上部トレンチゲート電極のＣＲ時定数は、下部ダミートレンチゲート電極のＣＲ時定数よりも小さい。
図１３は、本実施形態の半導体装置の模式平面図である。図１４は、本実施形態の半導体装置の模式断面図である。図１４（ａ）は図１３のＦＦ’断面図である。図１４（ｂ）は図１４（ａ）に等価回路を重ね書きした説明図である。
本実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチＩＧＢＴ４００である。トレンチＩＧＢＴ４００は、ダミートレンチゲート電極を有する間引き型ＩＧＢＴである。トレンチＩＧＢＴ４００は、一つのトレンチ内に上下に分離したゲート電極を有する、ダブルゲート電極構造のＩＧＢＴである。
本実施形態のトレンチＩＧＢＴ４００は、半導体層１０、エミッタ電極１２、コレクタ電極１４、上部トレンチゲート電極１６ａ、下部トレンチゲート電極１６ｂ、上部ダミートレンチゲート電極１８ａ、下部ダミートレンチゲート電極１８ｃ、ｐベース領域２０、エミッタ領域２２、ｎベース領域２４、バリア領域２６（ｎ型半導体領域）、コレクタ領域２８、トレンチゲート絶縁膜３０、ダミートレンチゲート絶縁膜３２、ゲートパッド電極３４（第１のゲートパッド電極）、内部ゲート抵抗３６（第１の電気抵抗）、ダミーゲート抵抗３８（第２の電気抵抗）、エミッタパッド電極４０、ゲート電極接続配線４２（第１の接続配線）、ダミーゲート電極接続配線４４（第２の接続配線）、トレンチ５０、ダミートレンチ５２を備える。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、５０μｍ以上７００μｍ以下である。
エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。例えば、エミッタ電極１２の少なくとも一部は、上部ダミートレンチゲート電極１８ａに接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
上部トレンチゲート電極１６ａ、及び、下部トレンチゲート電極１６ｂは、半導体層１０の中に複数設けられる。上部トレンチゲート電極１６ａ、及び、下部トレンチゲート電極１６ｂは、半導体層１０に形成されたトレンチ５０の中に設けられる。上部トレンチゲート電極１６ａ、及び、下部トレンチゲート電極１６ｂは、第１の面Ｐ１に略平行な第１の方向に伸長する。下部トレンチゲート電極１６ｂは、上部トレンチゲート電極１６ａと第２の面Ｐ２との間に設けられる。上部トレンチゲート電極１６ａと下部トレンチゲート電極１６ｂは、電気的に分離される。上部トレンチゲート電極１６ａと下部トレンチゲート電極１６ｂとの間には、絶縁膜が設けられる。上部トレンチゲート電極１６ａ、及び、下部トレンチゲート電極１６ｂは、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
上部ダミートレンチゲート電極１８ａ、及び、下部ダミートレンチゲート電極１８ｂは、半導体層１０の中に複数設けられる。上部ダミートレンチゲート電極１８ａ、及び、下部ダミートレンチゲート電極１８ｂは、半導体層１０に形成されたダミートレンチ５２の中に設けられる。上部ダミートレンチゲート電極１８ａ、及び、下部ダミートレンチゲート電極１８ｂは、第１の面Ｐ１に略平行な第１の方向に伸長する。下部ダミートレンチゲート電極１８ｂは、上部ダミートレンチゲート電極１８ａと第２の面Ｐ２との間に設けられる。上部ダミートレンチゲート電極１８ａと下部ダミートレンチゲート電極１８ｂは、電気的に分離される。上部ダミートレンチゲート電極１８ａと下部ダミートレンチゲート電極１８ｂとの間には、絶縁膜が設けられる。上部ダミートレンチゲート電極１８ａは、２つの上部トレンチゲート電極１６ａの間に、上部トレンチゲート電極１６ａに平行に設けられる。下部ダミートレンチゲート電極１８ｂは、２つの下部トレンチゲート電極１６ｂの間に、下部トレンチゲート電極１６ｂに平行に設けられる。上部ダミートレンチゲート電極１８ａ、及び、下部ダミートレンチゲート電極１８ｂは、例えば、ｎ型不純物又はｐ型不純物を含む多結晶シリコンである。
上部ダミートレンチゲート電極１８ａは、例えば、エミッタ電極１２に電気的に接続される。上部ダミートレンチゲート電極１８ａは、例えば、エミッタ電極１２に接する。上部ダミートレンチゲート電極１８ａは、例えば、フローティングとすることも可能である。
ｐベース領域２０は、半導体層１０の中に設けられる。ｐベース領域２０は、ｐ型の半導体領域である。ｐベース領域２０のトレンチゲート絶縁膜３０に接する領域は、ＩＧＢＴ４００のチャネル領域として機能する。
エミッタ領域２２は、半導体層１０の中に設けられる。エミッタ領域２２は、ｐベース領域２０と第１の面Ｐ１との間に設けられ、トレンチゲート絶縁膜３０と接している。エミッタ領域２２は、ｎ型の半導体領域である。エミッタ領域２２は、２つのダミートレンチ５２の間には設けられない。エミッタ領域２２は、エミッタ電極１２に電気的に接続される。
ｎベース領域２４は、半導体層１０の中に設けられる。ｎベース領域２４は、ｐベース領域２０と第２の面との間に設けられる。ｎベース領域２４は、ｎ型の半導体領域である。
バリア領域２６は、半導体層１０の中に設けられる。バリア領域２６は、ｐベース領域２０とｎベース領域２４との間に設けられる。バリア領域２６は、ｎ型の半導体領域である。バリア領域２６のｎ型不純物濃度は、ｎベース領域２４のｎ型不純物濃度よりも高い。バリア領域２６のｎ型不純物濃度は、エミッタ領域２２のｎ型不純物濃度よりも低い。バリア領域２６はトレンチＩＧＢＴ４００のオン抵抗を低減する機能を有する。
第１の面Ｐ１からｎベース領域２４とバリア領域２６の界面までの距離は、第１の面Ｐ１から下部トレンチゲート電極１６ｂまでの距離よりも大きい。また、第１の面Ｐ１からｎベース領域２４とバリア領域２６の界面までの距離は、第１の面Ｐ１から下部ダミートレンチゲート電極１８ｂまでの距離よりも大きい。
コレクタ領域２８は、半導体層１０の中に設けられる。コレクタ領域２８は、ｎベース領域２４と第２の面Ｐ２との間に設けられる。コレクタ領域２８は、ｐ型の半導体領域である。コレクタ領域２８のｐ型不純物濃度は、ｐベース領域２０のｐ型不純物濃度よりも高い。コレクタ領域２８は、コレクタ電極１４に電気的に接続される。
なお、ｎベース領域２４とコレクタ領域２８との間に、ｎベース領域２４よりもｎ型不純物濃度の高いバッファ領域を設けることも可能である。バッファ領域を設けることにより、トレンチＩＧＢＴ４００がオフ状態の際に、空乏層の伸びを抑制することが可能となる。
トレンチゲート絶縁膜３０は、上部トレンチゲート電極１６ａとｐベース領域２０との間、上部トレンチゲート電極１６ａとエミッタ領域２２との間、上部トレンチゲート電極１６ａとバリア領域２６との間、及び、下部トレンチゲート電極１６ｂとｎベース領域２４との間に設けられる。トレンチゲート絶縁膜３０は、トレンチ５０の中に設けられる。トレンチゲート絶縁膜３０は、ｐベース領域２０、エミッタ領域２２、バリア領域２６、及び、ｎベース領域２４に接する。トレンチゲート絶縁膜３０は、例えば、酸化シリコンである。
ダミートレンチゲート絶縁膜３２は、上部ダミートレンチゲート電極１８ａとｐベース領域２０との間、上部ダミートレンチゲート電極１８ａとバリア領域２６との間、及び、下部ダミートレンチゲート電極１８ｂとｎベース領域２４との間に設けられる。ダミートレンチゲート絶縁膜３２は、ダミートレンチ５２の中に設けられる。ダミートレンチゲート絶縁膜３２は、ｐベース領域２０、バリア領域２６、及び、ｎベース領域２４に接する。ダミートレンチゲート絶縁膜３２は、エミッタ領域２２とは接しない。ダミートレンチゲート絶縁膜３２は、例えば、酸化シリコンである。
ゲートパッド電極３４は、半導体層１０の上に設けられる。ゲートパッド電極３４は、半導体層１０の第１の面Ｐ１の側に設けられる。ゲートパッド電極３４は、上部トレンチゲート電極１６ａ、下部トレンチゲート電極１６ｂ、及び、下部ダミートレンチゲート電極１８ｂに電気的に接続される。ゲートパッド電極３４は、例えば、金属である。
内部ゲート抵抗３６は、半導体層１０の上に設けられる。内部ゲート抵抗３６は、半導体層１０の第１の面Ｐ１の側に設けられる。内部ゲート抵抗３６は、ゲートパッド電極３４と上部トレンチゲート電極１６ａとの間に電気的に接続される。
内部ゲート抵抗３６は、例えば、半導体である。内部ゲート抵抗３６は、例えば、導電性不純物を含む多結晶シリコンである。内部ゲート抵抗３６は、例えば、ゲート電極接続配線４２よりも比抵抗の高い材料で形成される。
ダミーゲート抵抗３８は、半導体層１０の上に設けられる。ダミーゲート抵抗３８は、半導体層１０の第１の面Ｐ１の側に設けられる。ダミーゲート抵抗３８は、ゲートパッド電極３４と下部トレンチゲート電極１６ｂとの間、及び、下部ダミートレンチゲート電極１８ｂとの間に電気的に接続される。
ダミーゲート抵抗３８は、例えば、半導体である。ダミーゲート抵抗３８は、例えば、導電性不純物を含む多結晶シリコンである。ダミーゲート抵抗３８は、例えば、ダミーゲート電極接続配線４４よりも比抵抗の高い材料で形成される。
ゲート電極接続配線４２は、上部トレンチゲート電極１６ａと内部ゲート抵抗３６との間に電気的に接続される。ゲート電極接続配線４２は、上部トレンチゲート電極１６ａの端部に接続される。ゲート電極接続配線４２は、例えば、図示しないコンタクト部で上部トレンチゲート電極１６ａに接続される。ゲート電極接続配線４２は、例えば、金属である。
ダミーゲート電極接続配線４４は、下部トレンチゲート電極１６ｂ、及び、下部ダミートレンチゲート電極１８ｂと、ダミーゲート抵抗３８との間に電気的に接続される。ダミーゲート電極接続配線４４は、下部トレンチゲート電極１６ｂ、及び、下部ダミートレンチゲート電極１８ｂの端部に接続される。ダミーゲート電極接続配線４４は、例えば、図示しないコンタクト部で下部トレンチゲート電極１６ｂ、及び、下部ダミートレンチゲート電極１８ｂに接続される。ダミーゲート電極接続配線４４は、例えば、金属である。
上部トレンチゲート電極１６ａ、及び、下部ダミートレンチゲート電極１８ｂは、ゲート電極接続配線４２とダミーゲート電極接続配線４４との間に位置する。言い換えれば、ゲート電極接続配線４２は、上部トレンチゲート電極１６ａ、及び、下部ダミートレンチゲート電極１８ｂの一方の端部に位置し、ダミーゲート電極接続配線４４は、上部トレンチゲート電極１６ａ、及び、下部ダミートレンチゲート電極１８ｂの他方の端部に位置する。
上部トレンチゲート電極１６ａのＣＲ時定数は、下部ダミートレンチゲート電極１８ｂのＣＲ時定数よりも小さい。上部トレンチゲート電極１６ａのＣＲ時定数は、主に、上部トレンチゲート電極１６ａと半導体層１０との間の容量、上部トレンチゲート電極１６ａの抵抗値、及び、内部ゲート抵抗３６の抵抗値で規定される。下部ダミートレンチゲート電極１８ｂのＣＲ時定数は、主に、下部ダミートレンチゲート電極１８ｂと半導体層１０との間の容量、下部ダミートレンチゲート電極１８ｂの抵抗値、及び、ダミーゲート抵抗３８の抵抗値で規定される。
また、上部トレンチゲート電極１６ａのＣＲ時定数は、下部トレンチゲート電極１６ｂのＣＲ時定数よりも小さい。
エミッタパッド電極４０は、半導体層１０の上に設けられる。エミッタパッド電極４０は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタパッド電極４０は、エミッタ電極１２に電気的に接続される。
ＩＧＢＴ４００は、エミッタパッド電極４０、コレクタ電極１４、及び、ゲートパッド電極３４の３つの電極を端子とする３端子デバイスである。
図１４（ｂ）に示すように、本実施形態のトレンチＩＧＢＴ４００は、内部ゲート抵抗（Ｒｇ−ｉｎ）とダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）が並列に接続される。内部ゲート抵抗（Ｒｇ−ｉｎ）とダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）は、ＩＧＢＴ４００の外部で、例えば、外部ゲート抵抗を介してゲートドライバに接続される。ゲートドライバにより、上部トレンチゲート電極１６ａ、下部トレンチゲート電極１６ｂ、及び、下部ダミートレンチゲート電極１８ｂにゲート電圧（Ｖｇ）が印加される。
内部ゲート抵抗（Ｒｇ−ｉｎ）は図１３の内部ゲート抵抗３６に対応する。ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）は、図１３のダミーゲート抵抗３８に対応する。
ｐベース領域２０は、例えば、エミッタ電極１２に電気的に接続される。ｐベース領域２０は、例えば、グラウンド電位に固定される。ダミートレンチ５２に挟まれるｐベース領域２０は、例えば、フローティングであっても構わない。
以下、本実施形態のトレンチＩＧＢＴ４００の作用及び効果について説明する。
本実施形態のトレンチＩＧＢＴ４００では、一つのトレンチ５０内に上部トレンチゲート電極１６ａと下部トレンチゲート電極１６ｂとを有するダブルゲート電極構造を有する。
例えば、内部ゲート抵抗３６とダミーゲート抵抗３８の抵抗値を調整し、上部トレンチゲート電極１６ａのＣＲ時定数を、下部トレンチゲート電極１６ｂのＣＲ時定数よりも小さくする。これにより、上部トレンチゲート電極１６ａの充放電を下部トレンチゲート電極１６ｂの充放電よりも早くすることができる。したがって、トレンチＩＧＢＴ４００のスイッチング速度を向上させることが可能となる。
トレンチＩＧＢＴ４００がオン状態の際には、下部トレンチゲート電極１６ｂも上部トレンチゲート電極１６ａに遅れてゲート電圧（Ｖｇ）に充電される。したがって、トレンチ５０底部近傍のｎベース領域２４には、電子の蓄積層が形成され、オン抵抗が低減する。
また、第１の実施形態のトレンチＩＧＢＴ１００と同様、例えば、内部ゲート抵抗３６とダミーゲート抵抗３８の抵抗値を調整し、上部トレンチゲート電極１６ａのＣＲ時定数を、下部ダミートレンチゲート電極１８ｂのＣＲ時定数よりも小さくする。これにより、上部トレンチゲート電極１６ａの充放電を下部ダミートレンチゲート電極１８ｂの充放電よりも早くすることができる。したがって、トレンチＩＧＢＴ４００のスイッチング速度を向上させることが可能となる。
また、第１の実施形態のトレンチＩＧＢＴ１００と同様、トレンチＩＧＢＴ４００がオン状態の際には、下部ダミートレンチゲート電極１８ｂも上部トレンチゲート電極１６ａに遅れてゲート電圧（Ｖｇ）に充電される。したがってダミートレンチ５２底部近傍のｎベース領域２４には、電子の蓄積層が形成され、オン抵抗が低減する。
さらに、上部ダミートレンチゲート電極１８ａは、下部ダミートレンチゲート電極１８ｂと電気的に分離される。したがって、第１の実施形態のトレンチＩＧＢＴ１００の場合と比較して、上部ダミートレンチゲート電極１８ａの分だけ、ゲート容量が小さくなる。したがって、例えば、ゲートドライバの駆動能力を小さくするこができ、ゲートドライバのサイズを小さくすることが可能となる。
図１５は、本実施形態の半導体装置の作用及び効果の説明図である。図１５は、ＩＧＢＴのターンオフ時の、ゲート抵抗とコレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）との関係を示す図である。ゲート抵抗の抵抗値は、ＩＧＢＴの外に設けられる外部ゲート抵抗の抵抗値である。コレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）は、ターンオフ時のスイッチング速度の指標となる。
図１５には、比較のために、第１の実施形態で説明した第２の比較形態の構造の場合も示す。また、本実施形態（第４の実施形態）について、ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）の値が、６．４Ω、１２．８Ω、２５．６Ωの場合を示している。
本実施形態では、コレクタ・ゲート間の帰還容量が、全てダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）を流れる電流（Ｉｇ−ｄｕｍｍｙ）で充放電される。したがって、時間変化率（ｄＶ／ｄｔ）を、ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）の値で調整することが可能となる。
図１５から分かるように、ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）の値を高くすることで、高い線形性が得られる。したがって、ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）の値を高くすることで、外部ゲート抵抗によるスイッチング速度の制御性が良好となる。
（第５の実施形態）
本実施形態の半導体装置は、アノードとカソードを有し、アノードがエミッタ電極に電気的に接続され、カソードが第２の電気抵抗とダミートレンチゲート電極との間に接続されたツェナーダイオードを、更に備える点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
図１６は、本実施形態の半導体装置の模式平面図である。図１７は、本実施形態の半導体装置の模式断面図である。図１７（ａ）は図１６のＧＧ’断面図である。図１７（ｂ）は図１７（ａ）に等価回路を重ね書きした説明図である。
本実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチＩＧＢＴ５００である。トレンチＩＧＢＴ５００は、ダミートレンチゲート電極を有する間引き型ＩＧＢＴである。
トレンチＩＧＢＴ５００は、アノードとカソードを有するツェナーダイオード６０（図１７（ｂ）のＺＤ）を備える。アノードはエミッタ電極１２に電気的に接続される。カソードはダミーゲート抵抗３８（第２の電気抵抗）とダミートレンチゲート電極１８との間に接続される。ツェナーダイオード６０は、例えば、多結晶シリコンを用いて形成される。
本実施形態では、コレクタ・ゲート間の帰還容量を、ツェナーダイオード６０を設けることで、エミッタ電極１２にバイパスする。したがって、ツェナーダイオード６０が無い場合と比較して、小さなゲート電流で帰還容量を充放電できる。よって、ターンオフ時のスイッチング速度が向上する。
ツェナーダイオード６０をトレンチＩＧＢＴ５００のターンオフ時に、オン動作させる観点からは、ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）の値を高くすることが好ましい。ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）の値を高くすることにより、ダミートレンチゲート電極１８の電圧が、コレクタ電圧に引っ張られることで、ツェナーダイオード６０のツェナー電圧よりも高くなり、ツェナーダイオード６０がオン動作する。
ツェナーダイオード６０のツェナー電圧は、トレンチＩＧＢＴ５００のオン動作時にゲートパッド電極３４（第１のゲートパッド電極）に印加されるゲートオン電圧よりも高い。ツェナーダイオード６０のツェナー電圧をトレンチＩＧＢＴ５００のオン動作時のゲートオン電圧よりも高くすることで、トレンチＩＧＢＴ５００のオン動作時にツェナーダイオード６０がオン動作してトレンチＩＧＢＴ５００の誤動作が生じることを防ぐ。
図１８は、本実施形態の半導体装置の作用及び効果の説明図である。図１８は、ＩＧＢＴのターンオフ時の、ゲート抵抗とコレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）との関係を示す図である。ゲート抵抗の抵抗値は、ＩＧＢＴの外に設けられる外部ゲート抵抗の抵抗値である。コレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）は、ターンオフ時のスイッチング速度の指標となる。
図１８には、比較のために、第１の実施形態のＩＧＢＴ１００構造、第１の実施形態で説明した第１の比較形態のＩＧＢＴ８００及び第２の比較形態のＩＧＢＴ９００の場合も示す。本実施形態では、第１の実施形態よりも時間変化率（ｄＶ／ｄｔ）が大きく、ターンオフ時のスイッチング速度が向上する。また、第１の比較形態と同等のスイッチング速度が得られる。
以上、本実施形態のトレンチＩＧＢＴ５００により、更に、オン抵抗が低く、スイッチング速度の速いＩＧＢＴが実現できる。
（第６の実施形態）
本実施形態の半導体装置は、アノードとカソードを有し、アノードがエミッタ電極に電気的に接続され、カソードが、第２の電気抵抗と下部ダミートレンチゲート電極との間、及び、第２の電気抵抗と下部トレンチゲート電極との間に接続されたツェナーダイオードを、更に備える点で、第４の実施形態と異なる。以下、第４の実施形態と重複する内容については一部記述を省略する。
図１９は、本実施形態の半導体装置の模式平面図である。図２０は、本実施形態の半導体装置の模式断面図である。図２０（ａ）は図１９のＨＨ’断面図である。図２０（ｂ）は図２０（ａ）に等価回路を重ね書きした説明図である。
本実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチＩＧＢＴ６００である。トレンチＩＧＢＴ６００は、ダミートレンチゲート電極を有する間引き型ＩＧＢＴである。トレンチＩＧＢＴ６００は、一つのトレンチ内に上下に分離したゲート電極を有する、ダブルゲート電極構造のＩＧＢＴである。
トレンチＩＧＢＴ６００は、アノードとカソードを有するツェナーダイオード６０（図２０（ｂ）のＺＤ）を備える。アノードはエミッタ電極１２に電気的に接続される。カソードはダミーゲート抵抗３８（第２の電気抵抗）と下部ダミートレンチゲート電極１８ｂとの間に接続される。カソードはダミーゲート抵抗３８（第２の電気抵抗）と下部トレンチゲート電極１６ｂとの間に接続される。ツェナーダイオード６０は、例えば、多結晶シリコンを用いて形成される。
本実施形態では、コレクタ・ゲート間の帰還容量を、ツェナーダイオード６０を設けることで、エミッタ電極１２にバイパスする。したがって、ツェナーダイオード６０が無い場合と比較して、小さなゲート電流で帰還容量を充放電できる。よって、ターンオフ時のスイッチング速度が向上する。
ツェナーダイオード６０をトレンチＩＧＢＴ６００のターンオフ時に、オン動作させる観点からは、ダミーゲート抵抗（Ｒｇ−ｄｕｍｍｙ）の値を高くすることが好ましい。
ツェナーダイオード６０のツェナー電圧は、トレンチＩＧＢＴ６００のオン動作時にゲートパッド電極３４（第１のゲートパッド電極）に印加されるゲートオン電圧よりも高い。ツェナーダイオード６０のツェナー電圧をトレンチＩＧＢＴ６００のオン動作時のゲートオン電圧よりも高くすることで、トレンチＩＧＢＴ６００のオン動作時にツェナーダイオード６０がオン動作してトレンチＩＧＢＴ６００の誤動作が生じることを防ぐ。
図２１は、本実施形態の半導体装置の作用及び効果の説明図である。図２１（ａ）は、ＩＧＢＴのターンオフ時の、ゲート抵抗とコレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）との関係を示す図である。ゲート抵抗の抵抗値は、ＩＧＢＴの外に設けられる外部ゲート抵抗の抵抗値である。コレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）は、ターンオフ時のスイッチング速度の指標となる。図２１（ｂ）は、ＩＧＢＴのターンオフ時の、コレクタ−エミッタ間電圧（Ｖｃｅ）の時間変化率（ｄＶ／ｄｔ）とゲート電流（Ｉｇ）の最大値との関係を示す図である。
図２１には、比較のために、第５の実施形態のＩＧＢＴ５００、第１の実施形態で説明した第１の比較形態のＩＧＢＴ８００及び第２の比較形態のＩＧＢＴ９００の場合も示す。
図２１（ａ）から明らかなように、本実施形態では、第１の比較形態よりも時間変化率（ｄＶ／ｄｔ）が大きく、ターンオフ時のスイッチング速度が向上する。また、第１の比較形態よりも高い線形性が得られるため、外部ゲート抵抗によるスイッチング速度の制御性が良好となる。
また、図２１（ａ）から明らかなように、本実施形態では、第５の実施形態よりも時間変化率（ｄＶ／ｄｔ）が大きく、ターンオフ時のスイッチング速度が向上する。また、第５の実施形態よりも高い線形性が得られるため、外部ゲート抵抗によるスイッチング速度の制御性が良好となる。これは、本実施形態の場合、第５の実施形態と異なり、下部トレンチゲート電極１６ｂが設けられることにより、ほぼすべての帰還容量がエミッタ電極にバイパスされるためである。
また、図２１（ｂ）から明らかなように、本実施形態では、小さいゲート電流で早いスイッチング速度が実現できる。
以上、本実施形態のトレンチＩＧＢＴ６００により、更に、オン抵抗が低く、スイッチング速度の速いＩＧＢＴが実現できる。
第１ないし第６の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素等、その他の単結晶半導体であっても構わない。
第１ないし第６の実施形態においては、２本のトレンチゲート電極の間に挟まれるダミートレンチゲート電極の数が３本である場合を例に説明したが、ダミートレンチゲート電極の数は３本に限られず、１本又は２本であっても、４本以上であっても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極
１４ コレクタ電極
１６ トレンチゲート電極
１６ａ 上部トレンチゲート電極
１６ｂ 下部トレンチゲート電極
１８ ダミートレンチゲート電極
１８ａ 上部ダミートレンチゲート電極
１８ｂ 下部ダミートレンチゲート電極
２０ ｐベース領域
２２ エミッタ領域
２４ ｎベース領域
２６ バリア領域（ｎ型半導体領域）
２８ コレクタ領域
３０ トレンチゲート絶縁膜
３２ ダミートレンチゲート絶縁膜
３４ ゲートパッド電極（第１のゲートパッド電極）
３６ 内部ゲート抵抗（第１の電気抵抗）
３８ ダミーゲート抵抗（第２の電気抵抗）
４２ ゲート電極接続配線（第１の接続配線）
４４ ダミーゲート電極接続配線（第２の接続配線）
６０ ツェナーダイオード
１００ トレンチＩＧＢＴ（半導体装置）
１１０ 半導体層
１１２ 第１のエミッタ電極
１１４ 第１のコレクタ電極
１１６ 第１のトレンチゲート電極
１１８ 第１のダミートレンチゲート電極
１２０ 第１のｐベース領域
１２２ 第１のエミッタ領域
１２４ 第１のｎベース領域
１２８ 第１のコレクタ領域
１３０ 第１のトレンチゲート絶縁膜
１３２ 第１のダミートレンチゲート絶縁膜
１３４ ゲートパッド電極（第２のゲートパッド電極）
１３６ 第１の内部ゲート抵抗（第１の電気抵抗）
１３８ 第１のダミーゲート抵抗（第２の電気抵抗）
１４２ 第１のゲート電極接続配線（第１の接続配線）
１４４ 第１のダミーゲート電極接続配線（第２の接続配線）
２００ トレンチＩＧＢＴ（半導体装置）
２１２ 第２のエミッタ電極
２１４ 第２のコレクタ電極
２１６ 第２のトレンチゲート電極
２１８ 第２のダミートレンチゲート電極
２２０ 第２のｐベース領域
２２２ 第２のエミッタ領域
２２４ 第２のｎベース領域
２２８ 第２のコレクタ領域
２３０ 第２のトレンチゲート絶縁膜
２３２ 第２のダミートレンチゲート絶縁膜
２３４ ゲートパッド電極（第３のゲートパッド電極）
２３６ 第２の内部ゲート抵抗（第３の電気抵抗）
２３８ 第２のダミーゲート抵抗（第４の電気抵抗）
２４２ 第２のゲート電極接続配線（第３の接続配線）
２４４ 第２のダミーゲート電極接続配線（第４の接続配線）
３００ トレンチＩＧＢＴ（半導体装置）
３３６ 第１の内部ゲート抵抗（第１の電気抵抗）
４００ トレンチＩＧＢＴ（半導体装置）
４３６ 第２の内部ゲート抵抗４３６（第２の電気抵抗）
５３６ 第３の内部ゲート抵抗（第３の電気抵抗）
６３６ 第４の内部ゲート抵抗（第４の電気抵抗）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (23)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    少なくとも一部が前記第１の面に接するエミッタ電極と、
    少なくとも一部が前記第２の面に接するコレクタ電極と、
    前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長するトレンチゲート電極と、
    前記半導体層の中に設けられ、前記第１の方向に伸長するダミートレンチゲート電極と、
    前記半導体層の中に設けられたｐ型のｐベース領域と、
    前記半導体層の中に設けられ、前記ｐベース領域と前記第１の面との間に設けられ、前記エミッタ電極に電気的に接続されたｎ型のエミッタ領域と、
    前記半導体層の中に設けられ、前記ｐベース領域と、前記第２の面との間に設けられたｎ型のｎベース領域と、
    前記半導体層の中に設けられ、前記ｎベース領域と前記第２の面との間に設けられ、前記コレクタ電極に電気的に接続されたｐ型のコレクタ領域と、
    前記トレンチゲート電極と前記ｐベース領域との間、前記トレンチゲート電極と前記エミッタ領域との間、及び、前記トレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、前記エミッタ領域、及び、前記ｎベース領域に接するトレンチゲート絶縁膜と、
    前記ダミートレンチゲート電極と前記ｐベース領域との間、及び、前記ダミートレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、及び、前記ｎベース領域に接するダミートレンチゲート絶縁膜と、
    前記トレンチゲート電極、及び、前記ダミートレンチゲート電極に電気的に接続された第１のゲートパッド電極と、
    前記第１のゲートパッド電極と前記トレンチゲート電極との間に電気的に接続された第１の電気抵抗と、
    前記第１のゲートパッド電極と前記ダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、
    を備え、
    前記トレンチゲート電極のＣＲ時定数は、前記ダミートレンチゲート電極のＣＲ時定数よりも小さい半導体装置。
  2. 前記トレンチゲート電極と前記第１の電気抵抗との間に電気的に接続された第１の接続配線と、
    前記ダミートレンチゲート電極と前記第２の電気抵抗との間に電気的に接続された第２の接続配線と、を更に備え、
    前記トレンチゲート電極及び前記ダミートレンチゲート電極は、前記第１の接続配線と前記第２の接続配線との間に位置する請求項１記載の半導体装置。
  3. 前記第１の電気抵抗、及び、前記第２の電気抵抗の材料の比抵抗は、前記第１の接続配線と前記第２の接続配線の材料の比抵抗よりも高い請求項２記載の半導体装置。
  4. 前記第１の電気抵抗、及び、前記第２の電気抵抗は多結晶シリコンである請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第３の電気抵抗と、
    前記第３の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第４の電気抵抗と、
    前記第２の電気抵抗と前記第３の電気抵抗との間に電気的に接続された第２のゲート電極パッドと、
    前記第３の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第３のゲート電極パッドと、を更に備える請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記ｐベース領域と、前記ｎベース領域との間に設けられ、前記ｎベース領域のｎ型不純物濃度よりもｎ型不純物濃度の高いｎ型半導体領域を、更に備える請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    少なくとも一部が前記第１の面に接する第１のエミッタ電極と、
    少なくとも一部が前記第２の面に接する第１のコレクタ電極と、
    前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する第１のトレンチゲート電極と、
    前記半導体層の中に設けられ、前記第１の方向に伸長する第１のダミートレンチゲート電極と、
    前記半導体層の中に設けられたｐ型の第１のｐベース領域と、
    前記半導体層の中に設けられ、前記第１のｐベース領域と前記第１の面との間に設けられ、前記第１のエミッタ電極に電気的に接続されたｎ型の第１のエミッタ領域と、
    前記半導体層の中に設けられ、前記第１のｐベース領域と、前記第２の面との間に設けられたｎ型の第１のｎベース領域と、
    前記半導体層の中に設けられ、前記第１のｎベース領域と前記第２の面との間に設けられ、前記第１のコレクタ電極に電気的に接続されたｐ型の第１のコレクタ領域と、
    前記第１のトレンチゲート電極と前記第１のｐベース領域との間、前記第１のトレンチゲート電極と前記第１のエミッタ領域との間、及び、前記第１のトレンチゲート電極と前記第１のｎベース領域との間に設けられ、前記第１のｐベース領域、前記第１のエミッタ領域、及び、前記第１のｎベース領域に接する第１のトレンチゲート絶縁膜と、
    前記第１のダミートレンチゲート電極と前記第１のｐベース領域との間、及び、前記第１のダミートレンチゲート電極と前記第１のｎベース領域との間に設けられ、前記第１のｐベース領域、及び、前記第１のｎベース領域に接する第１のダミートレンチゲート絶縁膜と、
    少なくとも一部が前記第１の面に接する第２のエミッタ電極と、
    少なくとも一部が前記第２の面に接する第２のコレクタ電極と、
    前記半導体層の中に設けられ、前記第１の方向に伸長する第２のトレンチゲート電極と、
    前記半導体層の中に設けられ、前記第１の方向に伸長する第２のダミートレンチゲート電極と、
    前記半導体層の中に設けられたｐ型の第２のｐベース領域と、
    前記半導体層の中に設けられ、前記第２のｐベース領域と前記第１の面との間に設けられ、前記第２のエミッタ電極に電気的に接続されたｎ型の第２のエミッタ領域と、
    前記半導体層の中に設けられ、前記第２のｐベース領域と、前記第２の面との間に設けられたｎ型の第２のｎベース領域と、
    前記半導体層の中に設けられ、前記第２のｎベース領域と前記第２の面との間に設けられ、前記第２のコレクタ電極に電気的に接続されたｐ型の第２のコレクタ領域と、
    前記第２のトレンチゲート電極と前記第２のｐベース領域との間、前記第２のトレンチゲート電極と前記第２のエミッタ領域との間、及び、前記第２のトレンチゲート電極と前記第２のｎベース領域との間に設けられ、前記第２のｐベース領域、前記第２のエミッタ領域、及び、前記第２のｎベース領域に接する第２のトレンチゲート絶縁膜と、
    前記第２のダミートレンチゲート電極と前記第２のｐベース領域との間、及び、前記第２のダミートレンチゲート電極と前記第２のｎベース領域との間に設けられ、前記第２のｐベース領域、及び、前記第２のｎベース領域に接する第２のダミートレンチゲート絶縁膜と、
    前記第１のトレンチゲート電極、前記第１のダミートレンチゲート電極、前記第２のトレンチゲート電極、及び、前記第２のダミートレンチゲート電極に電気的に接続されたゲートパッド電極と、
    前記ゲートパッド電極と前記第１のトレンチゲート電極との間に電気的に接続された第１の電気抵抗と、
    前記ゲートパッド電極と前記第１のダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、
    前記ゲートパッド電極と前記第２のトレンチゲート電極との間に電気的に接続された第３の電気抵抗と、
    前記ゲートパッド電極と前記第２のダミートレンチゲート電極との間に電気的に接続された第４の電気抵抗と、
    を備え、
    前記第１のトレンチゲート電極のＣＲ時定数は、前記第１のダミートレンチゲート電極のＣＲ時定数よりも小さく、かつ、前記第２のトレンチゲート電極のＣＲ時定数は、前記第２のダミートレンチゲート電極のＣＲ時定数よりも小さい半導体装置。
  8. 前記第１のトレンチゲート電極と前記第１の電気抵抗との間に電気的に接続された第１の接続配線と、
    前記第１のダミートレンチゲート電極と前記第２の電気抵抗との間に電気的に接続された第２の接続配線と、
    前記第２のトレンチゲート電極と前記第３の電気抵抗との間に電気的に接続された第３の接続配線と、
    前記第２のダミートレンチゲート電極と前記第４の電気抵抗との間に電気的に接続された第４の接続配線と、を更に備え、
    前記第１のトレンチゲート電極及び前記第１のダミートレンチゲート電極は、前記第１の接続配線と前記第２の接続配線との間に位置し、かつ、
    前記第２のトレンチゲート電極及び前記第２のダミートレンチゲート電極は、前記第３の接続配線と前記第４の接続配線との間に位置する請求項７記載の半導体装置。
  9. 前記第１の電気抵抗、前記第２の電気抵抗、前記第３の電気抵抗、及び、前記第４の電気抵抗の材料の比抵抗は、前記第１の接続配線、前記第２の接続配線、前記第３の接続配線、及び、前記第４の接続配線の材料の比抵抗よりも高い請求項８記載の半導体装置。
  10. 前記第１の電気抵抗、前記第２の電気抵抗、前記第３の電気抵抗、及び、前記第４の電気抵抗は多結晶シリコンである請求項７ないし請求項９いずれか一項記載の半導体装置。
  11. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    少なくとも一部が前記第１の面に接するエミッタ電極と、
    少なくとも一部が前記第２の面に接するコレクタ電極と、
    前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する上部トレンチゲート電極と、
    前記半導体層の中に設けられ、前記上部トレンチゲート電極と前記第２の面との間に設けられ、前記第１の方向に伸長し、前記上部トレンチゲート電極と電気的に分離される下部トレンチゲート電極と、
    前記半導体層の中に設けられ、前記第１の方向に伸長する上部ダミートレンチゲート電極と、
    前記半導体層の中に設けられ、前記上部ダミートレンチゲート電極と前記第２の面との間に設けられ、前記第１の方向に伸長し、前記上部ダミートレンチゲート電極と電気的に分離される下部ダミートレンチゲート電極と、
    前記半導体層の中に設けられたｐ型のｐベース領域と、
    前記半導体層の中に設けられ、前記ｐベース領域と前記第１の面との間に設けられ、前記エミッタ電極に電気的に接続されたｎ型のエミッタ領域と、
    前記半導体層の中に設けられ、前記ｐベース領域と、前記第２の面との間に設けられたｎ型のｎベース領域と、
    前記半導体層の中に設けられ、前記ｎベース領域と前記第２の面との間に設けられ、前記コレクタ電極に電気的に接続されたｐ型のコレクタ領域と、
    前記上部トレンチゲート電極と前記ｐベース領域との間、前記上部トレンチゲート電極と前記エミッタ領域との間、及び、前記下部トレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、前記エミッタ領域、及び、前記ｎベース領域に接するトレンチゲート絶縁膜と、
    前記上部ダミートレンチゲート電極と前記ｐベース領域との間、及び、前記下部ダミートレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、及び、前記ｎベース領域に接するダミートレンチゲート絶縁膜と、
    前記上部トレンチゲート電極、前記下部トレンチゲート電極、及び、前記下部ダミートレンチゲート電極に電気的に接続された第１のゲートパッド電極と、
    前記第１のゲートパッド電極と前記上部トレンチゲート電極との間に電気的に接続された第１の電気抵抗と、
    前記第１のゲートパッド電極と前記下部トレンチゲート電極との間、及び、前記第１のゲートパッド電極と前記下部ダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、
    を備え、
    前記上部トレンチゲート電極のＣＲ時定数は、前記下部ダミートレンチゲート電極のＣＲ時定数よりも小さい半導体装置。
  12. 前記上部トレンチゲート電極と前記第１の電気抵抗との間に電気的に接続された第１の接続配線と、
    前記下部ダミートレンチゲート電極と前記第２の電気抵抗との間に電気的に接続された第２の接続配線と、を更に備え、
    前記上部トレンチゲート電極及び前記下部ダミートレンチゲート電極は、前記第１の接続配線と前記第２の接続配線との間に位置する請求項１１記載の半導体装置。
  13. 前記第１の電気抵抗、及び、前記第２の電気抵抗の材料の比抵抗は、前記第１の接続配線と前記第２の接続配線の材料の比抵抗よりも高い請求項１２記載の半導体装置。
  14. 前記第１の電気抵抗、及び、前記第２の電気抵抗は多結晶シリコンである請求項１１ないし請求項１３いずれか一項記載の半導体装置。
  15. 前記ｐベース領域と、前記ｎベース領域との間に設けられ、前記ｎベース領域のｎ型不純物濃度よりもｎ型不純物濃度の高いｎ型半導体領域を、更に備える請求項１１ないし請求項１４いずれか一項記載の半導体装置。
  16. 前記第１の面から前記ｎベース領域と前記ｎ型半導体領域の界面までの距離は、前記第１の面から前記下部トレンチゲート電極までの距離よりも大きく、かつ、前記第１の面から前記ｎベース領域と前記ｎ型半導体領域の界面までの距離は、前記第１の面から前記下部ダミートレンチゲート電極までの距離よりも大きい請求項１５記載の半導体装置。
  17. 前記上部ダミートレンチゲート電極は、前記エミッタ電極に接続される請求項１１ないし請求項１６いずれか一項記載の半導体装置。
  18. アノードとカソードを有し、前記アノードが前記エミッタ電極に電気的に接続され、前記カソードが前記第２の電気抵抗と前記ダミートレンチゲート電極との間に接続されたツェナーダイオードを、更に備える請求項１ないし請求項６いずれか一項記載の半導体装置。
  19. 前記ツェナーダイオードのツェナー電圧は、前記第１のゲートパッド電極に印加されるゲートオン電圧よりも高い請求項１８記載の半導体装置。
  20. 前記ツェナーダイオードは多結晶シリコンで形成される請求項１８又は請求項１９記載の半導体装置。
  21. アノードとカソードを有し、前記アノードが前記エミッタ電極に電気的に接続され、前記カソードが、前記第２の電気抵抗と前記下部ダミートレンチゲート電極との間、及び、前記第２の電気抵抗と前記下部トレンチゲート電極との間に接続されたツェナーダイオードを、更に備える請求項１１ないし請求項１７いずれか一項記載の半導体装置。
  22. 前記ツェナーダイオードのツェナー電圧は、前記第１のゲートパッド電極に印加されるゲートオン電圧よりも高い請求項２１記載の半導体装置。
  23. 前記ツェナーダイオードは多結晶シリコンで形成される請求項２１又は請求項２２記載の半導体装置。

JP2018025759A 2017-09-20 2018-02-16 半導体装置 Active JP6929804B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201810186983.0A CN109524396B (zh) 2017-09-20 2018-03-07 半导体装置
US15/926,361 US10468512B2 (en) 2017-09-20 2018-03-20 Semiconductor device with insulated gate bipolar transistor (IGBT) having multiple resistors

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017180287 2017-09-20
JP2017180287 2017-09-20

Publications (3)

Publication Number Publication Date
JP2019057702A true JP2019057702A (ja) 2019-04-11
JP2019057702A5 JP2019057702A5 (ja) 2020-03-05
JP6929804B2 JP6929804B2 (ja) 2021-09-01

Family

ID=66107908

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018025759A Active JP6929804B2 (ja) 2017-09-20 2018-02-16 半導体装置

Country Status (1)

Country Link
JP (1) JP6929804B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002620A (ja) * 2019-06-24 2021-01-07 富士電機株式会社 半導体装置
JP2021150542A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置及び半導体回路
US11699744B2 (en) 2020-11-13 2023-07-11 Mitsubishi Electric Corporation Semiconductor device and semiconductor apparatus
WO2024014362A1 (ja) * 2022-07-11 2024-01-18 ローム株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164851A (ja) * 2011-02-08 2012-08-30 Toyota Motor Corp 半導体装置
JP2016154218A (ja) * 2014-12-23 2016-08-25 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トランジスタセルおよびエンハンスメントセルを有する半導体装置
JP2018117025A (ja) * 2017-01-17 2018-07-26 富士電機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164851A (ja) * 2011-02-08 2012-08-30 Toyota Motor Corp 半導体装置
JP2016154218A (ja) * 2014-12-23 2016-08-25 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トランジスタセルおよびエンハンスメントセルを有する半導体装置
JP2018117025A (ja) * 2017-01-17 2018-07-26 富士電機株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021002620A (ja) * 2019-06-24 2021-01-07 富士電機株式会社 半導体装置
JP7484093B2 (ja) 2019-06-24 2024-05-16 富士電機株式会社 半導体装置
JP2021150542A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置及び半導体回路
CN113497134A (zh) * 2020-03-19 2021-10-12 株式会社东芝 半导体装置以及半导体电路
JP7305589B2 (ja) 2020-03-19 2023-07-10 株式会社東芝 半導体装置及び半導体回路
CN113497134B (zh) * 2020-03-19 2024-04-23 株式会社东芝 半导体装置以及半导体电路
US11699744B2 (en) 2020-11-13 2023-07-11 Mitsubishi Electric Corporation Semiconductor device and semiconductor apparatus
WO2024014362A1 (ja) * 2022-07-11 2024-01-18 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP6929804B2 (ja) 2021-09-01

Similar Documents

Publication Publication Date Title
US10468512B2 (en) Semiconductor device with insulated gate bipolar transistor (IGBT) having multiple resistors
JP6896673B2 (ja) 半導体装置
JP7091204B2 (ja) 半導体装置
JP7027287B2 (ja) 半導体装置
CN110797403B (zh) 一种rc-igbt半导体装置
WO2017126167A1 (ja) 半導体装置
JP5417811B2 (ja) 半導体装置
JP6946219B2 (ja) 半導体装置
JP6929804B2 (ja) 半導体装置
JP5191132B2 (ja) 半導体装置
JP5620421B2 (ja) 半導体装置
JP7199270B2 (ja) 半導体装置及び半導体回路
JP5446233B2 (ja) 絶縁ゲート型半導体装置の駆動回路およびそれに適した半導体装置
JP2020065000A (ja) 半導体装置
WO2018016282A1 (ja) 半導体装置
JP7297709B2 (ja) 半導体装置及び半導体回路
JP7242491B2 (ja) 半導体装置及び半導体回路
US20140084334A1 (en) Power semiconductor device
JP2019075502A (ja) 半導体装置
JP6187697B2 (ja) 半導体装置
JP2016207829A (ja) 絶縁ゲート型スイッチング素子
JP2021125681A (ja) 半導体装置
JP2022049610A (ja) 半導体装置及び半導体回路
JP2013069871A (ja) 半導体装置
JP2011066139A (ja) 複合半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200122

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210713

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210811

R150 Certificate of patent or registration of utility model

Ref document number: 6929804

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150