JP2019057702A5 - - Google Patents
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Claims (10)
- 第1の面と、前記第1の面と対向する第2の面を有する半導体層と、
少なくとも一部が前記第1の面に接するエミッタ電極と、
少なくとも一部が前記第2の面に接するコレクタ電極と、
前記半導体層の中に設けられ、前記第1の面に略平行な第1の方向に伸長するトレンチゲート電極と、
前記半導体層の中に設けられ、前記第1の方向に伸長するダミートレンチゲート電極と、
前記半導体層の中に設けられたp型のpベース領域と、
前記半導体層の中に設けられ、前記pベース領域と前記第1の面との間に設けられ、前記エミッタ電極に電気的に接続されたn型のエミッタ領域と、
前記半導体層の中に設けられ、前記pベース領域と、前記第2の面との間に設けられたn型のnベース領域と、
前記半導体層の中に設けられ、前記nベース領域と前記第2の面との間に設けられ、前記コレクタ電極に電気的に接続されたp型のコレクタ領域と、
前記トレンチゲート電極と前記pベース領域との間、前記トレンチゲート電極と前記エミッタ領域との間、及び、前記トレンチゲート電極と前記nベース領域との間に設けられ、前記pベース領域、前記エミッタ領域、及び、前記nベース領域に接するトレンチゲート絶縁膜と、
前記ダミートレンチゲート電極と前記pベース領域との間、及び、前記ダミートレンチゲート電極と前記nベース領域との間に設けられ、前記pベース領域、及び、前記nベース領域に接するダミートレンチゲート絶縁膜と、
前記トレンチゲート電極、及び、前記ダミートレンチゲート電極に電気的に接続された第1のゲートパッド電極と、
前記第1のゲートパッド電極と前記トレンチゲート電極との間に電気的に接続された第1の電気抵抗と、
前記第1のゲートパッド電極と前記ダミートレンチゲート電極との間に電気的に接続された第2の電気抵抗と、
を備え、
前記トレンチゲート電極の容量と抵抗値の積に基づくCR時定数は、前記ダミートレンチゲート電極の容量と抵抗値の積に基づくCR時定数よりも小さい半導体装置。 - 前記トレンチゲート電極と前記第1の電気抵抗との間に電気的に接続された第1の接続配線と、
前記ダミートレンチゲート電極と前記第2の電気抵抗との間に電気的に接続された第2の接続配線と、を更に備え、
前記トレンチゲート電極及び前記ダミートレンチゲート電極は、前記第1の接続配線と前記第2の接続配線との間に位置する請求項1記載の半導体装置。 - 前記第1の電気抵抗、及び、前記第2の電気抵抗の材料の比抵抗は、前記第1の接続配線と前記第2の接続配線の材料の比抵抗よりも高い請求項2記載の半導体装置。
- 前記第2の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第3の電気抵抗と、
前記第3の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第4の電気抵抗と、
前記第2の電気抵抗と前記第3の電気抵抗との間に電気的に接続された第2のゲート電極パッドと、
前記第3の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第3のゲート電極パッドと、を更に備える請求項1ないし請求項3いずれか一項記載の半導体装置。 - 第1の面と、前記第1の面と対向する第2の面を有する半導体層と、
少なくとも一部が前記第1の面に接する第1のエミッタ電極と、
少なくとも一部が前記第2の面に接する第1のコレクタ電極と、
前記半導体層の中に設けられ、前記第1の面に略平行な第1の方向に伸長する第1のトレンチゲート電極と、
前記半導体層の中に設けられ、前記第1の方向に伸長する第1のダミートレンチゲート電極と、
前記半導体層の中に設けられたp型の第1のpベース領域と、
前記半導体層の中に設けられ、前記第1のpベース領域と前記第1の面との間に設けられ、前記第1のエミッタ電極に電気的に接続されたn型の第1のエミッタ領域と、
前記半導体層の中に設けられ、前記第1のpベース領域と、前記第2の面との間に設けられたn型の第1のnベース領域と、
前記半導体層の中に設けられ、前記第1のnベース領域と前記第2の面との間に設けられ、前記第1のコレクタ電極に電気的に接続されたp型の第1のコレクタ領域と、
前記第1のトレンチゲート電極と前記第1のpベース領域との間、前記第1のトレンチゲート電極と前記第1のエミッタ領域との間、及び、前記第1のトレンチゲート電極と前記第1のnベース領域との間に設けられ、前記第1のpベース領域、前記第1のエミッタ領域、及び、前記第1のnベース領域に接する第1のトレンチゲート絶縁膜と、
前記第1のダミートレンチゲート電極と前記第1のpベース領域との間、及び、前記第1のダミートレンチゲート電極と前記第1のnベース領域との間に設けられ、前記第1のpベース領域、及び、前記第1のnベース領域に接する第1のダミートレンチゲート絶縁膜と、
少なくとも一部が前記第1の面に接する第2のエミッタ電極と、
少なくとも一部が前記第2の面に接する第2のコレクタ電極と、
前記半導体層の中に設けられ、前記第1の方向に伸長する第2のトレンチゲート電極と、
前記半導体層の中に設けられ、前記第1の方向に伸長する第2のダミートレンチゲート電極と、
前記半導体層の中に設けられたp型の第2のpベース領域と、
前記半導体層の中に設けられ、前記第2のpベース領域と前記第1の面との間に設けられ、前記第2のエミッタ電極に電気的に接続されたn型の第2のエミッタ領域と、
前記半導体層の中に設けられ、前記第2のpベース領域と、前記第2の面との間に設けられたn型の第2のnベース領域と、
前記半導体層の中に設けられ、前記第2のnベース領域と前記第2の面との間に設けられ、前記第2のコレクタ電極に電気的に接続されたp型の第2のコレクタ領域と、
前記第2のトレンチゲート電極と前記第2のpベース領域との間、前記第2のトレンチゲート電極と前記第2のエミッタ領域との間、及び、前記第2のトレンチゲート電極と前記第2のnベース領域との間に設けられ、前記第2のpベース領域、前記第2のエミッタ領域、及び、前記第2のnベース領域に接する第2のトレンチゲート絶縁膜と、
前記第2のダミートレンチゲート電極と前記第2のpベース領域との間、及び、前記第2のダミートレンチゲート電極と前記第2のnベース領域との間に設けられ、前記第2のpベース領域、及び、前記第2のnベース領域に接する第2のダミートレンチゲート絶縁膜と、
前記第1のトレンチゲート電極、前記第1のダミートレンチゲート電極、前記第2のトレンチゲート電極、及び、前記第2のダミートレンチゲート電極に電気的に接続されたゲートパッド電極と、
前記ゲートパッド電極と前記第1のトレンチゲート電極との間に電気的に接続された第1の電気抵抗と、
前記ゲートパッド電極と前記第1のダミートレンチゲート電極との間に電気的に接続された第2の電気抵抗と、
前記ゲートパッド電極と前記第2のトレンチゲート電極との間に電気的に接続された第3の電気抵抗と、
前記ゲートパッド電極と前記第2のダミートレンチゲート電極との間に電気的に接続された第4の電気抵抗と、
を備え、
前記第1のトレンチゲート電極の容量と抵抗値の積に基づくCR時定数は、前記第1のダミートレンチゲート電極の容量と抵抗値の積に基づくCR時定数よりも小さく、かつ、前記第2のトレンチゲート電極の容量と抵抗値の積に基づくCR時定数は、前記第2のダミートレンチゲート電極の容量と抵抗値の積に基づくCR時定数よりも小さい半導体装置。 - 前記第1のトレンチゲート電極と前記第1の電気抵抗との間に電気的に接続された第1の接続配線と、
前記第1のダミートレンチゲート電極と前記第2の電気抵抗との間に電気的に接続された第2の接続配線と、
前記第2のトレンチゲート電極と前記第3の電気抵抗との間に電気的に接続された第3の接続配線と、
前記第2のダミートレンチゲート電極と前記第4の電気抵抗との間に電気的に接続された第4の接続配線と、を更に備え、
前記第1のトレンチゲート電極及び前記第1のダミートレンチゲート電極は、前記第1の接続配線と前記第2の接続配線との間に位置し、かつ、
前記第2のトレンチゲート電極及び前記第2のダミートレンチゲート電極は、前記第3の接続配線と前記第4の接続配線との間に位置する請求項5記載の半導体装置。 - 前記第1の電気抵抗、前記第2の電気抵抗、前記第3の電気抵抗、及び、前記第4の電気抵抗の材料の比抵抗は、前記第1の接続配線、前記第2の接続配線、前記第3の接続配線、及び、前記第4の接続配線の材料の比抵抗よりも高い請求項6記載の半導体装置。
- 第1の面と、前記第1の面と対向する第2の面を有する半導体層と、
少なくとも一部が前記第1の面に接するエミッタ電極と、
少なくとも一部が前記第2の面に接するコレクタ電極と、
前記半導体層の中に設けられ、前記第1の面に略平行な第1の方向に伸長する上部トレンチゲート電極と、
前記半導体層の中に設けられ、前記上部トレンチゲート電極と前記第2の面との間に設けられ、前記第1の方向に伸長し、前記上部トレンチゲート電極と電気的に分離される下部トレンチゲート電極と、
前記半導体層の中に設けられ、前記第1の方向に伸長する上部ダミートレンチゲート電極と、
前記半導体層の中に設けられ、前記上部ダミートレンチゲート電極と前記第2の面との間に設けられ、前記第1の方向に伸長し、前記上部ダミートレンチゲート電極と電気的に分離される下部ダミートレンチゲート電極と、
前記半導体層の中に設けられたp型のpベース領域と、
前記半導体層の中に設けられ、前記pベース領域と前記第1の面との間に設けられ、前記エミッタ電極に電気的に接続されたn型のエミッタ領域と、
前記半導体層の中に設けられ、前記pベース領域と、前記第2の面との間に設けられたn型のnベース領域と、
前記半導体層の中に設けられ、前記nベース領域と前記第2の面との間に設けられ、前記コレクタ電極に電気的に接続されたp型のコレクタ領域と、
前記上部トレンチゲート電極と前記pベース領域との間、前記上部トレンチゲート電極と前記エミッタ領域との間、及び、前記下部トレンチゲート電極と前記nベース領域との間に設けられ、前記pベース領域、前記エミッタ領域、及び、前記nベース領域に接するトレンチゲート絶縁膜と、
前記上部ダミートレンチゲート電極と前記pベース領域との間、及び、前記下部ダミートレンチゲート電極と前記nベース領域との間に設けられ、前記pベース領域、及び、前記nベース領域に接するダミートレンチゲート絶縁膜と、
前記上部トレンチゲート電極、前記下部トレンチゲート電極、及び、前記下部ダミートレンチゲート電極に電気的に接続された第1のゲートパッド電極と、
前記第1のゲートパッド電極と前記上部トレンチゲート電極との間に電気的に接続された第1の電気抵抗と、
前記第1のゲートパッド電極と前記下部トレンチゲート電極との間、及び、前記第1のゲートパッド電極と前記下部ダミートレンチゲート電極との間に電気的に接続された第2の電気抵抗と、
を備え、
前記上部トレンチゲート電極の容量と抵抗値の積に基づくCR時定数は、前記下部ダミートレンチゲート電極の容量と抵抗値の積に基づくCR時定数よりも小さい半導体装置。 - 前記上部トレンチゲート電極と前記第1の電気抵抗との間に電気的に接続された第1の接続配線と、
前記下部ダミートレンチゲート電極と前記第2の電気抵抗との間に電気的に接続された第2の接続配線と、を更に備え、
前記上部トレンチゲート電極及び前記下部ダミートレンチゲート電極は、前記第1の接続配線と前記第2の接続配線との間に位置する請求項8記載の半導体装置。 - 前記第1の電気抵抗、及び、前記第2の電気抵抗の材料の比抵抗は、前記第1の接続配線と前記第2の接続配線の材料の比抵抗よりも高い請求項9記載の半導体装置。
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