JP2019057702A5 - - Google Patents

Claims (10)

1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   少なくとも一部が前記第１の面に接するエミッタ電極と、
   少なくとも一部が前記第２の面に接するコレクタ電極と、
   前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長するトレンチゲート電極と、
   前記半導体層の中に設けられ、前記第１の方向に伸長するダミートレンチゲート電極と、
   前記半導体層の中に設けられたｐ型のｐベース領域と、
   前記半導体層の中に設けられ、前記ｐベース領域と前記第１の面との間に設けられ、前記エミッタ電極に電気的に接続されたｎ型のエミッタ領域と、
   前記半導体層の中に設けられ、前記ｐベース領域と、前記第２の面との間に設けられたｎ型のｎベース領域と、
   前記半導体層の中に設けられ、前記ｎベース領域と前記第２の面との間に設けられ、前記コレクタ電極に電気的に接続されたｐ型のコレクタ領域と、
   前記トレンチゲート電極と前記ｐベース領域との間、前記トレンチゲート電極と前記エミッタ領域との間、及び、前記トレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、前記エミッタ領域、及び、前記ｎベース領域に接するトレンチゲート絶縁膜と、
   前記ダミートレンチゲート電極と前記ｐベース領域との間、及び、前記ダミートレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、及び、前記ｎベース領域に接するダミートレンチゲート絶縁膜と、
   前記トレンチゲート電極、及び、前記ダミートレンチゲート電極に電気的に接続された第１のゲートパッド電極と、
   前記第１のゲートパッド電極と前記トレンチゲート電極との間に電気的に接続された第１の電気抵抗と、
   前記第１のゲートパッド電極と前記ダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、
   を備え、
   前記トレンチゲート電極の容量と抵抗値の積に基づくＣＲ時定数は、前記ダミートレンチゲート電極の容量と抵抗値の積に基づくＣＲ時定数よりも小さい半導体装置。
2. 前記トレンチゲート電極と前記第１の電気抵抗との間に電気的に接続された第１の接続配線と、
   前記ダミートレンチゲート電極と前記第２の電気抵抗との間に電気的に接続された第２の接続配線と、を更に備え、
   前記トレンチゲート電極及び前記ダミートレンチゲート電極は、前記第１の接続配線と前記第２の接続配線との間に位置する請求項１記載の半導体装置。
3. 前記第１の電気抵抗、及び、前記第２の電気抵抗の材料の比抵抗は、前記第１の接続配線と前記第２の接続配線の材料の比抵抗よりも高い請求項２記載の半導体装置。
4. 前記第２の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第３の電気抵抗と、
   前記第３の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第４の電気抵抗と、
   前記第２の電気抵抗と前記第３の電気抵抗との間に電気的に接続された第２のゲート電極パッドと、
   前記第３の電気抵抗と前記ダミートレンチゲート電極との間に電気的に接続された第３のゲート電極パッドと、を更に備える請求項１ないし請求項３いずれか一項記載の半導体装置。
5. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   少なくとも一部が前記第１の面に接する第１のエミッタ電極と、
   少なくとも一部が前記第２の面に接する第１のコレクタ電極と、
   前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する第１のトレンチゲート電極と、
   前記半導体層の中に設けられ、前記第１の方向に伸長する第１のダミートレンチゲート電極と、
   前記半導体層の中に設けられたｐ型の第１のｐベース領域と、
   前記半導体層の中に設けられ、前記第１のｐベース領域と前記第１の面との間に設けられ、前記第１のエミッタ電極に電気的に接続されたｎ型の第１のエミッタ領域と、
   前記半導体層の中に設けられ、前記第１のｐベース領域と、前記第２の面との間に設けられたｎ型の第１のｎベース領域と、
   前記半導体層の中に設けられ、前記第１のｎベース領域と前記第２の面との間に設けられ、前記第１のコレクタ電極に電気的に接続されたｐ型の第１のコレクタ領域と、
   前記第１のトレンチゲート電極と前記第１のｐベース領域との間、前記第１のトレンチゲート電極と前記第１のエミッタ領域との間、及び、前記第１のトレンチゲート電極と前記第１のｎベース領域との間に設けられ、前記第１のｐベース領域、前記第１のエミッタ領域、及び、前記第１のｎベース領域に接する第１のトレンチゲート絶縁膜と、
   前記第１のダミートレンチゲート電極と前記第１のｐベース領域との間、及び、前記第１のダミートレンチゲート電極と前記第１のｎベース領域との間に設けられ、前記第１のｐベース領域、及び、前記第１のｎベース領域に接する第１のダミートレンチゲート絶縁膜と、
   少なくとも一部が前記第１の面に接する第２のエミッタ電極と、
   少なくとも一部が前記第２の面に接する第２のコレクタ電極と、
   前記半導体層の中に設けられ、前記第１の方向に伸長する第２のトレンチゲート電極と、
   前記半導体層の中に設けられ、前記第１の方向に伸長する第２のダミートレンチゲート電極と、
   前記半導体層の中に設けられたｐ型の第２のｐベース領域と、
   前記半導体層の中に設けられ、前記第２のｐベース領域と前記第１の面との間に設けられ、前記第２のエミッタ電極に電気的に接続されたｎ型の第２のエミッタ領域と、
   前記半導体層の中に設けられ、前記第２のｐベース領域と、前記第２の面との間に設けられたｎ型の第２のｎベース領域と、
   前記半導体層の中に設けられ、前記第２のｎベース領域と前記第２の面との間に設けられ、前記第２のコレクタ電極に電気的に接続されたｐ型の第２のコレクタ領域と、
   前記第２のトレンチゲート電極と前記第２のｐベース領域との間、前記第２のトレンチゲート電極と前記第２のエミッタ領域との間、及び、前記第２のトレンチゲート電極と前記第２のｎベース領域との間に設けられ、前記第２のｐベース領域、前記第２のエミッタ領域、及び、前記第２のｎベース領域に接する第２のトレンチゲート絶縁膜と、
   前記第２のダミートレンチゲート電極と前記第２のｐベース領域との間、及び、前記第２のダミートレンチゲート電極と前記第２のｎベース領域との間に設けられ、前記第２のｐベース領域、及び、前記第２のｎベース領域に接する第２のダミートレンチゲート絶縁膜と、
   前記第１のトレンチゲート電極、前記第１のダミートレンチゲート電極、前記第２のトレンチゲート電極、及び、前記第２のダミートレンチゲート電極に電気的に接続されたゲートパッド電極と、
   前記ゲートパッド電極と前記第１のトレンチゲート電極との間に電気的に接続された第１の電気抵抗と、
   前記ゲートパッド電極と前記第１のダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、
   前記ゲートパッド電極と前記第２のトレンチゲート電極との間に電気的に接続された第３の電気抵抗と、
   前記ゲートパッド電極と前記第２のダミートレンチゲート電極との間に電気的に接続された第４の電気抵抗と、
   を備え、
   前記第１のトレンチゲート電極の容量と抵抗値の積に基づくＣＲ時定数は、前記第１のダミートレンチゲート電極の容量と抵抗値の積に基づくＣＲ時定数よりも小さく、かつ、前記第２のトレンチゲート電極の容量と抵抗値の積に基づくＣＲ時定数は、前記第２のダミートレンチゲート電極の容量と抵抗値の積に基づくＣＲ時定数よりも小さい半導体装置。
6. 前記第１のトレンチゲート電極と前記第１の電気抵抗との間に電気的に接続された第１の接続配線と、
   前記第１のダミートレンチゲート電極と前記第２の電気抵抗との間に電気的に接続された第２の接続配線と、
   前記第２のトレンチゲート電極と前記第３の電気抵抗との間に電気的に接続された第３の接続配線と、
   前記第２のダミートレンチゲート電極と前記第４の電気抵抗との間に電気的に接続された第４の接続配線と、を更に備え、
   前記第１のトレンチゲート電極及び前記第１のダミートレンチゲート電極は、前記第１の接続配線と前記第２の接続配線との間に位置し、かつ、
   前記第２のトレンチゲート電極及び前記第２のダミートレンチゲート電極は、前記第３の接続配線と前記第４の接続配線との間に位置する請求項５記載の半導体装置。
7. 前記第１の電気抵抗、前記第２の電気抵抗、前記第３の電気抵抗、及び、前記第４の電気抵抗の材料の比抵抗は、前記第１の接続配線、前記第２の接続配線、前記第３の接続配線、及び、前記第４の接続配線の材料の比抵抗よりも高い請求項６記載の半導体装置。
8. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
   少なくとも一部が前記第１の面に接するエミッタ電極と、
   少なくとも一部が前記第２の面に接するコレクタ電極と、
   前記半導体層の中に設けられ、前記第１の面に略平行な第１の方向に伸長する上部トレンチゲート電極と、
   前記半導体層の中に設けられ、前記上部トレンチゲート電極と前記第２の面との間に設けられ、前記第１の方向に伸長し、前記上部トレンチゲート電極と電気的に分離される下部トレンチゲート電極と、
   前記半導体層の中に設けられ、前記第１の方向に伸長する上部ダミートレンチゲート電極と、
   前記半導体層の中に設けられ、前記上部ダミートレンチゲート電極と前記第２の面との間に設けられ、前記第１の方向に伸長し、前記上部ダミートレンチゲート電極と電気的に分離される下部ダミートレンチゲート電極と、
   前記半導体層の中に設けられたｐ型のｐベース領域と、
   前記半導体層の中に設けられ、前記ｐベース領域と前記第１の面との間に設けられ、前記エミッタ電極に電気的に接続されたｎ型のエミッタ領域と、
   前記半導体層の中に設けられ、前記ｐベース領域と、前記第２の面との間に設けられたｎ型のｎベース領域と、
   前記半導体層の中に設けられ、前記ｎベース領域と前記第２の面との間に設けられ、前記コレクタ電極に電気的に接続されたｐ型のコレクタ領域と、
   前記上部トレンチゲート電極と前記ｐベース領域との間、前記上部トレンチゲート電極と前記エミッタ領域との間、及び、前記下部トレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、前記エミッタ領域、及び、前記ｎベース領域に接するトレンチゲート絶縁膜と、
   前記上部ダミートレンチゲート電極と前記ｐベース領域との間、及び、前記下部ダミートレンチゲート電極と前記ｎベース領域との間に設けられ、前記ｐベース領域、及び、前記ｎベース領域に接するダミートレンチゲート絶縁膜と、
   前記上部トレンチゲート電極、前記下部トレンチゲート電極、及び、前記下部ダミートレンチゲート電極に電気的に接続された第１のゲートパッド電極と、
   前記第１のゲートパッド電極と前記上部トレンチゲート電極との間に電気的に接続された第１の電気抵抗と、
   前記第１のゲートパッド電極と前記下部トレンチゲート電極との間、及び、前記第１のゲートパッド電極と前記下部ダミートレンチゲート電極との間に電気的に接続された第２の電気抵抗と、
   を備え、
   前記上部トレンチゲート電極の容量と抵抗値の積に基づくＣＲ時定数は、前記下部ダミートレンチゲート電極の容量と抵抗値の積に基づくＣＲ時定数よりも小さい半導体装置。
9. 前記上部トレンチゲート電極と前記第１の電気抵抗との間に電気的に接続された第１の接続配線と、
   前記下部ダミートレンチゲート電極と前記第２の電気抵抗との間に電気的に接続された第２の接続配線と、を更に備え、
   前記上部トレンチゲート電極及び前記下部ダミートレンチゲート電極は、前記第１の接続配線と前記第２の接続配線との間に位置する請求項８記載の半導体装置。
10. 前記第１の電気抵抗、及び、前記第２の電気抵抗の材料の比抵抗は、前記第１の接続配線と前記第２の接続配線の材料の比抵抗よりも高い請求項９記載の半導体装置。