JP2019165180A5 - - Google Patents

Description

図３及び図４に表したように、ｐ^＋形ガードリング領域９は、ｐ形アノード領域６及びｐ形ベース領域７の周りに設けられ、半導体領域２の上に位置している。ｐ^＋形ガードリング領域９の一部は、Ｘ方向において、ゲート電極２０同士の間及び導電層２５同士の間に設けられている。ｐ^＋形ガードリング領域９は、ｐ形アノード領域６及びｐ形ベース領域７を介してエミッタ電極３２と電気的に接続されている。ｐ^＋形ガードリング領域９の上には、絶縁層を介して導電層２８が設けられている。導電層２８は、ゲート電極２０及び配線層３４と接続されている。すなわち、ゲート電極２０は、導電層２８及び配線層３４を介してゲートパッド３３と電気的に接続されている。

以上で説明した各形態は、適宜組み合わせて実施することが可能である。例えば、半導体装置１２０〜１４０において、半導体領域２の導電形がｐ形であっても良い。半導体装置１１０、１３０、及び１４０において、ｎ形バッファ領域１２の一部に代えて、ｐ形半導体領域１５が設けられていても良い。半導体装置１１０及び１２０において、ＩＧＢＴ領域Ｒ１に複数のｐ^＋形コレクタ領域４が配列され、ＦＷＤ領域Ｒ２に複数のｐ^＋形半導体領域３が配列されていても良い。

Claims (9)

1. 第１電極と、
   前記第１電極の上に設けられた第１導電形の第１半導体領域と、
   前記第１電極の上に設けられ、第１方向において前記第１半導体領域から離間した第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域との間に設けられ、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第３半導体領域と、
   前記第１電極の上に設けられ、前記第１方向に垂直な第２方向において、前記第１半導体領域及び前記第３半導体領域と並ぶ第２導電形の第４半導体領域と、
   前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、及び前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
   前記第５半導体領域の上に設けられ、前記第１半導体領域の上に位置する第２導電形の第６半導体領域と、
   前記第５半導体領域の上に設けられ、前記第４半導体領域の上に位置する第２導電形の第７半導体領域と、
   前記第７半導体領域の一部の上に設けられた第１導電形の第８半導体領域と、
   前記第５半導体領域の一部、前記第７半導体領域、及び前記第８半導体領域の少なくとも一部とゲート絶縁層を介して対向するゲート電極と、
   前記第６半導体領域及び前記第７半導体領域の周りに設けられ、前記第２半導体領域の上に位置し、前記第６半導体領域及び前記第７半導体領域のそれぞれよりも高い第２導電形の不純物濃度を有する第２導電形の第９半導体領域と、
   前記第６半導体領域、前記第７半導体領域、及び前記第８半導体領域の上に設けられ、前記第６半導体領域、前記第７半導体領域、前記第８半導体領域、及び前記第９半導体領域と電気的に接続された第２電極と、
   を備えた半導体装置。
2. 前記第２半導体領域の一部は、前記第２方向に延び、
   前記第９半導体領域の一部は、前記第２方向に延び、
   前記第２半導体領域の前記一部の前記第１方向における長さは、前記第９半導体領域の前記一部の前記第１方向における長さよりも広い請求項１記載の半導体装置。
3. 前記第２半導体領域は、前記第１半導体領域、前記第３半導体領域、及び前記第４半導体領域の周りに設けられた請求項１または２に記載の半導体装置。
4. 第１電極と、
   前記第１電極の上に設けられた第１導電形の第１半導体領域と、
   前記第１半導体領域の周りに設けられた第２半導体領域と、
   前記第２半導体領域中に設けられ、第１方向において前記第１半導体領域に隣接し、前記第２半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の複数の第３半導体領域と、
   前記第２半導体領域中に設けられ、前記第１方向に垂直な第２方向において、前記第１半導体領域及び前記複数の第３半導体領域と並ぶ第２導電形の複数の第４半導体領域と、
   前記第１半導体領域、前記第２半導体領域、前記複数の第３半導体領域、及び前記複数の第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
   前記第５半導体領域の上に設けられ、前記第１半導体領域の上に位置する第２導電形の第６半導体領域と、
   前記第５半導体領域の上に設けられ、前記複数の第４半導体領域の上に位置する第２導電形の第７半導体領域と、
   前記第７半導体領域の一部の上に設けられた第１導電形の第８半導体領域と、
   前記第５半導体領域の一部、前記第７半導体領域、及び前記第８半導体領域の少なくとも一部とゲート絶縁層を介して対向するゲート電極と、
   前記第６半導体領域及び前記第７半導体領域の周りに設けられ、前記第２半導体領域の上に位置し、前記第６半導体領域及び前記第７半導体領域のそれぞれよりも高い第２導電形の不純物濃度を有する第２導電形の第９半導体領域と、
   前記第６半導体領域、前記第７半導体領域、及び前記第８半導体領域の上に設けられ、前記第６半導体領域、前記第７半導体領域、前記第８半導体領域、及び前記第９半導体領域と電気的に接続された第２電極と、
   を備えた半導体装置。
5. 前記第２半導体領域は、第１導電形であり、
   前記第２半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも低い請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記第２半導体領域は、第２導電形であり、
   前記第２半導体領域における第２導電形のピーク不純物濃度は、５．０×１０^１６ａｔｏｍｓ／ｃｍ^３以下である請求項１〜４のいずれか１つに記載の半導体装置。
7. 前記第９半導体領域の上に絶縁層を介して設けられた配線層をさらに備え、
   前記配線層は、前記第２電極から離間し、
   前記配線層は、前記ゲート電極と電気的に接続された請求項１〜６のいずれか１つに記載の半導体装置。
8. 前記第９半導体領域の周りに設けられた第２導電形の第１０半導体領域をさらに備え、
   前記第１０半導体領域は、前記第９半導体領域と接し、
   前記第１０半導体領域の下端は、前記第９半導体領域の下端よりも上方に位置する請求項１〜７のいずれか１つに記載の半導体装置。
9. 前記第５半導体領域の一部及び前記第６半導体領域と絶縁層を介して対向する導電層をさらに備えた請求項１〜８のいずれか１つに記載の半導体装置。