JP7296907B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ダイオードなどの半導体装置は、電力変換等の用途に用いられる。電流の遮断時において、半導体装置の破壊が生じる可能性を低減できる技術が求められている。
特開２０１６-５８６５４号公報
本発明が解決しようとする課題は、電流の遮断時において、半導体装置の破壊が生じる可能性を低減可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上、並びに、第１面に沿って前記第１半導体領域の周りに設けられている。前記第１面は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、を含む。前記第２半導体領域は、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する。前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域よりも低い第１導電形の不純物濃度を有する。前記第４半導体領域は、前記第３半導体領域の上に設けられている。前記第２電極は、前記第４半導体領域の上に設けられ、前記第４半導体領域と電気的に接続されている。前記第１方向と、前記第１方向に垂直であり且つ前記第２方向及び前記第３方向と交差する第４方向と、に沿う第１断面において、前記第１半導体領域の第１外縁は、前記第４半導体領域の第２外縁よりも内側に位置する。前記第１断面における前記第１外縁と前記第２外縁との間の前記第４方向の第１距離は、前記第１方向及び前記第２方向に沿う第２断面における前記第１外縁と前記第２外縁との間の前記第２方向の第２距離よりも長い。
第１実施形態に係る半導体装置を表す平面図である。 図１のＡ１－Ａ２断面図である。 第１実施形態に係る半導体装置を表す平面図である。 図１のＢ１－Ｂ２断面図である。 第１実施形態に係る半導体装置におけるキャリアの流れを表す模式図である。 第１実施形態の第１変形例に係る半導体装置を表す平面図である。 第１実施形態の第２変形例に係る半導体装置を表す平面図である。 第１実施形態の第３変形例に係る半導体装置を表す平面図である。 図８のＡ１－Ａ２断面図である。 第１実施形態の第４変形例に係る半導体装置を表す底面図である。 図１０のＡ１－Ａ２断面図である。 第１実施形態の第５変形例に係る半導体装置を表す平面図である。 図１２のＡ１－Ａ２断面図である。 第１実施形態の第６変形例に係る半導体装置を表す平面図である。 図１４のＡ１－Ａ２断面図である。 第１実施形態の第７変形例に係る半導体装置を表す平面図である。 図１６のＡ１－Ａ２断面図である。 第２実施形態に係る半導体装置を表す断面図である。 第２実施形態に係る半導体装置を表す平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋＋、ｎ、ｎ－及びｐ＋＋、ｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋＋」が付されている表記は、「＋」が付されている表記よりも不純物濃度が相対的に高いことを示す。「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高いことを示す。「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｎ形（第１導電形の一例）とｐ形（第２導電形の一例）を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１及び図３は、第１実施形態に係る半導体装置を表す平面図である。
図２は、図１のＡ１－Ａ２断面図である。図４は、図１のＢ１－Ｂ２断面図である。
図１～図４に表した第１実施形態に係る半導体装置１００は、ダイオードである。半導体装置１００は、ｎ＋＋形カソード領域１（第１半導体領域）、ｎ形バッファ領域２（第２半導体領域）、ｎ－形ドリフト領域３（第３半導体領域）、アノード領域４（第４半導体領域）、第１電極１１、第２電極１２、及び絶縁層１５を含む。なお、図３では、第２電極１２及び絶縁層１５が省略され、ｎ＋＋形カソード領域１が破線で表されている。
ここでは、第１電極１１からｎ＋＋形カソード領域１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に対して垂直であり、相互に直交する２方向を第２方向Ｄ２及び第３方向Ｄ３とする。また、説明のために、第１電極１１からｎ＋＋形カソード領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１電極１１とｎ＋＋形カソード領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、半導体装置１００の上面には、第２電極１２が設けられている。第２方向Ｄ２及び第３方向Ｄ３を含む第１面に沿って、第２電極１２の周りには、絶縁層１５が設けられている。
図２に表したように、半導体装置１００の下面には、第１電極１１が設けられている。ｎ＋＋形カソード領域１は、第１電極１１の上に設けられている。例えば、ｎ＋＋形カソード領域１は、第１電極１１の第２方向Ｄ２及び第３方向Ｄ３における中心の上に設けられている。ｎ＋＋形カソード領域１は、第１電極１１と電気的に接続されている。
ｎ形バッファ領域２は、ｎ＋＋形カソード領域１の上、及びｎ＋＋形カソード領域１の周りに設けられている。ｎ－形ドリフト領域３は、ｎ＋＋形カソード領域１及びｎ形バッファ領域２の上に設けられている。より具体的には、ｎ形バッファ領域２の一部は、第１面に沿ってｎ＋＋形カソード領域１の周りに設けられている。ｎ形バッファ領域２の別の一部は、第１方向Ｄ１において、ｎ＋＋形カソード領域１とｎ－形ドリフト領域３との間に設けられている。
ｎ形バッファ領域２におけるｎ形不純物濃度は、ｎ＋＋形カソード領域１におけるｎ形不純物濃度よりも低い。ｎ－形ドリフト領域３におけるｎ形不純物濃度は、ｎ形バッファ領域２におけるｎ形不純物濃度よりも低い。
アノード領域４は、第２導電形の半導体領域である。アノード領域４は、ｎ－形ドリフト領域３の上に設けられている。アノード領域４の少なくとも一部は、ｎ＋＋形カソード領域１の上に位置している。ｎ－形ドリフト領域３の一部は、第１面に沿って、アノード領域４の周りに設けられている。アノード領域４におけるｐ形不純物濃度は、ｎ－形ドリフト領域３におけるｎ形不純物濃度よりも高い。
第２電極１２は、アノード領域４の上に設けられ、アノード領域４と電気的に接続されている。ｎ－形ドリフト領域３の上面は、アノード領域４の周りにおいて、絶縁層１５に覆われている。
図１に表したＣ１－Ｃ２断面における構造は、例えば、図２に表したＡ１－Ａ２断面における構造と実質的に同じである。
図３は、第１方向Ｄ１から見たときのｎ＋＋形カソード領域１及びアノード領域４の位置関係を表す。図３において、ｎ＋＋形カソード領域１は、破線で表されている。図３に表したように、ｎ＋＋形カソード領域１の第１外縁ＯＰ１は、アノード領域４の第２外縁ＯＰ２よりも内側に位置している。
半導体装置１００において、第１方向Ｄ１及び第４方向Ｄ４に沿う第１断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第４方向Ｄ４の距離ｄ１（第１距離）は、第１方向Ｄ１及び第２方向Ｄ２に沿う第２断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第２方向Ｄ２の距離ｄ２（第２距離）よりも長い。なお、第４方向Ｄ４は、第１方向Ｄ１に垂直であり、第２方向Ｄ２及び第３方向Ｄ３と交差する。
例えば、第１断面は、図４に表したＢ１－Ｂ２断面に対応する。第２断面は、図２に表したＡ１－Ａ２断面に対応する。第１断面及び第２断面は、ｎ＋＋形カソード領域１の第２方向Ｄ２及び第３方向Ｄ３における中心を通る。
また、図３に表したように、距離ｄ１は、第１方向Ｄ１及び第３方向Ｄ３に沿う第３断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第３方向Ｄ３の距離ｄ３よりも長い。例えば、第３断面は、図２のＣ１－Ｃ２断面に対応する。第３断面は、ｎ＋＋形カソード領域１の第２方向Ｄ２及び第３方向Ｄ３における中心を通る。
例えば、図３に表したように、ｎ＋＋形カソード領域１及びアノード領域４は、第１方向Ｄ１から見たときに四角形状である。第２方向Ｄ２及び第３方向Ｄ３は、ｎ＋＋形カソード領域１及びアノード領域４の辺に沿う。第４方向Ｄ４は、ｎ＋＋形カソード領域１及びアノード領域４の対角線に沿う。第１方向Ｄ１から見たときに、ｎ＋＋形カソード領域１は、辺方向に比べて、対角線方向においてアノード領域４から離れている。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ＋＋形カソード領域１、ｎ形バッファ領域２、ｎ－形ドリフト領域３、及びアノード領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
第１電極１１及び第２電極１２は、アルミニウムなどの金属を含む。絶縁層１５は、酸化シリコン又は窒化シリコンなどの絶縁材料を含む。
半導体装置１００の動作を説明する。
第１電極１１に対して第２電極１２に正の電圧が印加されると、ｎ－形ドリフト領域３とアノード領域４との間のｐｎ接合面に順方向電圧が加わる。アノード領域４からｎ－形ドリフト領域３へ正孔が注入され、ｎ＋＋形カソード領域１からｎ－形ドリフト領域３へ電子が注入される。第２電極１２から第１電極１１へ電流が流れ、半導体装置１００がオン状態となる。オン状態では、ｎ－形ドリフト領域３に正孔及び電子が蓄積され、ｎ－形ドリフト領域３の電気抵抗が大きく低下する。
その後、第２電極１２に対して第１電極１１に正の電圧が印加されると、第２電極１２から第１電極１１へ流れていた電流が遮断され、半導体装置１００がオフ状態となる。ｎ－形ドリフト領域３へ蓄積された正孔は、アノード領域４を通して第２電極１２へ排出される。蓄積された電子は、ｎ＋＋形カソード領域１を通して第１電極１１へ排出される。ｎ－形ドリフト領域３とアノード領域４とのｐｎ接合面から、電圧に応じてｎ－形ドリフト領域３に空乏層が広がる。ｎ－形ドリフト領域３に広がる空乏層により、耐圧が保持される。
ｎ形バッファ領域２におけるｎ形不純物濃度は、ｎ－形ドリフト領域３におけるｎ形不純物濃度よりも高い。このため、空乏層が、第１方向Ｄ１においてｎ－形ドリフト領域３の全体に亘って広がり、ｎ形バッファ領域２に達すると、空乏層の広がりが抑えられる。これにより、空乏層が、ｎ＋＋形カソード領域１に達することを防止できる。ｎ形バッファ領域２は、ｎ＋＋形カソード領域１の上及びｎ＋＋形カソード領域１の周りに設けられている。このため、半導体装置１００の中央部及び外周部において、空乏層が、ｎ＋＋形カソード領域１に達することを防止できる。
第１実施形態の効果を説明する。
図５は、第１実施形態に係る半導体装置におけるキャリアの流れを表す模式図である。
上述したように、半導体装置１００では、電流を遮断した際に、ｎ－形ドリフト領域３に蓄積された正孔及び電子が排出される。アノード領域４の周囲のｎ－形ドリフト領域３に蓄積された正孔は、図５の矢印に表したようにアノード領域４に向けて移動し、アノード領域４を通して第２電極１２から排出される。このとき、アノード領域４の第４方向Ｄ４における端部（角部ＣＰ）には、他の部分に比べて、より多くの正孔が流れ込む。この結果、アノード領域４の角部において、電流が集中し、半導体装置１００が破壊される可能性がある。
第１実施形態では、図２～図４に表したように、第１断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の距離ｄ１は、第２断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の距離ｄ２よりも長い。距離ｄ１を距離ｄ２よりも長くすることで、距離ｄ１が距離ｄ２と等しい場合に比べて、半導体装置１００がオン状態のときに、ｎ＋＋形カソード領域１から角部ＣＰ近傍のｎ－形ドリフト領域３への電子の注入を抑制できる。電子の注入の抑制により、アノード領域４から角部ＣＰ近傍のｎ－形ドリフト領域３への正孔の注入も抑制される。角部ＣＰ近傍のｎ－形ドリフト領域３への正孔の注入が抑制されることで、半導体装置１００がオフ状態に切り替わったときに、角部ＣＰに流れ込む正孔の量が減少する。この結果、電流の遮断時において、半導体装置１００の角部ＣＰにおける電流の集中を抑制し、半導体装置１００が破壊される可能性を低減できる。同様に、距離ｄ１を距離ｄ３よりも長くすることで、半導体装置１００が破壊される可能性を低減できる。
以下では、半導体装置１００の具体的な構造の一例について説明する。
半導体装置１００は、例えば図１に表したように、四角形状である。半導体装置１００の第４方向Ｄ４における長さは、半導体装置１００の第２方向Ｄ２及び第３方向Ｄ３におけるそれぞれの長さよりも長い。同様に、図３に表したように、ｎ＋＋形カソード領域１の第４方向Ｄ４における長さは、ｎ＋＋形カソード領域１の第２方向Ｄ２及び第３方向Ｄ３におけるそれぞれの長さよりも長い。アノード領域４の第４方向Ｄ４における長さは、アノード領域４の第２方向Ｄ２及び第３方向Ｄ３におけるそれぞれの長さよりも長い。
例えば、距離ｄ１は、２０μｍ以上２００μｍ以下に設定できる。距離ｄ２は、０μｍ以上２００μｍ以下に設定できる。距離ｄ３は、０μｍ以上２００μｍ以下に設定できる。より好ましくは、距離ｄ１は、５０μｍ以上１００μｍ以下である。距離ｄ２は、０μｍ以上１００μｍ以下である。距離ｄ３は、０μｍ以上１００μｍ以下である。距離ｄ２が０μｍのとき、第２断面において、第１外縁ＯＰ１は、第１方向Ｄ１において、第２外縁ＯＰ２と並ぶ。距離ｄ３が０μｍのとき、第３断面において、第１外縁ＯＰ１は、第１方向Ｄ１において、第２外縁ＯＰ２と並ぶ。
距離ｄ１が距離ｄ２よりも長いほど、角部ＣＰにおける電流の集中を抑制できる。一方で、距離ｄ１が長すぎると、半導体装置１００がオン状態のときに、ｎ＋＋形カソード領域１からｎ－形ドリフト領域３への電子の注入が過度に減少する。電子の注入が減少しすぎると、半導体装置１００のオン抵抗が過度に増大する。これらの観点から、距離ｄ１と距離ｄ２の差は、５０μｍ以上２００μｍ以下であることが好ましい。距離ｄ１と距離ｄ３の差は、５０μｍ以上２００μｍ以下であることが好ましい。距離ｄ２又はｄ３が０μｍより大きいとき、距離ｄ１は、距離ｄ２又はｄ３の１．１倍以上２００倍以下が好ましい。
（第１変形例）
図６は、第１実施形態の第１変形例に係る半導体装置を表す平面図である。図６では、第２電極１２及び絶縁層１５が省略されている。
第１変形例に係る半導体装置１１０では、第１方向Ｄ１から見たときに、ｎ＋＋形カソード領域１の第１外縁ＯＰ１が、アノード領域４の第２外縁ＯＰ２よりも外側に位置している。半導体装置１１０のその他の構造には、半導体装置１００と同様の構造を適用できる。
具体的には、第１断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第４方向Ｄ４における距離ｄ１は、第２断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第２方向Ｄ２における距離ｄ２よりも短い。また、距離ｄ１は、第３断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第３方向Ｄ３における距離ｄ３よりも短い。第１方向Ｄ１から見たときに、ｎ＋＋形カソード領域１は、対角線方向において、辺方向に比べてアノード領域４に近い。
例えば、第１断面は、図６のＢ１－Ｂ２断面に対応する。第２断面は、図６のＡ１－Ａ２断面に対応する。第３断面は、図６のＣ１－Ｃ２断面に対応する。
距離ｄ１を距離ｄ２よりも短くすることで、距離ｄ１が距離ｄ２と等しい場合に比べて、半導体装置１１０がオン状態のときに、アノード領域４から角部ＣＰ近傍のｎ－形ドリフト領域３への正孔電子の注入を抑制できる。第１変形例によれば、第１外縁ＯＰ１が第２外縁ＯＰ２よりも外側に位置する場合において、半導体装置１１０が破壊される可能性を低減できる。
例えば、距離ｄ１は、０μｍ以上１００μｍ以下に設定できる。距離ｄ２は、０μｍ以上２００μｍ以下に設定できる。距離ｄ３は、０μｍ以上２００μｍ以下に設定できる。より好ましくは、距離ｄ１は、０μｍ以上５０μｍ以下である。距離ｄ２は、０μｍ以上１００μｍ以下である。距離ｄ３は、０μｍ以上１００μｍ以下である。距離ｄ１が０μｍのとき、第１断面において、第１外縁ＯＰ１は、第１方向Ｄ１において、第２外縁ＯＰ２と並ぶ。
角部ＣＰにおける電流の集中の抑制と半導体装置１１０のオン抵抗の観点から、距離ｄ１と距離ｄ２の差は、５０μｍ以上２００μｍ以下であることが好ましい。距離ｄ１と距離ｄ３の差は、５０μｍ以上２００μｍ以下であることが好ましい。距離ｄ１が０μｍより大きいとき、距離ｄ２又はｄ３は距離ｄ１の１．１倍以上２００倍以下が好ましい。
（第２変形例）
図７は、第１実施形態の第２変形例に係る半導体装置を表す平面図である。図７では、第２電極１２及び絶縁層１５が省略されている。
第２変形例に係る半導体装置１２０では、アノード領域４の第２方向Ｄ２における長さが、ｎ＋＋形カソード領域１の第２方向Ｄ２における長さよりも短い。アノード領域４の第３方向Ｄ３における長さが、ｎ＋＋形カソード領域１の第３方向Ｄ３における長さよりも短い。アノード領域４の第４方向Ｄ４における長さが、ｎ＋＋形カソード領域１の第４方向Ｄ４における長さよりも長い。
第１断面において、ｎ＋＋形カソード領域１の第１外縁ＯＰ１は、アノード領域４の第２外縁ＯＰ２よりも内側に位置する。例えば、第１断面において、第１外縁ＯＰ１の第４方向Ｄ４における位置は、第２外縁ＯＰ２の第４方向Ｄ４における位置と、半導体装置１００の第４方向Ｄ４における中心と、の間にある。第２断面において、ｎ＋＋形カソード領域１の第１外縁ＯＰ１は、アノード領域４の第２外縁ＯＰ２よりも外側に位置する。例えば、第２断面において、第２外縁ＯＰ２の第２方向Ｄ２における位置は、第１外縁ＯＰ１の第２方向Ｄ２における位置と、半導体装置１００の第２方向Ｄ２における中心と、の間にある。第３断面において、ｎ＋＋形カソード領域１の第１外縁ＯＰ１は、アノード領域４の第２外縁ＯＰ２よりも外側に位置する。例えば、第３断面において、第２外縁ＯＰ２の第３方向Ｄ３における位置は、第１外縁ＯＰ１の第３方向Ｄ３における位置と、半導体装置１００の第３方向Ｄ３における中心と、の間にある。
換言すると、第１方向Ｄ１から見たときに、アノード領域４の辺は、ｎ＋＋形カソード領域１の辺よりも内側に位置する。ｎ＋＋形カソード領域１の角部は、アノード領域４の角部よりも内側に位置する。半導体装置１２０のその他の構造には、半導体装置１００と同様の構造を適用できる。
例えば、第１断面は、図７のＢ１－Ｂ２断面に対応する。第２断面は、図７のＡ１－Ａ２断面に対応する。第３断面は、図７のＣ１－Ｃ２断面に対応する。
第２変形例によれば、半導体装置１００又は１１０と同様に、電流の遮断時において、アノード領域４の角部への電流の集中によって半導体装置１２０が破壊される可能性を低減できる。
（第３変形例）
図８は、第１実施形態の第３変形例に係る半導体装置を表す平面図である。図９は、図８のＡ１－Ａ２断面図である。図８では、第２電極１２、第３電極１３、絶縁層１５、及び導電部１６が省略されている。
第３変形例に係る半導体装置１３０は、図８及び図９に表したように、ｐ＋形ガードリング領域５、ｎ＋＋形ストッパ領域６、第３電極１３、及び導電部１６をさらに含む。また、アノード領域４は、第１領域４ａ及び第２領域４ｂを含む。
第２領域４ｂは、第１面に沿って第１領域４ａの周りに設けられている。第２領域４ｂにおけるｐ形不純物濃度は、第１領域４ａにおけるｐ形不純物濃度よりも高い。第２領域４ｂの下端は、第１領域４ａよりも下方に位置している。
ｐ＋形ガードリング領域５は、第１面に沿ってアノード領域４の周りに設けられている。ｐ＋形ガードリング領域５は、アノード領域４から離れている。ｐ＋形ガードリング領域５におけるｐ形不純物濃度は、第１領域４ａにおけるｐ形不純物濃度よりも高い。ｐ＋形ガードリング領域５におけるｐ形不純物濃度は、第２領域４ｂにおけるｐ形不純物濃度と同じでも良いし、第２領域４ｂにおけるｐ形不純物濃度とは異なっていても良い。ｐ＋形ガードリング領域５は、アノード領域４からｐ＋形ガードリング領域５に向かう方向に沿って複数設けられている。複数のｐ＋形ガードリング領域５は、互いに離れている。
導電部１６は、第１面に沿って第２電極１２の周りに設けられている。導電部１６は、第２電極１２から離れている。導電部１６は、ｐ＋形ガードリング領域５の上に位置し、ｐ＋形ガードリング領域５と電気的に接続されている。例えば、複数の導電部１６が設けられ、複数のｐ＋形ガードリング領域５とそれぞれ電気的に接続されている。複数の導電部１６は、互いに離れている。
ｎ＋＋形ストッパ領域６は、第１面に沿ってｐ＋形ガードリング領域５の周りに設けられている。ｎ＋＋形ストッパ領域６は、ｐ＋形ガードリング領域５から離れている。ｎ＋＋形ストッパ領域６の下端は、ｐ＋形ガードリング領域５の下端よりも上方に位置している。ｎ＋＋形ストッパ領域６におけるｎ形不純物濃度は、ｎ－形ドリフト領域３におけるｎ形不純物濃度よりも高い。
第３電極１３は、第１面に沿って導電部１６の周りに設けられている。第３電極１３は、導電部１６から離れている。第３電極１３は、ｎ＋＋形ストッパ領域６の上に位置し、ｎ＋＋形ストッパ領域６と電気的に接続されている。
半導体装置１３０のその他の構造には、半導体装置１００～１２０のいずれかと同様の構造を適用できる。
例えば、図３に表した半導体装置１００と同様に、第１方向Ｄ１から見たときに、ｎ＋＋形カソード領域１の第１外縁ＯＰ１は、アノード領域４の第２外縁ＯＰ２よりも内側に位置しても良い。この場合、第１断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第４方向Ｄ４の距離ｄ１は、第２断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第２方向Ｄ２の距離ｄ２よりも長い。距離ｄ１は、第３断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第３方向Ｄ３の距離ｄ３よりも長い。
又は、図６に表した半導体装置１１０と同様に、第１方向Ｄ１から見たときに、ｎ＋＋形カソード領域１の第１外縁ＯＰ１は、アノード領域４の第２外縁ＯＰ２よりも外側に位置しても良い。この場合、第１断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第４方向Ｄ４の距離ｄ１は、第２断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第２方向Ｄ２の距離ｄ２よりも短い。距離ｄ１は、第３断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第３方向Ｄ３の距離ｄ３よりも短い。
ｐ＋形ガードリング領域５及び導電部１６が設けられることで、半導体装置１００がオフ状態のときに、ｎ－形ドリフト領域３の外周への空乏層の広がりが促進される。例えば、アノード領域４の外周近傍における電界集中を抑制できる。これにより、半導体装置１３０の耐圧を向上できる。また、半導体装置１３０は、半導体装置１００～１２０のいずれかと同様の構造を有する。このため、電流の遮断時において、アノード領域４の角部への電流の集中によって半導体装置１３０が破壊される可能性を低減できる。
（第４変形例）
図１０は、第１実施形態の第４変形例に係る半導体装置を表す底面図である。図１１は、図１０のＡ１－Ａ２断面図である。図１０では、第１電極１１が省略されている。
第４変形例に係る半導体装置１４０は、図１０及び図１１に表したように、ｐ＋＋形半導体領域７（第５半導体領域）を含む。
ｐ＋＋形半導体領域７は、第１電極１１の上に設けられ、第１電極１１と電気的に接続されている。ｐ＋＋形半導体領域７は、第１方向Ｄ１に垂直な方向においてｎ＋＋形カソード領域１と並んでいる。ｐ＋＋形半導体領域７におけるｐ形不純物濃度は、ｎ形バッファ領域２におけるｎ形不純物濃度よりも高い。例えば、ｐ＋＋形半導体領域７は、第２方向Ｄ２において複数設けられている。それぞれのｐ＋＋形半導体領域７が第３方向Ｄ３に延びている。
ｐ＋＋形半導体領域７が設けられていると、半導体装置１００がターンオフしたときに、第１電極１１からｎ－形ドリフト領域３へ、ｐ＋＋形半導体領域７を通して正孔が注入される。これにより、ターンオフ時に、第１電極１１と第２電極１２との電位差の急峻な増大を抑制できる。例えば、第１電極１１の電位の振動を抑制し、電位の振動によって生じるノイズを低減できる。
半導体装置１４０のその他の構造には、半導体装置１００～１２０のいずれかと同様の構造を適用できる。これにより、電流の遮断時において、アノード領域４の角部への電流の集中によって半導体装置１４０が破壊される可能性を低減できる。
（第５変形例）
図１２は、第１実施形態の第５変形例に係る半導体装置を表す平面図である。図１３は、図１２のＡ１－Ａ２断面図である。図１２では、第２電極１２及び絶縁層１５が省略されている。
第５変形例に係る半導体装置１５０では、アノード領域４が、第１領域４ａ及び第３領域４ｃを含む。
第３領域４ｃの一部は、第１面に沿って第１領域４ａに囲まれている。第３領域４ｃの下端は、第１領域４ａよりも下方に位置する。第３領域４ｃの下部は、ｎ－形ドリフト領域３中に設けられている。第３領域４ｃにおけるｐ形不純物濃度は、第１領域４ａにおけるｐ形不純物濃度よりも高い。例えば、第３領域４ｃは、第２方向Ｄ２において複数設けられる。それぞれの第３領域４ｃは、第３方向Ｄ３に延びている。
第３領域４ｃの上に、第４領域４ｄが設けられても良い。第４領域４ｄの下端は、第１領域４ａの下端よりも上方に位置する。第４領域４ｄにおけるｐ形不純物濃度は、第３領域４ｃにおけるｐ形不純物濃度よりも高い。
例えば、第２電極１２が比較的仕事関数の大きい材料を含むとき、アノード領域４と第２電極１２との間にオーミック接触を形成するために、第４領域４ｄが設けられる。例えば、第２電極１２は、アルミニウム及びシリコンを含む。又は、第２電極１２は、チタン又はタングステンを含む。これらの場合、第４領域４ｄが設けられることが望ましい。
第３領域４ｃが設けられることで、半導体装置１５０をオン状態からオフ状態に切り替えて電流を遮断したときに、アノード領域４の表面へのパンチスルーが生じ難くなり、半導体装置１５０の遮断耐量が向上する。
半導体装置１５０のその他の構造には、半導体装置１００～１２０のいずれかと同様の構造を適用できる。これにより、電流の遮断時において、アノード領域４の角部への電流の集中によって半導体装置１５０が破壊される可能性を低減できる。
（第６変形例）
図１４は、第１実施形態の第６変形例に係る半導体装置を表す平面図である。図１５は、図１４のＡ１－Ａ２断面図である。図１４では、第２電極１２及び絶縁層１５が省略されている。
第６変形例に係る半導体装置１６０では、図１４及び図１５に表したように、アノード領域４が、第１領域４ａ、第２領域４ｂ、及び第５領域４ｅを含む。
第５領域４ｅは、第１面に沿って第２領域４ｂの周りに設けられている。第５領域４ｅの下端は、第２領域４ｂの下端よりも上方に位置する。第５領域４ｅにおけるｐ形不純物濃度は、第１領域４ａにおけるｐ形不純物濃度よりも高い。第５領域４ｅにおけるｐ形不純物濃度は、第２領域４ｂにおけるｐ形不純物濃度と同じでも良いし、第２領域４ｂにおけるｐ形不純物濃度とは異なっていても良い。
第５領域４ｅを設けることで、ｐ＋形ガードリング領域５を設けた場合と同様に、ｎ－形ドリフト領域３の外周への空乏層の広がりが促進される。これにより、半導体装置１６０の耐圧を向上できる。
半導体装置１６０のその他の構造には、半導体装置１００～１２０のいずれかと同様の構造を適用できる。これにより、電流の遮断時において、アノード領域４の角部への電流の集中によって半導体装置１６０が破壊される可能性を低減できる。
（第７変形例）
図１６は、第１実施形態の第７変形例に係る半導体装置を表す平面図である。図１７は、図１６のＡ１－Ａ２断面図である。図１６では、第２電極１２、第３電極１３、絶縁層１５、及び導電部１６が省略されている。
第３変形例～第６変形例に係る各半導体装置の構造は、適宜組み合わせることができる。例えば、第７変形例に係る半導体装置１７０は、図１６及び図１７に表したように、半導体装置１００と比べて、ｐ＋形ガードリング領域５、ｎ＋＋形ストッパ領域６、ｐ＋＋形半導体領域７、第３電極１３、及び導電部１６をさらに含む。また、アノード領域４は、第１領域４ａ、第２領域４ｂ、第３領域４ｃ、及び第４領域４ｄを含む。
各変形例に係る半導体装置の構造を組み合わせた場合でも、電流の遮断時において、アノード領域４の角部への電流の集中を抑制することで、半導体装置が破壊される可能性を低減できる。
（第２実施形態）
図１８は、第２実施形態に係る半導体装置を表す断面図である。
図１９は、第２実施形態に係る半導体装置を表す平面図である。
第２実施形態に係る半導体装置２００は、ＲＣ－ＩＧＢＴである。半導体装置２００は、図１８に表したように、ｎ＋＋形カソード領域１（第１半導体領域）、ｎ形バッファ領域２（第２半導体領域）、ｎ－形ドリフト領域３（第３半導体領域）、アノード領域４（第４半導体領域）、第１電極１１、第２電極１２、絶縁層１５、ｐ＋＋形コレクタ領域２１（第６半導体領域）、ｐ形ベース領域２２（第７半導体領域）、ｎ＋＋形エミッタ領域２３（第８半導体領域）、及びゲート電極２４を含む。
ｎ＋＋形カソード領域１及びｐ＋＋形コレクタ領域２１は、第１電極１１の上に設けられ、第１電極１１と電気的に接続されている。ｐ＋＋形コレクタ領域２１は、第１方向Ｄ１に垂直な一方向において、ｎ＋＋形カソード領域１と並んでいる。図示した例では、ｐ＋＋形コレクタ領域２１は、第２方向Ｄ２において、ｎ＋＋形カソード領域１と並んでいる。
ｎ形バッファ領域２の一部は、第１面に沿ってｎ＋＋形カソード領域１及びｐ＋＋形コレクタ領域２１の周りに設けられている。ｎ形バッファ領域２の別の一部は、ｎ＋＋形カソード領域１及びｐ＋＋形コレクタ領域２１の上に設けられている。
アノード領域４は、ｎ－形ドリフト領域３の上に設けられ、ｎ＋＋形カソード領域１の上に位置している。ｐ形ベース領域２２は、ｎ－形ドリフト領域３の上に設けられ、ｐ＋＋形コレクタ領域２１の上に位置している。ｐ形ベース領域２２は、第１方向Ｄ１に垂直な一方向において、アノード領域４と並んでいる。図示した例では、ｐ形ベース領域２２は、第２方向Ｄ２において、アノード領域４と並んでいる。ｐ形ベース領域２２は、アノード領域４から離れていても良いし、アノード領域４と連続していても良い。
ｎ＋＋形エミッタ領域２３は、ｐ形ベース領域２２の上に設けられている。第２電極１２は、アノード領域４、ｐ形ベース領域２２、及びｎ＋＋形エミッタ領域２３と電気的に接続されている。ゲート電極２４は、ゲート絶縁層２４ａを介して、ｐ形ベース領域２２と対向している。図示した例では、ゲート電極２４は、第１方向Ｄ１に垂直な一方向において、ｐ形ベース領域２２と対向している。ゲート電極２４は、ｐ形ベース領域２２の上に設けられ、第１方向Ｄ１においてゲート絶縁層２４ａを介してｐ形ベース領域２２と対向していても良い。ゲート電極２４は、第２電極１２とは電気的に分離されている。
半導体装置２００は、図１９に表したように、ダイオード領域Ｒ１及びＩＧＢＴ領域Ｒ２を含む。図１８は、ダイオード領域Ｒ１及びＩＧＢＴ領域Ｒ２を通る、第１方向Ｄ１及び第２方向Ｄ２に沿う断面を表す。
ｎ＋＋形カソード領域１及びアノード領域４は、ダイオード領域Ｒ１に設けられている。ｐ＋＋形コレクタ領域２１、ｐ形ベース領域２２、ｎ＋＋形エミッタ領域２３、及びゲート電極２４は、ＩＧＢＴ領域Ｒ２に設けられている。半導体装置２００では、１つのダイオード領域Ｒ１及び１つのＩＧＢＴ領域Ｒ２が設けられている。
半導体装置２００において、第１断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第４方向Ｄ４の距離ｄ１は、第１方向Ｄ１及び第２方向Ｄ２に沿う第２断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第２方向Ｄ２の距離ｄ２よりも長い。また、距離ｄ１は、第３断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第３方向Ｄ３の距離ｄ３よりも長い。
例えば、第１断面～第３断面は、ｎ＋＋形カソード領域１の第２方向Ｄ２及び第３方向Ｄ３における中心を通る。第１断面は、ｎ＋＋形カソード領域１の角部を通り、ｎ＋＋形カソード領域１の対角線方向に沿う。第２断面及び第３断面は、ｎ＋＋形カソード領域１の辺方向に沿う。例えば、第１断面は、図１９のＢ１－Ｂ２断面に対応する。第２断面は、図１９のＡ１－Ａ２断面に対応する。第３断面は、図１９のＣ１－Ｃ２断面に対応する。
第２実施形態によれば、第１実施形態と同様に、電流の遮断時において、アノード領域４の角部への電流の集中によって半導体装置２００が破壊される可能性を低減できる。
第２実施形態に係る半導体装置に対して、第１実施形態と同様に、第１変形例～第７変形例に係る構造を適用することも可能である。例えば、第２実施形態に係る半導体装置において、第１実施形態の第１変形例と同様に、第１方向Ｄ１から見たときに、第１外縁ＯＰ１の一部が第２外縁ＯＰ２よりも外側に位置しても良い。この場合、第１断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第４方向Ｄ４における距離ｄ１は、第２断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第２方向Ｄ２における距離ｄ２よりも短い。また、距離ｄ１は、第３断面における第１外縁ＯＰ１と第２外縁ＯＰ２との間の第３方向Ｄ３における距離ｄ３よりも短い。いずれの形態においても、電流の遮断時において、アノード領域４の角部への電流の集中によって、半導体装置が破壊される可能性を低減できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ＋＋形カソード領域， ２ ｎ形バッファ領域， ３ ｎ－形ドリフト領域， ４ ｐ形アノード領域， ４ａ 第１領域， ４ｂ 第２領域， ４ｃ 第３領域， ４ｄ 第４領域， ４ｅ 第５領域， ６ ｎ＋＋形ストッパ領域， ７ ｐ＋＋形半導体領域， １１ 第１電極， １２ 第２電極， １３ 第３電極， １５ 絶縁層， １６ 導電部， ２１ ｐ＋＋形コレクタ領域， ２２ ｐ形ベース領域， ２３ ｎ＋＋形エミッタ領域， ２４ ゲート電極， ２４ａ ゲート絶縁層， １００～１７０，２００ 半導体装置， ＣＰ 角部， Ｄ１ 第１方向， Ｄ２ 第２方向， Ｄ３ 第３方向， Ｄ４ 第４方向， ＯＰ１ 第１外縁， ＯＰ２ 第２外縁， Ｒ１ ダイオード領域， Ｒ２ 領域， ｄ１～ｄ３ 距離

Claims (9)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上、並びに、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、を含む第１面に沿って前記第１半導体領域の周りに設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第２半導体領域と、
    前記第１半導体領域及び前記第２半導体領域の上に設けられ、前記第２半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられ、前記第４半導体領域と電気的に接続された第２電極と、
    を備え、
    前記第１方向と、前記第１方向に垂直であり且つ前記第２方向及び前記第３方向と交差する第４方向と、に沿う第１断面において、前記第１半導体領域の第１外縁は、前記第４半導体領域の第２外縁よりも内側に位置し、
    前記第１断面における前記第１外縁と前記第２外縁との間の前記第４方向の第１距離は、前記第１方向及び前記第２方向に沿う第２断面における前記第１外縁と前記第２外縁との間の前記第２方向の第２距離よりも長く、
    前記第１距離と前記第２距離との差は、５０μｍ以上２００μｍ以下である半導体装置。
  2. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上、並びに、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、を含む第１面に沿って前記第１半導体領域の周りに設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第２半導体領域と、
    前記第１半導体領域及び前記第２半導体領域の上に設けられ、前記第２半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられ、前記第４半導体領域と電気的に接続された第２電極と、
    を備え、
    前記第１方向と、前記第１方向に垂直であり且つ前記第２方向及び前記第３方向と交差する第４方向と、に沿う第１断面において、前記第１半導体領域の第１外縁は、前記第４半導体領域の第２外縁よりも内側に位置し、
    前記第１断面における前記第１外縁と前記第２外縁との間の前記第４方向の第１距離は、前記第１方向及び前記第２方向に沿う第２断面における前記第１外縁と前記第２外縁との間の前記第２方向の第２距離よりも長く、
    前記第２断面において、前記第１外縁は、前記第２外縁よりも内側に位置し、
    前記第１距離は、前記第２距離の１．１倍以上２００倍以下である半導体装置。
  3. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、を含む第１面に沿って前記第１半導体領域の周りに設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第２半導体領域と、
    前記第１半導体領域及び前記第２半導体領域の上に設けられ、前記第２半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられ、前記第４半導体領域と電気的に接続された第２電極と、
    を備え、
    前記第１方向及び前記第２方向に沿う第２断面において、前記第１半導体領域の第１外縁は、前記第４半導体領域の第２外縁よりも外側に位置し、
    前記第１方向と、前記第１方向に垂直であり且つ前記第２方向及び前記第３方向と交差する第４方向と、に沿う第１断面における前記第１外縁と前記第２外縁との間の前記第４方向の第１距離は、前記第２断面における前記第１外縁と前記第２外縁との間の前記第２方向の第２距離よりも短い半導体装置。
  4. 前記第１距離と前記第２距離との差は、５０μｍ以上２００μｍ以下である請求項３記載の半導体装置。
  5. 前記第２断面において、前記第１外縁は、前記第２外縁よりも外側に位置し、
    前記第２距離は、前記第１距離の１．１倍以上２００倍以下である請求項３記載の半導体装置。
  6. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、を含む第１面に沿って前記第１半導体領域の周りに設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第２半導体領域と、
    前記第１半導体領域及び前記第２半導体領域の上に設けられ、前記第２半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第３半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられ、前記第４半導体領域と電気的に接続された第２電極と、
    を備え、
    前記第１方向と、前記第１方向に垂直であり且つ前記第２方向及び前記第３方向と交差する第４方向と、に沿う第１断面において、前記第１半導体領域の第１外縁は、前記第４半導体領域の第２外縁よりも内側に位置し、
    前記第１方向及び前記第２方向に沿う第２断面において、前記第１外縁は、前記第２外縁よりも外側に位置する半導体装置。
  7. 前記第１電極の上に設けられた第２導電形の第５半導体領域をさらに備え、
    前記第５半導体領域は、前記第１電極と電気的に接続され、前記第１方向に垂直な方向において前記第１半導体領域と並ぶ請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第４半導体領域は、
    第１領域と、
    前記第１領域よりも高い第２導電形の不純物濃度を有し、下端が前記第１領域よりも下方に位置する第２導電形の別の領域と、
    を含む請求項１～７のいずれか１つに記載の半導体装置。
  9. 前記第１電極の上に設けられ、前記第１電極と電気的に接続され、前記第２方向において前記第１半導体領域と並ぶ第２導電形の第６半導体領域と、
    前記第３半導体領域の上に設けられ、前記第２方向において前記第４半導体領域と並び、前記第６半導体領域の上に位置し、前記第２電極と電気的に接続された第２導電形の第７半導体領域と、
    前記第７半導体領域の上に設けられた第１導電形の第８半導体領域と、
    前記第７半導体領域とゲート絶縁層を介して対向するゲート電極と、
    をさらに備えた請求項１～８のいずれか１つに記載の半導体装置。
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