JP2010028109A5 - - Google Patents

Claims (10)

1. 複数の半導体素子を含む回路と、
   １つの端子と、
   前記端子に対して前記回路の第１段目の電気的な接続部である複数の接続部と、
   前記複数の接続部を前記端子に電気的に接続し、前記端子と前記複数の接続部間の抵抗が、それぞれ、等しくなるように設けられている接続配線と、を有することを特徴とする半導体装置。
2. 複数の半導体素子を含む回路と、
   １つの端子と、
   前記端子に電気的に接続されており、過電圧が印加されないように前記回路を保護する保護回路と、
   前記端子に対して前記回路の第１段目の電気的な接続部である複数の接続部と、
   前記複数の接続部を前記端子に電気的に接続し、前記端子と前記複数の接続部間の抵抗が、それぞれ、等しくなるように設けられている接続配線と、を有することを特徴とする半導体装置。
3. 複数の半導体素子を含む回路と、
   第１端子および第２端子と、
   前記第１端子に対して前記回路の第１段目の電気的な接続部である複数の第１接続部と、
   前記第２端子に対して前記回路の第１段目の電気的な接続部である複数の第２接続部と、
   前記複数の第１接続部を前記第１端子に電気的に接続し、前記第１端子と前記複数の第１接続部間の抵抗が、それぞれ、等しくなるように設けられている第１接続配線と、
   前記複数の第２接続部を前記第２端子に電気的に接続し、前記第２端子と前記複数の第２接続部間の抵抗が、それぞれ、等しくなるように設けられている第２接続配線と、
   前記第１端子と前記第２端子とに電気的に接続され、前記第１端子と前記第２端子とを短絡することで、過電圧に対して前記回路を保護する保護回路と、を有することを特徴とする半導体装置。
4. 請求項３において、
   前記保護回路は、前記第１端子と前記第２端子とに電気的に接続されたダイオードを有し、
   前記ダイオードは、絶縁膜上に形成され、前記絶縁膜の上面に平行な方向に隣接するＮ型不純物領域およびＰ型不純物領域が形成されている半導体膜を有することを特徴とする半導体装置。
5. 請求項３において、
   前記回路は、
   前記第１端子と前記第２端子とに電気的に接続されたフォトダイオードと、
   前記複数の第１接続部および前記複数の第２接続部を有し、前記フォトダイオードの出力電流を増幅する増幅回路と、を有することを特徴とする半導体装置。
6. 請求項３において、
   前記保護回路は、前記第１端子と前記第２端子とに電気的に接続されたダイオードを有し、
   前記ダイオードは、絶縁膜上に形成され、前記絶縁膜の上面に平行な方向に隣接するＮ型不純物領域およびＰ型不純物領域が形成されている半導体膜を有し、
   前記回路は、
   前記第１端子と前記第２端子とに電気的に接続されたフォトダイオードと、
   前記複数の第１接続部、前記複数の第２接続部および複数のトランジスタを含み、前記フォトダイオードの出力電流を増幅する増幅回路と、
   を有し、
   前記複数のトランジスタは、それぞれ、前記絶縁膜上に形成され、チャネル形成領域、ソース領域およびドレイン領域が形成されている半導体膜を有することを特徴とする半導体装置。
7. １つの端子と、
   前記端子に電気的に接続されている回路と、
   前記回路において前記端子に対して第１段目に配置され、半導体膜を備えた複数のトランジスタと、
   前記複数のトランジスタを前記端子に電気的に接続する接続配線と、
   前記接続配線に含まれており、前記複数のトランジスタの半導体膜とそれぞれ接し、前記接続配線が接している前記複数のソース領域または前記複数のトランジスタのドレイン領域と前記端子の間の抵抗が等しくなるように形成されている導電膜と、を有することを特徴とする半導体装置。
8. 第１端子および第２端子と、
   複数の半導体素子を構成する１つの半導体膜を含み、前記第１端子および前記第２端子に電気的に接続されている回路と、
   前記回路を前記第１端子に電気的に接続する第１接続配線と、
   前記回路を前記第２端子に電気的に接続する第２接続配線と、
   前記半導体膜と前記第１接続配線との電気的な接続部であり、かつ前記第１端子に対して前記回路の第１段目の電気的な接続部である複数の第１接続部と、
   前記半導体膜と前記第２接続配線との電気的な接続部であり、かつ前記第２端子に対して前記回路の第１段目の電気的な接続部である複数の第２接続部と、
   前記第１接続配線に含まれ、前記第１端子と前記複数の第１接続部間の抵抗が、それぞれ、等しくなるように、かつ前記半導体膜に接して設けられている第１導電膜と、
   前記第２接続配線に含まれ、前記第２端子と前記複数の第２接続部間の抵抗が、それぞれ、等しくなるように、かつ前記半導体膜に接して設けられている第２導電膜と、を有することを特徴とする半導体装置。
9. 第１端子および第２端子と、
   複数の半導体素子を構成する第１半導体膜を含み、前記第１端子および前記第２端子に電気的に接続されている回路と、
   前記回路を前記第１端子に電気的に接続する第１接続配線と、
   前記回路を前記第２端子に電気的に接続する第２接続配線と、
   前記半導体膜と前記第１接続配線との電気的な接続部であり、かつ前記第１端子に対して前記回路の第１段目の電気的な接続部である複数の第１接続部と、
   前記半導体膜と前記第２接続配線との電気的な接続部であり、かつ前記第２端子に対して前記回路の第１段目の電気的な接続部である複数の第２接続部と、
   前記第１接続配線に含まれ、前記第１端子と前記複数の第１接続部間の抵抗が、それぞれ、等しくなるように、かつ前記第１半導体膜に接して設けられている第１導電膜と、
   前記第２接続配線に含まれ、前記第２端子と前記複数の第２接続部間の抵抗が、それぞれ、等しくなるように、かつ前記第１半導体膜に接して設けられている第２導電膜と、
   前記第１導電膜および前記第２導電膜に接する第２半導体膜を有し、前記第１端子と前記第２端子とを短絡することで、過電圧に対して前記回路を保護するダイオードと、を有することを特徴とする半導体装置。
10. 請求項１乃至９のいずれか１項において、
    前記半導体装置の大きさは、平面配置において１０ｍｍ×１０ｍｍ以下であることを特徴とする半導体装置。