TWI489614B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於一種具有當靜電放電等不可預料的高電壓被施加時，防止電路被破壞的單元的半導體裝置。
作為引起積體電路的不良的主要原因之一，有靜電放電(Electro Static Discharge，以下稱為“ESD”)所引起的半導體元件、電極等的破壞。於是，作為對ESD所引起的積體電路的破壞防止對策，在端子和積體電路之間插入保護電路。保護電路是用來防止由於ESD等施加到端子的過剩電壓被供應到積體電路的電路。作為用於保護電路的典型元件，有電阻元件、二極體、電容元件等。
例如，在專利文獻1(日本專利申請公開第2000-58762號公報)中，在將連接端子和半導體電路電連接的佈線中插入電阻元件，來使由於ESD而發生的衝擊電流(surge current)平滑化。此外，在專利文獻1中，在保護電路中與電阻元件一起使用二極體。當發生ESD時，利用二極體的整流作用，形成衝擊電流的放電路徑，以防止衝擊電流流入積體電路。
[專利文獻1]日本專利申請公開第2000-58762號公報(圖2)
為了實現積體電路的高性能化，電晶體的微小化得到進展，然而這使其對ESD的耐受性降低。此外，積體電路被要求高速工作、低耗電量化。一般來說，ESD的電壓為幾kV至幾十kV左右。當將能夠完全去掉這種高電壓的影響的高電阻的電阻元件用於保護電路時，會妨礙積體電路的工作，所以是不實際的。此外，因為靜電有正和負的雙方極性，所以保護電路較佳的為能夠保護積體電路免受雙方極性的靜電放電影響的電路。再者，從積體電路的小型化的觀點來看，保護電路所佔有的面積要小。
如此，對保護電路有各種各樣的限制，而同時實現積體電路的性能和保護電路的性能是非常困難的。本發明的一種方式是基於這種情況而發明了的半導體裝置，並且，本方式的課題之一是不妨礙積體電路的高性能化、小型化等而提高積體電路的對ESD的耐受性。
根據本發明的一種模式的半導體裝置包括：包括多個半導體元件的電路；一個端子；多個連接部，其中所述電路的第一級(first stages)電連接到所述端子；將所述端子和所述多個連接部電連接並且以使所述端子和所述多個連接部之間的電阻分別相同的方式設置的連接佈線。
就是說，在上述方式中，當在端子和電路之間有多個電流路徑時，在這些多個電流路徑中使各佈線電阻相同。藉由採用這種結構，即使由於ESD等而使衝擊電流從端子流入到半導體裝置內，也可以迴避衝擊電流集中於一個電流路徑。就是說，可以提高電路的對ESD的耐受性。
注意，在本說明書中，多個佈線(或電流路徑)的電阻值相同的情況不僅包括完全一致的情況，而且包括具有一定程度的差異的情況。容許電阻值的差異是因為如下緣故：即使將半導體裝置設計為多個佈線電阻相同，也在半導體裝置的製造過程中有佈線電阻值偏離設計值的情況。作為發生該偏離的原因，有形成的膜厚度的不均勻性、蝕刻的膜厚度的不均勻性、以及接觸孔的大小的不均勻性等，並且，完全消除這些的發生是很困難的。
於是，在本說明書中，考慮到在製造過程中發生的電阻值偏離設計值，而將多個電阻值的不均勻性的容許範圍設定在它們的中值的±20%的範圍內。就是說，在本說明書中，在多個電阻值部分佈於中值的±20%的範圍內的情況下，認為是它們的電阻值相同。
此外，上述方式的半導體裝置電連接到端子，其也可以具有保護電路以保護電路避免被施加過電壓。作為該保護電路，可以使用包括二極體的保護電路。作為該二極體，可以應用具有設置在絕緣膜上並形成有在與絕緣膜的上表面平行的方向上相鄰的N型雜質區及P型雜質區的半導體膜的二極體。
此外，上述方式可以應用於平面配置的尺寸為10mm×10mm以下的半導體裝置。注意，平面配置的尺寸為10mm×10mm意味著半導體裝置收容在10mm平方的區域內。
本發明的一種模式的半導體裝置可以不妨礙積體電路的高性能化、小型化而提高積體電路的對ESD的耐受性。
將參照附圖說明本發明的實施例。但是，所屬技術領域的普通技術人員容易理解如下事實，即本發明可以以多種不同方式實施，而其形式及詳細內容可以在不脫離本發明的宗旨及範圍的情況下被變換為各種各樣。從而，本發明不解釋為僅局限於實施例所記載的內容中。此外，在不同的附圖中附有相同的參照號碼的構件表示相同的構件。因此，在下面的說明中，省略對於這種構件的重複說明。
實施例1
首先，將參照圖1說明根據本實施例的半導體裝置。圖1是說明本實施例的半導體裝置100的結構例子的方塊圖。
如圖1所示，半導體裝置100包括第一端子101、第二端子102、包括多個半導體元件的電路103、保護電路104、第一連接佈線110、以及第二連接佈線120。第一端子101及第二端子102是半導體裝置100的輸出端子及/或輸入端子，用作與其他半導體裝置的連接部。第一端子101由第一連接佈線110電連接到電路103，並且第二端子102由第二連接佈線120電連接到電路103。
電路103具有電連接到第一連接佈線110的多個連接部111至115以及電連接到第二連接佈線120的多個連接部121至125。連接部111至115分別是電路103所包括的半導體元件11至15的與第一連接佈線110的連接部，並且連接部121至125分別是電路103所包括的半導體元件21至25的與第二連接佈線120的連接部。就是說，具有連接部111至115的半導體元件11至15分別是相對於第一端子101(第一連接佈線110)設置在第一級的半導體元件，並且具有連接部121至125的半導體元件21至25分別是相對於第二端子102(第二連接佈線120)設置在第一級的半導體元件。
就是說，在本實施例的半導體裝置100中，假設如下情況：在第一端子101和電路103之間以及在第二端子102和電路103之間分別有五個電流路徑。在本實施例的半導體裝置100中，使構成第一端子101到電路103的五個電流路徑的佈線的佈線電阻相同。同樣地，使構成第二端子102到電路103的五個電流路徑的佈線的佈線電阻相同。
保護電路104是用來防止對電路103施加過電壓的電路，並且設置保護電路104的目的在於防止由於過電壓而使電路103被破壞。在此，在第一端子101和第二端子102之間插入有保護電路104。雖然當半導體裝置100進行通常的工作時，電流幾乎不流過保護電路104，但是，當第一端子101及/或第二端子102被施加預料之外的過電壓，而在第一端子101和第二端子102之間產生過大的電位差時，保護電路104使第一端子101和第二端子102導通(短路)。由此，迴避對電路103施加過電壓，以防止電路103受到破壞。例如，保護電路104可以由PN接面二極體或PIN接面二極體等整流元件、二極體連接的電晶體等構成。
電路103中的最容易被ESD等破壞的部分是相對於第一端子101、第二端子102配置在第一級的各半導體元件11至15、21至25。在此，為了提高半導體元件11至15的對ESD的耐受性，以使第一端子101和各連接部111至115之間的佈線電阻分別相同的方式設置第一連接佈線110。就是說，以如下方式設置第一連接佈線110。
R10+R11=R10+R12=R10+R13=R10+R14=R10+R15注意，R10至R15表示第一連接佈線110的電阻值。
因此，當在包括具有與第一連接佈線110的電連接部的多個半導體元件11至15的電路103中，對第一連接佈線110過渡性地施加過電壓時，如上所述，第一端子101和各連接部111至115之間的電阻值大略相同，所以可以防止電壓集中地施加到連接部111至115中的任一個，或者可以防止衝擊電流集中地流過於這些中的一個，所以可以降低半導體元件11至15受到破壞的機率。例如，當第一端子101和連接部111之間的電阻值最低時，與其他半導體元件12至15相比，電流容易流過於半導體元件11，所以半導體元件11容易被破壞。因此，藉由使第一端子101和各連接部111至115之間的電阻值相同，即使被施加過剩的電壓，施加到各半導體元件11至15的電壓也分散，所以可以降低半導體元件11至15受到破壞的機率。
此外，如圖1所示，在包括具有與第二連接佈線120的電連接部的多個半導體元件21至25的電路103中，較佳的以使第二端子102和各連接部121至125之間的電阻值分別相同的方式設置第二連接佈線120。就是說，以如下方式設置第二連接佈線120。
R20+R21=R20+R22=R20+R23=R20+R24=R20+R25注意，R20至R25表示第二連接佈線120的電阻值。
由此，在由於ESD等而對第二連接佈線120過渡性地施加過大的電壓的情況下，可以防止電壓集中地施加到半導體元件21至25中的任一個，所以可以降低半導體元件21至25受到破壞的機率。
從而，藉由利用如圖1所示的第一連接佈線110、第二連接佈線120將電路103與第一端子101和第二端子102電連接，即使在從ESD發生到保護電路104使第一端子101和第二端子102短路的短時間(幾百微微秒至幾奈米秒左右)內對電路103施加過剩的電壓，施加的電壓也分散，所以可以降低由於ESD電路103受到破壞的機率。
接著，將參照圖2說明第一連接佈線110的結構的一例。圖2是表示半導體裝置100的一部分結構的平面圖，其是表示第一端子101、第一連接佈線110以及連接部111至115的平面配置的佈局圖。
導電膜201是構成第一連接佈線110及電路103的內部佈線的導電膜。導電膜202是構成第一端子101的導電膜。覆蓋導電膜201地形成絕緣膜，並且在該絕緣膜上形成導電膜202。在該絕緣膜中形成開口203，並且在該開口203中導電膜201和導電膜202電連接。
在圖2的例子中，半導體元件11至15由電晶體構成，並且導電膜201構成電晶體的汲極電極。半導體元件11至15分別具有形成有通道形成區、源區及汲區的半導體區205，並且還包括構成閘極電極的導電膜206及構成源極電極的導電膜207。此外，導電膜206、導電膜207分別構成電路103的內部佈線。在此，半導體元件11至15和第一連接佈線110的連接部111至115分別相當於半導體區205和導電膜201的連接部。注意，半導體區205由形成在矽片等半導體基板上的阱區、或者形成在絕緣膜或絕緣基板上的半導體膜(層)等構成。
在圖2的例子中，藉由在導電膜201中使佈線寬度(導電膜201的截面積)部分性地不同，使第一端子101和各連接部111至115之間的電阻值相同。就是說，藉由將導電膜201的佈線寬度設定為d1<d2<d3<d4<d5，將第一端子101和各連接部111至115之間的電阻值調整得成為相同。
此外，也可以例如在導電膜201中將與導電膜202的連接部(形成有開口203的部分)和連接部111至115之間的長度調整以使第一端子101和各連接部111至115之間的電阻值相同。圖3是表示這種導電膜的構成例子的平面圖。圖3所示的導電膜211也可以稱為圖2所示的導電膜201的變形例子。在圖3中，與圖2同樣地以佈線寬度部分不同的方式設置有導電膜211，並且在導電膜211中設置彎曲部131至134(點劃線(由點和線構成的線)所圍繞的部分)，並使從與導電膜202的連接部(形成有開口203的部分)到連接部111的長度最長，並且使從與導電膜202的連接部(形成有開口203的部分)到連接部115的長度最短。
第二連接佈線120也可以與第一連接佈線110同樣地利用圖2和圖3所示的導電膜201來設置。
在圖1的例子中，半導體裝置100具有一個電路103，但是根據本實施例的半導體裝置也可以具有多個電路。圖4表示具有兩個電路的半導體裝置150的方塊圖。如圖4所示，半導體裝置150包括電連接到電路103的電路105、電連接到電路105的第三端子106。再者，半導體裝置150包括電連接到第一端子101和第三端子106之間的保護電路107以及電連接到第二端子102和第三端子106之間的保護電路108。第三端子106與第一端子101、第二端子102同樣地是半導體裝置150的輸出端子及/或輸入端子，而用作與其他半導體裝置的連接部。
保護電路107、108可以與保護電路104同樣地構成。雖然當半導體裝置150進行通常的工作時，電流幾乎不流過保護電路107，但是，當第一端子101及/或第三端子106被施加預料之外的過電壓，而在第一端子101和第三端子106之間產生過大的電位差時，保護電路107使第一端子101和第三端子106短路。由此，迴避了對電路103及電路105施加過電壓，從而可以防止電路103及電路105受到破壞。此外，保護電路108與保護電路107同樣，藉由利用保護電路108使第二端子102和第三端子106短路，防止對電路103及電路105施加過電壓。保護電路107和保護電路108不一定必須要設置，但是最好是設置。
在根據本實施例的半導體裝置中，設置用來將端子和內部電路電連接的連接佈線，以使端子和電路的多個連接部之間的電阻成為均勻。由此，迴避了對內部電路局部性地施加高電壓。因此，提高內部電路的對靜電的耐受性。就是說，根據本實施例，與保護電路互起作用，即使由於ESD等端子被施加預料之外的過剩的電壓，也可以抑制電路受到破壞的機率。
注意，即使將半導體裝置設計為端子和電路的多個連接部之間的多個電流路徑的電阻值一致，也由於使用的製造裝置的性能，而完全消除構成佈線的膜的厚度或寬度、接觸孔的大小等偏離設計值是很困難的。於是，在根據本實施例的半導體裝置中，考慮到在製造過程中發生的誤差，而在多個電流路徑的電阻值分佈於它們的中值的±20%的範圍內的情況下，認為是它們的電阻值相同。
此外，在根據本實施例的半導體裝置中，連接佈線肩負起保護電路的功能的一部分，所以容易實現保護電路的小型化，從而本實施例非常適合於其尺寸為10mm×10mm以下的小型半導體裝置。注意，尺寸為10mm×10mm以下意味著在平面配置中半導體裝置收容在10mm平方的區域內。
本實施例可以與其他實施例適當地組合。
實施例2
在本實施例中，將說明保護電路104的具體例子。在本實施例中，由PIN型二極體構成保護電路。此外，在本實施例中，藉由利用形成在絕緣膜上的半導體膜來形成PIN型二極體。此外，在此，由於是形成PIN型二極體，所以不層疊N型半導體區和P型半導體區，而在PIN型二極體的半導體膜中，在與該絕緣膜的上表面平行的方向上以相鄰的方式形成N型雜質區及P型雜質區。
將參照圖5A至圖5C說明PIN型二極體的第一模式。圖5A是PIN型二極體301的平面圖，圖5B是PIN型二極體301的半導體膜的平面圖，並且圖5C是沿著圖5A的截斷線A1-A2而截斷的截面圖。
如圖5C所示，應用本實施例的保護電路104的半導體裝置包括基板30。在基板30上形成電路103及保護電路104。在本實施例中，作為保護電路104，形成有PIN型二極體301(以下，稱為“二極體301”)。
作為基板30，可以使用半導體基板、玻璃基板、石英基板、藍寶石基板、陶瓷基板、不銹鋼基板、金屬基板、樹脂基板、樹脂薄膜、在碳纖維或玻璃纖維的織物中滲入有樹脂的薄片(所謂的預浸料坯，prepreg)等基板。作為半導體基板，可以使用將晶錠切成片而成的矽晶圓、單得半導體膜(層)隔著絕緣膜(層)而形成在基板上的SOI基板等。作為玻璃基板，較佳的使用無鹼玻璃基板。作為無鹼玻璃基板，例如有鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、鋇硼矽酸鹽玻璃基板等。
基板30的上表面由絕緣膜41覆蓋。在絕緣膜41上形成有構成保護電路104(二極體301)的半導體膜310。雖然圖5C不圖示，但是構成電路103的半導體元件的半導體膜也形成在絕緣膜41上。注意，也可以使基板30和絕緣膜41之間存在半導體膜、導電膜等其他膜。
半導體膜310可以為單層結構或疊層結構。作為構成半導體膜310的膜，可以舉出矽膜、鍺膜、矽鍺膜、碳化矽膜等由第14族元素構成的半導體膜；GaAs膜、InP膜、GaN膜等化合物半導體膜；氧化鋅、氧化錫等氧化物半導體等。至於半導體膜310的結晶性，可以為單晶或非單晶(多晶、微晶、非晶等)，但是較佳的為不是非晶的多晶或單晶等電阻值低的結晶半導體膜，以實現P型雜質區311及N型雜質區312的低電阻化。
如圖5B及圖5C所示，在半導體膜310中，P型雜質區311、N型雜質區312以及高電阻區313以相對於基板30的上表面為橫方向且彼此相鄰的方式來形成。
P型雜質區311藉由對半導體膜310添加硼等成為受體的雜質元素來形成。N型雜質區312以具有間隔W1的方式與P型雜質區311相鄰地形成。N型雜質區312藉由對半導體膜310添加磷、砷等成為供體的雜質元素來形成。在P型雜質區311和N型雜質區312之間形成有高電阻區313。
高電阻區313是其電阻高於P型雜質區311及N型雜質區312的區域，例如可以由本徵半導體(I型半導體)構成。在此，理想的是，本徵半導體是費密能級位於禁止帶的大略中間部分的半導體。此外，其還包括藉由意圖性地添加成為供體或受體的雜質而使費密能級位於禁止帶的中間部分的半導體。此外，高電阻區313也可以由N型或P型半導體構成，例如也可以由添加有成為供體或受體的雜質元素的半導體、或者不意圖性地添加這些雜質元素的無摻雜半導體構成。高電阻區313的薄層電阻較佳的為100kΩ/□以上，並且P型雜質區311及N型雜質區312的薄層電阻較佳的為幾kΩ/□以下。
如圖5C所示，覆蓋半導體膜310地形成有絕緣膜42。在絕緣膜42上形成有電連接到P型雜質區311的導電膜314以及電連接到N型雜質區312的導電膜315。導電膜314和315中的一方連接到第一端子101，並且它們中的另一方連接到第二端子102。在此，將導電膜314和315的各端部314a、315a設定為與其他導1電膜的連接部(參照圖5A)。
為了將導電膜314電連接到P型雜質區311，在絕緣膜42中形成到達P型雜質區311的多個開口316，並且為了將導電膜315電連接到N型雜質區312，在絕緣膜42中形成到達N型雜質區312的多個開口317(參照圖5A)。
在本實施例中，如圖5A所示，為了降低P型雜質區311和導電膜314的接觸電阻，以分佈在P型雜質區311的整體的方式設置多個開口316，而不局限於導電膜314的端部314a附近。同樣地，為了降低N型雜質區312和導電膜315的接觸電阻，以分佈在N型雜質區312的整體的方式設置多個開口317。
如此，形成多個開口316和317在半導體膜310是如多晶半導體膜那樣的非單晶膜的情況下是非常有利的。與單晶半導體膜相比，非單晶半導體膜會使P型雜質區311及N型雜質區312的電阻升高。因此，即使由於衝擊電流在導電膜314和導電膜315之間產生很大的電位差，也有P型雜質區311及N型雜質區312的不接觸於導電膜314和315的部分不能實質上用作二極體的擔憂。在此情況下，二極體301不能作為整流元件工作。就是說，二極體301僅僅成為高電阻元件，而不能作為用來流過衝擊電流的電流路徑發揮充分的作用，所以當在電路103中流過衝擊電流時，有電路103被破壞的擔憂。因此，如圖5A所示，藉由設置多個開口316和317而降低P型雜質區311和導電膜314、N型雜質區312和導電膜315的接觸電阻，這在半導體膜310是如多晶半導體膜那樣的非單晶膜的情況下是特別有利的。
注意，至於本實施例所示的其他PIN型二極體，用來將P型雜質區及N型雜質區分別電連接到導電膜而形成在絕緣膜42中的多個開口與二極體301的開口316和317同樣地形成。
絕緣膜41和42可以為單層結構也可以為疊層結構。作為構成絕緣膜41和42的膜，可以使用氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜、氧化鍺膜、氮化鍺膜、氧氮化鍺膜、氮氧化鍺膜等在其組成中包含矽及/或鍺的絕緣膜。此外,還可以使用由氧化鋁、氧化鉭、氧化鉿等金屬氧化物構成的絕緣膜、由氮化鋁等金屬氮化物構成的絕緣膜、由氧氮化鋁等金屬氧氮化物構成的絕緣膜、由氮氧化鋁膜等金屬氮氧化物構成的絕緣膜。此外，還可以使用由有機化合物構成的絕緣膜。作為這種有機化合物膜，有丙烯、聚醯亞胺、聚醯胺、聚醯亞胺醯胺、苯並環丁烯等。
作為這種絕緣膜的形成方法的典型例子，有如下方法：PECVD法(電漿激發CVD)法、．熱CVD法等CVD法(化學氣相成長法)、濺射法、．蒸鍍法等PVD法(物理氣相成長法)、ALD法(原子層沉積法)、旋塗法、．液滴噴射法、浸漬塗布法等利用液體狀態或膏劑狀態的材料來形成膜的方法、以及利用電漿或熱等的固相氧化處理及固相氮化處理等。
注意，在本說明書中，氧氮化物是氧的含量多於氮的含量的物質，並且氮氧化物是氮的含量多於氧的含量的物質。例如，作為氧氮化矽，可以舉出如下物質：作為其組成包含O、N、Si及H並且它們的濃度依次分別為50至70原子%、0.5至15原子%、25至35原子%、0.1至10原子%。此外，作為氮氧化矽，可以舉出如下物質：作為其組成包含O、N、Si及H並且它們的濃度依次分別為5至30原子%、20至55原子%、25至35原子%、10至25原子%。注意，各元素的濃度是藉由利用盧瑟福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)及氫前方散射法(HFS：Hydrogen Forward Scattering)來測定而得到的值。當然，構成物質的元素的濃度的合計不超過100原子%，並且當各元素的濃度的合計為100原子%時，O、N、Si及H的濃度分別在於上述範圍內。此外，導電膜314和315分別可以為單層結構或疊層結構。作為構成導電膜314和315的膜，例如有以選自鉭、鎢、鈦、鉬、鋁、鉻、鈮、金、銀、鉑等中的單體金屬為主要成分的金屬膜、合金膜以及金屬化合物膜等。例如，作為金屬膜，有銅膜、添加有Si等的鋁膜。作為合金膜，有鋁-銅合金膜、鋁-釹合金膜。作為金屬化合物膜，有氮化鈦膜、氮化鎢膜等金屬氮化物膜；鎳矽化物膜、鈷矽化物膜等矽化物膜。這種導電膜可以藉由濺射法、蒸鍍法等PVD法、印刷法、液滴噴射法、浸漬塗布法等利用液體狀態或膏劑狀態的材料來形成膜的方法、焊接法、鍍敷法等來形成。
下面，將參照附圖說明應用於保護電路104的PIN型二極體的其他方式。在下面的說明中，主要說明與二極體301不同的結構，而其他結構與二極體301同樣。
首先，將參照圖6A和6B、圖7說明PIN型二極體的第二模式。圖6A是PIN型二極體302的平面圖，圖6B是PIN型二極體302的半導體膜的平面圖，並且圖7是沿著圖6A的截斷線A3-A4而截斷的截面圖。
PIN型二極體302(下面，稱為“二極體302”)是與二極體301同樣的PIN型二極體，其包括半導體膜320。在半導體膜320中，P型雜質區321、高電阻區323及N型雜質區322以在橫方向上相鄰的方式設置。二極體301和二極體302的不同之點在於：在二極體301中，P型雜質區311和高電阻區313的接合部、以及N型雜質區312和高電阻區313的接合部在平面配置下為直線狀，而在二極體302中，各接合部在平面配置下彎曲為四方形波狀(square wave)。藉由採用這種結構，可以增大P型雜質區321和高電阻區323的接合面積、以及N型雜質區322和高電阻區323的接合面積。
如圖7所示，二極體302在絕緣膜41上具有半導體膜320。在半導體膜320上形成有絕緣膜42。
如圖6B所示，高電阻區323形成在P型雜質區321和N型雜質區322之間，並且其平面形狀為河曲狀(meandering shape)。另一方面，P型雜質區321及N型雜質區322的平面形狀為多個L字型區域聯結而成的梳狀區域。此外，以嵌入於P型雜質區321的凹部的方式設置N型雜質區322的凸部，並且P型雜質區321及N型雜質區322以具有預定間隔W2的方式相鄰形成。
如圖6A所示，與二極體301同樣，在絕緣膜42中形成有相對於P型雜質區321及N型雜質區322的多個開口326和327。在絕緣膜42上形成有導電膜324和325。導電膜324在開口326中電連接到P型雜質區321，並且導電膜325在開口327中電連接到N型雜質區322。導電膜324的端部324a及導電膜325的端部325a中的一方電連接到第一端子101，並且它們中的另一方電連接到第二端子102。
下面，將參照圖8A、8B及圖9說明PIN型二極體的第三方式。圖8A是PIN型二極體303的平面圖，圖8B是PIN型二極體303的平面圖，並且圖9是沿著圖8A的截斷線A5-A6而截斷的截面圖。
如圖9所示，PIN型二極體303(以下稱為“二極體303”)在絕緣膜41上具有半導體膜330。在半導體膜330中，形成有P型雜質區331、N型雜質區332及高電阻區333。而且，在P型雜質區331和N型雜質區332之間形成有高電阻區333，並且其平面形狀為河曲狀。
如圖8A所示，P型雜質區331包括半導體膜330的端部並且設置在半導體膜330的中間部分。其平面形狀為多個T字型區域聯結而成的雙齒的梳狀。N型雜質區332包括半導體膜330的端部並且形成得包圍P型雜質區331。與P型雜質區331相鄰一側成為多個L字型聯結而成的梳齒狀(凹凸狀)。N型雜質區332包括嵌入於P型雜質區331的凹部的凸部。P型雜質區331及N型雜質區332以具有預定間隔W3的方式相鄰形成。
在二極體303中，P型雜質區331和高電阻區333的接合部、以及N型雜質區332和高電阻區333的接合部在平面配置下彎曲為矩形波狀(rectangular-waveshape)，並且，以包圍P型雜質區331的方式設置N型雜質區332，這樣可以增大各區域的接合面積。注意，P型雜質區331和N型雜質區332的位置可以互相替換。
如圖9所示，在絕緣膜42上形成有導電膜334和335。此外，如圖8A所示，在絕緣膜42中形成有相對於P型雜質區331及N型雜質區332的多個開口336和337。導電膜334在開口336中電連接到P型雜質區331，並且導電膜335在開口337中電連接到N型雜質區332。導電膜334的端部334a及導電膜335的端部335a中的一方電連接到第一端子101，並且它們中的另一方電連接到第二端子102。
本實施例可以與其他實施例適當地組合。例如，導電膜314和315、絕緣膜41和42等的膜的種類、膜的形狀方法等可以應用於其他實施例的導電膜、絕緣膜。
實施例3
在本實施例中，將說明保護電路104的具體例子。在本實施例中，利用包括隔著絕緣膜而相對的一對導電膜(或者半導體膜)的放電電路構成保護電路。
將參照圖10A及圖10B說明本實施例的放電電路308。圖10A是放電電路308的平面圖，圖10B是放電電路308的截面且是沿著圖10A的截斷線A11-A12而截斷的截面圖。
放電電路308形成在與電路103相同的基板30上。如圖10B所示，在絕緣膜41上形成半導體膜381，並且在半導體膜381上形成絕緣膜43。半導體膜381不電連接到半導體裝置100的其他半導體膜及導電膜，而處於電浮動狀態。例如，半導體膜381可以藉由與構成電路103的電晶體的半導體膜相同的製程形成。此外，絕緣膜43可以由該電晶體的閘極絕緣膜形成。
隔著絕緣膜43且重疊於半導體膜381地形成有一對導電膜382和導電膜383。覆蓋導電膜382和383地形成絕緣膜44。導電膜382及導電膜383中的一方電連接到第一端子101，並且它們中的另一方電連接到第二端子102。導電膜382的端部382a及導電膜383的端部383a的形狀都是尖形，以使電場容易集中。這些端部382a和端部383a隔著絕緣膜44而接近，並且隔著絕緣膜43而重疊於半導體膜381。
例如，當由於ESD等對導電膜382施加過剩電壓時，端部382a和端部383a之間的電位差變大，而產生絕緣膜43及/或絕緣膜44的絕緣擊穿、隧道效應等，這使電荷可以移動在導電膜382的端部382a和導電膜383的端部383a之間。就是說，在導電膜382的端部382a和導電膜383的端部383a之間發生放電。藉由發生該放電，第一端子101和第二端子102導通，從而可以防止對電路103施加過剩電壓。
當想要在導電膜382的端部382a和導電膜383的端部383a之間發生放電時，並不一定必須要設置半導體膜381，但是較佳的設置它。這是因為如下緣故：與沒有半導體膜381的存在的情況相比，半導體膜381降低產生絕緣膜43的隧道效應的電壓，所以容易引起導電膜382的端部382a和導電膜383的端部383a之間的放電。
注意，可以在導電膜382及導電膜383設置多個尖形的端部。圖10C示出具有多個這種端部的放電電路309的結構例子。如圖10C所示，導電膜392設置有三個尖形的端部392a，並且導電膜393設置有三個尖形的端部393a。與放電電路308同樣，三個端部392a和三個端部393a隔著絕緣膜44而相對，並且隔著絕緣膜43而重疊於半導體膜381地形成。
實施例4
在本實施例中，將說明作為半導體裝置的具體例子的光檢測裝置。首先，參照圖11至圖13說明光檢測裝置的結構。圖11是本實施例的光檢測裝置400的電路圖。圖12是說明光檢測裝置的佈局的平面圖。圖13是說明光檢測裝置的疊層結構的截面圖。
如圖11所示，本實施例的光檢測裝置400包括接收高電源電位VDD的電源端子401、接收低電源電位VSS的電源端子402、放大電路403、光電二極體404以及二極體405。放大電路403利用連接佈線411而電連接到電源端子401，並且該放大電路403利用連接佈線412而電連接到電源端子402。在光檢測裝置400中，可以將供應到電源端子402的低電源電位VSS設定為接地電位GND。
光電二極體404是將接收了的光轉換為電信號的光電轉換元件。作為光電轉換元件，可以設置光電電晶體而代替光電二極體404。放大電路403是用來放大光電二極體404的輸出電流的電路，在此，它由電流鏡電路構成。該電流鏡電路包括一個電晶體407、並聯連接的多個電晶體408。根據電晶體408的數量，調節流過電晶體407的電流的放大率。因此，當要將光電二極體404的輸出變為100倍，例如，相對於一個電晶體407，將百個電晶體408並聯連接。
在本實施例中，將放大電路403的電晶體407及電晶體408都設定為n通道型電晶體。電晶體407及多個電晶體408的各汲極電連接到電源端子402。電晶體407的源極電連接到光電二極體404的陽極，並且多個電晶體408的各源極電連接到電源端子401。注意，也可以將電晶體407和408都設定為p通道型電晶體。
此外，也可以設置衰減光電二極體404的輸出電流的衰減回路而代替放大電路403。該衰減回路可以由電流鏡電路構成。至於這種電流鏡電路，使電晶體407的數量多於電晶體408，即可。例如，當要將光電二極體404的輸出衰減到百分之一，只要相對於百個並聯連接的電晶體407，設置一個電晶體408，即可。
光檢測裝置400包括作為保護電路的二極體405。二極體405被插入在電源端子401和電源端子402之間，並且二極體405的陰極電連接到電源端子401，並且其陽極電連接到電源端子402。當由於ESD等而對電源端子401及/或電源端子402施加過剩電壓時，由二極體405使電源端子401和電源端子402短路，以防止對放大電路403及光電二極體404施加過剩電壓。
接著，參照圖12說明本實施例的光檢測裝置400的平面配置。在本實施例中，將實施例1的第一佈線110及第二佈線120分別應用於連接佈線411和412，並且將實施例2的二極體301(參照圖5A至5C)應用於二極體405。注意，在圖12中圖示有構成放大電路403的電晶體407和408的半導體膜、構成光電二極體404的半導體膜、構成二極體405的半導體膜以及第一層至第三層的導電膜。光檢測裝置400還包括構成電源端子401和402的第四層導電膜。
導電膜520是第一層導電膜。導電膜520構成放大電路403的電晶體407及電晶體408的閘佈線(閘極電極)。在導電膜520的下方隔著絕緣膜而形成有構成電晶體407及電晶體408的一個半導體膜。
在導電膜520上隔著絕緣膜形成有第二層導電膜。在此，作為第二層導電膜，形成有四個導電膜531至534。導電膜531構成電晶體408的汲極佈線及二極體405的陰極。導電膜532構成電晶體407及電晶體408的各源極佈線。導電膜533構成電晶體407的汲極電極，並且電晶體407的閘極電極由導電膜533電連接到汲極電極。導電膜534構成用來將光電二極體404和放大電路403電連接的電極。此外，導電膜534在形成在絕緣膜中的多個開口535中電連接到第一層導電膜520，由此，電晶體407及電晶體408的各閘極電極(閘佈線)電連接到光電二極體404的陽極。
此外，在導電膜531和532中的一方的端部的下方隔著絕緣膜而形成有構成二極體405的半導體膜(圖12沒圖示)。
在第二層導電膜534上形成有光電轉換層540。光電轉換層540構成光電二極體404。光電轉換層540接觸於導電膜534地形成。
形成覆蓋第二層導電膜531至534及光電轉換層540的絕緣膜，並且在該絕緣膜上形成有作為第三導電膜的導電膜551及導電膜552。在該絕緣膜中形成有多個開口581至585。導電膜551在多個開口581中電連接到光電轉換層540，並且該導電膜551在多個開口582及開口583中電連接到導電膜531。此外，導電膜552由多個開口584及開口585電連接到導電膜532。
光檢測裝置400還包括第四層導電膜。如圖13所示，第四層導電膜構成電源端子401及電源端子402。在本實施例中，電源端子401和402由四層結構的導電膜形成。電源端子401電連接到導電膜551，並且電源端子402電連接到導電膜552。
注意，圖13是用來說明構成光檢測裝置400的膜的疊層結構、以及形成在不同的層中的各導電膜的電連接的截面圖，而不是將圖12所示的平面圖沿著特定的截斷線截斷而得到的截面圖。在圖13中，在a-b之間主要圖示第二層、第三層導電膜和電源端子402的電連接結構。在b-c之間典型圖示電晶體408作為放大電路403的截面。在c-d之間主要圖示第二層、第三層的導電膜和電源端子401的電連接結構、以及光電二極體404及二極體405的截面結構。
在本實施例中，作為形成積體電路(放大電路403及光電二極體404)的基板，使用玻璃基板500。當經過玻璃基板500的光420入射到光電二極體404時，光電二極體404將光轉換成電信號。該電信號由放大電路403放大，並且作為流過在電源端子401和電源端子402之間的電流而從光檢測裝置400輸出。在本實施例中，可以在玻璃基板500的入射光420一側形成用來選擇性地透過具有預定波長區域的光的著色層(濾色片層)。作為著色層，例如可以使用分散有顏料的樹脂層等。
接著，將說明光檢測裝置400的製造方法、以及光檢測裝置400的截面結構。首先，參照圖14A至圖15D的截面圖、圖20A和圖20B及圖21的平面圖說明電晶體407和408、以及二極體405的製造方法。
首先，準備玻璃基板500。玻璃基板500較佳的為無鹼玻璃基板。作為無鹼玻璃基板，例如有鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、鋇硼矽酸鹽玻璃基板等。也可以使用石英基板而代替玻璃基板500。
接著，在玻璃基板500上形成厚度為50nm至300nm的底絕緣膜。在此，如圖14A所示，作為底絕緣膜，形成由氮氧化矽膜501及氧氮化矽膜502構成的兩層結構的絕緣膜。接著，為了形成二極體405、電晶體407、以及電晶體408的半導體膜，在底絕緣膜上形成厚度為20nm至100nm的非晶矽膜503。
設置底絕緣膜，以防止包含在玻璃基板500中的鹼金屬(典型為Na)、鹼土金屬擴散而對電晶體等半導體元件的電特性帶來負面影響。底絕緣膜可以為單層結構或疊層結構，但是較佳的至少設置一個用來防止鹼金屬及鹼土金屬的擴散的阻擋膜。在本實施例中，設置氮氧化矽膜501作為阻擋膜。作為阻擋膜，較佳的使用氮氧化矽膜等氮氧化物膜、以及氮化矽膜、氮化鋁膜等氮化物膜。為了降低構成電晶體407和408的半導體膜和底絕緣膜的介面態密度，在該半導體膜和氮氧化矽膜501之間形成有氧氮化矽膜502。
在本實施例中，藉由利用一個PECVD裝置連續形成厚度為140nm的氮氧化矽膜501、厚度為100nm的氧氮化矽膜502及厚度為50nm的非晶矽膜503。氮氧化矽膜501的源氣體為SiH4 、N2 O、NH3 及H2 。氧氮化矽膜502的源氣體為SiH4 及N2 O。非晶矽膜503的源氣體為SiH4 及H2 。藉由更換源氣體，可以在一個反應室內連續形成三種膜。
在本實施例中，藉由利用結晶半導體膜形成電晶體407和408、以及二極體405。因此，使非晶半導體膜晶化，以形成結晶半導體膜。作為半導體膜的晶化方法，可以使用利用燈退火裝置或爐的固相成長法、照射雷射光束來使半導體膜熔化而實現晶化的雷射晶化法等。
在此，在底絕緣膜上形成非晶矽膜503，使該非晶矽膜503固相成長且晶化，以形成結晶矽膜504(參照圖14A和圖14B)。在此，為了在600℃以下的加熱溫度下，以短時間使非晶矽膜503固相成長，對非晶矽膜503添加金屬元素。下面，具體說明非晶矽膜503的晶化方法。
首先，利用臭氧水對非晶矽膜503的表面進行處理，以形成極薄(幾nm左右)的氧化膜，並提高非晶矽膜503的表面的可濕性。接著，利用旋塗器對非晶矽膜503的表面塗布包含重量換算為10ppm的鎳的乙酸鎳溶液。
接著，在爐中加熱非晶矽膜503，以形成結晶矽膜504。為了使該非晶矽膜503晶化，例如進行500℃且1小時的加熱處理，接著進行550℃且4小時的加熱處理，即可。由於鎳的催化性作用，可以以短時間且低溫形成結晶矽膜504。此外，由於鎳的催化性作用，可以形成在晶粒介面中無耦合鍵(uncoupled bond)少的結晶矽膜504。作為促進矽的晶化的金屬元素，除了Ni以外，還有Fe、Co、Ru、Rh、Pd、Os、Ir、Pt等。
作為將這些金屬元素引入非得矽膜503的方法，除了塗布這些金屬元素的溶液的方法以外，還有如下方法等：在非晶矽膜503的表面上形成以金屬元素為主要成分的膜；藉由電漿摻雜法等對非晶矽膜503添加金屬元素。
接著，為了修復結晶矽膜504的結晶缺陷並提高結晶矽膜504的晶化率，對結晶矽膜504照射雷射光束。雷射光束較佳的為波長為400nm以下的光束。作為這種雷射光束，例如有XeCl受激準分子雷射光束(XeCl：波長為308nm)、YAG雷射器的二次諧波或三次諧波等。較佳的在照射雷射光束之前，利用氟酸和純水的混合液(也叫做稀釋的氫氟酸)等去掉形成在結晶矽膜504的表面上的氧化膜。
在本實施例中，進行用來從結晶矽膜504吸收為實現晶化而引入的鎳的處理。進行吸雜是因為如下緣故：鎳對非晶矽膜503的晶化很有用，但是當鎳高濃度地存在於結晶矽膜504時，會增加電晶體407和408的汲極電流等，而成為降低電晶體407和408的電特性的主要原因。下面，將說明吸雜處理的一例。
首先，利用臭氧水對結晶矽膜504的表面進行120秒左右的處理，以在結晶矽膜504的表面上形成厚度為1nm至10nm左右的氧化膜。也可以照射UV光而代替利用臭氧水的表面處理。接著，隔著氧化膜而在結晶矽膜504的表面上形成厚度為10nm至400nm左右的包含Ar的非晶矽膜。該非晶矽膜中的Ar的濃度較佳的為1×1018 atoms/cm3 以上且1×1022 atoms/cm3 以下。此外，也可以對非晶矽膜添加其他第18族元素來代替Ar。
對非晶矽膜添加第18族元素的目的在於使非晶矽膜發生歪曲，以在非晶矽膜中形成吸雜位置。由於第18族元素的添加而發生彎曲的原因有兩種。一種是藉由第18族元素的添加在結晶中形成懸空鍵而形成彎曲，而另一種是藉由對結晶格子之間添加第18族元素而形成彎曲。
例如，當利用PECVD法來形成包含Ar的非晶矽膜(以下，稱為“Ar：a-Si膜”)時，使用SiH4 、H2 及Ar作為源氣體。較佳的將相對於Ar的SiH4 的流量比(SiH4 /Ar)設定為1/999以上且1/9以下。此外，處理溫度較佳的為300℃至500℃。較佳的將用來激發源氣體的RF功率密度設定為0.0017W/cm2 以上且0.48W/cm2 以下。處理壓力較佳的為1.333Pa以上且66.65Pa以下。
例如，當藉由濺射法來形成Ar：a-Si膜時，將單晶矽用作靶並且將Ar用作濺射用氣體，即可。藉由對Ar氣體進行輝光放電，並且利用Ar離子對單晶矽靶進行濺射，可以形成包含Ar的非晶矽膜。可以根據為了進行輝光放電的功率、壓力、溫度等調節非晶矽膜中的Ar的濃度。將處理壓力設定為1Pa以上且5Pa以下，即可。壓力越低，越可提高非晶矽膜中的Ar的濃度，所以壓力較佳的為1.5Pa以下。在形成Ar：a-Si膜時不需要特別加熱玻璃基板500，並且較佳的將處理溫度設定為300℃以下。
在形成Ar：a-Si膜之後，為吸雜而在爐中進行650℃且3分鐘的加熱處理。藉由該加熱處理，包含在結晶矽膜504中的Ni析出到Ar：a-Si膜而被俘獲。結果，可以降低結晶矽膜504的Ni的濃度。在加熱處理結束後，利用蝕刻處理來去掉Ar：a-Si膜。在該蝕刻處理中，氧化膜用作蝕刻停止層。在去掉Ar：a-Si膜之後，利用氟酸和純水的混合液(也叫做稀釋的氫氟酸)等去掉結晶矽膜504的表面上的氧化膜。藉由上述製程，形成Ni得到降低的結晶矽膜504。
接著，對結晶矽膜504添加受體元素。這是為了控制電晶體407和408的臨界值電壓而進行的處理。例如，將硼用作受體元素，並且對結晶矽膜504以1×1016 -5×1017 atoms/cm3 的濃度添加硼。
接著，在結晶矽膜504上形成抗蝕劑掩模，並且使用抗蝕劑掩模對結晶矽膜504進行蝕刻，如圖14C所示，形成構成電晶體407和408的半導體膜511以及構成二極體405的半導體膜512。圖20A示出半導體膜512的平面圖，並且圖20B示出半導體膜511的平面圖。
注意，如圖20B所示，在放大電路403中，除了形成有半導體膜511以外，還形成有多個半導體膜513。注意，這些半導體膜513是虛擬半導體膜，並且它們是不構成電晶體407和408的半導體膜。藉由形成半導體膜513，可以獲得如下效果：在半導體膜511的上方以均勻的厚度形成導電膜；對該導電膜均勻地進行蝕刻處理；等等。
在本實施例中，利用矽膜形成半導體膜511至513，但是半導體膜511至513可以由鍺、矽鍺、碳化矽等其他第14族構成的半導體膜形成。此外，半導體膜511至513也可以由GaAs、InP、SiC、znSe、GaN、SiGe等構成的化合物半導體膜、氧化鋅、氧化錫等的氧化物半導體膜形成。
接著，如圖14C所示，在半導體膜511至513上形成閘極絕緣膜。在此，作為閘極絕緣膜，形成厚度為30nm的氧氮化矽膜521。該氧氮化矽膜521藉由PECVD法並將SiH4 及N2 O用作源氣體來形成。
再者，在閘極絕緣膜上形成由厚度為30nm的氮化鉭膜505和厚度為170nm的鎢膜506構成的兩層結構的導電膜而作為構成導電膜520的導電膜。氮化鉭膜505和鎢膜506藉由濺射法來形成。例如可以形成氮化鎢膜和鎢膜的疊層膜、或者氮化鉬膜和鉬膜的疊層膜而代替氮化鉭膜505和鎢膜506的疊層膜。由於在本實施例中，利用導電膜520在半導體膜511中自對準地形成源區、汲區及低濃度雜質區，所以將其設定為當從上表面看時上層的導電膜比下層的導電膜小。因此，較佳的是，下層的導電膜的蝕刻選擇比小於上層的導電膜的蝕刻選擇比。在這一點上，較佳的採用氮化鉭膜505和鎢膜506的疊層結構。
接著，在鎢膜506上形成抗蝕劑掩模507。藉由利用該抗蝕劑掩模507，進行兩次蝕刻處理。首先，如圖14D所示，藉由利用抗蝕劑掩模507對氮化鉭膜505及鎢膜506進行蝕刻。藉由該第一次蝕刻，將由氮化鉭膜505及鎢膜506構成的疊層膜的截面形狀加工為錐形狀。該蝕刻處理例如可以藉由將CF4 、Cl2 及O2 的混合氣體用作蝕刻用氣體並利用ICP(感應耦合電漿)蝕刻裝置進行。
再者，藉由利用抗蝕劑掩模507，如圖14E所示，對上層的鎢膜506進行選擇性的蝕刻。該蝕刻處理是各向異性刻蝕處理，例如可以藉由將Cl2 、SF6 及O2 的混合氣體用作蝕刻用氣體並利用ICP蝕刻裝置來進行。藉由這兩次蝕刻處理，形成第一層導電膜520。在導電膜520中，鎢膜506的端部位於氮化鉭膜505的上表面，並且當從上表面看時，鎢膜506的形狀比氮化鉭膜505小。圖21示出導電膜520的平面圖。注意，圖21也圖示有半導體膜511和513。
在去掉抗蝕劑掩模507後，覆蓋半導體膜512的高電阻區及P型雜質區的區域地形成抗蝕劑掩模508。接著，對半導體膜511和512添加供體元素，以形成N型雜質區。在此，作為供體元素，添加磷。首先，為了在半導體膜511中形成N型低濃度雜質區，在低劑量且高加速電壓的條件下對半導體膜511和512添加磷。作為磷的源氣體，可以使用PH3 。在此條件下，只有導電膜520中的層疊有氮化鉭膜505及鎢膜506的部分用作掩模，並且磷經過導電膜520中的只由氮化鉭膜505構成的部分，以在半導體膜511中形成低濃度雜質區560及低濃度雜質區561。再者，也在半導體膜512中形成低濃度雜質區562。
接著，為了形成源區及汲區，在高劑量且低加速電壓的條件下添加磷。在此條件下，導電膜520的整體用作掩模，如圖15B所示，在半導體膜511中自對準地形成汲區563及源區564。再者，在半導體膜511中也自對準地形成低濃度雜質區565和566、以及通道形成區567。另一方面，在半導體膜512中形成N型雜質區568。
在去掉抗蝕劑掩模508後，如圖15C所示，覆蓋半導體膜511的整體和半導體膜512的高電阻區及N型雜質區的區域地形成抗蝕劑掩模509。接著，對半導體膜512添加受體元素，以形成P型雜質區。在此，作為受體元素，添加硼。作為硼的源氣體，可以使用B2 H6 。藉由在高劑量且低加速電壓的條件下添加硼，在半導體膜512中形成P型雜質區569。此外，在圖15A至圖15C的雜質元素的添加製程中，不添加供體元素及受體元素的區域成為高電阻區570。
在去掉抗蝕劑掩模509後，覆蓋氧氮化矽膜521及導電膜520地在玻璃基板500上形成第一層層間絕緣膜。在本實施例中，該層間絕緣膜具有三層結構。如圖15D所示，第一層是厚度為30nm的氧氮化矽膜522，第二層是厚度為165nm的氮氧化矽膜523，並且第三層是厚度為600nm的氧氮化矽膜524。這些膜522至524藉由PECVD裝置來形成。
首先，將SiH4 及N2 O用作源氣體，以形成氧氮化矽膜522。然後，進行加熱處理，使添加到半導體膜511和512的磷及硼活化。在該加熱處理結束後，藉由PECVD裝置形成氮氧化矽膜523及氧氮化矽膜524。作為氮氧化矽膜523的源氣體，使用SiH4 、N2 O、NH3 及H2 ，並且將氮氧化矽膜523中的氫濃度設定為高。作為氧氮化矽膜524的源氣體，使用SiH4 及N2 O。在形成氧氮化矽膜524之後，進行加熱處理，使氮氧化矽膜523的氫擴散，以利用氫終結半導體膜511和512的無耦合鍵(uncoupled bond)。該加熱處理可以在300℃至550℃的溫度下進行。
關於以後的製程，參照圖16A至圖19的截面圖、以及圖22A至圖24的平面圖進行說明。注意，圖16A至圖19的圖示方法與圖13同樣。
藉由利用抗蝕劑掩模對由氧氮化矽膜521、氧氮化矽膜522、氮氧化矽膜523及氧氮化矽膜524構成的疊層膜進行蝕刻，形成成為接觸孔的開口。形成開口的部分是導電膜531和半導體膜511的汲區563的連接部、導電膜532和半導體膜511的源區564的連接部、導電膜533和導電膜520的連接部、導電膜534和導電膜520的連接部、導電膜531和半導體膜512的N型雜質區568的連接部、導電膜532和半導體膜512的P型雜質區569的連接部。圖22A示出形成在層疊膜(521至524)中的開口中的構成與半導體膜512的連接部的開口的佈局。圖22B是圖22A的部分放大圖，並且其是圖22A中的點劃線所圍繞的區域的放大圖。
如圖22A及圖22B所示，為了將N型雜質區568電連接到導電膜531，在N型雜質區568的整體中形成有多個開口536。同樣地，為了將P型雜質區569電連接到導電膜532，在P型雜質區569的整體中形成有多個開口537。如此，藉由形成開口536和537，降低N型雜質區568和導電膜531的連接電阻、以及P型雜質區569和導電膜532的連接電阻，而當發生ESD時使二極體405作為保護電路充分發揮作用。
接著，在氧氮化矽膜524上形成構成第二層導電膜531至534的導電膜。在此，藉由濺射法形成厚度為400nm的鈦膜。在該鈦膜上形成抗蝕劑掩模，並且利用該掩模對鈦膜進行蝕刻，以形成導電膜531至534(參照圖16A)。圖23示出第二層導電膜531至534的平面圖。
在本實施例中，將實施例1所示的導電膜211應用於導電膜531和532(參照圖3)。導電膜531構成用來將放大電路403連接到電源端子401的連接佈線，並且導電膜532構成用來將放大電路403連接到電源端子402的連接佈線。導電膜531和532分別具有放大電路403和多個連接部(對應於形成在膜521至524中的開口)。在本實施例中，與導電膜211同樣，以使放大電路403的相對於電源端子401的第一級多個電連接部和電源端子401之間的電阻相同的方式形成導電膜531。此外，與導電膜531同樣，以使放大電路403的相對於電源端子402的第一級多個電連接部和電源端子402之間的電阻相同的方式形成導電膜532。在本實施例中，雖然放大電路403具有多個對於電源端子401及電源端子402的連接部，但是藉由將導電膜531和532形成為如圖23所示的形狀，即使由於ESD而對電源端子401及/或電源端子402施加過大電壓，施加到放大電路403的電壓也被分散，因此可以抑制由於ESD放大電路403受到破壞的機率。
注意，第二層導電膜531至534、以及第三層導電膜551和552優選為由鈦、鈦合金、鈦化合物、鉬、鉬合金、或鉬化合物構成的膜。這是因為有如下優點的緣故：由這些導電材料構成的膜耐熱性高，且因與矽膜接觸而不容易受到電化學腐蝕(electrochemical corrosion)，並且不容易發生遷移(migration)。
接著，如圖16A所示，在氧氮化矽膜524上形成構成光電二極體404的光電轉換層540。在此，作為光電轉換層540，藉由PECVD裝置形成非晶矽膜。此外，為了在光電轉換層540中設置PIN接面，使光電轉換層540具有由呈現P型導電性的層、呈現I型導電性的層及呈現N型導電性的層構成的三層結構。注意，光電轉換層540不局限於非晶矽膜，例如還可以為微晶矽膜或單晶矽膜。
首先，以覆蓋導電膜531至534的方式，藉由PECVD裝置而連續形成厚度為60nm的P型非晶矽膜541、厚度為400nm的I型非晶矽膜542、以及厚度為80nm的N型非晶矽膜。作為P型非晶矽膜541的源氣體使用SiH4 、H2 及B2 H6 ，並且添加硼。此外，作為I型非晶矽膜542的源氣體使用SiH4 及H2 ，形成意圖性地不添加成為供體及受體的雜質元素的非晶矽膜。作為N型非晶矽膜543的源氣體使用SiH4 、H2 及PH3 ，並且添加磷。接著，利用抗蝕劑掩模，對由非晶矽膜541至543構成的疊層膜進行蝕刻，以形成光電轉換層540(參照圖12、圖16A)。
在此，在一個玻璃基板500上同時製造多個光檢測裝置400。在一個玻璃基板500上完成多個光檢測裝置400後，根據光檢測裝置400的尺寸而切斷玻璃基板500，以將光檢測裝置400逐個分開。在此，為了對分割後的光檢測裝置400的側面順利地進行鈍化，如圖16B所示，去掉光檢測裝置400的周圍545(虛線所表示的部分)的氧氮化矽膜524。該製程可以藉由蝕刻處理來進行。
接著，覆蓋氮氧化矽膜523、氧氮化矽膜524、導電膜531至534以及光電轉換層540地形成第二層層間絕緣膜。在此，如圖16C所示，形成由厚度為100nm的氮氧化矽膜525及厚度為800nm的氧化矽膜526構成的兩層絕緣膜。
氮氧化矽膜525藉由利用PECVD裝置並將SiH4 、N2 O、NH3 及H2 用作源氣體來形成。氮氧化矽膜525用作鈍化膜。也可以形成氮化矽膜而代替氮氧化矽膜525。氮化矽膜可以藉由利用PECVD裝置並且將SiH4 、NH3 及H2 用作源氣體來形成。此外，氧化矽膜526藉由利用PECVD裝置並且將O2 及四乙氧基矽烷(縮寫為TEOS，化學式為Si(OC2 H5 )4 )用作源氣體來形成。也可以藉由利用PECVD裝置形成氧氮化矽膜而代替氧化矽膜526。
接著，利用抗蝕劑掩模，對由氮氧化矽膜525及氧化矽膜526構成的疊層膜進行蝕刻，以形成成為接觸孔的開口581至585(參照圖12)。
接著，在氧化矽膜526上形成構成第三層導電膜551和552的導電膜。在此，藉由濺射法形成厚度為200nm的鈦膜。在該鈦膜上形成抗蝕劑掩模，並且利用該掩模而對鈦膜進行蝕刻，以形成導電膜551和552(參照圖12、圖17A)。
接著，如圖17B所示，留下氮氧化矽膜501，從光檢測裝置400的周圍546(虛線所表示的部分)去掉絕緣膜(502、521至526)。該製程可以藉由蝕刻處理來進行。如此，從光檢測裝置400的周圍去掉絕緣膜是為了與在圖16B所示的製程中去掉氧氮化矽膜524同樣地對分割玻璃基板500後的光檢測裝置400的側面順利地進行鈍化。
接著，如圖18A所示，形成厚度為100nm的氮氧化矽膜527。氮氧化矽膜527藉由利用PECVD裝置並將SiH4 、N2 O、NH3 及H2 用作源氣體來形成。氮氧化矽膜527用作鈍化膜。由氮氧化矽膜527覆蓋第三層導電膜551和552及所有的絕緣膜(501、503、521至526)的露出的表面。從而，由放大電路403、光電二極體404及二極體405構成的積體電路部的玻璃基板500一側由為阻擋層的氮氧化矽膜501鈍化，且形成電源端子401和402一側由氮氧化矽膜527鈍化。藉由採用這種結構，可以防止水分或有機物等雜質侵入積體電路部。
接著，如圖18B所示，形成密封膜528。由密封膜528密封積體電路部的上表面及側面。密封膜528的厚度較佳的為1μm以上，而將其設定為1μm至30μm左右。要如此將密封膜528形成得厚，較佳的利用樹脂膜形成密封膜528。在此，藉由印刷法形成感光性環氧-酚醛類樹脂膜，來形成在與電源端子401和402的連接部具有開口586和587(圖24所圖示)的密封膜528。
接著，藉由利用抗蝕劑掩模而對氮氧化矽膜527進行蝕刻，以去掉導電膜551的與電源端子401的連接部、以及導電膜552的與電源端子402的連接部(參照圖19)。
接著，在密封膜528上形成電源端子401及電源端子402。圖24示出電源端子401和402的平面圖。圖24也示出第三層導電膜551和552、成為與導電膜551和552的連接部的形成在密封膜528中的開口586及開口587。
在本實施例中，利用四層結構的導電膜形成電源端子401和402。首先，如圖19所示，藉由絲網印刷法等印刷法來形成第一層導電膜591和592。在本實施例中，藉由使用包含鎳粒子的導電膏劑並利用絲網印刷法將導電膜591和592分別形成為15μm左右厚。
導電膏劑是在由樹脂構成的黏合劑中分散有金屬粒子或金屬粒體的材料。藉由使這種導電膏劑固化，形成導電樹脂膜。從而，由於導電膜591和592由導電樹脂膜構成，所以其與焊錫的緊密性不足。於是，為了提高電源端子401和402的與焊錫的緊密性，而在導電膜591和592的上表面上分別藉由利用金屬掩模的濺射法來形成具有預定形狀的導電膜。在此，如圖13所示，在導電膜591和592上分別形成具有三層結構的導電膜。第一層導電膜是厚度為150nm的鈦膜593和594，且第二層導電膜是厚度為750nm的鎳膜595和596，並且第三層導電膜是厚度為50nm的Au膜597和598。藉由上述製程，完成具有四層結構的電源端子401和402。
接著，在光檢測裝置400的周圍546(圖17B中的虛線所表示的部分)處切斷玻璃基板500，而將光檢測裝置400逐個分開。當切斷玻璃基板500時，可以利用切割法、電射切割法等。可以在切斷玻璃基板500之前，對玻璃基板500的背面進行拋光或磨削，以減薄玻璃基板500。該製程較佳的在利用濺射法形成導電膜(593至598)之前進行。藉由減薄玻璃基板500，可以降低用於切斷玻璃基板500的切削工具的消耗。此外，藉由減薄玻璃基板500，可以減薄光檢測裝置。例如，可以將厚度為0.5mm左右的玻璃基板500減薄到0.25mm左右厚。在減薄玻璃基板500時，較佳的利用樹脂膜覆蓋玻璃基板500的背面及側面，以保護玻璃基板500。
圖25示出本實施例的光檢測裝置400的外觀圖。在本實施例中，可以將一個光檢測裝置400的尺寸設定為L1×L2=1.0mm×1.2mm左右(參照圖24)。如此，本實施例可以應用於尺寸為1mm×1mm左右的小型半導體裝置。
如圖25所示，本實施例的光檢測裝置400與外部電路的連接部是電源端子401和402，所以當發生ESD時高電壓從電源端子401和402施加到積體電路。如圖11的電路圖所示，放大電路403的各電晶體的汲極被輸入高電源電壓VDD，從而特別是相對於電源端子401的第一級的電晶體408有被高電壓破壞的擔憂。在本實施例中，藉由利用導電膜531，使電源端子401和第一級電晶體408之間的佈線電阻相同，所以即使由於ESD而被施加過剩電壓，施加到第一級電晶體408的電壓也被分散，所以可以降低第一級電晶體408被破壞的機率。
本實施例可以與其他實施例適當地組合。例如，作為二極體405，也可以應用實施例2所示的二極體301或303。此外，作為保護電路，也可以應用實施例3所示的放電電路309而代替二極體405。
實施例5
在實施例4中，將在製造半導體裝置時使用的玻璃基板還用作該半導體裝置本身的基板，但是可以在半導體元件、端子等的製造結束後，從玻璃基板分離電路，將電路固定於其他基板上。在本實施例中，將說明其方法的一例。
首先，如圖26A所示，在玻璃基板500上藉由PECVD法形成厚度為100nm的氧氮化矽膜701，並且在氧氮化矽膜701上藉由濺射法形成厚度為30nm的鎢膜702。鎢膜702是用作剝離層的膜。形成鎢膜702是為了藉由施加力而在積體電路的底絕緣膜(311和312)和玻璃基板500之間容易發生剝離。除了利用鎢膜之外，還可以利用由鉬、鈦、鉭、鈮、鎳、鈷、鋯、鋅、釕、銠、鈀、鋨、銥等構成的金屬膜形成剝離層。此外，可以利用以這些金屬元素為主要成分的合金膜形成剝離層。將剝離層的厚度設定為20nm以上且100nm以下，即可。氧氮化矽膜701是為提高剝離層和玻璃基板500的緊密性而形成的。除了形成氧氮化矽膜以外，還可以藉由濺射法或PECVD法形成氧化矽膜、氮氧化矽膜、氮化矽膜、金屬氧化物膜等。
此外，為了與其他部分相比在基底絕緣膜和鎢膜702之間優先發生剝離，使鎢膜702的表面氧化。作為使鎢膜702氧化的方法，有如下方法等：熱氧化處理；利用氧或N2 O電漿的表面處理；利用臭氧水等氧化力強的溶液的表面處理；在鎢膜702上藉由濺射法形成氧化膜的方法。在本實施例中，採用藉由濺射法形成厚度為200nm的氧化矽膜的方法。此外，也可以藉由利用電漿處理或熱處理使鎢膜702的表面氮化而代替使其氧化，來在底絕緣膜和鎢膜702之間優先發生剝離。注意，在形成鎢膜以外的膜作為剝離層的情況下，與鎢膜702同樣地進行氧化處理或氮化處理，即可。
接著，與圖14A同樣，在氧化矽膜703上連續形成成為底絕緣膜的氮氧化矽膜501及氧氮化矽膜502、和非晶矽膜503(參照圖26B)。
以後的製程與實施例4所示的製造方法同樣地進行，以完成積體電路及電源端子401和402。在圖26C中，附有附圖標記710的部分表示形成在氧氮化矽膜502上的放大電路403、光電二極體404的陰極、二極體405及電源端子401和402。下面，將該部分稱為積體電路部710。
接著，如圖26C所示，將支撐基板711固定於積體電路部710的上部。作為支撐基板711，可以使用玻璃基板、石英基板、金屬基板、陶瓷基板、塑膠基板等。支撐基板711在將積體電路710固定於其他基板之後被去掉。因此，以容易從積體電路710分離的方式固定支撐基板711。在本實施例中，利用雙面黏合薄膜713將支撐基板711固定於積體電路部710。作為雙面黏合薄膜713，使用其雙面由剝離型黏合材料覆蓋的薄膜。剝離型黏合材料是由於熱或光等而其黏合力降低的黏合材料。在此，使用利用熱剝離型黏合材料的雙面黏合薄膜713。此外，在本實施例中，為了容易固定支撐基板711，而在積體電路部710的上部形成水溶性樹脂層712，以使積體電路部710的上表面平坦化。
接著，如圖27A所示，在鎢膜702和氧化矽膜703之間發生剝離，以從玻璃基板500分離積體電路部710。在本實施例中，藉由利用施加物理性力的方法，可以從玻璃基板500分離積體電路部710。作為施加力的方法，例如有利用楔子等具有鋒利的尖端的構件、人手、從噴嘴噴出的氣體的風壓等的方法。藉由利用這些方法，可以從玻璃基板500剝離積體電路部710。
接著，利用黏合材料715將撓性基板716黏合到藉由分離玻璃基板500而露出了的氧化矽膜703上(參照圖27B)。作為黏合材料715，可以使用各種固化型黏合材料諸如反應固化型黏合材料、熱固化型黏合材料、紫外線固化型黏合材料等光固化型黏合材料、厭氧固化型黏合材料等。在本實施例中，作為黏合材料715，使用環氧樹脂。此外，作為撓性基板716，可以使用由聚醯亞胺、聚萘二甲酸乙二醇酯、聚對苯二甲酸乙二醇酯等構成的樹脂薄膜。
接著，從積體電路部710去掉支撐基板711。藉由加熱，降低雙面黏合薄膜713的黏合力，與雙面黏合薄膜713一起，從積體電路部710去掉支撐基板711。接著，藉由利用純水洗滌積體電路部710，使水溶性樹脂層712溶化，而將其從積體電路部710去掉。接著，與實施例6同樣，切斷撓性基板716，以光檢測裝置為單位而分割積體電路部710，以完成光檢測裝置700。藉由去掉在製造積體電路710時使用的玻璃基板500，並且使用薄膜等撓性基板716，可以實現光檢測裝置的輕量化、薄型化。藉由上述製程，如圖28所示，將積體電路部710固定於撓性基板716。注意，圖28所示的光檢測裝置700的截面結構的表示方法與圖13相同。
本實施例可以與其他實施例適當地組合。此外，本實施例不局限於光檢測裝置，而可以應用於各種半導體裝置的製造方法。就是說，根據本實施例，可以製造能夠彎曲的各種半導體裝置。
實施例6
在實施例4中，藉由利用使非晶半導體膜晶化而形成的結晶半導體膜來製造積體電路。可以在玻璃基板上形成單晶半導體膜，並且利用該單晶半導體膜來製造積體電路。在本實施例中，將說明在玻璃基板上形成單晶半導體膜的方法。
如圖29A所示，準備玻璃基板800。玻璃基板800是支撐從單晶半導體基板分割的單晶半導體層的支撐基板。作為玻璃基板800，較佳的使用熱膨脹係數為25×10-7 /℃以上且50×10-7 /℃以下(較佳的為30×10-7 /℃以上且40×10-7 /℃以下)且應變點為580℃以上且680℃以下(較佳的為600℃以上且680℃以下)的基板。此外，為了抑制半導體裝置的污染，玻璃基板較佳的是無鹼玻璃基板。作為無鹼玻璃基板，例如有鋁矽酸鹽玻璃基板、鋁硼矽酸鹽玻璃基板、鋇硼矽酸鹽玻璃基板等。
此外，可以使用陶瓷基板、石英基板、藍寶石基板等由絕緣體構成的絕緣基板；由金屬或不銹鋼等導體構成的導電基板；由矽或砷化鎵等半導體構成的半導體基板等而代替玻璃基板800。
如圖29B所示，準備單晶半導體基板801。藉由將從單晶半導體基板801分離的半導體層貼合到玻璃基板800，製造SOI基板。作為單晶半導體基板801，可以使用由矽、鍺、矽鍺、碳化矽等第14族元素構成的單晶半導體基板。此外，在本實施例中，作為玻璃基板800，使用其尺寸大於單晶半導體基板801的尺寸的基板。
如圖29C所示，在單晶半導體基板801上形成絕緣膜802。絕緣膜802可以為單層結構、疊層結構。可以將其厚度設定為5nm以上且400nm以下。作為構成絕緣膜802的膜，可以使用由氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鍺、氮化鍺、氧氮化鍺、氮氧化鍺等在其組成中包含矽或鍺的絕緣材料構成的膜。此外，也可以使用由氧化鋁、氧化鉭、氧化鉿等金屬氧化物構成的絕緣膜；由氮化鋁等金屬氮化物構成的絕緣膜；由氧氮化鋁等金屬的氧氮化物構成的絕緣膜；由氮氧化鋁等金屬的氮氧化物構成的絕緣膜。構成絕緣膜802的絕緣膜可以藉由CVD法、濺射法、使單晶半導體基板801氧化或氮化等方法來形成。
此外，較佳的在絕緣膜802中設置至少一個能夠防止雜質從玻璃基板800擴散到單晶半導體膜的膜。作為這種膜，有氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。藉由包括這種膜，可以使絕緣膜802用作阻擋層。
例如，在將絕緣層802形成為單層結構的阻擋層的情況下，可以利用厚度為5nm以上且200nm以下的氮化矽膜、氮氧化矽膜、氮化鋁膜、或者氮氧化鋁膜形成絕緣膜802。
在絕緣膜802為用作阻擋層的兩層結構的膜的情況下，其上層由阻擋功能高的絕緣膜構成。這種膜可以藉由利用厚度為5nm至200nm的氮化矽膜、氮氧化矽膜、氮化鋁膜、或者氮氧化鋁膜等形成。這些膜的防止雜質擴散的阻擋效果高，但是內部應力高。因此，作為接觸於單晶半導體基板801的下層的絕緣膜，較佳的選擇具有緩和上層的絕緣膜的應力的效果的膜。作為這種絕緣膜，有氧化矽膜、氧氮化矽膜以及藉由使單晶半導體基板801熱氧化而形成的熱氧化膜等。可以將這些絕緣膜的厚度設定為5nm以上且300nm以下。
在本實施例中，將絕緣膜802設定為由絕緣膜802a和絕緣膜802b構成的兩層結構。作為絕緣膜802a，藉由利用PECVD法並將SiH4 及N2 O用作源氣體來形成厚度為100nm的氧氮化矽膜，並且作為絕緣膜802b，藉由利用PECVD法並將SiH4 、N2 O及NH3 用作源氣體來形成厚度為50nm的氮氧化矽膜。
接著，如圖29D所示，藉由絕緣膜802，對單晶半導體基板801照射由在電場被加速的離子構成的離子束805，以在離單晶半導體基板801的表面有預定深度的區域中形成脆弱層803。該離子照射製程是藉由對單晶半導體基板801照射由被加速的離子種構成的離子束805，對單晶半導體基板801添加構成離子種的元素的製程。當對單晶半導體基板801照射離子束805時，由於被加速的離子種的衝擊，而在單晶半導體基板801的預定深度的區域中形成結晶結構脆弱了的層。該層是脆弱層803。根據離子束805的加速能量和離子束805的侵入角度，可以調節形成脆弱層803的區域的深度。根據加速電壓、劑量等，可以調節加速能量。在與離子平均侵入深度大致相同的深度的區域中形成脆弱層803。就是說，根據離子侵入的深度，決定從單晶半導體基板801分離的半導體層的厚度。將形成脆弱層803的深度設定為5nm以上且500nm以下、較佳的為50nm以上且200nm以下。
作為對單晶半導體基板801照射離子束805的方法，可以舉出進行質量分離的離子注入法、不進行質量分離的離子摻雜法。
在使用氫(H2 )作為源氣體的情況下，可以激發氫氣體以產生H+ 、H2 + 、H3 + 。藉由調節電漿的激發方法、產生電漿的氣氛的壓力、源氣體的供應量等，可以改變從源氣體產生的離子種的比例。在利用離子摻雜法來形成脆弱層803的情況下，較佳的使離子束805包含相對於H+ 、H2 + 、H3 + 的總量的70%以上的H3 + ，並且H3 + 的比例更佳的為80%以上。這是因為如下緣故：當想要將脆弱層803形成在淺區域時，雖然需要降低離子的加速電壓，但是藉由提高使氫氣體激發而產生的電漿中的H3 + 離子的比例，可以高效地對單晶半導體基板801添加原子狀氫。
在使用氫氣體並利用離子摻雜法進行離子照射的情況下，可以將加速電壓設定為10kV以上且200kV以下，並且將劑量設定為1×1016 離子/cm2 以上且6×1016 離子/cm2 以下。藉由在該條件下照射氫離子，雖然也與離子束805所包含的離子種以及其比例有關，然而可以在單晶半導體基板801的深度為50nm以上且500nm以下的區域中形成脆弱層803。
例如，在單晶半導體基板801是單晶矽基板，且絕緣膜802a是厚度為50nm的氧氮化矽膜，並且絕緣膜802b是厚度為50nm的氮氧化矽膜的情況下，在源氣體為氫，且加速電壓為40kV，並且劑量為2×1016 離子/cm2 的條件下，可以從單晶半導體基板801分離厚度為120nm左右的半導體層。此外，藉由將絕緣膜802a設定為厚度為100nm的氧氮化矽膜，並且關於其他部分以相同條件照射氫離子，可以從單晶半導體基板801分離厚度為70nm左右的半導體層。
作為離子照射製程的源氣體，除了可以使用氫以外，還可以使用氦(He)、氯氣體(Cl2 氣體)以及氟氣體(F2 氣體)等鹵素氣體。
在形成脆弱層803之後，如圖29E所示，在絕緣膜802的上表面形成絕緣膜804。在形成絕緣膜804的製程中，將單晶半導體基板801的加熱溫度設定為添加到脆弱層803的元素或分子不析出的溫度，並且該加熱溫度較佳的為350℃以下。換言之，該加熱處理在脆弱層803不脫氣的溫度下進行。注意，絕緣膜804也可以在進行離子照射製程之前形成。在此情況下，可以將當形成絕緣膜804時的處理溫度設定為350℃以上。
絕緣膜804是用來在單晶半導體基板801的表面上形成平滑且親水性的接合面的膜。絕緣膜804的厚度較佳的為5nm以上且500nm以下、更佳的為10nm以上且200nm以下。作為絕緣膜804，可以形成氧化矽膜、氧氮化矽膜。在此，藉由將TEOS及O2 用作源氣體並利用PECVD法形成厚度為50nm的氧化矽膜。
注意，也可以不形成絕緣膜802和絕緣膜804中的一方。此外，也可以在玻璃基板800上形成具有單層結構或疊層結構的絕緣膜。該絕緣膜可以與絕緣膜802同樣地形成，並且在該絕緣膜具有疊層結構的情況下，較佳的以接觸於玻璃基板800的方式形成成為阻擋層的絕緣膜。此外，在玻璃基板800上形成有絕緣膜的情況下，也可以不形成絕緣膜802及絕緣膜804。
圖29F是說明接合製程的截面圖，並且其示出將玻璃基板800和單晶半導體基板801貼合在一起的狀態。當進行接合製程時，首先對玻璃基板800和形成有絕緣膜804和802的單晶半導體基板801進行超聲波清洗。超聲波清洗較佳的為兆赫超聲波清洗(兆頻超聲波清洗)。也可以在進行兆赫超聲波清洗之後，利用臭氧水對玻璃基板800及單晶半導體基板801的雙方或一方進行清洗。藉由利用臭氧水進行清洗，可以去掉有機物並且提高表面的親水性。
在清洗製程後，隔著絕緣膜804，將玻璃基板800和單晶半導體基板801貼合在一起。當將玻璃基板800的表面和絕緣膜804的表面貼緊時，在玻璃基板800和絕緣膜804的介面形成化學鍵，以使玻璃基板800和絕緣膜804彼此接合。接合製程可以不進行加熱處理而在常溫下進行，所以可以將像玻璃基板800那樣的耐熱性低的基板用作貼合單晶半導體801的基板。
較佳的，在將玻璃基板800和單晶半導體基板801貼緊之後，進行為了增加玻璃基板800和絕緣膜804的介面的結合力的加熱處理。將該處理溫度設定為在脆弱層803中不發生裂縫的溫度，例如可以將其設定為70℃以上且300℃以下。
接著，進行400℃以上的加熱處理，在脆弱層803中分割單晶半導體基板801，從單晶半導體基板801分離單晶半導體膜806。圖29G是說明從單晶半導體基板801分離單晶半導體膜806的分離製程的圖。如圖29G所示，藉由分離製程，在玻璃基板800上形成單晶半導體膜806。附有附圖標記801A的部分表示單晶半導體膜806被分離後的單晶半導體基板801。
藉由進行400℃以上的加熱處理，使形成在玻璃基板800和絕緣膜804的接合介面的氫鍵變化到共價鍵，所以結合力得到增加。此外，由於溫度上升而使在離子照射製程中添加的元素析出到形成在脆弱層803中的微小孔中，因此內部壓力上升。由於壓力的上升，而在脆弱層803中的微小孔中發生體積變化，由此在脆弱層803中發生裂縫，從而沿著脆弱層803分割單晶半導體基板801。因為絕緣膜804接合到玻璃基板800，所以在玻璃基板800上固定從單晶半導體基板801分離的單晶半導體膜806。將用來從單晶半導體基板801分離單晶半導體膜806的加熱處理的溫度設定為不超過玻璃基板800的應變點的溫度，並且可以在400℃以上且700℃以下的溫度進行。
藉由結束圖29G所示的分離製程，製造將單晶半導體膜806貼合到玻璃基板800的SOI基板810。SOI基板810具有在玻璃基板800上依次層疊有絕緣膜802、絕緣膜804、單晶半導體膜806的多層結構，其是絕緣膜802和絕緣膜804彼此接合的基板。在不形成絕緣膜802的情況下，SOI基板810成為絕緣膜804和單晶半導體膜806彼此接合的基板。
注意，用來從單晶半導體基板801分離單晶半導體膜806的加熱處理可以利用與用來加強結合力的加熱裝置相同的裝置連續進行。此外，也可以利用不同裝置而進行兩個加熱處理。例如，在利用相同爐而進行加熱處理的情況下，首先進行處理溫度為200℃且處理時間為2小時的加熱處理，接著將加熱溫度升高到600℃，以進行600℃且2小時的加熱處理。然後，冷卻到400℃以下至室溫左右的溫度，並且從爐中取出單晶半導體基板801A及SOI基板810。
在利用不同裝置進行加熱處理的情況下，例如，在爐中進行處理溫度為200℃且處理時間為2小時的加熱處理之後，從爐中搬出貼合在一起的玻璃基板800和單晶半導體基板801。接著，利用燈退火裝置而進行處理溫度為600℃以上且700℃以下且處理時間為1分鐘以上且30分鐘以下的加熱處理，以在脆弱層803中分割單晶半導體基板801。
由於脆弱層803的形成、分離製程等，而在SOI基板810的單晶半導體膜806中形成結晶缺陷，並且其表面的平坦性受到損壞。於是，為了實現結晶缺陷的降低及平坦化，較佳的對單晶半導體膜806照射雷射光束，使其熔化而再晶化。或者，為了去掉單晶半導體膜806的表面的損傷，來使其表面平坦化，較佳的利用CMP(化學機械拋光)裝置等對單晶半導體膜806的表面進行拋光。
藉由利用本實施例的SOI基板810，可以製造實施例4所示的各種半導體裝置。
實施例7
藉由將根據實施例4而得到的光檢測裝置安裝到電子設備，可以根據光檢測裝置的檢測信號而控制電子設備的工作。例如，藉由將光檢測裝置安裝到具有顯示面板的電子設備內，可以根據光檢測裝置的檢測信號而調節顯示面板的亮度。在本實施例中，參照圖30A至30F而說明這種電子設備的幾個例子。
圖30A及圖30B是手機的外觀圖。圖30A及圖30B所示的手機分別具有主體1101、顯示面板1102、操作鍵1103、音頻輸出部1104及音頻輸入部1105。再者，在主體1101中設置有光檢測裝置1106。圖30A及圖30B所示的手機具有根據光檢測裝置1106所檢測出的電信號而調節顯示面板1102的亮度的功能。再者，在圖30B所示的手機的主體1101中安裝有檢測顯示面板1102的背光燈的亮度的光檢測裝置1107。
圖30C是電腦的外觀圖。電腦包括主體1111、顯示面板1112、鍵盤1113、外部連接埠1114、定位裝置1115等。再者，在主體1111中安裝有檢測顯示面板1112的背光燈的亮度的光檢測裝置(未圖示)。
圖30D是顯示裝置的外觀圖。電視圖像接收機、電腦的監視器等相當於顯示裝置。本顯示裝置由框體1121、支撐台1122、顯示面板1123等構成。在框體1121中安裝有檢測顯示面板1123的背光燈的亮度的光檢測裝置(未圖示)。
圖30E是從正面方向來看的數位相機的外觀圖，並且圖30F是從背面方向來看的數位相機的外觀圖。數位相機具有釋放按鈕1131、主開關1132、取景器視窗1133、閃光燈1134、透鏡1135、照相機鏡筒1136、框體1137、取景器目鏡視窗1138、顯示面板1139、以及操作按鈕1140等。藉由將光檢測裝置安裝在數位相機中，可以利用光檢測裝置來感知攝影環境的亮度。於是，根據光檢測裝置所檢測的電信號，可以進行曝光的調節、快門速度的調節等。
範例1
在本範例中，將說明藉由使一個電源端子到一個電路之間的多個電流路徑的佈線電阻相同來保護電路不受到ESD的影響。在本範例中，藉由過電壓施加試驗(也稱為靜電破壞試驗、靜電試驗等)的電路類比及實驗而說明此。本範例中的靜電破壞試驗的物件的半導體裝置是實施例4所示的光檢測裝置。
圖31是在模擬實驗中設定的光檢測裝置900的電路圖。光檢測裝置900具有與圖11所示的光檢測裝置400相同的構件。如圖31所示，光檢測裝置900具有接收高電源電位VDD的電源端子901、接收低電源電位VSS的電源端子902、放大電路903、光電二極體904、以及構成保護電路的二極體905。
放大電路903與光檢測裝置400同樣地是電流鏡電路，並且為了放大光電二極體904的輸出電流而具有九個電晶體M2至M10。電晶體M1相當於圖11所示的電晶體407，並且電晶體M2至M10相當於圖11所示的電晶體408。
對佈線電阻(R2s至R10s)相同並且佈線電阻值(R2d至R10d)相同的光檢測裝置900(以下，稱為“裝置900A”)和佈線電阻(R2s至R10s)彼此不同並且佈線電阻值(R2d至R10d)彼此不同的光檢測裝置900(以下，稱為“裝置900X”)進行過電壓施加試驗的電路類比試驗。在此，裝置900A是應用實施例1所示的第一佈線110及第二佈線120的半導體裝置，並且裝置900x是比較範例的半導體裝置。
作為過電壓施加試驗的方式，採用人體模型(Human Body Model)。如圖31所示，設定電容值CHBM =100pF，電阻值RHBM =1.5kΩ，感應係數LHBM =750nH。對電源端子901的節點A施加電壓VESD =1kV。將電源端子902的電位設定為接地電位。
此外，將裝置900A及裝置900x的佈線電阻(R2d至R10d、R2s至R10s)的值設定為表1、表2所示那樣。此外，將裝置900A及裝置900x的佈線電阻值都設定為R0=150Ω，並且將電晶體M1至M10部設定為具有相同電特性的n通道型電晶體。
在上述的條件下進行用來驗證施加過電壓之後的裝置900A及裝置900x的工作的電路類比試驗。具體地，計算從對電源端子901施加1kV之後的300奈秒(ns)之間的放大電路903所包括的電晶體M2至M10的源極-汲極間電流(以下，稱為“電流ID”)的值。作為電路類比裝置，使用SmartSpice。
圖32A示出裝置900A的電路類比試驗結果，並且圖32B示出裝置900x的電路類比試驗結果。圖32A及圖32B是示出施加電壓VESD 後的經過時間中的三個電晶體(M2、M6、M10)的電流ID的變化的圖表。時間=0奈秒是對電源端子901施加VESD =1kV的時間。
如圖32A所示，在裝置900A中，三個電晶體(M2、M6、M10)的源極-汲極間電流ID大致相同。此外，雖然圖32A沒圖示，但是剩下的電晶體(M3至M5、M7至M9)的電流ID的圖表與這些電晶體(M2、M6、M10)大體上一致。就是說，裝置900A的電路類比試驗的結果示出：剛對電源端子901施加VESD 之後的流過於各電晶體(M2至M10)的源極-汲極之間的電流值ID大致相同。換言之，該電路類比試驗的結果示出：當在一個電源端子和一個電路之間存在有多個電流路徑時，藉由使它們的佈線電阻相同，即使對電源端子施加過電壓，也可以迴避電流集中地流過於某特定的半導體元件。
另一方面，在比較範例的裝置900x中，如圖32B所示，三個電晶體(M2、M6、M10)的剛施加電壓VESD 之後的電流ID不同。在裝置900x中，R2d<R6d<R10d，R2s<R6s<R10s，並且對應於該電阻值的不等式而電流ID是電晶體M2>電晶體M6>電晶體M10。此外，雖然圖32B沒圖示，但是剩下的電晶體(M3至M5、M7至M9)的電流ID的值與電晶體(M2、M6、M10)同樣，佈線電阻越大，其越小。就是說，裝置900x的電路類比試驗的結果示出如下事實：在一個電源端子和一個電路之間有多個電流路徑的情況下，當它們的佈線電阻不同時，由於過電壓而發生的壓力集中於佈線電阻低的電流路徑，所以連接到佈線電阻低的電流路徑的半導體元件容易受到破壞。
此外，利用電路類比裝置，與電流ID同樣，也計算剛對電源端子901施加電壓VESD 之後的電晶體(M2至M10)的閘極-源極之間的電壓(以下，稱為“電壓VGS”)、以及汲極-源極之間的電壓(以下，稱為“電壓VDS”)。在裝置900A中，電晶體(M2至M10)的電壓VGS及電壓VDS大致相同。另一方面，在裝置900x中，電壓VGS及電壓VDS根據電晶體(M2至M10)而不同，與電流ID同樣，這些值在電晶體M2中最大，而在電晶體M10中最小。
如上所述，根據裝置900A及裝置900x的過電壓施加試驗的電路類比試驗，示出如下事實：在一個電源端子和一個電路之間存在有多個電流路徑的情況下，為了防止由於過電壓而發生的破壞，使這些電流路徑的佈線電阻相同是很有效的。
再者，實際上製造相當於裝置900A及裝置900x的光檢測裝置，並且進行各光檢測裝置的過電壓施加試驗。在此，將前者的光檢測裝置稱為“裝置910A”，而將後者的光檢測裝置稱為“裝置910x”。
裝置910A及裝置910x具有與光檢測裝置400的平面結構及疊層結構(參照圖12及圖13)同樣的結構，並且利用實施例4所示的製造方法來製造。圖33示出裝置910A的平面圖，並且圖34示出裝置910x的平面圖。為了容易理解裝置910A和裝置910x的結構，對圖33及圖34所示的一部分的結構構件附上與圖12相同的附圖標記。
如圖33所示，裝置910A與光檢測裝置400的不同之點在於將與圖5所示的二極體301同樣的結構的二極體應用於二極體905。注意，裝置910A的第二層導電膜931及導電膜932分別是相當於光檢測裝置的第二層導電膜531和532(參照圖23)的導電膜。與導電膜531同樣，以使電源端子901和放大電路903之間的多個電流路徑的佈線電阻值相同的方式形成有導電膜931。此外，與導電膜532同樣，以使電源端子902和放大電路903之間的多個電流路徑的佈線電阻值相同的方式形成有導電膜932。
此外，在圖33中，半導體膜930是構成二極體905的半導體膜，且開口933是為了將第二層導電膜931電連接到第三層導電膜551而形成在它們之間的絕緣膜中的開口，並且開口934是為了將第二層導電膜932電連接到第三層導電膜552而形成在它們之間的絕緣膜中的開口。
接著，將說明裝置910x的結構。裝置910x是比較例的半導體裝置。如圖34所示，裝置910x與裝置910A的不同之點在於第二層導電膜941和942的結構不同。在裝置910x中，以使電源端子901和放大電路903之間的多個電流路徑的佈線電阻不同的方式形成導電膜941，並且以使電源端子902和放大電路903之間的多個電流路徑的佈線電阻不同的方式形成有導電膜942。此外，開口943是為了將第二層導電膜941電連接到第三層導電膜551而形成在它們之間的絕緣膜中的開口，並且開口944是為了將第二層導電膜942電連接到第三層導電膜552而形成在它們之間的絕緣膜中的開口。
當進行裝置910A及裝置910x的過電壓施加試驗時，使用日本NOISE LABORATORY CO.,LTD製造的半導體靜電試驗器(ESS-606A)。作為試驗方式，採用人體模型(Human Body Model)。注意，在裝置910A及裝置910x中都沒形成構成電源端子901和902的第四層導電膜。於是，藉由上述試驗器對導電膜551和導電膜552之間施加電壓VESD 。
本實施例的過電壓施加試驗如以下那樣進行。首先，藉由利用試驗器，對導電膜551和導電膜552之間施加一次+0.5kV的電壓VESD ，接著施加一次-0.5kV的電壓VESD 。然後，判定光檢測裝置是否被破壞。在光檢測裝置不被破壞的情況下，將要施加的電壓VESD 提高0.5kV，再度藉由利用試驗器，對光檢測裝置分別施加一次正及負的電壓VESD 。反復進行上述製程直到光檢測裝置被破壞。
注意，在該過電壓施加試驗中，正電壓VESD 對保護電路的二極體905是正向偏壓，負電壓VESD 是反向偏壓。
根據光檢測裝置是否維持試驗之前的性能，而判定光檢測裝置是否被破壞。具體地，在施加電壓VESD 後的光檢測裝置的輸出電流值變化為試驗之前的初期值的±20%的情況下，判定該光檢測裝置被破壞。注意，光檢測裝置的輸出電流的測定在螢光燈下進行。
圖35示出六個裝置910A及四個裝置910x的過電壓施加試驗的結果。圖35的圖表的縱軸示出光檢測裝置不被破壞的電壓VESD 的最大值。例如，裝置910A的第一條形圖表示出如下事實：該裝置910A直到施加電壓VESD =±5.5kV都不被破壞，並且在施加電壓VESD =±6.0kV的試驗中被破壞。
圖35示出如下事實：藉由在一個電源端子和一個電路之間存在有多個電流路徑的半導體裝置中使多個電流路徑的佈線電阻相同，可以提高半導體裝置的對於ESD的耐受性。就是說，根據裝置910A及裝置910x的過電壓施加試驗，確認到如下專實：為了防止半導體裝置由於過電壓而被破壞，使在一個電源端子和一個電路之間存在的多個電流路徑的佈線電阻相同是很有效的。注意，進行該試驗的裝置910A被設計為電源端子901和放大電路903之間的多個電流路徑的佈線電阻值相同並且電源端子902和放大電路903之間的多個電流路徑的佈線電阻值相同，但是實際的這些佈線電阻值不完全一致，而有在製造過程中發生的偏離設計值的偏差。
11至15、21至25．．．半導體元件
30．．．基板
41至44．．．絕緣膜
100．．．半導體裝置
101．．．第一端子
102．．．第二端子
103、105．．．電路
104、107、108．．．保護電路
106．．．第三端子
110．．．第一連接佈線
111至115．．．連接部
120．．．第二連接佈線
121至125．．．連接部
131至134．．．彎曲部
150．．．半導體裝置
201、202、206、207、211．．．導電膜
203．．．開口
205．．．半導體區
400．．．光檢測裝置
401、402．．．電源端子
403．．．放大電路
404．．．光電二極體
405．．．二極體
407、408．．．電晶體
411、412．．．連接佈線
500．．．玻璃基板
511至513．．．半導體膜
520．．．導電膜
531至534．．．導電膜
535至537．．．開口
540．．．光電轉換層
551、552．．．導電膜
581至587．．．開口
在附圖中：圖1是說明半導體裝置的結構例子的方塊圖(實施例1)；圖2是表示半導體裝置的第一佈線及第二佈線的結構例子的平面圖(實施例1)；圖3是說明圖2的第一佈線的佈局的平面圖(實施例1)；圖4是說明半導體裝置的結構例子的方塊圖(實施例1)；圖5A是應用於保護電路的PIN型二極體的平面圖；圖5B是構成該二極體的半導體膜的平面圖；以及圖5C是沿著圖5A的截斷線A1-A2而截斷的該二極體的截面圖(實施例2)；圖6A是應用於保護電路的PIN型二極體的平面圖；以及圖6B是構成該二極體的半導體膜的平面圖(實施例2)；圖7是沿著圖6A的截斷線A3-A4而截斷的截面圖(實施例2)；圖8A是應用於保護電路的PIN型二極體的平面圖；以及圖8B是構成該二極體的半導體膜的平面圖(實施例2)；圖9是沿著圖8A的截斷線A5-A6而截斷的截面圖(實施例2)；圖10A是表示應用於保護電路的放電電路的結構例子的平面圖；圖10B是沿著圖10A的截斷線A11-A12而截斷的截面圖；以及圖10C是表示該放電電路的其他結構例子的平面圖(實施例3)；圖11是說明光檢測裝置的結構例子的電路圖(實施例4)；圖12是說明圖11的光檢測裝置的佈局例子的平面圖(實施例4)；圖13是說明圖11的光檢測裝置的疊層結構的截面圖(實施例4)；圖14A至14E是說明圖12和圖13所示的光檢測裝置所包括的電晶體及二極體的製造方法的一種模式的截面圖(實施例4)；圖15A至15D是說明圖14E所示的製程之後的電晶體及二極體的製造方法的一種模式的截面圖(實施例4)；圖16A至16C是圖15D所示的製程之後的製程的截面圖，是說明圖12和圖13所示的光檢測裝置的製造方法的一種模式的截面圖(實施例4)；圖17A和17B是說明圖16C所示的製程之後的光檢測裝置的製造方法的一種模式的截面圖(實施例4)；圖18A和18B是說明圖17B所示的製程之後的光檢測裝置的製造方法的一種模式的截面圖(實施例4)；圖19是說明圖18B所示的製程之後的光檢測裝置的製造方法的一種模式的截面圖(實施例4)；圖20A是說明二極體所包括的半導體膜的平面形狀的平面圖；以及圖20B是說明放大電路所包括的半導體膜的平面形狀的平面圖(實施例4)；圖21是說明圖12和圖13所示的光檢測裝置所包括的第一層導電膜的平面形狀的平面圖(實施例4)；圖22A是說明構成圖12和圖13所示的光檢測裝置所包括的二極體的半導體膜和第二層導電膜的連接部的開口的佈局的平面圖；以及圖22B是圖22A的部分放大圖(實施例4)；圖23是說明圖12和圖13所示的光檢測裝置所包括的第二層導電膜的佈局的平面圖(實施例4)；圖24是說明圖12和圖13所示的光檢測裝置所包括的電源端子的佈局的平面圖(實施例4)；圖25是說明圖12和圖13所示的光檢測裝置的外觀的一例的立體圖(實施例4)；圖26A至26C是說明光檢測裝置的製造方法的一種模式的截面圖(實施例5)；圖27A和27B是說明圖26C所示的製程之後的光檢測裝置的製造方法的一種模式的截面圖(實施例5)；圖28是說明圖27B所示的製程之後的光檢測裝置的製造方法的一種模式的截面圖(實施例5)；圖29A至29G是說明SOI基板的製造方法的一種模式的截面圖(實施例6)；圖30A和30B是說明包括光檢測裝置的手機的外觀的一例的立體圖；圖30C是說明包括光檢測裝置的電腦的外觀的一例的立體圖；圖30D是說明包括光檢測裝置的顯示裝置的外觀的一例的立體圖；以及圖30E和30F是說明包括光檢測裝置的數位相機的外觀的一例的立體圖(實施例7)；圖31是進行了過電壓施加試驗的電路類比實驗的光檢測裝置的電路圖(實施例1)；圖32A和32B是表示在電路類比實驗中計算出來的施加過電壓之後的放大電路所包括的電晶體的源極-汲極之間的電流值的圖表，其中，圖32A是根據本發明的一種模式的光檢測裝置，而圖32B是作為比較例的光檢測裝置(實施例1)；圖33是說明進行了利用過電壓施加試驗器的試驗的根據本發明的一種模式的光檢測裝置的結構的平面圖(實施例1)；圖34是說明進行了利用過電壓施加試驗器的試驗的作為比較範例的光檢測裝置的結構的平面圖(實施例1)；以及圖35是表示根據本發明的一種模式的光檢測裝置以及作為比較範例的光檢測裝置的施加過電壓的結果的圖表(實施例1)。
11至15、21至25．．．半導體元件
100．．．半導體裝置
101．．．第一端子
102．．．第二端子
103．．．電路
104．．．保護電路
110．．．第一連接佈線
111至115．．．連接部
120．．．第二連接佈線
121至125．．．連接部

Claims (19)

  1. 一種半導體裝置，包含：端子；包括半導體元件的電路；連接部，其中該電路的該半導體元件的第一級電連接到該端子；以及電連接到該連接部和該端子之間的連接佈線，其中，該端子和每個該連接部之間的電阻相同。
  2. 如申請專利範圍第1項的半導體裝置，還包含電連接到該端子的保護電路。
  3. 如申請專利範圍第1項的半導體裝置，其中，該半導體裝置的尺寸在平面配置下為等於或小於10mm×10mm。
  4. 如申請專利範圍第1項的半導體裝置，其中，該端子和每個該連接部之間的該電阻在該電阻的中值的±20%的範圍內。
  5. 一種半導體裝置，包含：第一端子和第二端子；包括半導體元件的電路；電連接到該第一端子和該第二端子之間的保護電路；第一連接部，其中相對於該第一端子的該電路的該半導體元件的第一級電連接到該第一端子； 第二連接部，其中相對於該第二端子的該電路的該半導體元件的第一級電連接到該第二端子；電連接到該第一連接部和該第一端子之間的第一連接佈線；以及電連接到該第二連接部和該第二端子之間的第二連接佈線，其中，該第一端子和每個該第一連接部之間的第一電阻相同，以及其中，該第二端子和每個該第二連接部之間的第二電阻相同。
  6. 如申請專利範圍第5項的半導體裝置，其中，該保護電路包括插入在該第一端子和該第二端子之間的二極體，以及其中，該二極體形成在絕緣膜上並且包括其中形成有在該絕緣膜上於平行方向彼此相鄰的N型雜質區及P型雜質區的半導體膜。
  7. 如申請專利範圍第5項的半導體裝置，其中，該電路包含：插入在該第一端子和該第二端子之間的光電二極體；以及用來放大該光電二極體的輸出電流的包括該第一連接部和該第二連接部的放大電路。
  8. 如申請專利範圍第5項的半導體裝置，其中，該保護電路包括插入在該第一端子和該第二端 子之間的二極體，其中，該二極體形成在絕緣膜上並且包括其中形成有在該絕緣膜上於平行方向彼此相鄰的N型雜質區及P型雜質區的半導體膜，其中，該電路包含：插入在該第一端子和該第二端子之間的光電二極體；以及用來放大該光電二極體的輸出電流的包括該第一連接部、該第二連接部、以及電晶體的放大電路，以及其中，該電晶體分別形成在該絕緣膜上並分別包括形成有通道形成區、源區、以及汲區的半導體膜。
  9. 如申請專利範圍第5項的半導體裝置，其中，該第一端子和每個該第一連接部之間的該第一電阻在該第一電阻的中值的±20%的範圍內，以及其中，該第二端子和每個該第二連接部之間的該第二電阻在該第二電阻的中值的±20%的範圍內。
  10. 一種半導體裝置，包含：端子；電連接到該端子的電路；在該電路中相對於該端子設置在第一級的半導體元件，且該半導體元件每個包含半導體區；電連接該端子和每個該半導體元件的連接佈線；以及包括在該連接佈線中並與每個該半導體元件的該半導體區分別接觸的導電膜，並且將其形成為使該端子和每個 該半導體元件的源區或汲區之間的電阻相同。
  11. 如申請專利範圍第10項的半導體裝置，其中，該端子和每個該半導體元件的源區或汲區之間的該電阻在該電阻的中值的±20%的範圍內。
  12. 一種半導體裝置，包含：第一端子和第二端子；包括半導體元件的電路，且該電路電連接到該第一端子及該第二端子；將該電路電連接到該第一端子的第一連接佈線；將該電路電連接到該第二端子的第二連接佈線；第一連接部，其中相對於該第一端子的該電路的第一級的該半導體元件電連接至該第一連接佈線；第二連接部，其中相對於該第二端子的該電路的第一級的該半導體元件電連接至該第二連接佈線；第一導電膜，包括在該第一連接佈線中且設置以接觸該第一連接部，以使該第一端子和每個該第一連接部之間的第一電阻相同；以及第二導電膜，包括在該第二連接佈線中且設置以接觸該第二連接部，以使該第二端子和每個該第二連接部之間的第二電阻相同。
  13. 如申請專利範圍第12項的半導體裝置，還包含包括與該第一導電膜和該第二導電膜接觸的半導體膜的二極體，其中，該二極體用以藉由使該第一端子和該第二端子 短路來保護該電路免受過電壓。
  14. 如申請專利範圍第12項的半導體裝置，其中，該半導體裝置的尺寸在平面配置下為等於或小於10mm×10mm。
  15. 如申請專利範圍第12項的半導體裝置，其中，該第一端子和每個該第一連接部之間的該第一電阻在該第一電阻的中值的±20%的範圍內，以及其中，該第二端子和每個該第二連接部之間的該第二電阻在該第二電阻的中值的±20%的範圍內。
  16. 一種電子裝置，包含光檢測器，該光檢測器包含如申請專利範圍第1項的半導體裝置。
  17. 一種電子裝置，包含光檢測器，該光檢測器包含如申請專利範圍第5項的半導體裝置。
  18. 一種電子裝置，包含光檢測器，該光檢測器包含如申請專利範圍第10項的半導體裝置。
  19. 一種電子裝置，包含光檢測器，該光檢測器包含如申請專利範圍第12項的半導體裝置。
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