KR101616937B1 - 반도체 장치 - Google Patents
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Abstract
집적 회로의 고성능화, 소형화를 방해하지 않고, 집적 회로의 ESD(정전기 방전)에 대한 내성을 향상시킨다. 2개의 입출력 단자 사이에 보호 회로가 삽입되어 있다. ESD가 발생하였을 때, 보호 회로에 의하여 2개의 입출력 단자를 단락시켜, 회로에 과전압이 인가되는 것을 방지한다. 회로는, 접속 배선을 통하여 입출력 단자에 전기적으로 접속되어 있다. 회로는, 접속 배선과의 복수의 전기적인 접속부를 갖고, 각 접속부와 입출력 단자 사이의 배선 저항이 같게 되도록, 접속 배선을 형성한다. 이로써, ESD가 발생하여도, 하나의 접속부에 전압이 집중적으로 인가되는 것이 회피되므로, ESD로 인하여 회로가 파괴되는 확률이 저하된다.
ESD, 보호 회로, 광 검출 장치, 저항, 배선
Description
본 발명은, 정전기 방전 등 예기치 않은 고전압의 인가에 대하여, 회로의 파괴를 방지하는 수단을 구비한 반도체 장치에 관한 것이다.
직접 회로의 불량에 관한 큰 원인 중 하나에, 정전기 방전(Electro Static Discharge, 이하, “ESD”라고 함)으로 인한 반도체 소자, 전극 등의 파괴가 있다. 그래서, ESD로 인한 집적 회로의 파괴를 방지하기 위한 대책으로서, 단자와 집적 회로 사이의 보호 회로를 삽입하는 것이 행해지고 있다. 보호 회로는 ESD 등에 의하여 단자에 인가된 지나친 전압이 집적 회로에 공급되는 것을 방지하기 위한 회로이다. 보호 회로에 사용되는 대표적인 소자에는, 저항 소자, 다이오드, 용량 소자가 있다.
예를 들어, 특허 문헌 1(특개2000-58762호 공보)에서는, 접속 단자와 반도체 회로를 전기적으로 접속하는 배선에 저항 소자를 삽입하여 ESD로 인하여 발생한 서지 전류(surge current)를 평활화한다. 또한, 특허 문헌 1에서는, 보호 회로에 저항 소자와 함께 다이오드가 사용되어 있다. ESD가 발생하였을 때에, 다이오드의 정류 작용에 의하여, 서지 전류의 방전 경로를 형성하고, 서지 전류가 집적 회로에 유입하는 것을 방지한다.
[특허문헌 1] 특개2000-58762호 공보
집적 회로의 고성능화를 위하여, 트랜지스터는 미세화가 진행되고, ESD에 대한 내성이 저하되어 있다. 또한, 집적 회로에는 고속 동작, 저소비 전력화가 요구되어 있다. ESD의 전압은 수kV 내지 수십kV 정도라고 알려져 있다. 이와 같은 고전압의 영향을 완전히 제거할 수 있는 고저항의 저항 소자를 보호 회로에 사용하는 것은, 집적 회로의 동작을 방해하게 되어, 현실적이지 않다. 또한, 정전기는 정(正), 부(負)의 양쪽의 극성이 있으므로, 보호 회로는 양쪽의 극성의 정전기 방전으로부터 집적 회로를 보호할 수 있는 회로인 것이 바람직하다. 또한, 집적 회로의 소형화의 관점에서, 보호 회로가 점유하는 면적은 작은 것이 요구된다.
상술한 바와 같이, 보호 회로에는 각종 제약이 있으므로, 집적 회로의 성능과 보호 회로의 성능을 양립시키는 것은 매우 어렵다. 본 발명의 일 형태는, 이와 같은 배경을 바탕으로 발명된 반도체 장치이며, 본 형태에 있어서의 과제의 하나는, 집적 회로의 고성능화, 소형화 등을 방해하지 않고, 집적 회로의 ESD에 대한 내성을 향상시키는 것이다.
본 발명의 일 형태에 따른 반도체 장치는, 복수의 반도체 소자를 포함하는 회로와, 하나의 단자와, 상기 단자에 대하여 상기 회로의 제 1 단째의 전기적인 접속부인 복수의 접속부와, 단자와 복수의 접속부를 전기적으로 접속하고, 단자와 복수의 접속부 사이의 저항이 각각 같게 되도록 형성되어 있는 접속 배선을 갖는 반도체 장치이다.
즉, 상기 형태에서는, 단자로부터 회로까지 복수의 전류 경로가 있는 경우, 이들의 복수의 전류 경로에 있어서, 각각 배선 저항을 같게 하고 있다. 이와 같은 구성에 의하여 ESD 등으로 인하여 서지 전류가 단자로부터 반도체 장치 내로 유입하여도, 하나의 전류 경로에 서지 전류가 집중되는 것이 회피된다. 즉, ESD에 대한 회로의 내성을 높일 수 있다.
또한, 본 명세서에 있어서, 복수의 배선(또는 전류 경로)의 저항 값이 같다는 것은, 완전히 일치하는 경우뿐만이 아니라, 어느 정도의 차이를 갖는 경우도 포함한다. 저항 값의 차이를 허용하는 것은, 복수의 배선 저항이 같게 되도록 반도체 장치를 설계하여도 반도체 장치의 제작 과정에 있어서 배선 저항의 값이 설게 값으로부터 변동되는 경우가 있기 때문이다. 이 변동이 생기는 원인은, 형성되는 막 두께의 변동, 에칭되는 막 두께의 변동, 및 콘택트 홀의 크기의 변동 등이 있고, 이들의 변동을 완전히 없애는 것은 어렵다.
그래서, 본 명세서에서는, 제작 과정에서 생기는 저항 값의 설계 값으로부터의 오차를 고려하고, 복수의 저항 값의 변동의 허용 범위는, 그들의 중앙 값 ±20%의 범위로 한다. 즉, 본 명세서에서는, 복수의 저항 값이 모두 중앙 값 ±20%의 범위로 분포하는 경우, 그들의 저항 값이 같다고 한다.
또한, 상기 형태의 반도체 장치는, 단자에 전기적으로 접속되어 있고, 과전압이 인가되지 않도록 회로를 보호하는 보호 회로를 가져도 좋다. 이 보호 회로에 다이오드를 포함하는 보호 회로를 사용할 수 있다. 이 다이오드로서, 절연막 위에 형성되고, 또 절연막 상면에 평행한 방향으로 인접하는 N형 불순물 영역 및 P형 불순물 영역이 형성된 반도체막을 갖는 다이오드를 적용할 수 있다.
또한, 상기 형태는, 평면 배치의 크기가 10mm×10mm 이하의 반도체 장치에 적용할 수 있다. 또한, 평면 배치의 크기가 10mm×10mm 이하라는 것은, 반도체 장치가 10mm 평방의 영역에 수납되는 것을 가리킨다.
본 발명의 일 형태의 반도체 장치는, 집적 회로의 고성능화, 소형화를 방해하지 않고, 집적 회로의 ESD에 대한 내성을 향상시킬 수 있다.
도면을 사용하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명은 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 다른 도면간에서 같은 참조 번호를 붙인 요소는 같은 요소를 나타낸다. 따라서, 이하의 설명에 있어서, 이와 같은 요소에 대하여 중복되는 설명은 생략한다.
(실시형태 1)
우선, 도 1을 참조하여, 본 실시형태에 따른 반도체 장치를 설명한다. 도 1은, 본 실시형태의 반도체 장치(100)의 구성예를 설명하는 블록도이다.
도 1에 도시하는 바와 같이, 반도체 장치(100)는 제 1 단자(101), 제 2 단자(102), 복수의 반도체 소자를 포함하는 회로(103), 보호 회로(104), 제 1 접속 배선(110), 및 제 2 접속 배선(120)을 갖는다. 제 1 단자(101) 및 제 2 단자(102)는, 반도체 장치(100)의 출력 단자 및/또는 입력 단자이며, 다른 반도체 장치와의 접속부로서 기능한다. 제 1 단자(101)는, 제 1 접속 배선(110)에 의하여 회로(103)에 전기적으로 접속되고, 제 2 단자(102)는 제 2 접속 배선(120)에 의하여 회로(103)에 전기적으로 접속되어 있다.
회로(103)는, 제 1 접속 배선(110)에 전기적으로 접속되는 복수의 접속부(111 내지 115)을 갖고, 또 제 2 접속 배선(120)에 전기적으로 접속되는 복수의 접속부(121 내지 125)을 갖는다. 접속부(111 내지 115)는 각각 회로(103)에 포함되는 반도체 소자(11 내지 15)의 제 1 접속 배선(110)과의 접속부이고, 접속부(121 내지 125)는 각각 회로(103)에 포함되는 반도체 소자(21 내지 25)의 제 2 접속 배선(120)과의 접속부이다. 즉, 접속부(111 내지 115)를 갖는 반도체 소자(11 내지 15)는 각각 제 1 단자(101)(제 1 접속 배선(110))에 대하여, 제 1 단째에 배치된 반도체 소자이고, 접속부(121 내지 125)를 갖는 반도체 소자(21 내지 25)는 각각 제 2 단자(102)(제 2 접속 배선(120))에 대하여, 제 1 단째에 배치된 반도체 소자이다.
즉, 본 실시형태의 반도체 장치(100)에서는, 제 1 단자(101)로부터 회 로(103)까지, 및 제 2 단자(102)로부터 회로(103)까지에 각각 5개의 전류 경로가 있는 경우를 상정하고 있다. 본 실시형태의 반도체 장치(100)에서는, 제 1 단자(101)로부터 회로(103)까지의 5개의 전류 경로를 구성하는 배선의 배선 저항을 같게 한다. 마찬가지로, 제 2 단자(102)로부터 회로(103)까지의 5개의 전류 경로를 구성하는 배선의 배선 저항을 같게 한다.
보호 회로(104)는, 회로(103)에 과전압이 인가되지 않도록 하기 위한 회로이고, 보호 회로(104)를 형성하는 것은 과전압으로 인하여 회로(103)가 파괴되는 것을 방지하기 위해서이다. 여기서는, 보호 회로(104)는 제 1 단자(101)와 제 2 단자(102) 사이에 삽입되어 있다. 반도체 장치(100)의 일반적인 동작시에는, 보호 회로(104)에는 전류가 거의 흐르지 않지만, 제 1 단자(101) 및/또는 제 2 단자(102)에 예기치 않은 과전압이 인가되고, 제 1 단자(101)와 제 2 단자(102)에 과대한 전위 차이가 생기면, 보호 회로(104)는 제 1 단자(101)와 제 2 단자(102)을 도통 상태(단락)로 한다. 이렇게 함으로써, 회로(103)에 과전압이 인가되는 것이 회피되고, 회로(103)의 파괴를 방지할 수 있다. 예를 들어, 보호 회로(104)에는, PN형 접합 다이오드, PIN형 접합 다이오드 등의 정류 소자, 다이오드 접속된 트랜지스터 등으로 구성할 수 있다.
회로(103)에 있어서, ESD 등에 의하여, 파괴되기 가장 쉬운 부분은, 제 1 단자(101), 제 2 단자(102)에 대하여 제 1 단째에 배치되어 있는 각 반도체 소자(11 내지 15, 21 내지 25)이다. 여기서는, 반도체 소자(11 내지 15)의 ESD에 대한 내성을 향상시키기 위하여, 제 1 단자(101)와 각 접속부(111 내지 115) 사이의 배선 저항이 각각 같게 되도록 제 1 접속 배선(110)을 형성하고 있다.
R10+R11=R10+R12=R10+R13=R10+R14
=R10+R15
즉, 상술한 바와 같이 되도록 제 1 접속 배선(110)을 형성한다. 또한, R10 내지 R15는 제 1 접속 배선(110)의 저항값을 나타내고 있다.
이로써, 제 1 접속 배선(110)과 전기적인 접속부를 갖는 복수의 반도체 소자(11 내지 15)를 포함하는 회로(103)에 있어서, 제 1 접속 배선(110)에 과전압이 과도적으로 인가된 경우, 상술한 바와 같이, 제 1 단자(101)와 각 접속부(111 내지 115) 사이의 저항 값이 거의 같으므로, 접속부(111 내지 115) 중, 어느 하나에 전압이 집중하여 인가되는 것을 방지할 수 있다. 또는, 이들 중 하나에 서지 전류가 집중하여 흐르는 것을 방지할 수 있으므로, 반도체 소자(11 내지 15)가 파괴되는 확률을 저하시킬 수 있다. 예를 들어, 제 1 단자(101)와 접속부(111) 사이의 저항 값이 가장 낮은 경우, 다른 반도체 소자(12 내지 15)보다 반도체 소자(11)에 전류가 흐르기 쉬워지므로, 반도체 소자(11)가 파괴되기 쉬워진다. 따라서, 제 1 단자(101)와 각 접속부(111 내지 115) 사이의 저항 값을 같게 함으로써, 지나친 전압이 인가되어도, 각 반도체 소자(11 내지 15)에 인가되는 전압이 분산되므로 반도체 소자(11 내지 15)가 파괴되는 확률을 저하시킬 수 있다.
또한, 도 1에서 도시하는 바와 같이, 제 2 접속 배선(120)과의 전기적인 접속부를 갖는 복수의 반도체 소자(21 내지 25)를 포함하는 회로(103)의 경우, 제 2 단자(102)와 각 접속부(121 내지 125) 사이의 저항 값이 각각 같게 되도록, 제 2 접속 배선(120)을 형성하는 것이 바람직하다.
R20+R21=R20+R22=R20+R23=R20+R24
=R20+R25
즉, 상술한 바와 같이 되도록 제 2 접속 배선(120)을 형성한다. 또한, R20 내지 R25는 제 2 접속 배선(120)의 저항값을 나타내고 있다.
이로써, ESD 등에 의하여 제 2 접속 배선(120)에 과대한 전압이 과도적으로 인가된 경우, 반도체 소자(21 내지 25)가 파괴되는 확률을 저하시킬 수 있다.
따라서, 도 1에서 도시하는 바와 같이, 제 1 접속 배선(110), 제 2 접속 배선(120)에 의하여 회로(103)를 제 1 단자(101)와 제 2 단자(102)에 전기적으로 접속함으로써, ESD가 발생하여 보호 회로(104)가 제 1 단자(101)와 제 2 단자(102)를 단락할 때까지의 짧은 시간(수백 피코 초-수 나노 초 정도)에 회로(103)에 지나친 전압이 인가되어도, 인가되는 전압이 분산되므로 ESD로 인하여 회로(103)가 파괴되는 확률을 저하시킬 수 있다.
다음에, 도 2를 참조하여 제 1 접속 배선(110)의 구성의 일례를 설명한다. 도 2는, 반도체 장치(100)의 부분적인 구성을 도시하는 평면도이고, 제 1 단자(101), 제 1 접속 배선(110) 및 접속부(111 내지 115)의 평면적인 배치를 도시하는 레이아웃 도이다.
도전막(201)은, 제 1 접속 배선(110) 및 회로(103)의 내부 배선을 구성하는 도전막이다. 도전막(202)은, 제 1 단자(101)를 구성하는 도전막이다. 도전막(201)을 덮어 절연막이 형성되고, 이 절연막 위에 도전막(202)이 형성된다. 이 절연막에는, 개구(203)가 형성되고, 이 개구(203)에 있어서, 도전막(201)과 도전막(202)이 전기적으로 접속되어 있다.
도 2의 예에서는, 반도체 소자(11 내지 15)를 트랜지스터로 구성하고, 도전막(201)은 트랜지스터의 드레인 전극을 구성하기로 한다. 반도체 소자(11 내지 15)는, 각각 채널 형성 영역, 소스 영역 및 드레인 영역이 형성된 반도체 영역(205)을 갖고, 또한, 게이트 전극을 구성하는 도전막(206), 및 소스 전극을 구성하는 도전막(207)을 포함한다. 또한, 도전막(206) 및 도전막(207)은, 각각 회로(103)의 내부 배선을 구성한다. 여기서는, 반도체 소자(11 내지 15)와 제 1 접속 배선(110)과의 접속부(111 내지 115)는, 각각 반도체 영역(205)과 도전막(201)과의 접속부에 상당한다. 또한, 반도체 영역(205)은 실리콘 웨이퍼 등의 반도체 기판에 형성된 웰 영역, 혹은 절연막 또는 절연 기판 위에 형성된 반도체막(층) 등으로 구성되어 있다.
도 2의 예에서는, 도전막(201)에 있어서, 배선폭(도전막(201)의 단면적)을 부분적으로 상이하게 하므로, 제 1 단자(101)와 각 접속부(111 내지 115) 사이의 저항 값이 같게 되도록 하고 있다. 즉, 도전막(201)의 배선폭이 d1＜d2＜d3＜d4＜d5가 되도록 함으로써, 제 1 단자(101)와 각 접속부(111 내지 115) 사이의 저항 값이 같게 되도록 조절하고 있다.
또한, 제 1 단자(101)와 각 접속부(111 내지 115) 사이의 저항 값이 같게 되도록, 예를 들어, 도전막(201)에 있어서, 도전막(202)과의 접속부(개구(203)가 형성되어 있는 부분)와, 접속부(111 내지 115) 사이의 길이를 조절하여도 좋다. 도 3은, 이와 같은 도전막의 구성예를 도시하는 평면도이다. 도 3의 도전막(211)은 도 2의 도전막(201)의 변형 예라고도 할 수 있다. 도 3에 있어서, 도전막(211)은 도 2와 마찬가지로 배선폭이 부분적으로 상이하도록 형성되어 있고, 또한 도전막(211)에 굴곡부(131 내지 134)(일점 쇄선으로 둘러싼 부분)를 형성하고, 도전막(202)과의 접속부(개구(203)가 형성되어 있는 부분)로부터 접속부(111)까지의 길이를 가장 길게 하고, 접속부(115)까지의 길이가 가장 짧게 되도록 하고 있다.
제 2 접속 배선(120)도, 도 2 및 도 3에 도시하는 도전막(201)에 의하여 제 1 접속 배선(110)과 마찬가지로 형성할 수 있다.
도 1의 예에서는, 반도체 장치(100)는 하나의 회로(103)를 가지지만, 본 실시형태에 따른 반도체 장치는, 복수의 회로를 가져도 좋다. 도 4에 2개의 회로를 갖는 반도체 장치(150)의 블록도를 도시한다. 도 4에 도시하는 바와 같이, 반도체 장치(150)는 회로(130)에 전기적으로 접속되는 회로(105), 회로(105)에 접속되는 제 3 단자(106)를 갖는다. 또한, 제 1 단자(101)와 제 3 단자(106) 사이에 전기적으로 접속되는 보호 회로(107), 및 제 2 단자(102)와 제 3 단자(106) 사이에 전기적으로 접속되는 보호 회로(108)를 갖는다. 제 3 단자(106)는, 제 1 단자(101), 제 2 단자(102)와 마찬가지로 반도체 장치(150)의 출력 단자 및/또는 입력 단자이며, 다른 반도체 장치와의 접속부로서 기능한다.
보호 회로(107) 및 보호 회로(108)는, 보호 회로(104)와 마찬가지로 구성할 수 있다. 반도체 장치(150)의 일반적인 동작시에는, 보호 회로(107)에는 전류가 거의 흐르지 않지만, 제 1 단자(101) 및/또는 제 3 단자(106)에 예기치 않은 과전 압이 인가되고, 제 1 단자(101) 및 제 3 단자(106)에 과대한 전위 차이가 생기면, 보호 회로(107)에 의하여 제 1 단자(101)와 제 3 단자(106)가 단락된다. 이렇게 함으로써, 회로(103) 및 회로(105)에 과전압이 인가되는 것이 회피되고, 회로(103) 및 회로(105)의 파괴를 방지할 수 있다. 또한, 보호 회로(108)도 보호 회로(107)와 마찬가지이고, 보호 회로(108)에 의하여 제 2 단자(102)와 제 3 단자(106)를 단락하여 회로(103) 및 회로(105)에 과전압이 인가되는 것을 방지하는 회로이다. 보호 회로(107) 및 보호 회로(108)는 반드시 형성할 필요는 없지만, 형성하는 것이 바람직하다.
본 실시형태에 따른 반도체 장치는, 단자와 회로의 복수의 접속부 사이의 저항이 균일하게 되도록 단자와 내부 회로를 전기적으로 접속하기 위한 접속 배선을 형성한다. 이렇게 함으로써, 내부 회로에 고전압이 국부적으로 인가되는 것이 회피된다. 따라서, 내부 회로의 정전기에 대한 내성이 향상된다. 즉, 본 실시형태에 의하여, 보호 회로와 서로 어울려서, ESD 등에 의하여 단자에 예기치 않은 지나친 전압이 인가되어도, 회로가 파괴되는 확률을 제어할 수 있다. 또한, 단자와 회로의 복수의 접속부 사이의 복수의 전류 회로의 저항 값이 균일하게 되도록 반도체 장치를 설계하여도, 사용되는 제작 장치의 성능으로 배선을 구성하는 막 두께나 폭, 콘택트 홀의 크기 등이 설계 값으로부터 변동되는 것을 완전히 없애는 것은 어렵다. 그래서, 본 실시형태에 따른 반도체 장치에서는, 제작 과정에서 생기는 오차를 고려하고, 복수의 전류 회로의 저항 값이 그들의 중앙 값 ±20%의 범위로 분포하는 경우, 그들의 저항 값이 같다고 한다.
또한, 본 실시형태에 따른 반도체 장치에서는, 접속 배선이 보호 회로의 기능의 일부를 담당함으로써, 보호 회로의 소형화가 용이해지므로, 본 실시형태는 크기가 10mm×10mm 이하의 소형의 반도체 장치에 매우 적합하다. 또한, 크기가 10mm×10mm 이하라는 것은, 평면 배치에 있어서, 반도체 장치가 10mm 평방의 영역에 수납되는 것을 가리킨다.
본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 보호 회로(104)의 구체적인 예를 설명한다. 본 실시형태에서는, PIN형 다이오드에 의하여 보호 회로를 구성한다. 또한, 본 실시형태에서는, PIN형 다이오드를 절연막 위에 형성된 반도체막을 사용하여 형성하기로 한다. 또한, 여기서는 PIN형 다이오드를 형성하기 위하여, N형 반도체 영역과 P형 반도체 영역을 적층하는 것이 아니라, PIN형 다이오드의 반도체막에는, 이 절연막의 상면에 대하여 평행한 방향으로 인접하고, N형 불순물 영역 및 P형 불순물 영역을 형성한다.
도 5a 내지 도 5c를 참조하여, PIN형 다이오드의 제 1 형태를 설명한다. 도 5a는, PIN형 다이오드(301)의 평면도이고, 도 5b는 PIN형 다이오드(301)의 반도체막의 평면도이고, 도 5c는 도 5a의 A1-A2 선에 의한 단면도이다.
도 5c에 도시하는 바와 같이, 본 실시형태의 보호 회로(104)가 적용되는 반도체 장치는, 기판(30)을 갖는다. 기판(30) 위에 회로(103) 및 보호 회로(104)가 형성된다. 본 실시형태에서는 보호 회로(104)로서 PIN형 다이오드(301)(이하, 다 이오드(301)라고 함)가 형성되어 있다.
기판(30)에는, 반도체 기판, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 스테인리스 기판, 금속 기판, 수지 기판, 수지 필름, 탄소 섬유나 유리 섬유의 직물에 수지를 침투시킨 시트(소위, 프리프레그) 등의 기판을 사용할 수 있다. 반도체 기판으로서는, 잉곳을 얇게 슬라이스한 실리콘 웨이퍼, 절연막(층)을 통하여 단결정 반도체막(층)이 기판 위에 형성되어 있는 SOI 기판 등을 사용할 수 있다. 유리 기판에는, 무 알칼리 유리 기판이 바람직하다. 무 알칼리 유리 기판에는, 예를 들어, 알루미노 실리케이트 유리 기판, 알루미노 보로실리케이트 유리 기판, 바륨 보로실리케이트 유리 기판 등의 있다.
기판(30)의 상면은, 절연막(41)으로 덮여 있다. 절연막(41) 위에 보호 회로(104)(다이오드(301))를 구성하는 반도체막(310)이 형성되어 있다. 도 5c에는 도시되지 않지만, 회로(103)를 구성하는 반도체 소자의 반도체막도 절연막(41) 위에 형성된다. 또한, 기판(30)과 절연막(41) 사이에 반도체막, 도전막 등의 다른 막이 존재하여도 좋다.
반도체막(310)은 단층 구조라도 좋고, 적층 구조라도 좋다. 반도체막(310)을 구성하는 막으로서는, 실리콘막, 게르마늄막, 및 실리콘 게르마늄막, 탄화 실리콘막 등의 제 14족 원소로 이루어지는 반도체막, GaAs막, InP막, GaN막 등의 화합물 반도체막, 산화 아연, 산화 주석 등의 산화물 반도체 등을 들 수 있다. 반도체막(310)의 결정성은, 단결정이어도 좋고, 비단결정(다결정, 미결정, 비정질 등)이어도 좋지만, P형 불순물 영역(311) 및 N형 불순물 영역(312)을 저저항화하기 위하 여, 비정질이 아니라, 다결정이나 단결정과 같은 저항 값이 낮은 결정성 반도체막이 바람직하다.
도 5b 및 도 5c에 도시하는 바와 같이, 반도체막(310)에는 P형 불순물 영역(311), 및 N형 불순물 영역(312), 및 고저항 영역(313)이 기판(30)의 상면에 대하여 가로 방향으로 인접하여 형성되어 있다.
P형 불순물 영역(311)은 붕소 등의 억셉터가 되는 불순물 원소를 반도체막(310)에 첨가함으로써 형성된다. N형 불순물 영역(312)은, 간격(W1)을 두어 P형 불순물 영역(311)에 인접하여 형성되어 있다. N형 불순물 영역(312)은 인, 비소 등의 도너가 되는 불순물 원소를 반도체막(310)에 첨가함으로써, 형성된다. P형 불순물 영역(311)과 N형 불순물 영역(312) 사이에 고저항 영역(313)이 형성되어 있다.
고저항 영역(313)은, P형 불순물 영역(311) 및 N형 불순물 영역(312)보다 저항이 높은 영역이고, 예를 들어, 진성 반도체(I형 반도체)으로 구성할 수 있다. 여기서, 진성 반도체란, 이상적으로는, 페르미 레벨이 금제대(禁制帶)의 거의 중앙부에 위치하는 반도체이지만, 그 이외, 도너 또는 억셉터가 되는 불순물을 의도적으로 첨가하여, 페르미 레벨이 금제대의 거의 중앙부에 위치하도록 한 반도체도 포함한다. 또한, 고저항 영역(313)은 N형 또는 P형의 반도체로 구성할 수도 있고, 예를 들어, 도너 또는 억셉터가 되는 불순물 원소를 첨가한 반도체, 또는 이들의 불순물 원소를 의도적으로 첨가하지 않는 비-도핑 반도체로 형성할 수도 있다. 고저항 영역(313)은 시트 저항이 100kΩ/□ 이상인 것이 바람직하고, P형 불순물 영 역(311) 및 N형 불순물 영역(312)의 시트 저항은 수kΩ/□ 이하로 하는 것이 바람직하다.
도 5c에 도시하는 바와 같이, 반도체막(310)을 덮어 절연막(42)이 형성되어 있다. 절연막(42) 위에는, P형 불순물 영역(311)에 전기적으로 접속되는 도전막(314)과, N형 불순물 영역(312)에 전기적으로 접속되어 있는 도전막(315)이 형성되어 있다. 도전막(314), 도전막(315)의 한쪽은 제 1 단자(101)에 접속되고, 다른 쪽은 제 2 단자(102)에 접속된다. 여기서는 도전막(314), 도전막(315) 각각의 단부(314a), 단부(315a)를 다른 도전막과의 접속부로 한다(도 5a 참조).
P형 불순물 영역(311)에 도전막(314)을 전기적으로 접속하기 위하여, 절연막(42)에는 P형 불순물 영역(311)까지 도달하는 복수의 개구(316)가 형성되고, N형 불순물 영역(312)에 도전막(315)을 전기적으로 접속하기 위하여, 절연막(42)에는 N형 불순물 영역(312)까지 도달하는 복수의 개구(317)가 형성되어 있다(도 5a 참조).
본 실시형태에서는, 도전막(314)의 단부(314a) 부근뿐만이 아니라, P형 불순물 영역(311)과 도전막(314)의 콘택트 저항이 작게 되도록, 도 5a에 도시하는 바와 같이, 복수의 개구(316)는 복수의 개구(316)는 P형 불순물 영역(311)에 전체적으로 분포되도록 형성된다. 마찬가지로, N형 불순물 영역(312)과 도전막(315)의 콘택트 저항이 작게 되도록, N형 불순물 영역(312)에 전체적으로 분포되어, 복수의 개구(317)를 형성한다.
이와 같이, 복수의 개구(316, 317)를 형성하는 것은, 반도체막(310)이 다결 정 반도체막과 같은 비단결정막의 경우에, 매우 유용하다. 비단결정 반도체막은, 단결정 반도체막과 비교하여 P형 불순물 영역(311) 및 N형 불순물 영역(312)의 전기 저항이 높아져 버린다. 그래서, 서지 전류에 의하여, 도전막(314)과 도전막(315)에 큰 전위 차이가 생기더라도, P형 불순물 영역(311) 및 N형 불순물 영역(312)이 도전막(314) 및 도전막(315)과 접속하지 않는 부분은, 다이오드로서 실질적으로 기능시킬 수 없을 우려가 있다. 이와 같은 상태에서는, 다이오드(301)가 정류 소자로서 기능하지 않는다. 즉, 다이오드(301)는 단순한 고저항의 저항 소자가 되어, 서지 전류를 흘리기 위한 전류 경로로서 충분히 기능하지 않으므로, 회로(103)에 서지 전류가 흐르고, 회로(103)가 파괴되어 버릴 우려가 있다. 따라서, 도 5a에 도시하는 바와 같이, 복수의 개구(316), 복수의 개구(317)를 형성하고, P형 불순물 영역(311)과 도전막(314), 및 N형 불순물 영역(312)과 도전막(315)과의 콘택트 저항을 작게 하는 것은, 반도체막(310)이 다결정 반도체막과 같은 비단결정막의 경우에 특히 유용하다.
또한, 본 실시형태에서 나타내는 다른 PIN형 다이오드에 대해서도, P형 불순물 영역 및 N형 불순물 영역을 각각 도전막에 전기적으로 접속하기 위한 절연막(42)에 형성되어 있는 복수의 개구는, 다이오드(301)의 개구(316, 317)와 마찬가지로 형성되어 있다.
절연막(41), 절연막(42)은 단층 구조라도 좋고, 적층 구조라도 좋다. 절연막(41), 절연막(42)을 구성하는 막에는, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 게르마늄막, 질화 게르마늄막, 산화질화 게르 마늄막, 질화산화 게르마늄막 등의 실리콘 및/또는 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화 알루미늄, 산화 탄탈, 산화 하프늄 등의 금속 산화물로 이루어지는 절연막, 질화 알루미늄 등의 금속 질화물로 이루어지는 절연막, 산화질화 알루미늄 등의 금속 산화질화물로 이루어지는 절연막, 질화산화 알루미늄 등의 금속 질화산화물로 이루어지는 절연막을 사용할 수도 있다. 또한, 유기 화합물로 이루어지는 절연막을 사용할 수도 있다. 이와 같은 유기 화합물막으로서는, 아크릴, 폴리이미드, 폴리아미드, 폴리이미드아미드, 벤조시클로부텐 등이 있다.
이들 절연막의 형성 방법의 대표적인 예로서는, 다음과 같은 방법이 있고, PECVD(플라즈마 여기 CVD)법, 열 CVD법 등의 CVD법(화학 기상 성장법), 스퍼터링법, 증착법 등의 PVD법(물리 기상 성장법), ALD법(원자층 퇴적법), 스핀코팅법, 액적토출법, 딥 코팅법 등의 액체 상태, 또는 페이스트 상태의 재료로 막을 형성하는 방법, 및 플라즈마나 열 등에 의한 고상산화 처리 및 고상질화 처리 등이 있다.
또한, 본 명세서에서는, 산화질화물이란 질소보다도 산소의 함유량이 많은 물질이고, 질화산화물이란 산소보다도 질소의 함유량이 많은 물질이다. 예를 들어, 산화질화 실리콘으로서는, 조성으로서 O, N, Si, 및 H를 포함하고, 각각의 농도가 O는 50at.% 내지 70at.%, N는 0.5at.% 내지 15at.%, Si는 25at.% 내지 35at.%, H는 0.1at.% 내지 10at.%인 물질을 들 수 있다. 또한, 질화산화 실리콘으로서는, 조성으로서 O, N, Si, 및 H를 포함하고, 각각의 농도가 O는 5at.% 내지 30at.%, N는 20at.% 내지 55at.%, Si는 25at.% 내지 35at.%, H는 10at.% 내지 25at.%인 물질을 들 수 있다. 또한, 각 원소의 농도는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 값이다. 물론, 물질을 구성하는 원소의 농도의 합계는, 100at.%를 넘지 않고, 각 원소의 농도의 합계를 100at.%로 할 때, O, N, Si, 및 H의 농도는 각각, 상술한 바와 같은 범위 내에 있다.
또한, 도전막(314), 도전막(315)은 각각, 단층 구조라도 좋고, 또는 적층 구조라도 좋다. 도전막(314), 도전막(315)을 구성하는 막에는, 예를 들어, 탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 크롬, 니오븀, 금, 은, 구리, 백금 등으로부터 선택된 단체 금속을 주성분으로 하는 금속막, 합금막, 및 금속 화합물막 등이 있다. 예를 들어, 금속막에는, 구리막, Si 등을 첨가한 알루미늄막이 있다. 합금막에는, 알루미늄-구리 합금막, 알루미늄-네오디뮴 합금막 등이 있다. 금속 화합물막에는, 질화 티타늄막, 질화 텅스텐막 등의 급속 질화물막, 니켈 실리사이드막, 코발트 실리사이드막 등의 실리사이드막이 있다. 이들의 도전막은, 스퍼터링법, 증착법 등의 PVD법, 인쇄법, 액적토출법, 딥 코팅법 등의 액체 형상, 또는 페이스트 형상의 재료로 막을 형성하는 방법, 땜납법, 및 도금법 등으로 형성할 수 있다.
이하, 도면을 참조하여 보호 회로(104)에 적용되는 PIN형 다이오드의 다른 형태를 설명한다. 이하의 설명에서는, 다이오드(301)와 상이한 구성을 중심으로 설명하고, 다른 구성은 다이오드(301)와 마찬가지로 한다.
우선, 도 6a, 도 6b 및 도 7를 참조하여, PIN형 다이오드의 제 2 형태를 설명한다. 도 6a는, PIN형 다이오드(302)의 평면도이고, 도 6b는 PIN형 다이오 드(302)의 반도체막의 평면도이고, 도 7은 도 6a의 A3-A4 선에 의한 단면도이다.
PIN형 다이오드(302)(이하, 다이오드(302)라고 함)는, 다이오드(301)와 마찬가지의 PIN형 다이오드이고, 반도체막(320)을 갖는다. 반도체막(320)에는, P형 불순물 영역(321), 고저항 영역(323), 및 N형 불순물 영역(322)이 가로 방향으로 인접하여 형성되어 있다. 다이오드(301)와 다이오드(302)의 상이한 점은, 다이오드(301)에서는 P형 불순물 영역(311)과 고저항 영역(313)의 접합부, 및 N형 불순물 영역(312)과 고저항 영역(313)과의 접합부가 평면 배치에서는 직선 형상인 것에 대하여, 다이오드(302)에서는 각각의 접합부가 평면 배치에서 사각 파상(波狀)으로 굴곡하고 있는 점이다. 이와 같은 구성에 의하여, P형 불순물 영역(321)과 고저항 영역(323)과의 접합 면적, N형 불순물 영역(322)과 고저항 영역(323)과의 접합 면적을 각각 확대할 수 있다,
도 7에 도시하는 바와 같이, 다이오드(302)는 절연막(41) 위에 반도체막(320)을 갖는다. 반도체막(320) 위에 절연막(42)이 형성되어 있다.
도 6b에 도시하는 바와 같이, 고저항 영역(323)은 P형 불순물 영역(321)과 N형 불순물 영역(322) 사이에 형성되어 있고, 그 평면 형상은 미앤더(meander) 형상으로 되어 있다. 한편, P형 불순물 영역(321) 및 N형 불순물 영역(322)의 평면 형상은 복수의 L 자형의 영역이 연결된 빗 형상의 영역이다. 또한, P형 불순물 영역(321)의 오목부에 감합(嵌合)하도록 N형 불순물 영역(322)의 볼록부가 형성되어 있고, P형 불순물 영역(321) 및 N형 불순물 영역(322)은 소정의 간격(W2)을 두어, 인접하여 형성되어 있다.
도 6a에 도시하는 바와 같이, 다이오드(301)와 마찬가지로, 절연막(42)에는 P형 불순물 영역(321) 및 N형 불순물 영역(322)에 대하여 복수의 개구(326), 복수의 개구(327)가 형성되어 있다. 절연막(42) 위에 도전막(324), 도전막(325)이 형성되어 있다. 도전막(324)은 개구(326)에 있어서, P형 불순물 영역(321)에 전기적으로 접속되고, 도전막(325)은 개구(327)에 있어서 N형 불순물 영역(322)에 전기적으로 접속되어 있다. 도전막(324)의 단부(324a), 및 도전막(325)의 단부(325a)의 한쪽이 제 1 단자(101)에 전기적으로 접속되고, 다른 쪽이 제 2 단자(102)에 전기적으로 접속된다.
이하, 도 8a, 도 8b 및 도 9를 참조하여, PIN형 다이오드의 제 3 형태를 설명한다. 도 8a는, PIN형 다이오드(303)의 평면도이고, 도 8b는 PIN형 다이오드(303)의 평면도이고, 도 9는 도 8a의 A5-A6 선에 의한 단면도이다.
도 9에 도시하는 바와 같이, PIN형 다이오드(303)(이하, 다이오드(303)라고 함)는, 절연막(41) 위에 반도체막(330)을 갖는다. 반도체막(330)에는, P형 불순물 영역(331), N형 불순물 영역(332), 및 고저항 영역(333)이 형성되어 있다. P형 불순물 영역(331)과 N형 불순물 영역(332) 사이에 고저항 영역(333)이 형성되어 있고, 그 평면 형상은 미앤더 형상으로 되어 있다.
도 8a에 도시하는 바와 같이, P형 불순물 영역(331)은 반도체막(330)의 단부를 포함하고, 또 반도체막(330)의 중앙부에 형성되어 있다. 그 평면 형상은, 복수의 T 자형의 영역이 연결된 양쪽에 빗살 모양을 갖는 형상이다. N형 불순물 영역(332)은 반도체막(330)의 단부를 포함하고, 또 P형 불순물 영역(331)을 둘러싸도 록 형성되어 있다. P형 불순물 영역(331)과 인접하는 측은, 복수의 L 자형을 연결한 빗살 형상(요철(凹凸) 형상)으로 되어 있다. N형 불순물 영역(332)에는, P형 불순물 영역(331)의 오목부에 감합하도록 형성된 볼록부를 갖는다. P형 불순물 영역(331) 및 N형 불순물 영역(332)은 소정의 간격(W3)을 두어 인접하여 형성되어 있다.
다이오드(303)에서는, P형 불순물 영역(331)과 고저항 영역(333)의 접합부, 및 N형 불순물 영역(332)과 고저항 영역(333)의 접합부가, 평면 배치에서 직사각 파상(波狀)으로 굴곡하고 있고, 또 P형 불순물 영역(331)을 둘러싸도록 N형 불순물 영역(332)이 형성되어 있으므로, 각각의 영역의 접합 면적을 확대할 수 있다. 또한, P형 불순물 영역(331)과 N형 불순물 영역(332)의 위치를 바꿀 수 있다.
도 9에 도시하는 바와 같이, 절연막(42) 위에 도전막(334), 도전막(335)이 형성되어 있다. 또한, 도 8a에 도시하는 바와 같이, P형 불순물 영역(331) 및 N형 불순물 영역(332)에 대하여, 복수의 개구(336, 337)가 절연막(42)에 형성되어 있다. 도전막(334)은 개구(336)에 있어서, P형 불순물 영역(331)에 전기적으로 접속되고, 도전막(335)은 개구(337)에 있어서 N형 불순물 영역(332)에 전기적으로 접속되어 있다. 도전막(334)의 단부(334a), 및 도전막(335)의 단부(335a)의 한쪽이, 제 1 단자(101)에 전기적으로 접속되고, 다른 쪽이 제 2 단자(102)에 전기적으로 접속되어 있다.
본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다. 예를 들어, 도전막(314), 도전막(315), 절연막(41), 절연막(42) 등의 막의 종류, 막의 형성 방법 등은, 다른 실시형태의 도전막, 절연막에 적용할 수 있다.
(실시형태 3)
본 실시형태에서는, 보호 회로(104)의 구체적인 예를 나타낸다. 본 실시형태에서는, 절연막을 통하여 대향하는 한 쌍의 도전막(또는 반도체막)을 포함하는 방전 회로에 의하여 보호 회로를 구성한다.
도 10a 및 도 10b를 참조하여, 본 실시형태의 방전 회로(308)를 설명한다. 도 10a는, 방전 회로(308)의 평면도이고, 도 10b는 방전 회로(308)의 단면도이며, 도 10a의 A11-A12 선에 의한 단면도이다.
방전 회로(308)는, 회로(103)와 동일 기판(30) 위에 형성된다. 도 10b에 도시하는 바와 같이, 절연막(41) 위에 반도체막(381)이 형성되고, 반도체막(381) 위에 절연막(43)이 형성되어 있다. 반도체막(381)은, 반도체 장치(100)의 다른 반도체막 및 도전막에 전기적으로 접속되지 않고, 전기적으로 플로팅 상태이다. 예를 들어, 반도체막(381)은 회로(103)를 구성하는 트랜지스터의 반도체막과 같은 공정을 형성할 수 있다. 또한, 절연막(43)은 이 트랜지스터의 게이트 절연막으로부터 형성할 수 있다.
절연막(43)을 통하여 반도체막(381)과 중첩하도록 한 쌍의 도전막(382), 도전막(383)이 형성되어 있다. 도전막(382), 도전막(383)을 덮어, 절연막(44)이 형성되어 있다. 도전막(382) 및 도전막(383)의 한쪽이 제 1 단자(101)에 전기적으로 접속되고, 다른 쪽이 제 2 단자(102)에 전기적으로 접속된다. 도전막(382)의 단부(382a), 및 도전막(383)의 단부(383a)는 전계가 쉽게 집중할 수 있도록, 뾰족한 상태가 되어 있다. 이들 단부(382a), 단부(383a)는, 절연막(44)을 통하여 근접하고, 또 절연막(43)을 통하여 반도체막(381)과 중첩하고 있다.
예를 들어, ESD 등에 의하여, 도전막(382)에 지나친 전압이 인가되면, 단부(382a)와 단부(383a) 사이의 전위 차이가 커지고, 절연막(43) 및/또는 절연막(44)의 브레이크 다운(breakdown)이나 터널(tunnel) 효과 등이 생기고, 도전막(382)의 단부(382a)와 도전막(383)의 단부(383a) 사이에서 전하가 이동할 수 있게 된다. 즉, 도전막(382)의 단부(382a)와 도전막(383)의 단부(383a) 사이에서 방전이 생기게 된다. 이 방전이 생김으로써, 제 1 단자(101)와 제 2 단자(102)가 도통 상태로 되고, 회로(103)에 지나친 전압이 인가되는 것을 방지할 수 있다.
반도체막(381)은, 도전막(382)의 단부(382a)와 도전막(383)의 단부(383a) 사이에서 방전을 생기게 하기 위해서는, 반드시 필요한 것이 아니지만, 형성하는 것이 바람직하다. 반도체막(381)이 존재함으로써, 존재하지 않는 경우보다 작은 전압으로 절연막(43)에 터널 효과가 나타내므로, 도전막(382)의 단부(382a)와 도전막(383)의 단부(383a) 사이에서의 방전이 유기되기 쉽게 되기 때문이다.
또한, 도전막(382) 및 도전막(383)에는, 선단이 뾰족한 단부를 복수 형성할 수 있다. 도 10c에, 이와 같은 복수의 단부를 갖는 방전 회로(309)의 구성예를 도시한다. 도 10c에 도시하는 바와 같이, 도전막(392)에는, 선단이 뾰족한 3개의 단부(392a)가 형성되고, 도전막(393)에는 선단이 뾰족한 3개의 단부(393a)가 형성되어 있다. 방전 회로(308)와 마찬가지로, 3개의 단부(392a)와 3개의 단부(393a)는 절연막(44)을 통하여 대향하고, 또 절연막(43)을 통하여 반도체막(381)에 중첩하도 록 형성된다.
(실시형태 4)
본 실시형태에서는, 반도체 장치의 구체적인 예로서 광 검출 장치에 대하여 설명한다. 우선, 도 11 내지 도 13을 사용하여 광 검출 장치의 구성을 설명한다. 도 11은, 본 실시형태의 광 검출 장치(400)의 회로도이다. 도 12는, 광 검출 장치의 레이아웃을 설명하는 평면도이다. 도 13은, 광 검출 장치의 적층 구조를 설명하는 단면도이다.
도 11에 도시하는 바와 같이, 본 실시형태의 광 검출 장치(400)는, 고전원 전위VDD가 공급되는 전원 단자(401), 저전원 전위VSS가 공급되는 전원 단자(402), 증폭 회로(403), 포토 다이오드(404), 및 다이오드(405)를 갖는다. 증폭 회로(403)는, 접속 배선(411)에 의하여, 전원 단자(401)에 전기적으로 접속되고, 접속 배선(412)에 의하여 전원 단자(402)에 전기적으로 접속되어 있다. 광 검출 장치(400)에서는, 전원 단자(402)에 공급되는 저전원 전위VSS를 접지 전위GND로 할 수도 있다.
포토 다이오드(404)는, 수광한 광을 전기 신호로 변환하는 광전 변환 소자이다. 광전 변환 소자로서, 포토 다이오드(404) 대신에 포토 트랜지스터를 형성하여도 좋다. 증폭 회로(403)는, 포토 다이오드(404)의 출력 전류를 증폭하기 위한 회로이고, 여기서는, 커런트 미러 회로로 구성하고 있다. 이 커런트 미러 회로는, 하나의 트랜지스터(407)와, 병렬로 접속된 복수의 트랜지스터(408)를 갖는다. 트랜지스터(408)의 개수에 따라 트랜지스터(407)를 흐르는 전류의 증폭률이 조절된 다. 따라서, 포토 다이오드(404)의 출력을 100배로 하려면, 예를 들어, 하나의 트랜지스터(407)에 대하여 100개의 트랜지스터(408)를 병렬로 접속한다.
본 실시형태에서는, 증폭 회로(403)의 트랜지스터(407) 및 트랜지스터(408)는, 모두 n채널형 트랜지스터로 한다. 트랜지스터(407) 및 복수의 트랜지스터(408)의 각 드레인은, 전원 단자(402)에 전기적으로 접속되어 있다. 트랜지스터(407)의 소스는, 포토 다이오드(404)의 양극에 전기적으로 접속되고, 복수의 트랜지스터(408)의 각 소스는, 전원 단자(401)에 전기적으로 접속되어 있다. 또한, 트랜지스터(407) 및 트랜지스터(408)를 모두 p채널형 트랜지스터로 할 수도 있다.
또한, 증폭 회로(403) 대신에, 포토 다이오드(404)의 출력 전류를 감쇠하는 감쇠 회로를 형성하여도 좋다. 이 감쇠 회로는, 커런트 미러 회로로 구성할 수 있다. 이와 같은 커런트 미러 회로는, 트랜지스터(407)의 개수를 트랜지스터(408)보다 많이 가지도록 하면 좋다. 예를 들어, 포토 다이오드(404)의 출력을 1/100까지 감쇠하기 위해서는, 100개의 병렬 접속된 트랜지스터(407)에 대하여, 하나의 트랜지스터(408)를 형성하면 좋다.
광 검출 장치(400)는, 보호 회로로서 다이오드(405)를 갖는다. 다이오드(405)는 전원 단자(401)와 전원 단자(402) 사이에 삽입되고, 다이오드(405)의 음극이 전원 단자(401)에 전기적으로 접속되고, 그 양극이 전원 단자(402)에 전기적으로 접속되어 있다. ESD 등에 의하여, 전원 단자(401) 및/또는 전원 단자(402)에 지나친 전압이 인가된 경우, 다이오드(405)에 의하여 전원 단자(401) 및 전원 단자(402)가 단락되고, 증폭 회로(403) 및 포토 다이오드(404)에 지나친 전압이 인가 되는 것을 방지하고 있다.
다음에, 도 12를 참조하여 본 실시형태의 광 검출 장치(400)의 평면 배치를 설명한다. 본 실시형태에서는, 실시형태 1의 제 1 배선(110) 및 제 2 배선(120)을 각각, 접속 배선(411) 및 접속 배선(412)에 적용하여, 실시형태 2의 다이오드(301)(도 5a 내지 도 5c 참조)를 다이오드(405)에 적용한다. 또한, 도 12에는, 증폭 회로(403)의 트랜지스터(407), 트랜지스터(408)를 구성하는 반도체층, 포토 다이오드(404)를 구성하는 반도체막, 다이오드(405)를 구성하는 반도체막, 및 제 1 층째 내지 제 3 층째의 도전막이 도시되어 있다. 광 검출 장치(400)는, 전원 단자(401), 전원 단자(402)를 구성하는 제 4 층째의 도전막을 더 갖는다.
도전막(520)은, 제 1 층째의 도전막이다. 도전막(520)은 증폭 회로(403)의 트랜지스터(407), 및 트랜지스터(408)의 게이트 배선(게이트 전극)을 구성한다. 도전막(520)의 아래 쪽에는, 절연막을 통하여 트랜지스터(407), 및 트랜지스터(408)를 구성하는 하나의 반도체막이 형성되어 있다.
도전막(520) 위에는, 절연막을 통하여 제 2 층째의 도전막이 형성되어 있다. 여기서는, 제 2 층째의 도전막으로서, 4개의 도전막(531 내지 534)이 형성되어 있다. 도전막(531)은, 트랜지스터(408)의 드레인 배선, 및 다이오드(405)의 음극을 구성한다. 도전막(532)은, 트랜지스터(407) 및 트랜지스터(408) 각각의 소스 배선을 구성한다. 도전막(533)은 트랜지스터(407)의 드레인 전극을 구성하고, 도전막(533)에 의하여 트랜지스터(407)의 게이트 전극은 드레인 전극에 전기적으로 접속된다. 도전막(534)은, 포토 다이오드(404)와 증폭 회로(403)를 전기적으로 접속 하기 위한 전극을 구성한다. 또한, 도전막(534)은, 절연막에 형성된 복수의 개구에 있어서, 제 1 층째의 도전막(520)에 전기적으로 접속되어 있고, 이에 따라, 트랜지스터(407) 및 트랜지스터(408)의 각 게이트 전극(게이트 배선)이 포토 다이오드(404)의 양극에 전기적으로 접속된다.
또한, 도전막(531), 도전막(532)의 한쪽의 단부의 아래 쪽에는, 절연막을 통하여 다이오드(405)를 구성하는 반도체막(도 12에 도시하지 않음)이 형성되어 있다.
제 2 층째의 도전막(534) 위에는, 광전 변환층(540)이 형성되어 있다. 광전 변환층(540)은, 포토 다이오드(404)를 구성한다. 광전 변환층(540)은, 도전막(534)에 접하여 형성되어 있다.
제 2 층째의 도전막(531 내지 534), 및 광전 변환층(540)을 덮는 절연층이 형성되고, 이 절연막 위에 제 3 층째의 도전막으로서 도전막(551) 및 도전막(552)이 형성되어 있다. 이 절연막에는, 복수의 개구(581 내지 585)가 형성되어 있다. 도전막(551)은 복수의 개구(581)에 있어서, 광전 변환층(540)에 전기적으로 접속되고, 복수의 개구(582) 및 개구(583)에 있어서, 도전막(531)에 전기적으로 접속되어 있다. 또한, 도전막(552)은 복수의 개구(584) 및 개구(585)에 의하여, 도전막(532)에 전기적으로 접속되어 있다.
광 검출 장치(400)는 또한, 제 4 층째의 도전막을 갖는다. 도 13에 도시하는 바와 같이, 제 4 층째의 도전막은 전원 단자(401) 및 전원 단자(402)를 구성한다. 본 실시형태에서는, 전원 단자(401) 및 전원 단자(402)는 4층 구조의 도전막 으로 형성되어 있다. 전원 단자(401)는, 도전막(551)에 전기적으로 접속되고, 전원 단자(402)는 도전막(552)에 전기적으로 접속되어 있다.
또한, 도 13은, 광 검출 장치(400)를 구성하는 막의 적층 구조, 및 상이한 층에 형성된 각 도전막의 전기적인 접속을 설명하기 위한 단면도이고, 도 12의 평면도를 특정의 절단 선으로 절단한 단면도가 아니라는 것을 미리 말해 둔다. 도 13에 있어서, a-b 간에는, 제 2 층째, 제 3 층째의 도전막과 전원 단자(402)와의 전기적인 접속 구조를 주로 하여 도시한다. b-c 간에는, 증폭 회로(403)의 단면으로서, 대표적으로 트랜지스터(408)를 도시한다. c-d 간에는, 제 2 층째, 제 3 층째의 도전막과 전원 단자(401)와의 전기적인 접속 구조, 및 포토 다이오드(404) 및 다이오드(405)의 단면 구조를 주로 하여 도시한다.
본 실시형태에서는, 집적 회로(증폭 회로(403) 및 포토 다이오드(404))가 형성되는 기판에 유리 기판(500)이 형성된다. 유리 기판(500)을 통과한 광(420)이 포토 다이오드(404)에 입사되면, 포토 다이오드(404)는 광을 전기 신호로 변환한다. 이 전기 신호는, 증폭 회로(403)에 의하여 증폭되고, 전원 단자(401)와 전원 단자(402) 사이를 흐르는 전류로서, 광 검출 장치(400)로부터 출력된다. 본 실시형태에서는, 유리 기판(500)의 광(420)가 입사되기 전에 소정의 파장 영역의 광을 선택적으로 투과시키기 위한 착색층(컬러 필터층)을 형성할 수 있다. 착색층으로서는, 예를 들어, 안료를 분산시킨 수지층 등을 사용할 수 있다.
다음에, 광 검출 장치(400)의 제작 방법, 및 광 검출 장치(400)의 단면 구조를 설명한다. 우선, 도 14a 내지 도 15d의 단면도, 도 20a, 도 20b, 및 도 21의 평면도를 사용하여, 트랜지스터(407), 트랜지스터(408), 및 다이오드(405)의 제작 방법을 설명한다.
우선, 유리 기판(500)을 준비한다. 유리 기판(500)은 무 알칼리 유리 기판이 바람직하다. 무 알칼리 유리 기판에는, 예를 들어, 알루미노 실리케이트 유리 기판, 알루미노 보로실리케이트 유리 기판, 바륨 보로실리케이트 유리 기판 등이 있다. 유리 기판(500) 대신에 석영 기판을 사용할 수 있다.
다음에, 유리 기판(500) 위에 두께 50nm 내지 300nm의 하지 절연막을 형성한다. 여기서는, 도 14a에 도시하는 바와 같이, 하지 절연막으로서 질화산화 실리콘막(501) 및 산화질화 실리콘막(502)으로 이루어지는 2층 구조의 절연막을 형성한다. 다음에, 다이오드(405), 트랜지스터(407), 및 트랜지스터(408)의 반도체막을 형성하기 위하여, 두께 20nm 내지 100nm의 비정질 실리콘막(503)을 하지 절연막 위에 형성한다.
하지 절연막은, 유리 기판(500)에 포함되는 알칼리 금속(대표적으로는 Na)이나 알칼리 토류 금속이 확산하여, 트랜지스터 등의 반도체 소자의 전기적 특성에 악영향을 미치는 것을 방지하기 위하여 형성된다. 하지 절연막은, 단층 구조라도 좋고, 적층 구조라도 좋지만, 적어도 1층, 알칼리 금속 및 알칼리 토류 금속의 확산을 방지하기 위한 배리어막을 형성하는 것이 바람직하다. 본 실시형태에서는, 배리어막으로서, 질화산화 실리콘막(501)을 형성하고 있다. 배리어막으로서는, 질화산화 실리콘막 등의 질화산화물막, 및 질화 실리콘막, 질화 알루미늄막 등의 질화물막이 바람직하다. 트랜지스터(407), 및 트랜지스터(408)를 구성하는 반도체막 과 하지 절연막과의 계면 준위 밀도를 저감시키기 위하여, 이 반도체막과 질화산화 실리콘막(501) 사이에 산화질화 실리콘막(502)이 형성되어 있다.
본 실시형태에서는, 두께 140nm의 질화산화 실리콘막(501), 두께 100nm의 산화질화 실리콘막(502), 및 두께 50nm의 비정질 실리콘막(503)을, 1대의 PECVD장치로 연속적으로 형성한다. 질화산화 실리콘막(501)의 소스 가스는, SiH4, N2O, NH3 및 H2이다. 산화질화 실리콘막(502)의 소스 가스는 SiH4 및 N2O이다. 비정질 실리콘막(503)의 소스 가스는, SiH4 및 H2이다. 소스 가스를 바꿈으로써, 하나의 챔버 내에서 3개의 막을 연속적으로 형성할 수 있다.
본 실시형태에서는, 트랜지스터(407), 트랜지스터(408), 및 다이오드(405)를 결정성 반도체막으로 형성한다. 그래서, 비정질 반도체막을 결정화하여 결정성 반도체막을 형성한다. 반도체막의 결정화 방법에는, 램프 어닐 장치나 노(爐)를 사용한 고상 성장 방법, 레이저 광을 조사하고, 반도체막을 용융시켜 결정화시키는 레이저 결정화 방법 등을 사용할 수 있다.
여기서는, 하지 절연막 위에 비정질 실리콘막(503)을 형성하고, 이 비정질 실리콘막(503)을 고상 성장시켜 결정화하고, 결정성 실리콘막(504)을 형성한다(도 14a 및 도 14b 참조). 여기서는, 600°C 이하의 가열 온도에서, 짧은 시간으로 비정질 실리콘막(503)을 고상 성장시키기 위하여, 비정질 실리콘막(503)에 금속 원소를 첨가한다. 이하에, 비정질 실리콘막(503)의 결정화 방법에 대하여 구체적으로 설명한다.
우선, 비정질 실리콘막(503)의 표면을 오존 수로 처리하고, 극히 얇은(수nm 정도) 산화막을 형성하고, 비정질 실리콘막(503) 표면의 습윤성을 향상시킨다. 다음에, 중량 환산으로 10ppm의 니켈을 포함하는 아세트산니켈 용액을 스피너로 실리콘막(503)의 표면에 도포한다.
다음에, 노에 있어서, 비정질 실리콘막(503)을 가열하고, 결정성 실리콘막(504)을 형성한다. 이 비정질 실리콘막(503)을 결정화시키는 데에는, 예를 들어, 500°C, 1시간의 가열 처리를 행하여, 이어서 550°C, 4시간의 가열 처리를 행하면 좋다. 니켈의 촉매적인 작용에 의하여, 짧은 시간, 또 저온으로 결정성 실리콘막(504)을 형성할 수 있다. 또한, 니켈의 촉매적인 작용에 의하여, 결정 입계에 부대(不對) 결합이 적은 결정성 실리콘막(504)을 형성할 수 있다. 실리콘의 결정화를 촉진시키는 금속 원소로서는, Ni 이외에도, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt 등이 있다.
이들의 금속 원소를 비정질 실리콘막(503)에 도입하는 방법에는, 이들의 금속 원소의 용액을 도포하는 방법 이외에, 금속 원소를 주성분으로 하는 막을 비정질 실리콘막(503) 표면에 형성하는, 플라즈마 도핑법 등에 의하여 금속 원소를 비정질 실리콘막(503)에 첨가하는 방법 등이 있다.
다음에, 결정성 실리콘막(504)의 결정 결함을 수복(修復)하는, 결정성 실리콘막(504)의 결정화율을 향상시키기 위하여, 결정성 실리콘막(504)에 레이저 광을 조사한다. 레이저 광은, 파장 400nm 이하의 빔이 바람직하다. 이와 같은 레이저 광에는, 예를 들어, XeCl 엑시머 레이저 광(XeCl: 파장 308nm), YAG 레이저의 제 2 고조파 또는 제 3 고조파 등이 있다. 레이저 광을 조사하기 전에 결정성 실리콘막(504) 표면에 형성되어 있는 산화막을 희석된 플루오르화 수소산 등으로 제거하는 것이 바람직하다.
본 실시형태에서는, 결정화를 위하여, 도입한 니켈을 결정성 실리콘막(504)으로부터 게터링하기 위한 처리를 행한다. 게터링 처리를 행하는 것은, 니켈은 비정질 실리콘막(503)의 결정화에는 유용하지만, 니켈이 결정성 실리콘막(504)에 고농도로 의존하고 있으면, 트랜지스터(407), 트랜지스터(408)의 누설 전류를 증가시키는 등, 트랜지스터(407), 트랜지스터(408)의 전기적 특성을 저하시키는 요인이 되기 때문이다. 이하, 게터링 처리의 일례를 설명한다.
우선, 오존 수로 결정성 실리콘막(504) 표면을 120초 정도 처리를 함으로써, 결정성 실리콘막(504) 표면에 두께 1nm 내지 10nm 정도의 산화막을 형성한다. 오존 수에 의한, 표면 처리 대신에, UV광을 조사하여도 좋다. 다음에, 산화막을 통하여 결정성 실리콘(504) 표면에 Ar를 포함하는 비정질 실리콘막을 두께 10nm 내지 400nm 정도 형성한다. 이 비정질 실리콘막 중의 Ar의 농도는, 1×1018atoms/cm3 이상 1×1022atoms/cm3 이하가 바람직하다. 또한, Ar 대신에 다른 제 18 족 원소를 비정질 실리콘막에 첨가하여도 좋다.
제 18 족 원소를 비정질 실리콘막에 첨가하는 목적은, 비정질 실리콘막에 변형을 주어, 비정질 실리콘막 중에 게터링 사이트를 형성하는 것이다. 제 18 족 원소의 첨가로 인하여 변형이 생기는 원인은 2가지 있다. 하나는, 제 18 족 원소의 첨가로 인하여 결정에 댕글링 본드가 형성되는 것에 의한 것이고, 나머지 하나는, 결정 격자 사이에 제 18 족 원소가 첨가되는 것에 의한 것이다.
예를 들어, PECVD법으로 Ar를 포함하는 비정질 실리콘막(이하, “Ar: a-Si막”이라고 함)을 형성하는 데에는, SiH4, H2 및 Ar(아르곤)를 소스 가스로 사용하면 좋다. Ar에 대한 SiH4의 유량비(SiH4/Ar)가 1/999 이상 1/9 이하로 하는 것이 바람직하다. 또한, 프로세스 온도는 300℃ 내지 500℃가 바람직하다. 소스 가스를 여기시키기 위한 RF 파워 밀도는, 0.0017W/cm2 이상 0.48W/cm2 이하로 하는 것이 바람직하다. 프로세스 압력은, 1.333Pa 이상 66.65Pa 이하로 하는 것이 바람직하다.
예를 들어, 스퍼터링법으로 Ar: a-Si막을 형성하는 데에는, 타깃(target)에 단결정 실리콘을 사용하고, 스퍼터링용 가스에 Ar를 사용하면 좋다. Ar 가스를 글로우 방전시켜, Ar 이온으로 단결정 실리콘 타깃을 스퍼터링함으로써, Ar를 포함한 비정질 실리콘막을 형성할 수 있다. 비정질 실리콘막 중의 Ar 농도는, 글로우 방전시키기 위한 파워, 압력, 온도 등에 의하여, 조절할 수 있다. 프로세스 압력은, 0.1Pa 이상 5Pa 이하로 하면 좋다. 압력은 낮을수록 비정질 실리콘막 중의 Ar 농도를 높게 할 수 있고, 1.5Pa 이하가 바람직하다. Ar: a-Si막의 성막 중에 유리 기판(500)을 특별히 가열할 필요는 없고, 프로세스 온도를 300℃ 이하로 하는 것이 바람직하다.
Ar: a-Si막을 형성한 후, 게터링을 위하여 노에 있어서 650℃, 3분간의 가열 처리를 행한다. 이 가열 처리에 의하여, 결정성 실리콘막(504)에 포함되어 있는 Ni는 Ar: a-Si막에 석출하여 포획된다. 결과적으로, 결정성 실리콘막(504)의 Ni 농도를 저하시킬 수 있게 된다. 가열 처리가 완료된 후, 에칭 처리에 의하여 Ar: a-Si막을 제거한다. 이 에칭 처리에서는, 산화막이 에칭 스토퍼로서 기능한다. Ar: a-Si막을 제거한 후, 결정성 실리콘막(504) 표면의 산화막을 희석된 플루오르화 수소산 등으로 제거한다. 이상으로, Ni가 저감된 결정성 실리콘막(504)이 형성된다.
다음에, 결정성 실리콘막(504)에 억셉터 원소를 첨가한다. 이것은, 트랜지스터(407), 트랜지스터(408)의 임계 값 전압을 제어하기 위해서이다. 예를 들어, 억셉터 원소로서 붕소를 사용하여, 결정성 실리콘막(504)에 1×1016atoms/cm3 내지 5×1017atoms/cm3의 농도로 붕소가 포함되도록 첨가한다.
다음에, 결정성 실리콘막(504) 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 결정성 실리콘막(504)을 에칭하고, 도 14c에 도시하는 바와 같이, 트랜지스터(407), 트랜지스터(408)를 구성하는 반도체막(511), 및 다이오드(405)를 구성하는 반도체막(512)을 형성한다. 도 20a에 반도체막(512)의 평면도를 도시하고, 도 20b에 반도체막(511)의 평면도를 도시한다.
또한, 도 20b에 도시하는 바와 같이, 증폭 회로(403)에는 반도체막(511) 이외에 복수의 반도체막(513)이 형성되어 있다. 또한, 이들의 반도체막(513)은, 더미(dummy) 반도체막이며, 트랜지스터(407), 트랜지스터(408)를 구성하지 않는 반도체막이다. 반도체막(513)을 형성함으로써, 반도체막(511)의 위 쪽에 도전막의 두 께를 균일하게 형성하는, 이 도전막에 대한 에칭 처리를 균일하게 행하는 등의 효과를 얻을 수 있다.
본 실시형태에서는, 반도체막(511 내지 513)을 실리콘막으로 형성하였지만, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 등, 다른 제 14 족으로 이루어지는 반도체막으로 형성할 수 있다. 또한, GaAs, InP, SiC, ZnSe, GaN, SiGe 등의 화합물 반도체막, 산화 아연, 산화 주석 등의 산화물 반도체막으로 형성할 수도 있다.
다음에, 도 14c에 도시하는 바와 같이, 반도체막(511 내지 513) 위에 게이트 절연막을 형성한다. 여기서는, 게이트 절연막으로서, 두께 30nm의 산화질화 실리콘막(521)을 형성한다. 이 산화질화 실리콘막(521)은, PECVD법으로 소스 가스에 SiH4 및 N2O를 사용하여 형성된다.
또한, 게이트 절연막 위에 도전막(520)을 구성하는 도전막으로서, 두께 30nm의 질화 탄탈막(505)과, 두께 170nm의 텅스텐막(506)으로 이루어지는 2층 구조의 도전막을 형성한다. 질화 탄탈막(505)과 텅스텐막(506)은, 스퍼터링법으로 형성한다. 질화 탄탈막(505)과 텅스텐막(506)의 적층막 대신에, 예를 들어, 질화 텅스텐막과 텅스텐막의 적층막, 또는 질화 몰리브덴막과 몰리브덴막의 적층막을 형성할 수 있다. 본 실시형태에서는, 도전막(520)을 사용하여, 반도체막(511)에 자기 정합적으로 소스 영역, 드레인 영역, 및 저농도 불순물 영역을 형성하므로, 상면으로부터 본 크기가 상층의 도전막 쪽이 하층의 도전막보다 작게 되도록 한다. 그래서, 상층의 도전막에 대하여, 하층의 도전막의 에칭 선택비가 작은 것이 바람직하 다. 이 관점에서 질화 탄탈막(505)과 텅스텐막(506)의 적층막은 바람직하다.
다음에, 텅스텐막(506) 위에 레지스트 마스크(507)를 형성한다. 이 레지스트 마스크(507)를 사용하여, 에칭 처리를 2번 행한다. 우선, 도 14d에 도시하는 바와 같이, 레지스트 마스크(507)를 사용하여, 질화 탄탈막(505) 및 텅스텐막(506)을 에칭한다. 상기 첫 번째 에칭으로, 질화 탄탈막(505) 및 텅스텐막(506)으로 이루어지는 적층막의 단면의 형상은, 테이퍼 형상으로 가공된다. 이 에칭 처리는, 예를 들어, 에칭용 가스에 C44, Cl2 및 O2의 혼합 가스를 사용하여, ICP(유도 결합형 플라즈마) 에칭 장치로 행할 수 있다.
또한, 레지스트 마스크(507)를 사용하여, 도 14e에 도시하는 바와 같이, 상층의 텅스텐막(506)을 선택적으로 에칭한다. 이 에칭 처리는, 이방성 에칭 처리이고, 예를 들어, 에칭용 가스에 Cl2, SF6, 및 O2의 혼합 가스를 사용하여, ICP 에칭 장치로 행할 수 있다. 이 2번의 에칭 처리에 의하여, 제 1 층째의 도전막(520)이 형성된다. 도전막(520)에 있어서, 텅스텐막(506)의 단부는, 질화 탄탈막(505)의 상면에 있고, 상면으로부터 본 경우, 텅스텐막(506)의 형상은, 질화 탄탈막(505)보다 작다. 도 21에 도전막(520)의 평면도를 도시한다. 또한, 도 21에는 반도체막(511), 반도체막(513)도 도시되어 있다.
레지스트 마스크(507)를 제거한 후, 반도체막(512)의 고저항 영역 및 P형 불순물 영역을 덮어, 레지스트 마스크(508)를 형성한다. 다음에, 반도체막(511), 반도체막(512)에 도너 원소를 첨가하여, N형 불순물 영역을 형성한다. 여기서는, 도 너 원소로서 인을 첨가한다. 우선, 반도체막(511)에 N형의 저농도 불순물 영역을 형성하기 위하여, 저 도즈량, 고가속 전압의 조건 하에서, 반도체막(511), 반도체막(512)에 인을 첨가한다. 인의 소스 가스에는, PH3를 사용할 수 있다. 이 조건 하에서는, 도전막(520)의 질화 탄탈막(505) 및 텅스텐막(506)이 적층하고 있는 부분만이 마스크로서 기능하고, 도전막(520)의 질화 탄탈막(505)만으로 구성되어 있는 부분은 인이 통과하고, 반도체막(511)에 저농도 불순물 영역(560) 및 저농도 불순물 영역(561)이 형성된다. 또한, 반도체막(512)에도 저농도 불순물 영역(562)이 형성된다.
다음에, 소스 영역 및 드레인 영역을 형성하기 위하여, 고 도즈량, 저가속 전압의 조건 하에서 인을 첨가한다. 이 조건 하에서는, 도전막(520)이 전체적으로 마스크로서 기능하고, 도 15b에 도시하는 바와 같이, 반도체막(511)에 드레인 영역(563) 및 소스 영역(564)이 자기 정합적으로 형성된다. 또한, 반도체막(511)에는, 저농도 불순물 영역(565, 566) 및 채널 형상 영역(567)도 자기 정합적으로 형성된다. 한편, 반도체막(512)에는 N형 불순물 영역(568)이 형성된다.
레지스트 마스크(508)를 제거한 후, 도 15c에 도시하는 바와 같이, 반도체막(511) 전체, 및 반도체막(512)의 고저항 영역 및 N형 불순물 영역이 되는 영역을 덮어, 레지스트 마스크(509)를 형성한다. 다음에, 반도체막(512)에 억셉터 원소를 첨가하고, P형 불순물 영역을 형성한다. 여기서는, 억셉터 원소로서 붕소를 첨가한다. 붕소의 소스 가스에는, B2H6를 사용할 수 있다. 고 도즈량, 저가속 전압의 조건 하에서 붕소를 첨가함으로써, 반도체막(512)에 P형 불순물 영역(569)이 형성된다. 또한, 도 15a 내지 도 15c의 불순물 원소의 첨가 공정에서, 도너 원소 및 억셉터 원소를 첨가하지 않았던 영역은, 고저항 영역(570)이 된다.
레지스트 마스크(509)를 제거한 후, 산화질화 실리콘막(521) 및 도전막(520)을 덮어, 유리 기판(500) 위에 제 1 층째의 층간 절연막을 형성한다. 본 실시형태에서는, 이 층간 절연막을 3층 구조로 한다. 도 15d에 도시하는 바와 같이, 1 층째는 두께 30nm의 산화질화 실리콘막(522)이고, 2 층째는 두께 165nm의 질화산화 실리콘막(523)이고, 3 층째는 두께 600nm의 산화질화 실리콘막(524)이다. 이들의 막(522 내지 524)은, PECVD 장치로 형성된다.
우선, SiH4 및 N2O를 소스 가스에 사용하여, 산화질화 실리콘막(522)을 형성한다. 또한, 가열 처리를 행하고, 반도체막(511), 반도체막(512)에 첨가한 인 및 붕소를 활성화한다. 이 가열 처리가 완료된 후, PECVD 장치로 질화산화 실리콘막(523) 및 산화질화 실리콘막(524)을 형성한다. 질화산화 실리콘막(523)의 소스 가스에는 SiH4, N2O, NH3 및 H2를 사용하여 질화산화 실리콘막(523) 중의 수소 농도가 높아지도록 한다. 산화질화 실리콘막(524)의 소스 가스에는 SiH4 및 N2O가 사용된다. 산화질화 실리콘막(524)을 형성한 후, 가열 처리를 행하고, 질화산화 실리콘막(523)의 수소를 확산시켜, 반도체막(511), 반도체막(512)의 부대 결합수를 수소에 의하여 종단시킨다. 이 가열 처리는, 300℃ 내지 550℃의 온도로 행할 수 있다.
이후의 공정은, 도 16a 내지 도 19의 단면도, 및 도 22 내지 도 24의 평면도를 사용하여 설명한다. 또한, 도 16a 내지 도 19를 도시하는 방법은, 도 13과 마찬가지이다.
레지스트 마스크를 사용하여, 산화질화 실리콘막(521), 질화산화 실리콘막(523) 및 산화질화 실리콘막(524)으로 이루어지는 적층막을 에칭하여, 콘택트 홀이 되는 개구를 형성한다. 개구를 형성하는 부분은, 도전막(531)과 반도체막(511)의 드레인 영역(563)과의 접속부, 도전막(532)과 반도체막(511)의 소스 영역(564)과의 접속부, 도전막(533)과 도전막(520)의 접속부, 도전막(534)과 도전막(520)의 접속부, 도전막(531)과 반도체막(512)의 N형 불순물 영역(568)과의 접속부, 도전막(532)과 반도체막(512)의 P형 불순물 영역(569)과의 접속부이다. 도 22a에 적층막(521 내지 524)에 형성되는 개구 중에서, 반도체막(512)과의 접속부를 구성하는 개구의 레이아웃을 도시한다. 도 22b는, 도 22a의 부분 확대도이고, 도 22a의 일점 쇄선으로 둘러싼 영역의 확대도이다.
도 22a 및 도 22b에 도시하는 바와 같이, N형 불순물 영역(568)을 도전막(531)에 전기적으로 접속하기 위하여, 복수의 개구(536)가 N형 불순물 영역(568)에 전체적으로 형성되어 있다. 마찬가지로, P형 불순물 영역(569)을 도전막(532)에 전기적으로 접속하기 위하여, 복수의 개구(537)가 P형 불순물 영역(569)에 전체적으로 형성되어 있다. 이와 같이, 개구(536), 개구(537)를 형성함으로써, N형 불순물 영역(568)과 도전막(531)과의 접속 저항, 및 P형 불순물 영역(569)과 도전막(532)과의 접속 저항을 작게 하고, ESD 발생시에 다이오드(405)가 보호 회로로서 충분히 기능하도록 한다.
다음에, 산화질화 실리콘막(524) 위에 제 2 층째의 도전막(531 내지 534)을 구성하는 도전막을 형성한다. 여기서는, 스퍼터링법으로 두께 400nm의 티타늄막을 형성한다. 이 티타늄막 위에 레지스트 마스크를 형성하고, 이 마스크를 사용하여 티타늄막을 에칭하고, 도전막(531 내지 534)을 형성한다(도 16a 참조). 도 23에 제 2 층째의 도전막(531 내지 534)의 평면도를 도시한다.
본 실시형태에서는, 도전막(531), 도전막(532)에 실시형태 1의 도전막(211)을 적용한다(도 3 참조). 도전막(531)은 증폭 회로(403)를 전원 단자(401)에 전기적으로 접속하기 위한 접속 배선을 구성하고, 도전막(532)은 증폭 회로(403)를 전원 단자(402)에 전기적으로 접속하기 위한 접속 배선을 구성한다. 도전막(531), 도전막(532)은 각각, 증폭 회로(403)와 복수의 접속부(막(521 내지 524)에 형성된 개구에 대응)를 갖는다. 본 실시형태는, 도전막(211)과 마찬가지로 증폭 회로(403)의 전원 단자(401)에 대한 초단의 전기적인 복수의 접속부와 전원 단자(401) 사이의 저항이 같게 되도록 도전막(531)을 형성한다. 또한, 도전막(531)과 마찬가지로 증폭 회로(403)의 전원 단자(402)에 대한 초단의 전기적인 복수의 접속부와 전원 단자(402) 사이의 저항이 같게 되도록 도전막(532)을 형성한다. 본 실시형태에서는, 증폭 회로(403)는 전원 단자(401) 및 전원 단자(402)에 대하여 북수의 접속부를 갖지만, 도 23에서 도시하는 바와 같은 형상으로 도전막(531), 도전막(532)을 형성함으로써, ESD에 의하여 전원 단자(401) 및/또는 전원 단자(402)에 과대한 전압이 인가되어도, 증폭 회로(403)에 인가되는 전압이 분산되므로, 증폭 회로(403)가 ESD로 인하여 파괴되는 확률을 억제할 수 있다.
또한, 2 층째의 도전막(531 내지 534), 및 3 층째의 도전막(551), 도전막(552)은, 티타늄, 티타늄 합금, 티타늄 화합물, 몰리브덴, 몰리브덴 합금, 또는 몰리브덴 화합물로 이루어지는 막이 바람직하다. 이들의 도전성 재료로 이루어지는 막은 내열성이 높은 것, 실리콘막과의 접촉에 의하여 쉽게 전식(電蝕)되지 않는 것, 마이그레이션(migration)이 쉽게 일어나지 않는 것 등의 장점이 있기 때문이다.
다음에, 도 16a에 도시하는 바와 같이, 산화질화 실리콘막(524) 위에, 포토 다이오드(404)를 구성하는 광전 변환층(540)을 형성한다. 여기서는, 광전 변환층(540)으로서, PECVD 장치를 사용하여, 비정질 실리콘막을 형성한다. 또한, 광전 변환층(540)에 PIN 접합을 형성하기 위하여, 광전 변환층(540)을 P형의 도전성을 나타내는 층, I형의 도전성을 나타내는 층, 및 N형의 도전성을 나타내는 층으로 이루어지는 3층 구조로 한다. 또한, 광전 변환층(540)은 비정질 실리콘막에 한정되는 것이 아니라, 예를 들어, 미결정 실리콘막이라도 좋고, 단결정 실리콘막이라도 좋다.
우선, 도전막(531 내지 534)을 덮어, PECVD 장치에 의하여 두께 60nm의 P형 비정질 실리콘막(541), 두께 400nm의 I형 비정질 실리콘막(542), 및 두께 80nm의 N형 비정질 실리콘막(543)을 연속적으로 형성한다. P형 비정질 실리콘막(541)의 소스 가스에 SiH4, H2 및 B2H6를 사용하고, 붕소를 첨가한다. 또한, I형 비정질 실리 콘막(542)의 소스 가스에 SiH4, H2를 사용하여, 도너 및 억셉터가 되는 불순물 원소를 의도적으로 첨가하지 않는 비정질 실리콘막을 형성한다. N형 비정질 실리콘막(543)의 소스 가스에 SiH4, H2 및 PH3를 사용하여 인을 첨가한다. 다음에, 레지스트 마스크를 사용하여 비정질 실리콘막(541 내지 543)으로 이루어지는 적층막을 에칭하여, 광전 변환층(540)을 형성한다(도 12, 도 16a 참조).
여기서는, 1장의 유리 기판(500) 위에는 복수의 광 검출 장치(400)가 동시에 제작된다. 1장의 유리 기판(500) 위에는 복수의 광 검출 장치(400)가 완성된 후에는, 광 검출 장치(400)의 크기에 맞추어 유리 기판(500)을 절단하고, 1개씩의 광 검출 장치(400)로 분할한다. 여기서는, 분할한 후의 광 검출 장치(400)의 측면을 양호하게 패시베이션하기 위하여, 도 16b에 도시하는 바와 같이, 광 검출 장치(400)의 주위(545)(점선으로 도시하는 부분)의 산화질화 실리콘막(524)을 제거한다. 이 공정은, 에칭 처리로 행할 수 있다.
다음에, 질화산화 실리콘막(523), 산화질화 실리콘막(524), 도전막(531 내지 534) 및 광전 변환층(540)을 덮어, 제 2 층째의 층간 절연막을 형성한다. 여기서는, 도 16c에 도시하는 바와 같이, 두께 100nm의 질화산화 실리콘막(525) 및 두께 800nm의 산화 실리콘막(526)으로 이루어지는 2층의 절연막을 형성한다.
질화산화 실리콘막(525)은, PECVD 장치로서 소스 가스에 SiH4, N2O, NH3 및 H2를 사용하여 형성한다. 질화산화 실리콘막(525)은, 패시베이션막으로서 기능한다. 질화산화 실리콘막(525) 대신에 질화 실리콘막을 형성하여도 좋다. 질화 실리콘막 은, PECVD 장치로 소스 가스에 SiH4, NH3 및 H2를 사용하여 형성할 수 있다. 또한, 산화 실리콘막(526)은, 소스 가스에 O2, 및 테트라에톡시실란(약칭:TEOS, 화학식:Si(OC2H5)4)을 사용하여 PECVD 장치로 형성한다. 산화 실리콘막(526) 대신에 PECVD 장치로 산화질화 실리콘막을 형성하여도 좋다.
다음에, 레지스트 마스크를 사용하여, 질화산화 실리콘막(525) 및 산화 실리콘막(526)으로 이루어지는 적층막을 에칭하여, 콘택트 홀이 되는 개구(581 내지 585)를 형성한다(도 12 참조).
다음에, 산화 실리콘막(526) 위에 제 3 층째의 도전막(551), 도전막(552)을 구성하는 도전막을 형성한다. 여기서는, 스퍼터링법으로 두께 200nm의 티타늄막을 형상한다. 이 티타늄막 위에 레지스트 마스크를 형성하고, 이 마스크를 사용하여 티타늄막을 에칭하고, 도전막(551), 도전막(552)을 형성한다(도 12, 도 17a 참조).
다음에, 도 17b에 도시하는 바와 같이, 질화산화 실리콘막(501)을 남기고, 광 검출 장치(400)의 주위(546)(점선으로 도시하는 부분)로부터, 절연막(502, 및 521 내지 526)을 제거한다. 이 공정은 에칭 처리로 행할 수 있다. 이와 같이, 광 검출 장치(400)의 주위로부터, 절연막을 제거하는 것은, 도 16b의 공정에서, 산화질화 실리콘막(524)을 제거한 것과 마찬가지로, 유리 기판(500)을 분할한 후의 광 검출 장치(400)의 측면을 양호하게 패시베이션하기 위해서이다.
다음에, 도 18a에 도시하는 바와 같이, 두께 100nm의 질화산화 실리콘막(527)을 형성한다. 질화산화 실리콘막(527)은, PECVD 장치로 소스 가스에 SiH4, N2O, NH3 및 H2를 사용하여 형성한다. 질화산화 실리콘막(527)은, 패시베이션막으로서 기능한다. 질화산화 실리콘막(527)에 의하여, 3층째의 도전막(551), 도전막(552), 및 모든 절연막(501, 503, 521 내지 526)의 노출되어 있는 면이 덮인다. 따라서, 증폭 회로(403), 포토 다이오드(404) 및 다이오드(405)로 이루어지는 집적 회로부는, 유리 기판(500) 측은 배리어층인 질화산화 실리콘(501)으로 패시베이션되고, 또 전원 단자(401), 전원 단자(402)가 형성되는 측은 질화산화 실리콘막(527)으로 패시베이션되어 있다. 이와 같은 구조에 의하여, 집적 회로부에 수분 또는 유기물 등의 불순물의 침입을 방지할 수 있다.
다음에, 도 18b에 도시하는 바와 같이, 밀봉막(528)을 형성한다. 밀봉막(528)에 의하여, 집적 회로부의 상면 및 측면이 밀봉된다. 밀봉막(528)의 두께는, １μm 이상인 것이 바람직하고, １μm 내지 30μm 정도로 한다. 이와 같이, 두껍게 형성함으로써, 밀봉막(528)은 수지막으로 형성하는 것이 바람직하다. 여기서는, 인쇄법에 의하여, 감광성의 에폭시-페놀계 수지를 형성함으로써, 전원 단자(401), 전원 단자(402)와의 접속부에 개구(586), 개구(587)(도 24에 도시함)를 갖는 밀봉막(528)을 형성한다.
다음에, 레지스트 마스크를 사용하여 질화산화 실리콘막(527)을 에칭하고, 도전막(551)의 전원 단자(401)와의 접속부, 및 도전막(552)의 전원 단자(402)의 접속부를 제거한다(도 19 참조).
다음에, 밀봉막(528) 위에 전원 단자(401) 및 전원 단자(402)를 형성한다. 도 24에 전원 단자(401), 전원 단자(402)의 평면도를 도시한다. 도 24에는, 제 3 층째의 도전막(551), 도전막(552) 및 도전막(551), 도전막(552)과의 접속부가 되는 밀봉막(528)에 형성된 개구(586) 및 개구(587)도 도시한다.
본 실시형태에서는, 전원 단자(401), 전원 단자(402)를 4층 구조의 도전막으로 형성한다. 우선, 도 19에 도시하는 바와 같이, 1 층째의 도전막(591), 도전막(592)을 스크린 인쇄법 등의 인쇄법으로 형성한다. 본 실시형태에서는, 니켈 입자를 포함하는 도전성 페이스트를 사용하여 스크린 인쇄법에 의하여 도전막(591), 도전막(592)을 각각 두께 15μm 정도로 형성한다.
도전성 페이스트는, 수지로 이루어지는 바인더에 금속 입자, 또는 금속의 분체(粉體)가 분산되어 있는 재료이다. 이와 같은 도전성 페이스트를 고화함으로써, 도전성 수지막이 형성된다. 따라서, 도전막(591), 도전막(592)은 도전성 수지막으로 구성되어 있으므로, 땜납과의 밀착성이 부족하다. 그래서, 전원 단자(401), 전원 단자(402)에 있어서의 땜납과의 밀착성을 높이기 위하여, 도전막(591), 도전막(592)의 상면에 각각, 메탈 마스크를 사용한 스퍼터링법으로 소정의 형상의 도전막을 형성한다. 여기서는, 도 13에 도시하는 바와 같이, 도전막(591), 도전막(592) 위에 각각, 3층 구조의 도전막을 형성한다. 1 층째의 도전막은 두께 150nm의 티타늄막(593), 티타늄막(594)이고, 2 층째의 도전막은 두께 750nm의 니켈막(595), 니켈막(596)이고, 3 층째의 도전막은 두께 50nm의 Au막(597), Au막(598)이다. 이상의 공정으로, 4층 구조의 전원 단자(401), 전원 단자(402)가 완성된다.
다음에, 광 검출 장치(400)의 주위(546)(도 17b의 점선으로 도시하는 부분) 에서 유리 기판(500)을 절단하고, 하나씩의 광 검출 장치(400)로 분할한다. 유리 기판(500)의 절단은, 다이싱법, 레이저 컷법 등을 사용할 수 있다. 유리 기판(500)을 절단하기 전에 유리 기판(500)의 이면을 연마 또는 연삭(硏削)하여, 유리 기판(500)을 얇게 할 수도 있다. 이 공정은, 스퍼터링법으로 도전막(593 내지 598)을 형성하기 전에 행하는 것이 바람직하다. 유리 기판(500)을 얇게 해 둠으로써, 유리 기판(500)을 절단하기 위하여 사용하는 절삭 공구의 소모를 저감할 수 있다. 또한, 유리 기판(500)을 얇게 함으로써, 광 검출 장치를 얇게 할 수 있다. 예를 들어, 0.5mm 정도의 두께의 유리 기판(500)을 0.25mm 정도까지 얇게 할 수 있다. 유리 기판(500)을 얇게 한 경우, 유리 기판(500)의 이면 및 측면을 수지막으로 덮어, 유리 기판(500)을 보호하는 것이 바람직하다.
도 25에 본 실시형태의 광 검출 장치(400)의 외관도를 도시한다. 본 실시형태에서는, 하나의 광 검출 장치(400)의 크기를 L1×L2=1.0mm×1.2mm 정도로 할 수 있다(도 24 참조). 이와 같이, 본 실시형태는, 크기가 1mm×1mm 정도의 소형의 반도체 장치에 적용할 수 있다.
도 25에 도시하는 바와 같이, 본 실시형태의 광 검출 장치(400)는, 외부의 회로와의 접속부는 전원 단자(401), 전원 단자(402)이므로, ESD가 생긴 경우, 전원 단자(401), 전원 단자(402)로부터 고전압이 집적 회로에 인가되게 된다. 도 11의 회로도에 도시하는 바와 같이, 증폭 회로(403)의 각 트랜지스터(408)는 드레인에 고전원 전위VDD가 입력되므로, 전원 단자(401)에 대하여 초단의 트랜지스터(408)는 특별히 고전압에 기인하는 파괴가 우려된다. 본 실시형태에서는, 도전막(531)에 의하여, 전원 단자(401)와 초단의 트랜지스터(408) 사이의 배선 저항을 균일하게 하므로, ESD에 의한 지나친 전압이 인가되어도, 초단의 트랜지스터(408)에 인가되는 전압이 분산되므로, 초단의 트랜지스터(408)가 파괴되는 확률을 저하시킬 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다. 예를 들어, 다이오드(405)로서, 실시형태 2의 다이오드(301), 또는 다이오드(303)를 적용하여도 좋다. 또한, 보호 회로로서, 다이오드(405) 대신에 실시형태 3의 방전 회로(309)를 적용하여도 좋다.
(실시형태 5)
본 실시형태 4에서는, 반도체 장치의 제작시에 사용한 유리 기판을, 그 반도체 장치 자체의 기판으로서 그대로 사용하지만, 반도체 소자, 단지 등의 제작이 완료된 후, 유리 기판으로부터 회로를 분리하여, 회로를 다른 기판 위에 고정할 수 있다. 본 실시형태에서는, 그 방법의 일례를 설명한다.
우선, 도 26a에 도시하는 바와 같이, 유리 기판(500) 위에 PECVD법으로, 두께 100nm의 산화질화 실리콘막(701)을 형성하고, 산화질화 실리콘막(701) 위에 두께 30nm의 텅스텐막(702)을 스퍼터링법으로 형성한다. 텅스텐막(702)은 박리층으로서 기능시키는 막이다. 압력을 가함으로써, 집적 회로의 하지 절연막(311), 하지 절연막(312)과 유리 기판(500) 사이에서 박리를 용이하게 생기게 하기 위하여 형성된다. 박리층은, 텅스텐막 이외에 몰리브덴, 티타늄, 탄탈, 니오븀, 니켈, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 및 이리듐 등으로 이루어지 는 금속막으로 형성할 수 있다. 또한, 이들의 금속 원소를 주성분으로 하는 합금막으로 형성할 수 있다. 박리층의 두께는 20nm 이상 100nm 이하로 하면 좋다.
산화질화 실리콘막(701)은, 박리층과 유리 기판(500)의 밀착성을 향상시키기 위하여 형성된다. 산화질화 실리콘막 이외에 스퍼터링법 또는 PECVD법에 의하여, 산화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 금속 산화물막 등을 형성할 수 있다.
다음에, 하지 절연막과 텅스텐막(702) 사이에서, 다른 부분보다 박리가 우선적으로 생기도록 하기 위하여, 텅스텐막(702) 표면을 산화시킨다. 텅스텐막(702)을 산화시키는 방법에는, 이하의 방법이 있다. 열 산화 처리, 산소 또는 N2O 플라즈마에 의한 표면 처리, 오존 수 등의 산화력이 강한 용액에 의한 표면 처리, 텅스텐막(702) 위에 스퍼터링법으로 산화막을 형성하는 방법이 있다. 본 실시형태에서는, 스퍼터링법으로 두께 200nm의 산화 실리콘막을 형성하는 방법을 채용한다. 또한, 텅스텐막(702) 표면을 산화시키는 대신에 플라즈마 처리나 열 처리에 의하여 질화시키는 것이어도, 하지 절연막과 텅스텐막(702) 사이에서, 박리를 우선적으로 생기게 할 수 있다. 또한, 박리층으로서 텅스텐막 이외의 막을 형성한 경우에도, 텅스텐막(702)과 마찬가지로 산화 처리 또는 질화 처리를 행하면 좋다.
다음에, 산화 실리콘막(703) 위에 도 14a와 마찬가지로, 하지 절연막이 되는 질화산화 실리콘막(501) 및 산화질화 실리콘막(502), 및 비정질 실리콘막(503)을 연속적으로 형성한다(도 26b 참조).
이후의 공정을 실시형태 4에 나타낸 제작 방법과 마찬가지로 행하고, 집적 회로, 및 전원 단자(401), 전원 단자(402)를 완성시킨다. 도 26c에 있어서, 참조 부호(710)를 붙인 부분은, 산화질화 실리콘막(502) 위에 형성된 증폭 회로(403), 포토 다이오드(404)의 음극, 다이오드(405) 및 전원 단자(401), 전원 단자(402)를 도시한다. 이하, 이 부분을 집적 회로부(710)라고 부르기로 한다.
다음에, 도 26c에 도시하는 바와 같이, 집적 회로부(710) 상부에 지지 기판(711)을 고정한다. 지지 기판(711)에는, 유리 기판, 석영 기판, 세라믹 기판, 플라스틱 기판 등을 사용할 수 있다. 지지 기판(711)은, 집적 회로부(710)의 다른 기판에 고정된 후, 제거된다. 그래서, 집적 회로부(710)로부터 용이하게 분리할 수 있도록, 지지 기판(711)을 고정한다. 본 실시형태에서는, 양면 점착 시트(713)을 사용하여, 집적 회로부(710)에 지지 기판(711)을 고정한다. 양면 점착 시트(713)로서는, 시트의 양쪽 면이 박리형 점착재로 덮여 있는 시트를 사용한다. 박리형 점착재란, 열이나 광 등에 의하여 점착력이 약해지는 점착재이다. 여기서는, 열 박리형 점착재를 사용한 양면 점착 시트(713)를 사용하기로 한다. 또한, 본 실시형태에서는, 지지 기판(711)의 고정을 용이하게 하기 위하여, 집적 회로부(710)의 상부에 수용성 수지층(712)을 형성하여, 집적 회로부(710) 상면을 평탄화하고 있다.
다음에, 도 27a에 도시하는 바와 같이, 텅스텐막(702)과 산화 실리콘막(703) 사이에서 박리를 생기게 하여, 집적 회로부(710)를 유리 기판(500)으로부터 분리시킨다. 본 실시형태에서는, 물리적인 힘을 가하는 방법에 의하여, 집적 회로 부(710)와 유리 기판(500)을 분리할 수 있다. 힘을 가하는 수단으로서는 예를 들어, 쐐기 등의 예리한 단부를 갖는 부재, 사람의 손, 노즐로부터 내뿜어지는 가스의 풍압 등이 있다. 이들의 수단을 사용함으로써, 집적 회로부(710)를 유리 기판(500)으로부터 박리할 수 있다.
다음에, 유리 기판(500)을 분리함으로써 노출된 산화 실리콘막(703)에, 접착재(715)에 의하여 가요성 기판(716)을 접착한다(도 27b 참조). 접착재(715)에는, 반응 경화형 접착재, 열 경화형 접착재, 자외선 경화형 접착재 등의 광 경화형 접착재, 혐기 경화형 접착재 등의 각종 경화형 접착재를 사용할 수 있다. 본 실시형태에서는, 접착재(715)로서 에폭시 수지를 사용한다. 또한, 가요성 기판(716)으로서는, 폴리이미드, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트 등으로 이루어지는 수지 필름을 사용할 수 있다.
다음에, 집적 회로부(710)로부터 지지 기판(711)을 제거한다. 가열함으로써, 양면 점착 시트(713)의 점착력을 저하시키고, 양면 점착 시트(713)와 함께 지지 기판(711)을 집적 회로부(710)로부터 제거한다. 다음에, 순수로 집적 회로부(710)를 세정함으로써, 수용성 수지층(712)을 용해하여 집적 회로부(710)로부터 제거한다. 다음에, 실시형태 6과 마찬가지로, 가요성 기판(716)을 절단하고, 광 검출 장치마다 집적 회로부(710)를 분할함으로써, 광 검출 장치(700)이 완성된다. 집적 회로부(710)의 제작에 사용한 유리 기판(500)을 제거하고, 필름 등의 가요성 기판(716)을 사용함으로써, 광 검출 장치의 경량화, 박형화를 실현할 수 있다. 이상의 공정을 거침으로써, 도 28에 도시하는 바와 같이, 집적 회로부(710)가 가요성 기판(716)에 고정된다. 또한, 도 28의 광 검출 장치(700)의 단면 구조의 표기법은, 도 13과 마찬가지이다.
본 실시형태에서는, 다른 실시형태와 적절히 조합할 수 있다. 또한, 본 실시형태는 광 검출 장치에 한정되지 않고, 각종의 반도체 장치의 제작 방법에 적용할 수 있다. 즉, 본 실시형태에 의하여, 구부릴 수 있는 다양한 반도체 장치를 제작할 수 있다.
(실시형태 6)
실시형태 4에서는, 비정질 반도체막을 결정화함으로써 형성한 결정성 반도체막을 사용하여, 집적 회로를 제작하였다. 유리 기판에 단결정 반도체막을 형성하고, 이 단결정 반도체막을 사용하여 집적 회로를 제작할 수 있다. 본 실시형태에서는, 유리 기판 위에 단결정 반도체막을 형성하는 방법을 설명한다.
도 29a에 도시하는 바와 같이, 유리 기판(800)을 준비한다. 유리 기판(800)은 단결정 반도체 기판으로부터 분할된 단결정 반도체층을 지지하는 지지 기판이다. 유리 기판(800)에는, 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하 (바람직하게는, 30×10-7/℃ 이상 40×10-7/℃ 이하)이고, 왜곡점이 580℃ 이상 680℃ 이하 (바람직하게는, 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이 바람직하다. 또한, 반도체 장치의 오염을 억제하기 위하여, 유리 기판은 무 알칼리 유리 기판이 바람직하다. 무 알칼리 유리 기판의 재료에는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리 등이 있다.
또한, 유리 기판(800) 대신에, 세라믹 기판, 석영 기판이나 사파이어 기판 등의, 절연체로 이루어지는 절연성 기판, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판, 실리콘이나 갈륨 비소 등의 반도체로 이루어지는 반도체 기판 등을 사용할 수 있다.
도 29b에 도시하는 바와 같이, 단결정 반도체 기판(801)을 준비한다. 단결정 반도체 기판(801)으로부터 분리된 반도체층을 유리 기판(800)에 부착시킴으로써, SOI 기판이 제작된다. 단결정 반도체 기판(801)에는, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 등의 제 14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 본 실시형태에서는, 유리 기판(800)에는, 단결정 반도체 기판(801)보다 큰 사이즈의 기판이 사용되고 있다.
도 29c에 도시하는 바와 같이, 단결정 반도체 기판(801) 위에 절연막(802)을 형성한다. 절연막(802)은 단층 구조, 적층 구조로 할 수 있다. 그 두께는 5nm 이상 400nm 이하로 할 수 있다. 절연막(802)을 구성하는 막에는, 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 게르마늄, 질화 게르마늄, 산화질화 게르마늄, 질화산화 게르마늄 등의, 실리콘 또는 게르마늄을 조성에 포함하는 절연재료로 이루어지는 막을 사용할 수 있다. 또한, 산화 알루미늄, 산화 탄탈, 산화 하프늄 등의 금속 산화물로 이루어지는 절연막, 질화 알루미늄 등의 금속 질화물로 이루어지는 절연막, 산화질화 알루미늄 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화 알루미늄 등의 금속의 질화산화물로 이루어지는 절연막을 사용할 수도 있다. 절연막(802)을 구성하는 절연막은, CVD법, 스퍼터링법, 단결정 반도체 기판(801)을 산화하는, 또는 질화하는 등의 방법에 의하여, 형성할 수 있다.
또한, 절연막(802)에는 불순물이 유리 기판(800)으로부터 단결정 반도체층으로 확산하는 것을 방지할 수 있는 막을 적어도 1층 형성하는 것이 바람직하다. 이와 같은 막에는, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 및 질화산화 알루미늄막 등이 있다. 이와 같은 막을 포함시킴으로써, 절연막(802)을 배리어층으로서 기능시킬 수 있다.
예를 들어, 절연층(802)을 단층 구조의 배리어층으로서 형성하는 경우, 두께 5nm 이상 200nm 이하의 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막으로 절연막(802)을 형성할 수 있다.
절연막(802)을, 배리어층으로서 기능하는 2층 구조의 막으로 하는 경우에는, 상층을 배리어 기능이 높은 절연막으로 구성한다. 이와 같은 막은, 두께 5nm 내지 200nm의 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막 등으로 형성할 수 있다. 이들 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 단결정 반도체 기판(801)과 접하는 하층의 절연막에는, 상층의 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 이와 같은 절연막에는, 산화 실리콘막 및 산화질화 실리콘막, 및 단결정 반도체 기판(801)을 열 산화하여 형성한 열 산화막 등이 있다. 이들 절연막의 두께는 5nm 이상 300nm 이하로 할 수 있다.
본 실시형태에서는, 절연막(802)을 절연막(802a)과 절연막(802b)으로 이루어 지는 2층 구조로 한다. 절연층(802a)으로서, 소스 가스에 SiH4 및 N2O를 사용하여 PECVD법에 의하여 두께 100nm의 산화질화 실리콘막을 형성하고, 절연막(802b)으로서, 소스 가스에 SiH4, N2O 및 NH3을 사용하여 PECVD법에 의하여 두께 50nm의 질화산화 실리콘막을 형성한다.
다음에, 도 29d에 도시하는 바와 같이, 절연층(802)을 통하여, 전계에 의하여 가속된 이온으로 이루어지는 이온 빔(805)을 단결정 반도체 기판(801)에 조사하여, 단결정 반도체 기판(801) 표면으로부터 소정의 깊이의 영역에, 취화층(803)을 형성한다. 이 이온 조사 공정은, 가속된 이온 종으로 이루어지는 이온 빔(805)을 단결정 반도체 기판(801)에 조사함으로써, 이온 종을 구성하는 원소를 단결정 반도체 기판(801)에 첨가하는 공정이다. 이온 빔(805)을 단결정 반도체 기판(801)에 조사하면, 가속된 이온 종의 충격에 의하여 단결정 반도체 기판(801)의 소정의 깊이에 결정 구조가 취약화되어 있는 층이 형성된다. 이 층이 취화층(803)이다. 취화층(803)이 형성되는 영역의 깊이는, 이온 빔(805)의 가속 에너지와 이온 빔(805)의 침입 각도에 의하여 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 취화층(803)이 형성된다. 즉, 이온이 침입하는 깊이로, 단결정 반도체 기판(801)으로부터 분리되는 반도체층의 두께가 결정된다. 취화층(803)이 형성되는 깊이는 50nm 이상 500nm 이하이고, 50 nm 이상 200 nm 이하가 바람직하다.
이온 빔(805)을 단결정 반도체 기판(801)에 조사하는 데에는, 질량 분리를 수반하는 이온 주입법뿐만 아니라, 질량 분리를 수반하지 않는 이온 도핑법으로도 행할 수 있다.
소스 가스에 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H＋, H2 ＋, H3 ＋를 생성할 수 있다. 소스 가스로부터 생성되는 이온 종의 비율은, 플라즈마 여기 방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스의 공급량 등을 조절함으로써 변화시킬 수 있다. 이온 도핑법으로 취화층(803)의 형성을 행하는 경우, H＋, H2 ＋, H3 ＋의 총량에 대하여 H3 ＋가 70% 이상 이온 빔(805)에 함유되도록 하는 것이 바람직하고, H3 ＋의 비율은 80% 이상인 것이 보다 바람직하다. 그것은, 취화층(803)을 얕은 영역에 형성하기 위해서는, 이온의 가속 전압을 낮게 할 필요가 있지만, 또한 수소 가스를 여기함으로써 생성된 플라즈마 중의 H3 ＋이온의 비율을 높게 함으로써, 원자 형상의 수소를 효율 좋게 단결정 반도체 기판(801)에 첨가할 수 있기 때문이다.
수소 가스를 사용하여 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다. 이 조건으로 수소 이온을 조사함으로써, 이온 빔(805)에 함유되는 이온 종, 및 그 비율에 따르지만, 취화층(803)을 단결정 반도체 기판(801)의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들어, 단결정 반도체 기판(801)이 단결정 실리콘 기판이고, 절연막(802a)이 두께 50nm의 산화질화 실리콘막이고, 절연막(802b)이 두께 50nm의 질화산화 실리콘막의 경우, 소스 가스가 수소이고, 가속 전압 40kV, 도즈량 2×1016ions/cm2의 조건에서는, 단결정 반도체 기판(801)으로부터 두께 120nm 정도의 반도체층을 분리할 수 있다. 또한, 절연막(802a)을 두께 100nm의 산화질화 실리콘막으로 하고, 그 외는 같은 조건으로 수소 이온을 조사함으로써, 단결정 반도체 기판(801)으로부터 두께 70nm 정도의 반도체층을 분리할 수 있다.
이온 조사 공정의 소스 가스에는, 수소 이외에 헬륨(He)이나 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수도 있다.
취화층(803)을 형성한 후, 절연막(802)의 상면에 도 29e에 도시하는 바와 같이, 절연막(804)을 형성한다. 절연막(804)을 형성하는 공정에서는, 단결정 반도체 기판(801)의 가열 온도는 취화층(803)에 첨가한 원소 또는 분자가 석출하지 않는 온도로 하고, 그 가열 온도는 350℃ 이하가 바람직하다. 바꿔 말하면, 이 가열 온도는 취화층(803)으로부터 가스가 빠지지 않는 온도이다. 또한, 절연막(804)은 이온 조사 공정을 행하기 전에 형성할 수도 있다. 이 경우는, 절연막(804)을 형성할 때의 프로세스 온도는 350℃ 이상으로 할 수 있다.
절연막(804)은, 평활하고 친수성을 갖는 접합면을 단결정 반도체 기판(801)의 표면에 형성하기 위한 층이다. 절연막(804)의 두께는 5nm 이상 500nm 이하가 바람직하고, 10nm 이상 200nm 이하가 더 바람직하다. 절연막(804)으로서, 산화 실리콘막, 산화질화 실리콘막을 형성할 수 있다. 여기서는, 소스 가스에 TEOS 및 O2를 사용하여, PECVD법에 의하여 두께 50nm의 산화 실리콘막을 형성한다.
또한, 절연막(802) 또는 절연막(804)의 한 쪽을 형성하지 않아도 좋다. 또한, 유리 기판(800)에 단층 구조 또는 적층 구조의 절연막을 형성하여도 좋다. 이 절연막은, 절연막(802)과 마찬가지로 형성할 수 있고, 적층 구조로 하는 경우는, 배리어층이 되는 절연막은, 유리 기판(800)에 접하여 형성하는 것이 바람직하다. 또한, 유리 기판(800)에 절연막을 형성한 경우, 절연막(802) 및 절연막(804)은 형성하지 않아도 좋다.
도 29f는, 접합 공정을 설명하는 단면도이고, 유리 기판(800)과 단결정 반도체 기판(801)을 접합시킨 상태를 도시하고 있다. 접합 공정을 행하기 위해서는, 먼저, 유리 기판(800), 및 절연막(802), 절연막(804)이 형성된 단결정 반도체 기판(801)을 초음파 세정한다. 초음파 세정은 메가헤르츠 초음파 세정(메가소닉(megasonic) 세정)이 바람직하다. 메가헤르츠 초음파 세정 후, 유리 기판(800) 및 단결정 반도체 기판(801) 모두 또는 한쪽을 오존수로 세정할 수도 있다. 오존수로 세정함으로써, 유기물의 제거와 표면의 친수성을 향상시킬 수 있다.
세정 공정 후, 절연막(804)을 통하여 유리 기판(800)과 단결정 반도체 기판(801)을 부착시킨다. 유리 기판(800) 표면과 절연막(804) 표면을 밀착시키면, 유리 기판(800)과 절연막(804)의 계면에 화학 결합이 형성되어, 유리 기판(800)과 절연막(804)이 접합한다. 접합 공정은, 가열 처리를 수반하지 않고 상온에서 행할 수 있기 때문에, 단결정 반도체 기판(801)을 접합하는 기판에 유리 기판(800)과 같은 내열성이 낮은 기판을 사용할 수 있다.
유리 기판(800)과 단결정 반도체 기판(801)을 밀착시킨 후, 유리 기판(800)과 절연막(804)과의 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는 취화층(803)에 균열을 발생시키지 않는 온도로 하고, 예를 들어, 70℃ 이상 300℃ 이하로 할 수 있다.
다음에, 400℃ 이상의 가열 처리를 행하여, 취화층(803)에 있어서 단결정 반도체 기판(801)을 분할하여, 단결정 반도체 기판(801)으로부터 단결정 반도체막(806)을 분리한다. 도 29g는, 단결정 반도체 기판(801)으로부터 단결정 반도체막(806)을 분리하는 분리 공정을 설명하는 도면이다. 도 29g에 도시하는 바와 같이, 분리 공정에 의하여, 유리 기판(800) 위에 단결정 반도체막(806)이 형성된다. 부호 801A로 나타낸 요소는 단결정 반도체막(806)이 분리된 후의 단결정 반도체 기판(801)을 도시한다.
400℃ 이상의 가열 처리를 행함으로써, 유리 기판(800)과 절연막(804)과의 접합 계면에 형성된 수소 결합으로부터 공유 결합으로 변화하기 때문에, 결합력이 증가한다. 또한, 온도 상승에 의하여, 취화층(803)에 형성되어 있는 미소한 구멍에는, 이온 조사 공정에서 첨가한 원소가 석출하므로, 내부 압력이 상승한다. 압력의 상승에 의하여 취화층(803)의 미소한 구멍에 체적 변화가 일어나, 취화층(803)에 균열이 생기고, 취화층(803)을 따라 단결정 반도체 기판(801)이 분할된 다. 절연막(804)은 유리 기판(800)에 접합하여 있으므로, 유리 기판(800) 위에는 단결정 반도체 기판(801)으로부터 분리된 단결정 반도체막(806)이 고정된다. 단결정 반도체막(806)을 단결정 반도체 기판(801)으로부터 분리하기 위한 가열 처리의 온도는 유리 기판(800)의 왜곡점을 넘지 않는 온도로 하고, 400℃ 이상 700℃ 이하에서 행할 수 있다.
도 29g에 나타내는 분리 공정을 완료함으로써, 유리 기판(800)에 단결정 반도체막(806)이 부착된 SOI 기판(810)이 제작된다. SOI 기판(810)은, 유리 기판(800) 위에 절연막(802), 절연막(804), 단결정 반도체막(806)의 순으로 층이 적층된 다층 구조를 갖고, 절연막(802)과 절연막(804)이 접합하여 있는 기판이다. 절연막(802)을 형성하지 않는 경우에는, SOI 기판(810)은 절연막(804)에 단결정 반도체막(806)이 접하여 있는 기판이 된다.
또한, 단결정 반도체 기판(801)으로부터 단결정 반도체막(806)을 분리하기 위한 가열 처리는, 결합력을 강화하기 위한 가열 처리와 같은 장치로 연속하여 행할 수 있다. 또한, 2가지 가열 처리를 상이한 장치로 행할 수도 있다. 예를 들어, 같은 노에서 행하는 경우에는, 먼저, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행하고, 다음에, 가열 온도를 600℃로 상승시켜, 600℃, 2시간의 가열 처리를 행한다. 그리고, 400℃ 이하로부터 실온 정도의 온도로 냉각하여, 노로부터 단결정 반도체 기판(801A) 및 SOI 기판(810)을 추출한다.
상이한 장치로 가열 처리를 행하는 경우에는, 예를 들어, 노에 있어서 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 서로 부착된 유리 기판(800) 과 단결정 반도체 기판(801)을 노로부터 반출한다. 다음에, 램프 어닐(Rapid Thermal Annealing) 장치로, 처리 온도 600℃ 이상 700℃ 이하, 처리 시간 1분 이상 30분 이하의 가열 처리를 행하여, 단결정 반도체 기판(801)을 취화층(803)에서 분할시킨다.
SOI 기판(810)의 단결정 반도체막(806)은, 취화층(803)의 형성, 분리 공정 등에 의하여, 결정 결함이 형성되고, 또한, 그 표면은 평탄성이 손상되어 있다. 그래서, 결정 결함의 저감, 평탄화를 위하여, 단결정 반도체막(806)에 레이저 광을 조사하여, 용융시킴으로써, 재결정화시키는 것이 바람직하다. 또는, 단결정 반도체막(806) 표면의 손상을 제거하여, 그 표면을 평탄화하기 위하여, CMP(Chemical Mechanical Polishing) 장치 등으로 단결정 반도체막(806) 표면을 연마하는 공정을 행하는 것이 바람직하다.
본 실시형태의 SOI 기판(810)을 사용하여, 실시형태 4에 나타내는 바와 같은 각종의 반도체 장치를 제작할 수 있다.
(실시형태 7)
실시형태 4에 의하여 얻어진 광 검출 장치를 전자 기기에 설치함으로써, 광 검출 장치의 검출 신호에 의거하여, 전자 기기의 동작을 제어할 수 있다. 예를 들어, 표시 패널을 구비한 전자 기기에 광 검출 장치를 내장시킴으로써, 표시 패널의 휘도 조절을 광 검출 장치의 검출 신호를 바탕으로 행할 수 있게 된다. 본 실시형태에서는, 도 30a 내지 도 30f를 사용하여, 이와 같은 전자 기기의 예를 몇 개 설명한다.
도 30a 및 도 30b는, 휴대전화의 외관도이다. 도 30a 및 도 30b에 도시하는 휴대전화는 각각 본체(1101), 표시 패널(1102), 조작키(1103), 음성 출력부(1104) 및 음성 입력부(1105)를 갖는다. 또한, 본체(1101)에는, 광 검출 장치(1106)가 형성된다. 도 30a 및 도 30b의 휴대전화는, 광 검출 장치(1106)가 검출한 전기 신호를 바탕으로 표시 패널(1102)의 휘도를 조절하는 기능을 갖는다. 또한, 도 30b의 휴대 전화는, 표시 패널(1102)의 백 라이트의 휘도를 검출하는 광 검출 장치(1107)가 본체(1101)에 내장되어 있다.
도 30c는, 컴퓨터의 외관도이다. 컴퓨터는, 본체(1111), 표시 패널(1112), 키 보드(1113), 외부 접속 포트(1114), 포인팅 디바이스(1115) 등을 갖는다. 또한, 표시 패널(1112)의 백 라이트의 휘도를 검출하는 광 검출 장치(도시되지 않음)가 본체(1111)에 내장되어 있다.
도 30d는, 표시 장치의 외관도이다. 텔레비전 수상기, 컴퓨터의 모니터 등이 표시 장치에 상당한다. 본 표시 장치는, 케이스(1121), 지지대(1122), 표시 패널(1123) 등에 의하여 구성되어 있다. 케이스(1121)에는, 표시 패널(1123)의 백 라이트의 휘도를 검출하는 광 검출 장치(도시되지 않음)가 내장되어 있다.
도 30e는, 정면에서 보았을 경우에 디지털 카메라의 외관도이며, 도 30f는 배면에서 보았을 경우에 디지털 카메라의 외관도이다. 디지털 카메라는, 릴리스 버튼(1131), 메인 스위치(1132), 파인더 창(1133), 플래쉬(1134), 렌즈(1135), 경통(1136), 케이스(1137), 파인더 접안창(1138), 표시 패널(1139), 및 조작 버튼(1140) 등을 갖는다. 광 검출 장치를 디지털 카메라에 내장시킴으로써, 광 검출 장치에 의하여 촬영 환경의 휘도를 감지할 수 있다. 거기서 광 검출 장치로 검출된 전기 신호를 바탕으로 노출 조정, 셔터 스피드 조절 등을 행할 수 있다.
(실시예 1)
본 실시예에서는, 하나의 전원 단자로부터 하나의 회로까지의 복수의 전류 경로에 대하여, 배선 저항을 같게 하는 것이, ESD로부터 회로를 보호하는 것에 기여하는 것을 설명한다. 본 실시예에서는, 이런 것을 과전압 인가 시험(정전파괴 시험, 정전기 시험이라고도 함)의 회로 시뮬레이션 및 실험에 의하여 설명한다. 본 실시예의 정전 파괴 시험의 대상이 되는 반도체 장치는, 실시형태 4의 광 검출 장치이다.
도 31은, 시뮬레이션으로 설정한 광 검출 장치(900)의 회로도이다. 광 검출 장치(900)는, 도 11의 광 검출 장치(400)와 같은 요소를 갖는다. 도 31에 도시하는 바와 같이, 광 검출 장치(900)는 고전원 전위VDD가 공급되는 전원 단자(901), 저전원 전위VSS가 공급되는 전원 단자(902), 증폭 회로(903), 포토 다이오드(904), 및 보호 회로를 구성하는 다이오드(905)를 갖는다.
증폭 회로(903)는, 광 검출 장치(400)와 마찬가지로, 커런트 미러회로이고, 포토 다이오드(904)의 출력 전류를 증폭하기 위하여, 9개의 트랜지스터(M2 내지 M10)를 갖는다. 트랜지스터(M1)가 도 11의 트랜지스터(407)에 대응하여, 트랜지스터(M2 내지 M10)가 도 11의 트랜지스터(408)에 대응한다.
배선 저항(R2s 내지 R10s)이 같고, 또 배선 저항(R2d 내지 R10d)이 같은 광 검출 장치(900)(이하, “장치(900A)”라고 함)와 배선 저항(R2s 내지 R10s)이 서로 상이하고, 또 배선 저항 값(R2d 내지 R10d)이 서로 상이한 광 검출 장치(900)(이하, “장치(900x)”라고 함)에 대하여, 과전압 인가 시험의 회로 시뮬레이션을 행하였다. 여기서는, 장치(900A)는 실시형태 1의 제 1 접속 배선(110) 및 제 2 접속 배선(120)이 적용된 반도체 장치이고, 장치(900x)는, 비교예의 반도체 장치이다.
과전압 인가 시험의 방식에는, Human Body Model를 채용하였다. 도 31에 도시하는 바와 같이, 용량 값CHBM=100pF, 저항 값RHBM=1.5kΩ, 인덕턴스LHBM=750nH로 하였다. 전원 단자(901)의 노드A에 전압VESD=1kV를 인가하였다. 전원 단자(902)의 전위는 접지 전위로 하였다.
또한, 장치(900A) 및 장치(900x)의 배선 저항(R2d 내지 R10d, R2s 내지 R10s)의 값은, 표 1, 표 2에서 도시하는 바와 같이 설정하였다. 또한, 장치(900A) 및 장치(900x)는 모두, 배선 저항 값R0=150Ω로 하고, 트랜지스터(M1 내지 M10)는 같은 전기적 특성을 갖는 n채널형 트랜지스터로 하였다.
[표 1]
[표 2]
상기의 조건에서, 과전압 인가 직후의 장치(900A) 및 장치(900x)의 동작을 검증하기 위한 회로 시뮬레이션을 행하였다. 구체적으로는, 전원 단자(901)에 1kV가 인가된 후부터 300나노초간의 증폭 회로(903)에 포함되는 트랜지스터(M2 내지 M10)의 소스-드레인간 전류(이하, “전류 ID”라고 함)의 값을 계산하였다. 회로 시뮬레이터에는, Smart Spice가 사용되었다.
도 32a에 장치(900A)의 회로 시뮬레이션 결과를 도시하고, 도 32b에 장치(900x)의 회로 시뮬레이션 결과를 도시한다. 도 32a 및 도 32b는, 전압VESD를 인가하고 나서의 경과 시간에 대한 3개의 트랜지스터(M2, M6, M10)의 전류ID의 변화를 도시하는 그래프이다. 시간=0나노 초가 전원 단자(901)에 VESD=1kV가 인가되었을 때이다.
도 32a에 도시하는 바와 같이, 장치(900A)에서는, 3개의 트랜지스터(M2, M6, M10)의 소스-드레인간 전류 값ID는 거의 같다. 또한, 도 32a에는 도시되지 않지만, 나머지의 트랜지스터(M3 내지 M5, M7 내지 M9)의 전류ID 그래프는, 이들 트랜 지스터(M2, M6, M10)와 거의 다 일치한다. 즉, 장치(900A)의 회로 시뮬레이션의 결과는, 전원 단자(901)에 VESD를 인가한 직후에, 각 트랜지스터(M2 내지 M10)의 소스-드레인간에 흐르는 전류 값ID가 거의 같게 되는 것을 나타낸다. 바꾸어 말하면, 이 회로 시뮬레이션의 결과는 하나의 전원 단자와 하나의 회로간에 복수의 전류 회로가 존재하는 경우, 그들 배선 저항을 같게 함으로써, 전원 단자에 과전압이 인가되어도, 어느 특정의 반도체 소자에 집중하여 전류가 흐르는 것을 회피할 수 있는 것을 나타내고 있다.
한편, 비교예의 장치(900x)에서는, 도 32b에 도시하는 바와 같이, 3개의 트랜지스터(M2, M6, M10)의 전압VESD를 인가한 직후의 전류ID는 상이하다. 장치(900x)에서는, R2d＜R6d＜R10d, R2s＜R6s＜R10s이고, 이 저항 값의 부등식에 대응하여 전류ID는 트랜지스터(M2)>트랜지스터(M6)>트랜지스터(M10)로 되어 있다. 또한, 도 32b에는 도시되지 않지만, 나머지의 트랜지스터(M3 내지 M5, M7 내지 M9)의 전류ID 값은, 트랜지스터(M2, M6, M10)와 마찬가지로 배선 저항이 클수록 작게 되었다. 즉, 장치(900x)의 회로 시뮬레이션 결과는, 하나의 전원 단자와 하나의 회로간에 복수의 전류 경로가 있는 경우, 그들의 배선 저항이 상이한 상태라면, 배선 저항이 낮은 전류 경로에 과전압에 의한 스트레스가 집중되므로, 배선 저항이 낮은 전류 경로에 접속되어 있는 반도체 소자가 쉽게 파괴되는 것을 나타내고 있다.
또한, 회로 시뮬레이터에 의하여 값ID와 마찬가지로, 전원 단자(901)에 전압VESD를 인가한 직후의 트랜지스터(M2 내지 M10)의 게이트-소스간 전압(이하, “전 압VGS”라고 함), 및 드레인-소스간 전압(이하, “전압VDS”라고 함)도 계산하였다. 장치(900A)에서는, 트랜지스터(M2 내지 M10)의 전압VGS 및 전압VDS는 거의 같은 값이었다. 한편, 장치(900x)에서는, 전압VGS 및 전압VDS는 트랜지스터(M2 내지 M10)마다 상이하여, 값ID와 마찬가지로 이들 값은 트랜지스터(M2)가 가장 크고, 트랜지스터(M10)가 가장 작았다.
상술한 바와 같이, 장치(900A) 및 장치(900x)의 과전압 인가 시험의 회로 시뮬레이터에 의하여 하나의 전원 단자와 하나의 회로간에 복수의 전류 경로가 존재하는 경우, 과전압으로 인한 파괴를 방지하기 위해서는, 이들 전류 경로의 배선 저항을 같게 하는 것이 유효하다는 것을 알 수 있다.
또한, 장치(900A) 및 장치(900x)에 대응하는 광 검출 장치를 실제로 제작하고, 각 광 검출 장치의 과전압 인가 시험을 행하였다. 여기서는, 전자(前者)의 광 검출 장치를 “장치(910A)”라고 하고, 후자(後者)의 광 검출 장치를 “장치(910x)”라고 하기로 한다.
장치(910A) 및 장치(910x)는, 광 검출 장치(400)의 평면 구조 및 적층 구조(도 12 및 도 13 참조)와 마찬가지인 구조를 갖고, 실시형태 4의 제작 방법에 의하여 제작되었다. 도 33에 장치(910A)의 평면도를 도시하고, 도 34에 장치(910x)의 평면도를 도시한다. 장치(910A) 및 장치(910x)의 구성을 용이하게 이해하기 위하여, 도 33 및 도 34에 도시되는 일부의 구성 요소에 도 12와 같은 부호가 도시되어 있다.
도 33에 도시하는 바와 같이, 장치(910A)가 광 검출 장치(400)에 상이한 점 은, 다이오드(905)에 도 5의 다이오드(301)와 마찬가지인 구성의 다이오드가 적용되어 있는 점이다. 또한, 장치(910A)의 제 2 층째의 도전막(931) 및 도전막(932)은, 각각 광 검출 장치의 제 2 층째의 도전막(531), 도전막(532)(도 23 참조)에 대응하는 도전막이다. 도전막(531)과 마찬가지로, 전원 단자(901)와 증폭 회로(903)간의 복수의 전류 경로의 배선 저항 값이 같게 되도록 도전막(931)이 형성되어 있다. 또한, 도전막(532)과 마찬가지로, 전원 단자(902)와 증폭 회로(903)간의 복수의 전류 경로의 배선 저항 값이 같게 되도록, 도전막(932)이 형성되어 있다.
또한, 도 33에 있어서, 반도체막(930)은, 다이오드(905)를 구성하는 반도체막이고, 개구(933)는 제 2 층째의 도전막(931)을 제 3 층째의 도전막(551)에 전기적으로 접속하기 위하여, 이들 사이의 절연막에 형성되어 있는 개구이고, 개구(934)는 제 2 층째의 도전막(932)을 제 3 층째의 도전막(552)에 전기적으로 접속하기 위하여, 이들 사이의 절연막에 형성되어 있는 개구이다.
다음에, 장치(910x)의 구성을 설명한다. 장치(910x)는, 비교예의 반도체 장치이다. 도 34에 도시하는 바와 같이, 장치(910A)와는 제 2 층째의 도전막(941), 도전막(942)의 구조가 상이하다. 장치(910x)에서는, 전원 단자(901)와 증폭 회로(903)간의 복수의 전류 경로의 배선 저항이 상이하게 되도록 도전막(941)이 형성되고, 전원 단자(902)와 증폭 회로(903)간의 복수의 전류 경로의 배선 저항 값이 상이하게 되도록 도전막(942)이 형성되어 있다. 또한, 개구(943)는 제 2 층째의 도전막(941)을 제 3층째의 도전막(551)에 전기적으로 접속하기 위하여, 이들 사이의 절연막에 형성되어 있는 개구이고, 개구(944)는 제 2 층째의 도전막(942)을 제 3층째의 도전막(552)에 전기적으로 접속하기 위하여, 이들 사이의 절연막에 형성되어 있는 개구이다.
장치(910A) 및 장치(910x)의 과전압 인가 시험에는, 주식회사 노이즈 연구서(NOISE LABORATORY CO., LTD.)제작 반도체 정전기 시험기(ESS-606A)가 사용되었다. 시험 방식에는, Human Body Model가 채용되었다. 또한, 장치(910A) 및 장치(910x) 모두에 전원 단자(901), 전원 단자(902)를 구성하는 제 4층째의 도전막이 형성되지 않았다. 그래서, 상기 시험기에 의하여, 도전막(551)과 도전막(552)간에 전압VESD가 인가되었다.
본 실시예의 과전압 인가 시험은, 다음과 같이 행하였다. 우선, 시험기에 의하여 도전막(551)과 도전막(552)간에 +0.5kV의 전압VESD를 한번 인가하고, 그 다음에 -0.5kV의 전압VESD를 한번 인가하였다. 또한, 광 검출 장치가 파괴되어 있는지 여부를 판정하였다. 광 검출 장치가 파괴되지 않았던 경우에는, 인가하는 전압VESD를 0.5kV만큼 높이고, 다시 시험기에서 정 및 부의 전압VESD를 한번씩 광 검출 장치에 인가하였다. 이들을 광 검출 장치가 파괴될 때까지 반복하였다.
또한, 과전압 인가 시험에 있어서, 정의 전압VESD는 보호 회로의 다이오드(905)에 대하여 순 바이어스 전압이고, 부의 전압VESD는 역 바이어스 전압이다.
광 검출 장치의 파괴의 판정은, 광 검출 장치가 시험을 실시하기 전의 성능을 유지하는지의 여부로 판정하였다. 구체적으로는, 전압VESD가 인가된 후의 광 검출 장치의 출력 전류 값이, 시험을 실시하기 전의 초기 값으로부터 ±20% 이상 변화한 경우, 그 광 검출 장치는 파괴되었다고 판정하였다. 또한, 광 검출 장치의 출력 전류의 측정은, 형광등 아래에서 행해졌다.
도 35에 7개의 장치(910A) 및 4개의 장치(910x)의 과전압 인가 시험의 결과를 도시한다. 도 35의 그래프의 세로 축은 광 검출 장치가 파괴되지 않았던 전압VESD의 최대 값을 도시한다. 예를 들어, 장치(910A)의 첫 번째 막대 그래프는, 전압VESD=±5.5kV를 인가하는 시험까지는 그 장치(910A)가 파괴되지 않고, 전압VESD=±6.0kV를 인가하는 시험으로 파괴되었다는 것을 도시하고 있다.
도 35는 하나의 전원 단자와 하나의 회로 사이에 복수의 전류 경로가 존재하는 반도체 장치에 있어서, 복수의 전류 경로의 배선 저항을 같게 함으로써, 반도체 장치의 ESD에 대한 내성을 향상시킬 수 있다는 것을 도시한다. 즉, 장치(910A) 및 장치(910x)의 과전압 인가 시험에 의하여, 이와 같은 반도체 장치의 과전압으로 인한 파괴를 방지하기 위해서는, 하나의 전원 단자와 하나의 회로 사이에 존재하는 복수의 전류 경로의 배선 저항을 같게 하는 것이 유효하다고 확인되었다. 또한, 이 시험을 행한 장치(910A)는, 전원 단자(901)와 증폭 회로(903) 사이의 복수의 전류 경로의 배선 저항 값이 같게 되도록 설계되어 있지만, 실제로 이들 배선 저항 값은 완전히 일치하는 것이 아니라, 제작 과정에서 생긴 설계 값으로부터의 오차가 포함되어 있는 것을 부기한다.
도 1은 반도체 장치의 구성예를 설명하는 블록도(실시형태 1).
도 2는 반도체 장치의 제 1 배선 및 제 2 배선의 구성예를 도시하는 평면도(실시형태 1).
도 3은 도 2의 제 1 배선의 레이아웃을 설명하는 평면도(실시형태 1).
도 4는 반도체 장치의 구성예를 설명하는 블록도(실시형태 1).
도 5a는 보호 회로에 적용되는 PIN형 다이오드의 평면도이고, 도 5b는 그 다이오드를 구성하는 반도체막의 평면도이고, 도 5c는 도 5a의 A1-A2 절단선에 의한 그 다이오드의 단면도(실시형태 2).
도 6a는 보호 회로에 적용되는 PIN형 다이오드의 평면도이고, 도 6b는 그 다이오드를 구성하는 반도체막의 평면도(실시형태 2).
도 7은 도 6a의 A3-A4 절단선에 의한 단면도(실시형태 2).
도 8a는 보호 회로에 적용되는 PIN형 다이오드의 평면도이고, 도 8b는 그 다 이오드를 구성하는 반도체막의 평면도(실시형태 2).
도 9는 도 8a의 A5-A6 절단선에 의한 단면도(실시형태 2).
도 10a는 보호 회로에 적용되는 방전 회로의 구성예를 도시하는 평면도이고, 도 10b는 도 10a의 A11-A12 절단선에 의한 단면도이고, 도 10c는 그 방전 회로의 다른 구성예를 도시하는 평면도(실시형태 3).
도 11은 광 검출 장치의 구성예를 설명하는 회로도(실시형태 4).
도 12는 도 11의 광 검출 장치의 레이아웃 예를 설명하는 평면도(실시형태 4).
도 13은 도 11의 광 검출 장치의 적층 구조를 설명하는 단면도(실시형태 4).
도 14a 내지 도 14e는 도 12 및 도 13의 광 검출 장치에 포함되는 트랜지스터 및 다이오드의 제작 방법의 일 형태를 설명하는 단면도(실시형태 4).
도 15a 내지 도 15d는 도 14e의 공정에 이어지는 트랜지스터 및 다이오드의 제작 방법의 일 형태를 설명하는 단면도(실시형태 4).
도 16a 내지 도 16c는 도 15d의 공정에 이어지는 공정의 단면도이며, 도 12 및 도 13의 광 검출 장치의 제작 방법의 일 형태를 설명하는 단면도(실시형태 4).
도 17a 및 도 17b는 도 16c의 공정에 이어지는, 광 검출 장치의 제작 방법의 일 형태를 설명하는 단면도(실시형태 4).
도 18a 및 도 18b는 도 17b의 공정에 이어지는, 광 검출 장치의 제작 방법의 일 형태를 설명하는 단면도(실시형태 4).
도 19는 도 18b의 공정에 이어지는, 광 검출 장치의 제작 방법의 일 형태를 설명하는 단면도(실시형태 4).
도 20a는 다이오드에 포함되는 반도체막의 평면 형상을 설명하는 평면도이고, 도 20b는 증폭 회로에 포함되는 반도체막의 평면 형상을 설명하는 평면도(실시형태 4).
도 21은 도 12 및 도 13의 광 검출 장치에 포함되는 제 1 층째의 도전막의 평면 형상을 설명하는 평면도(실시형태 4).
도 22a는 도 12 및 도 13의 광 검출 장치에 포함되는 다이오드의 반도체막과 제 2 층째의 도전막과의 접속부를 구성하는 개구의 레이아웃을 설명하는 평면도, 도 22b는 도 22a의 부분 확대도(실시형태 4).
도 23은 도 12 및 도 13의 광 검출 장치에 포함되는 제 2 층째의 도전막의 레이아웃을 설명하는 평면도(실시형태 4).
도 24는 도 12 및 도 13의 광 검출 장치에 포함되는 전원 단자의 레이아웃을 설명하는 평면도(실시형태 4).
도 25는 도 12 및 도 13의 광 검출 장치의 외관의 일례를 설명하는 사시도(실시형태 4).
도 26a 내지 도 26c는 광 검출 장치의 제작 방법의 일 형태를 설명하는 단면도(실시형태 5).
도 27a 및 도 27b는 도 26c의 공정에 이어지는, 광 검출 장치의 제작 방법의 일 형태를 설명하는 단면도(실시형태 5).
도 28은 도 27b의 공정에 이어지는, 광 검출 장치의 제작 방법의 일 형태를 설명하는 단면도(실시형태 5).
도 29a 내지 도 29g는 SOI 기판의 제작 방법의 일 형태를 설명하는 단면도(실시형태 6).
도 30a 및 도 30b는 광 검출 장치를 포함하는 휴대 전화의 외관의 일례를 설명하는 사시도이고, 도 30c는 광 검출 장치를 포함하는 컴퓨터의 외관의 일례를 설명하는 사시도이고, 도 30d는 광 검출 장치를 포함하는 표시 장치의 외관의 일례를 설명하는 사시도이고, 도 30e 및 도 30f는 광 검출 장치를 포함하는 디지털 카메라의 외관의 일례를 설명하는 사시도(실시형태 7).
도 31은 과전압 인가 시험의 회로 시뮬레이션이 행해진 광 검출 장치의 회로도(실시예 1).
도 32a 및 도 32b는 회로 시뮬레이션으로 계산된, 과전압 인가 직후의 증폭 회로에 포함되는 트랜지스터의 소스-드레인간 전류 값을 나타내는 그래프이고, 도 32a는 본 발명의 일 형태에 따른 광 검출 장치이고, 도 32b는 비교예에 따른 광 검출 장치(실시예 1).
도 33은 과전압 인가 시험기에 의한 시험을 행한 본 발명의 일 형태에 따른 광 검출 장치의 구성을 설명하는 평면도(실시예 1).
도 34는 과전압 인가 시험기에 의한 시험을 행한 비교예에 따른 광 검출 장치의 구성을 설명하는 평면도(실시예 1).
도 35는 본 발명의 일 형태에 따른 광 검출 장치, 및 비교예에 따른 광 검출 장치의 과전압 인가의 결과를 도시하는 그래프(실시예 1).
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 소자 12: 반도체 소자
13: 반도체 소자 14: 반도체 소자
15: 반도체 소자 21: 반도체 소자
22: 반도체 소자 23: 반도체 소자
24: 반도체 소자 25: 반도체 소자
100: 반도체 장치 101: 제 1 단자
102: 제 2 단자 103: 회로
104: 보호 회로 110: 제 1 접속 배선
111: 접속부 112: 접속부
113: 접속부 114: 접속부
115: 접속부 120: 제 2 접속 배선
121: 접속부 122: 접속부
123: 접속부 124: 접속부
125: 접속부
Claims (23)
- 단자와,반도체 소자를 포함하는 회로와,상기 회로의 상기 반도체 소자의 제 1 단째(stages)가 상기 단자에 전기적으로 접속되는 접속부와,상기 접속부 각각과 상기 단자 사이에 전기적으로 접속되는 접속 배선을 포함하고, 각 접속부는 병렬하는 배선 중 하나를 통해 상기 접속 배선에 접속되고, 각 병렬하는 배선은 상기 접속 배선의 다른 접속영역과 접하여 있고,상기 접속 배선의 폭은 상기 단자로부터의 거리에 따라 증가하고,상기 병렬하는 배선의 길이는 대응한 접속영역으로부터 상기 단자까지의 거리의 증가에 따라 감소하는, 반도체 장치.
- 제 1 항에 있어서,상기 단자와 전기적으로 접속되는 보호 회로를 더 포함하는, 반도체 장치.
- 제 1 항에 있어서,상기 반도체 장치의 크기가 평면 배치에 있어서 10mm×10mm 이하인, 반도체 장치.
- 제 1 항에 있어서,상기 단자와 상기 접속부 각각 사이의 저항은 상기 저항의 중앙 값 ±20%의 범위 내인, 반도체 장치.
- 제 1 단자 및 제 2 단자와,반도체 소자를 포함하는 회로와,상기 제 1 단자와 상기 제 2 단자 사이에 전기적으로 접속되는 보호 회로와,상기 제 1 단자에 대해 상기 회로의 상기 반도체 소자의 제 1 단째가 상기 제 1 단자에 전기적으로 접속되는 제 1 접속부와,상기 제 2 단자에 대해 상기 회로의 상기 반도체 소자의 제 1 단째가 상기 제 2 단자에 전기적으로 접속되는 제 2 접속부와,상기 제 1 접속부와 상기 제 1 단자 사이에 전기적으로 접속되는 제 1 접속 배선과,상기 제 2 접속부와 상기 제 2 단자 사이에 전기적으로 접속되는 제 2 접속 배선과,상기 제 1 접속부 중 하나를 상기 제 1 접속 배선의 접속 영역 중 다른 접속영역에 각각 전기적으로 접속하는, 병렬하는 배선을 포함하고,상기 제 1 단자와 상기 제 1 접속부 각각 사이의 제 1 저항이 같고,상기 제 2 단자와 상기 제 2 접속부 각각 사이의 제 2 저항이 같고,상기 제 1 접속 배선의 폭은 상기 제 1 단자로부터의 거리에 따라 증가하고,상기 병렬하는 배선의 길이는 대응한 접속영역으로부터 상기 제 1 단자까지의 거리의 증가에 따라 감소하는, 반도체 장치.
- 제 5 항에 있어서,상기 보호 회로는 상기 제 1 단자와 상기 제 2 단자 사이에 삽입되는 다이오드를 포함하고,상기 다이오드는, 절연막 위에 형성되고, 상기 절연막 위에 평행한 방향으로 서로 인접하는 N형 불순물 영역 및 P형 불순물 영역이 형성되는 반도체막을 포함하는, 반도체 장치.
- 제 5 항에 있어서,상기 회로는,상기 제 1 단자와 상기 제 2 단자 사이에 삽입되는 포토다이오드와;상기 포토다이오드의 출력 전류를 증폭하기 위해, 상기 제 1 접속부 및 상기 제 2 접속부를 포함하는 증폭 회로를 포함하는, 반도체 장치.
- 제 5 항에 있어서,상기 보호 회로는 상기 제 1 단자와 상기 제 2 단자 사이에 삽입되는 다이오드를 포함하고,상기 다이오드는, 절연막 위에 형성되고, 상기 절연막 위에 평행한 방향으로 서로 인접하는 N형 불순물 영역 및 P형 불순물 영역이 형성되는 반도체막을 포함하고,상기 회로는,상기 제 1 단자와 상기 제 2 단자 사이에 삽입되는 포토다이오드와;상기 포토다이오드의 출력 전류를 증폭하기 위해, 상기 제 1 접속부, 상기 제 2 접속부 및 트랜지스터를 포함하는 증폭 회로를 포함하고,상기 트랜지스터는 각각 상기 절연막 위에 형성되고, 채널 형성 영역, 소스 영역 및 드레인 영역이 형성되는 반도체막을 각각 포함하는, 반도체 장치.
- 제 5 항에 있어서,상기 제 1 단자와 상기 제 1 접속부 각각 사이의 상기 제 1 저항은 상기 제 1 저항의 중앙 값 ±20%의 범위 내이고,상기 제 2 단자와 상기 제 2 접속부 각각 사이의 상기 제 2 저항은 상기 제 2 저항의 중앙 값 ±20%의 범위 내인, 반도체 장치.
- 단자와,상기 단자에 전기적으로 접속되는 회로와,상기 회로에 있어서 상기 단자에 대하여 제 1 단째에 배치되고, 반도체영역을 각각 포함하는 반도체 소자와,상기 단자와 상기 반도체 소자 각각의 사이에 전기적으로 접속된 접속 배선과,상기 접속 배선에 포함되고, 상기 반도체 소자 각각의 소스 영역 또는 드레인 영역의 각각과 상기 단자 사이의 저항이 같게 되도록 형성되는 도전막을 포함하고,상기 도전막은 접속 배선부와, 병렬하는 배선부를 포함하고,상기 반도체 소자 각각의 상기 반도체 영역은 상기 병렬하는 배선부 중 하나를 통해 상기 접속 배선부에 접속되고, 각 병렬하는 배선부는 상기 접속 배선부의 다른 접속영역과 접하여 있고,상기 접속 배선부의 폭은 상기 단자로부터의 거리에 따라 증가하고,상기 병렬하는 배선부의 길이는 대응한 접속영역으로부터 상기 단자까지의 거리의 증가에 따라 감소하는, 반도체 장치.
- 제 10 항에 있어서,상기 단자와 상기 반도체 소자의 상기 소스 영역 또는 상기 드레인 영역 각각 사이의 상기 저항은 상기 저항의 중앙 값 ±20%의 범위 내인, 반도체 장치.
- 제 1 단자 및 제 2 단자와,반도체 소자를 포함하고, 상기 제 1 단자 및 상기 제 2 단자에 전기적으로 접속되는 회로와,상기 회로를 상기 제 1 단자에 전기적으로 접속하는 제 1 접속 배선과,상기 회로를 상기 제 2 단자에 전기적으로 접속하는 제 2 접속 배선과,상기 제 1 단자에 대하여 상기 회로의 제 1 단째의 상기 반도체 소자가 상기 제 1 접속 배선에 전기적으로 접속되는 제 1 접속부와,상기 제 2 단자에 대하여 상기 회로의 제 1 단째의 상기 반도체 소자가 상기 제 2 접속 배선에 전기적으로 접속되는 제 2 접속부와,상기 제 1 접속 배선에 포함되고, 상기 제 1 단자와 상기 제 1 접속부 각각 사이의 제 1 저항이 같게 되도록 상기 제 1 접속부와 접하여 제공되는 제 1 도전막과,상기 제 2 접속 배선에 포함되고, 상기 제 2 단자와 상기 제 2 접속부 각각 사이의 제 2 저항이 같게 되도록 상기 제 2 접속부와 접하여 제공되는 제 2 도전막과,상기 제 1 접속부 중 하나를 상기 제 1 접속 배선의 접속 영역 중 다른 접속영역에 각각 전기적으로 접속하는, 병렬하는 배선을 포함하고,상기 제 1 접속 배선의 폭은 상기 제 1 단자로부터의 거리에 따라 증가하고,상기 병렬하는 배선의 길이는 대응한 접속영역으로부터 상기 제 1 단자까지의 거리의 증가에 따라 감소하는, 반도체 장치.
- 제 12 항에 있어서,상기 제 1 도전막 및 상기 제 2 도전막에 접하는 반도체막을 포함하는 다이오드를 더 포함하고,상기 다이오드는 상기 제 1 단자와 상기 제 2 단자를 단락시킴으로써 과전압에 대하여 상기 회로를 보호하는, 반도체 장치.
- 제 12 항에 있어서,상기 반도체 장치의 크기가 평면 배치에 있어서 10mm×10mm 이하인, 반도체 장치.
- 제 12 항에 있어서,상기 제 1 단자와 상기 제 1 접속부 각각 사이의 상기 제 1 저항은 상기 제 1 저항의 중앙 값 ±20%의 범위 내이고,상기 제 2 단자와 상기 제 2 접속부 각각 사이의 상기 제 2 저항은 상기 제 2 저항의 중앙 값 ±20%의 범위 내인, 반도체 장치.
- 제 1 항에 따른 반도체 장치를 포함한 광 검출 장치를 포함한 전자기기.
- 제 5 항에 따른 반도체 장치를 포함한 광 검출 장치를 포함한 전자기기.
- 제 10 항에 따른 반도체 장치를 포함한 광 검출 장치를 포함한 전자기기.
- 제 12 항에 따른 반도체 장치를 포함한 광 검출 장치를 포함한 전자기기.
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