JP5566633B2 - 半導体装置 - Google Patents

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Description

本発明は、静電気放電などの予期しない高電圧の印加に対して回路の破壊を防ぐ手段を備えた半導体装置に関する。
集積回路の不良の大きな原因の１つに、静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、以下、「ＥＳＤ」と呼ぶ。）による半導体素子、電極などの破壊がある。そこで、ＥＳＤによる集積回路の破壊防止対策として、端子と集積回路との間に保護回路を挿入することが行われている。保護回路は、ＥＳＤなどにより端子に印加された過剰な電圧が集積回路に供給されることを防ぐための回路である。保護回路に用いられる代表的な素子には、抵抗素子、ダイオード、容量素子がある。
例えば、特許文献１、２には、絶縁膜上に形成された半導体層からダイオードを形成し、このダイオードを保護回路の素子として用いることが記載されている。特許文献１では、ポリシリコン膜に横方向にＰＮ接合を形成することにより得られるポリシリコン横方向ダイオードが、高周波入出力信号線と外部供給電源ＶＤＤとの間に挿入されている。特許文献２では、半導体層でなるＰＩＮダイオードが保護素子として用いられている。このＰＩＮダイオードのＩ層と対向して浮遊電極を設けることで、過大な電流が保護回路素子に流れることでゲート絶縁膜が破壊され、電気的に貫通したときに、ＰＩＮダイオードのＰ層（またはＮ層）と浮遊電極とが短絡する構造になっている。
特開２００２−１００７６１号公報 特開２００６−６０１９１号公報
しかしながら、特許文献１では、横方向ダイオードが適用される保護回路は限定されている。また、特許文献２の技術は、ＰＩＮダイオードが破壊された後も回路を正常に動作させるための技術であり、回路自身のＥＳＤ耐性を向上するための技術ではない。つまり、特許文献１、２は、半導体膜でなるダイオードが適用された保護回路の性能は十分でないことを示している。
そこで、本発明の一態様は、半導体膜でなるダイオードが適用された保護回路の性能を向上するための技術を提供することを課題の１つとする。
本発明の一態様に係る半導体装置は、第１端子と、第２端子と、第１端子および第２端子に電気的に接続されている機能回路と、過電圧から機能回路を保護するために、第１端子および第２端子の間に挿入されている保護回路とを含む。本態様において、１つの保護回路は、絶縁表面上に形成され、Ｎ型不純物領域およびＰ型不純物領域が形成されている半導体膜を有するダイオードと、半導体膜上に形成されている第１絶縁膜と、第１絶縁膜上に形成され、かつ第１絶縁膜に形成された複数の第１開口においてＮ型不純物領域に電気的に接続される第１導電膜と、第１絶縁膜上に形成され、かつ第１絶縁膜に形成された複数の第２開口においてＰ型不純物領域に電気的に接続される第２導電膜と、第１導電膜および第２導電膜上に形成されている第２絶縁膜と、第２絶縁膜上に形成され、かつ第２絶縁膜に形成された複数の第３開口において第１導電膜に電気的に接続される第３導電膜と、第２絶縁膜上に形成され、かつ第２絶縁膜に形成された複数の第４開口において第２導電膜に電気的に接続される第４導電膜とを有する。また、本態様において、保護回路の第３導電膜は、第１端子に電気的に接続され、第４導電膜は第２端子に電気的に接続される。また、Ｎ型不純物領域と第１導電膜との複数の電気的な接続部がＮ型不純物領域の全体に分布するように、複数の第１開口が形成され、Ｐ型不純物領域と第２導電膜との複数の電気的な接続部がＰ型不純物領域の全体に分布するように、複数の第２開口が形成され、第１導電膜と第３導電膜との複数の電気的な接続部が、半導体膜上に存在するように、かつ第１導電膜に対して部分的に存在するように、複数の第３開口が形成され、第２導電膜と第４導電膜との複数の電気的な接続部が、半導体膜上に存在するように、かつ第２導電膜に対して部分的に存在するように、複数の第４開口が形成されている。
また、上記態様において、第１導電膜および第２導電膜は、それぞれ、機能回路の配線または電極を構成する部分を含むように形成することができる。また、上記態様において、ダイオードの半導体膜にＮ型不純物領域およびＰ型不純物領域に隣接して高抵抗領域を設けることができる。このことにより、ダイオードを所謂ＰＩＮ型ダイオードとすることができる。また、上記態様において、半導体膜は非単結晶半導体膜で形成することができる。
本発明の一態様により、ダイオードと端子間の配線抵抗を低減し、かつＥＳＤの発生時に、ダイオードの半導体膜全体を整流素子として有効に機能させることができる。ダイオードを構成する半導体膜に放電経路を効果的に形成することができる。したがって、本発明の一態様より、半導体膜を適用したダイオードを含む保護回路の性能を向上させることができる。
半導体装置の構成例を説明するブロック図。（実施形態１） Ａ：図１の半導体装置の保護回路の構成例を説明する平面図。Ｂ：Ａ１−Ａ２切断線による図２Ａの断面図。（実施形態１） Ａ：図２Ａの保護回路のダイオードの構成例を説明する平面図。Ｂ：図２Ａの保護回路の半導体膜および１層目の導電膜の構成例を説明する平面配置図。（実施形態１） Ａ−Ｃ：半導体装置の構成例を説明するブロック図。（実施形態１） Ａ：保護回路の構成例を説明する平面図。Ｂ：同保護回路の半導体膜および１層目の導電膜の構成例を説明する平面配置図。（実施形態２） Ａ：保護回路の構成例を説明する平面図。Ｂ：図６Ａの保護回路のダイオードの構成例を説明する平面図。Ｃ：同保護回路の半導体膜および１層目の導電膜の構成例を説明する平面配置図。（実施形態３） Ａ：保護回路の構成例を説明する平面図。Ｂ：図７Ａの保護回路のダイオードの構成例を説明する平面図。Ｃ：同保護回路の半導体膜および１層目の導電膜の構成例を説明する平面配置図。（実施形態３） Ａ：保護回路の構成例を説明する平面図。Ｂ：図８Ａの保護回路のダイオードの構成例を説明する平面図。Ｃ：同保護回路の半導体膜および１層目の導電膜の構成例を説明する平面配置図。（実施形態３） Ａ：保護回路の構成例を説明する平面図。Ｂ：図９Ａの保護回路のダイオードの構成例を説明する平面図。Ｃ：同保護回路の半導体膜および１層目の導電膜の構成例を説明する平面配置図。（実施形態４） 光検出装置の構成例を説明する回路図。（実施形態５） 図１０の光検出装置の構成例を説明する平面配置図。（実施形態５） 図１０の光検出装置の積層構造の一例を説明する断面図。（実施形態５） Ａ−Ｅ：図１１および図１２の光検出装置の作製方法の一例を説明する断面図。（実施形態５） Ａ−Ｄ：図１３Ｅに続く工程の一例を説明する断面図。（実施形態５） Ａ−Ｃ：光検出装置の作製方法の一例を説明する断面図。（実施形態５） Ａ、Ｂ：図１５Ｃに続く工程の一例を説明する断面図。（実施形態５） Ａ、Ｂ：図１６Ｂに続く工程の一例を説明する断面図。（実施形態５） 図１７Ｂに続く工程の一例を説明する断面図。（実施形態５） 図１１および図１２の光検出装置の増幅回路および保護回路の半導体膜の構成例を説明する平面配置図。（実施形態５） Ａ：同光検出装置の第１層目の導電膜の構成例を説明する平面配置図。Ｂ：同光検出装置のダイオードの平面図。（実施形態５） 同光検出装置の第２層目の導電膜の構成例を説明する平面配置図。（実施形態５） 同光検出装置の電源端子の構成例を説明する平面配置図。（実施形態５） 図１０の光検出装置の構成例を説明する平面配置図。（実施形態６） Ａ：図２３の光検出装置の増幅回路の半導体膜の構成例を説明する平面図。Ｂ：同増幅回路の半導体膜と第１層目の導電膜の構成例を説明する平面配置図。Ｃ：図２３の光検出装置のダイオードの平面図。（実施形態６） 同光検出装置の第２層目の導電膜の構成例を説明する平面配置図。（実施形態６） 同光検出装置の電源端子の構成例を説明する平面配置図。（実施形態６） Ａ−Ｇ：ＳＯＩ基板の作製方法の一例を説明する断面図。（実施形態７） Ａ、Ｂ：光検出装置を含む携帯電話の構成例を説明する外観図。Ｃ：光検出装置を含むコンピュータの構成例を説明する外観図。Ｄ：光検出装置を含む表示装置の構成例を説明する外観図。Ｅ、Ｆ：光検出装置を含むデジタルカメラの外観図。（実施形態８） 過電圧印加試験を行った比較例の光検出装置の構成を説明する平面図。（実施例１） 実施例および比較例の光検出装置の過電圧印加試験結果を表すグラフ。（実施例１）
図面を用いて、本発明を説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は実施形態および実施例の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照番号を付した要素は、同じ要素を示している。そのため、以下の説明において、このような要素について、重複する説明を省略している。
（実施形態１）
まず、図１を参照して、本実施形態に係る半導体装置を説明する。図１は、本実施形態の半導体装置の構成例を説明するブロック図である。
図１に示すように、本実施形態の半導体装置１は、複数の半導体素子を含む回路１０、第１端子１１、第２端子１２、および保護回路２０を含む。回路１０は、第１端子１１および第２端子１２に電気的に接続されている。第１端子１１および第２端子１２は半導体装置１の出力端子および／または入力端子であり、他の半導体装置との接続部である。例えば、第１端子１１、第２端子１２は、電源端子、信号出力端子、信号入力端子として機能する。
保護回路２０は、回路１０に過電圧が印加されないようにするための回路であり、過電圧によって回路１０が破壊されることを防ぐための回路である。ここでは、保護回路２０は、第１端子１１と第２端子１２との間に挿入されている。半導体装置１の通常の動作時には、保護回路２０にほとんど電流が流れないが、第１端子１１および／または第２端子１２に予期しない過電圧が印加される（または過電流が流入する）と、保護回路２０は第１端子１１と第２端子１２を導通する（短絡する）。このことにより、回路１０に過電圧が印加されること（または過電流が流入すること）が回避され、回路１０が破壊されることを防止することができる。本実施形態の保護回路２０は、少なくとも１つのダイオード２１を備える。このダイオード２１は、第１端子１１、第２端子１２に電気的に接続されている。本発明の一態様の課題の１つは、保護回路２０に適用されるダイオード２１と、第１端子１１および第２端子１２との電気的な接続構造を改善する点にあり、このような保護回路２０を具備することにより、回路１０のＥＳＤに対する耐性が向上される。
以下、図２Ａ、図２Ｂ、図３Ａ、および図３Ｂを参照して保護回路２０の具体的な構造を説明する。図２Ａは保護回路２０の平面図であり、図２Ｂはその断面図である。図２ＡのＡ１−Ａ２切断線による断面図が図２Ｂである。図３Ａはダイオード２１の平面図である。図３Ｂは保護回路２０の半導体膜と１層目の導電膜の平面配置図である。本実施形態の保護回路２０に適用されるダイオード２１は絶縁表面上の半導体膜で構成される。ここでは、ダイオード２１にＰＩＮ型ダイオードを適用する。
まず、図２Ｂを用いて保護回路２０の積層構造を説明する。本実施形態の半導体装置１は基板５０を有する。基板５０上に回路１０および保護回路２０が形成されている。基板５０には、半導体基板、ガラス基板、石英基板、サファイア基板、セラミック基板、ステンレス基板、金属基板、樹脂基板、樹脂フィルム、炭素繊維やガラス繊維の織物に樹脂をしみこませたシート（所謂、プリプレグ）などの基板を用いることができる。ガラス基板には無アルカリガラス基板を用いることが好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス基板、アルミノホウケイ酸ガラス基板、バリウムホウケイ酸ガラス基板などがある。
基板５０の上面は絶縁膜５１で覆われている。絶縁膜５１上に、ダイオード２１を構成する半導体膜１００が形成されている。図２Ｂには図示されていないが、回路１０を構成する半導体素子の半導体膜も絶縁膜５１上に形成されている。基板５０と絶縁膜５１の間に半導体膜、導電膜などの他の膜が存在してもよい。半導体膜１００には、この半導体素子を構成する半導体膜と同じ工程で形成される半導体膜を用いることができる。
半導体膜１００は単層構造でも積層構造でもよい。半導体膜１００には、シリコン膜、ゲルマニウム膜、およびシリコンゲルマニウム膜および炭化シリコン膜などの第１４族元素でなる半導体膜、ＧａＡｓ膜、ＩｎＰ膜およびＧａＮ膜などの化合物半導体膜、ならびに、酸化亜鉛および酸化スズなどの酸化物半導体膜などを適用することができる。半導体膜１００の結晶性は、単結晶でも、非単結晶（多結晶、微結晶、非晶質など）でもよいが、Ｐ型不純物領域１０２およびＮ型不純物領域１０１を低抵抗化するため、非晶質ではなく、多結晶や単結晶のような結晶性半導体膜が好ましい。
半導体膜１００の上方を覆って絶縁膜５２が形成されている。絶縁膜５２上に、導電膜１１１および導電膜１１２が形成されている。導電膜１１１、１１２は保護回路２０の１層目の電極（または配線）を構成する。導電膜１１１、および導電膜１１２はそれぞれ、絶縁膜５２に形成された複数の開口を介して半導体膜１００に電気的に接続されている。
導電膜１１１、１１２の上方を覆って絶縁膜５３が形成されている。絶縁膜５３上に、導電膜１２１および導電膜１２２が形成されている。導電膜１２１、１２２は保護回路２０の２層目の電極（または配線）を構成する。絶縁膜５３に形成された複数の開口を介して、導電膜１２１は導電膜１１１に電気的に接続され、導電膜１２２は導電膜１１２に電気的に接続されている。
導電膜１２１、１２２の上方を覆って絶縁膜５４が形成されている。絶縁膜５４に形成された単数または複数の開口（図示せず）を介して、導電膜１２１は第１端子１１に電気的に接続され、導電膜１２２は第２端子１２に電気的に接続されている。このような構造により、保護回路２０に、第１端子１１と第２端子１２の間に挿入されているダイオード２１を設けることができる。
絶縁膜５１−５４は単層膜でも積層構造の膜でもよい。絶縁膜５１−５４を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜および窒化酸化ゲルマニウム膜などのシリコンおよび／またはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタルおよび酸化ハフニウムなどの金属酸化物でなる絶縁膜、窒化アルミニウムなどの金属窒化物でなる絶縁膜、酸化窒化アルミニウムなどの金属酸化窒化物でなる絶縁膜、ならびに、窒化酸化アルミニウムなどの金属窒化酸化物でなる絶縁膜を用いることもできる。さらに、有機化合物でなる絶縁膜を用いることもできる。このような有機化合物には、アクリル、ポリイミド、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなどがある。
これら絶縁膜の形成方法の代表例は次の方法があり、ＰＥＣＶＤ（プラズマ励起ＣＶＤ）法・熱ＣＶＤ法などのＣＶＤ法（化学気相成長法）、スパッタ法・蒸着法などのＰＶＤ法（物理気相成長法）、ＡＬＤ法（原子層堆積法）、スピンコート法・液滴吐出法・ディップコート法などの液体状またはペースト状の材料から膜を形成する方法、ならびに、プラズマや熱などによる固相酸化処理および固相窒化処理などである。
なお、本明細書では、酸化窒化物とは、窒素よりも酸素の含有量が多い物質であり、窒化酸化物とは酸素よりも窒素の含有量が多い物質のことをいうことにする。
導電膜１１１、１１２、１２１および１２２はそれぞれ、単層構造または積層構造でもよい。これら導電膜１１１、１１２、１２１および１２２を構成する膜には、例えば、タンタル、タングステン、チタン、モリブデン、アルミニウム、クロム、ニオブ、金、銀、銅およびプラチナなどから選択された単体金属を主成分とする金属膜、合金膜、ならびに金属化合物膜などがある。例えば、金属膜には、銅膜、Ｓｉなどを添加したアルミニウム膜がある。合金膜には、アルミニウム−銅合金膜、アルミニウム−ネオジム合金膜がある。金属化合物膜には、窒化チタン膜、窒化タングステン膜などの金属窒化物膜、ニッケルシリサイド膜、コバルトシリサイド膜などのシリサイド膜がある。これらの導電膜は、スパッタ法・蒸着法などのＰＶＤ法、印刷法・液滴吐出法・ディップコート法などの液体状またはペースト状の材料から膜を形成する方法、ハンダ法、ならびに、メッキ法などで形成することができる。
次に、図２Ａ、図３Ａおよび図３Ｂを参照して、保護回路２０を構成する半導体膜１００、導電膜１１１、１１２、１２１および１２２の平面配置を説明する。また、本実施形態では、ダイオード２１にＰＩＮ型ダイオードを適用する。よって、半導体膜１００に所謂ＰＩＮ接合を形成するため、Ｎ型半導体領域とＰ型半導体領域を絶縁表面に対して積層するのではなく、これらを絶縁膜５１の上面に平行な方向に隣接して形成する。
図３Ａに示すように、半導体膜１００の平面形状は長方形である。半導体膜１００には、Ｎ型不純物領域１０１、Ｐ型不純物領域１０２が絶縁膜５１の表面（絶縁表面）に対して横方向に隣接して形成されている。さらに、半導体膜１００には、Ｎ型不純物領域１０１とＰ型不純物領域１０２の間に高抵抗領域１０３が形成されている。
Ｎ型不純物領域１０１はリン、ヒ素などのドナーとなる不純物元素を半導体膜１００に添加することで形成され、Ｐ型不純物領域１０２は、ボロンなどのアクセプタとなる不純物元素を半導体膜１００に添加することで形成される。Ｎ型不純物領域１０１は、間隔Ｗ１を隔ててＰ型不純物領域１０２に隣接して形成されている。
高抵抗領域１０３はＰ型不純物領域１０２およびＮ型不純物領域１０１よりも抵抗が高い領域である。高抵抗領域１０３を形成することで、ダイオード２１のリーク電流を抑えることができる。高抵抗領域１０３は、例えば、真性半導体（Ｉ型半導体）で構成することができる。真性半導体は、理想的には、フェルミレベルが禁制帯のほぼ中央に位置する半導体であるが、ここでは、真性半導体に、ドナーまたはアクセプタとなる不純物を意図的に添加して、フェルミレベルが禁制帯の中央に位置するようにした半導体も含む。また、高抵抗領域１０３はＮ型またはＰ型の半導体で構成することもでき、例えば、ドナーまたはアクセプタとなる不純物元素を添加した半導体、またはこれらの不純物元素を意図的に添加していないノンドープ半導体で形成することもできる。高抵抗領域１０３はシート抵抗が１００ｋΩ／□以上とすることが好ましく、Ｐ型不純物領域１０２およびＮ型不純物領域１０１のシート抵抗は数ｋΩ／□以下とすることが好ましい。
半導体膜１００が非単結晶半導体膜（代表的には、多結晶シリコン膜）の場合、通常動作時にはリーク電流を抑え、かつＥＳＤが発生したときに電荷が流れる経路となるように、高抵抗領域１０３の幅Ｗ１は２μｍ乃至１０μｍ程度が好ましい。例えばダイオード２１の保護回路としての機能を優先させる場合には、幅Ｗ１は２μｍ乃至４μｍが好ましい。また、ダイオード２１からのリーク電流を抑えることを優先させる場合には、幅Ｗ１は８μｍ乃至１０μｍが好ましい。また、半導体膜１００が非単結晶半導体膜（代表的には、多結晶シリコン膜）の場合、平面配置において高抵抗領域１０３とＮ型不純物領域１０１（またはＰ型不純物領域１０２）が接合する長さＬ１は、１０００μｍ以上が好ましい。例えば、Ｌ１は、２０００μｍ以上４０００μｍ以下とすることができる。
なお、以下の説明では、高抵抗領域１０３の幅（Ｎ型不純物領域１０１とＰ型不純物領域１０２間の距離）を、便宜上「Ｉ層幅」と呼び、平面配置において高抵抗領域１０３とＮ型不純物領域１０１（またはＰ型不純物領域１０２）が接合する長さを、便宜上「接合長」と呼ぶことにする。
図３Ａには、Ｎ型不純物領域１０１と導電膜１１１との電気的な接続部となる絶縁膜５２に形成されている複数の開口１３１が図示されている。本実施形態では、Ｎ型不純物領域１０１と導電膜１１１とのコンタクト抵抗ができるだけ小さくなるように、図３Ａに示すように、複数の開口１３１は、Ｎ型不純物領域１０１（導電膜１１１が形成される領域）の全体に分布するように形成される。同様に、Ｐ型不純物領域１０２と導電膜１１２とのコンタクト抵抗が小さくなるように、Ｐ型不純物領域１０２（導電膜１１２が形成される領域）の全体に分布するように、絶縁膜５２に複数の開口１３２を設けている。
図３Ｂに示すように、Ｎ型不純物領域１０１に重ねて導電膜１１１が形成される。このような構成により、複数の開口１３１を介して、導電膜１１１がＮ型不純物領域１０１に密接する。同様に、Ｐ型不純物領域１０２に重ねて導電膜１１２が形成されているので、複数の開口１３２を介して、導電膜１１２がＰ型不純物領域１０２に密接する。つまり、１層目の導電膜１１１、１１２は、それぞれ、Ｎ型不純物領域１０１、Ｐ型不純物領域１０２を第１端子１１、第２端子１２に電気的に接続するための電極として機能する。
このように、絶縁膜５２に複数の開口１３１、１３２を形成することは、薄膜状の非単結晶半導体でダイオード２１を形成する場合に非常に有用である。Ｎ型不純物領域１０１およびＰ型不純物領域１０２のシート抵抗が比較的高い場合を想定するとその理由が理解できる。このような場合、ＥＳＤなどにより第１端子１１または第２端子１２に予期しない過電圧が印加されても、Ｎ型不純物領域１０１およびＰ型不純物領域１０２が導電膜１１１、１１２と密着していない部分は、ダイオードとして実質的に機能させることができないおそれがある。このような状態では、ダイオード２１が整流素子として機能せずに、単なる抵抗素子となってしまう。つまり、ＥＳＤが発生したときダイオード２１が放電経路として十分に機能しないので、回路１０にサージ電流が流れ、回路１０が破壊されてしまうことになる。
したがって、図３Ａに示すように、多数の開口１３１、１３２を絶縁膜５２に形成して、Ｎ型不純物領域１０１と導電膜１１１とのコンタクト抵抗、およびＰ型不純物領域１０２と導電膜１１２とのコンタクト抵抗を小さくすることは、半導体膜１００が多結晶半導体膜（代表的には、多結晶シリコン膜）のような非単結晶膜の場合に非常に有用である。
さらに、本発明では、半導体膜１００全体が効果的に整流素子として機能するように、保護回路２０の１層目の導電膜１１１、１１２と、２層目の導電膜１２１、１２２との接続部を形成している。図２Ａに、２層目の導電膜１２１、１２２の平面配置を示す。図２Ａに示すように、Ｎ型不純物領域１０１上方に導電膜１１１との複数の接続部１４１Ａが存在するように、導電膜１２１はＮ型不純物領域１０１および導電膜１１１に重なる部分を有する。導電膜１２１の半導体膜１００と重ならない部分１２１ａは、第１端子１１との電気的な接続部となる。また、導電膜１２２は、導電膜１２１と同様、半導体膜１００と重ならない部分１２２ａに第２端子１２との電気的な接続部を有し、さらに、Ｐ型不純物領域１０２上方に導電膜１１２との複数の接続部１４２Ａが存在するように、Ｐ型不純物領域１０２および導電膜１１２に重なる部分を有する。
接続部１４１Ａは絶縁膜５３に形成される単数または複数の開口１４１で構成される。また、接続部１４２Ａも、接続部１４１Ａ同様、絶縁膜５３に形成される単数または複数の開口１４２で構成される。ここでは、接続部１４１Ａと接続部１４２Ａには、それぞれ４つの開口１４１および開口１４２が存在する。なお、１箇所の接続部１４１Ａに複数の開口１４１が存在するとみなす場合は、隣接する２つの開口１４１の間隔が、その開口１４１の大きさ（開口１４１の外接円の直径）の３倍以下の場合である。開口１４１の大きさの３倍よりも２つの開口１４１が離れているときは、それらは、異なる接続部１４１Ａを構成するとみなす。これは、接続部１４２Ａも同様である。
図２Ａに示すように、半導体膜１００上で、２層目の導電膜１２１、１２２を１層目の導電膜１１１、１１２と重ねて形成し、かつ、複数の接続部１４１Ａ、１４２Ａが半導体膜１００上に分散して設けることで、ＥＳＤ発生時に半導体膜１００全体を整流素子として有効に機能させることができる。ＥＳＤにより発生した過電圧が回路１０に印加されることを回避するには、Ｎ型不純物領域１０１全体、およびＰ型不純物領域１０２全体に分散して印加することが、非常に重要である。よって、ＥＳＤの発生時には、まず、上層の導電膜１２１、１２２に過電圧が印加されるため、この過電圧を下層の導電膜１１１、１１２に分散して印加するために、上述したように、半導体膜１００と重なる領域に、２層目の導電膜１２１、１２２と１層目の導電膜１１１、１１２との接続部を複数設けている。
また、これらの複数の接続部を分散して設けることも有用である。このことは、絶縁膜５２に形成される開口１３１、１３２のように、絶縁膜５３に開口１４１、１４２を、１層目の導電膜と重なる部分に全体に形成することを想定すると理解できる。このような場合は、設計上の接合長Ｌ１よりも、ダイオード２１の接合長が短くなる。その結果、多量の電荷を流すことができなくなり、ダイオード２１自体もＥＳＤによって破壊されやすくなる。
つまり、本実施形態の保護回路２０では、１層目の導電膜とダイオードとの接続部をＮ型不純物領域、またはＰ型不純物領域全体に分布するように形成し、２層目の導電膜と１層目の導電膜との接続部を１層目の導電膜（Ｎ型不純物領域、Ｐ型不純物領域）に対して分散して形成することで、ダイオード（半導体膜）が第１端子１１、第２端子１２に電気的に接続されている。このような構成により、半導体膜１００全体を整流素子として有効に機能させることが可能になる。また、かつダイオード２１のＥＳＤに対する耐性を向上することが可能になる。したがって、ＥＳＤ発生時には、ダイオード２１を過剰な電荷を流す電流経路として有効に機能させることができるため、保護回路２０を適用することで半導体装置１のＥＳＤ耐性を向上させることができる。
以上述べたように、本実施形態により、非単結晶半導体膜でなるダイオードを保護回路の整流素子に適用して、高性能の保護回路を作製することができる。また、本実施形態により、高抵抗領域とＮ型不純物領域（またはＰ型不純物領域）との接合部の長さが１０００μｍ以上と長いダイオードを保護回路の整流素子に適用して、高性能の保護回路を作製することが可能になる。よって、本実施形態の保護回路を適用することで、ＴＦＴを適用した高ＥＳＤ耐性の半導体装置を提供することが可能になる。もちろん、本実施形態の保護回路は、接続される端子の用途に特段の制約はない。
なお、本実施形態の保護回路は、少なくとも１つのダイオードを有する回路であるが、２つ以上のダイオードを含んでいてもよく、また他の素子を含んでいてもよい。図４Ａ−図４Ｃに、保護回路を備えた図１と異なる構成の半導体装置２−４のブロック図を示す。例えば、図４Ａの半導体装置２のように、第１端子１１と第２端子１２の間に、２つのダイオード２１を並列に挿入してもよい。また、図４Ｂの半導体装置３のように、直列に接続された複数のダイオード２１を、第１端子１１と第２端子１２の間に挿入してもよい。また、半導体装置は、３以上の端子を含んでいてもよい。例えば、図４Ｃに示すように、半導体装置４に、回路１０に電気的に接続される第３端子１３を設けることができる。半導体装置４において、各端子（１１−１３）の間に、ダイオード２１を有する保護回路２０を挿入することが好ましい。
本実施形態は、他の実施形態と適宜組み合わせることが可能である。
（実施形態２）
本実施形態では、保護回路２０の１層目の導電膜１１１、１１２（図２Ａ参照）の他の構成例を説明する。これら１層目の導電膜１１１、１１２を、回路１０の内部配線（または内部電極）を構成する導電膜と同じ導電膜で形成することができる。図５Ａに、このような１層目の導電膜を具備した保護回路の平面図を示す。ここでは、図２Ａの保護回路２０と区別するため、この保護回路に参照符号２５を付すことにする。もちろん、この保護回路２５は、図１および図４Ａ−図４Ｃの保護回路２０に適用することができる。また、保護回路２５の積層構造は保護回路２０と同様である（図１参照）。
図５Ｂは、保護回路２５の半導体膜と１層目の導電膜の平面配置図である。図５Ｂに示すように、保護回路２５の１層目の導電膜１１３は、ダイオード２１の電極となる電極部１１３ａ、第２層目の導電膜１２１との接続部１１３ｂ、および回路１０の内部配線を構成する配線部１１３ｃを有する。つまり、導電膜１１３により、保護回路２５の半導体膜１００に接続される電極と、回路１０の内部配線が形成される。また、１層目の導電膜１１４も、導電膜１１３と同様、半導体膜１００に接続される電極と、回路１０の内部配線を構成し、電極部１１４ａ、接続部１１４ｂ、配線部１１４ｃを有する。
また、図５Ａに示すように、導電膜１１３の接続部１１３ｂは、絶縁膜５３に形成された複数の開口１４３を介して、２層目の導電膜１２１に電気的に接続される。この構成により、ダイオード２１および回路１０が第１端子１１に電気的に接続される。他方の導電膜１１４の接続部１１４ｂは、絶縁膜５３に形成された複数の開口１４４を介して、２層目の導電膜１２２に電気的に接続される。この構成により、ダイオード２１および回路１０が第２端子１２に電気的に接続される。したがって、保護回路２５はダイオード２１の電極部（１１３ａ、１１４ａ）と第１端子１１、第２端子１２間の抵抗を保護回路２０よりも低くすることができる。
本実施形態は、他の実施形態と適宜組み合わせることが可能である。
（実施形態３）
本実施形態では、ダイオードを構成する半導体膜を大きくすることなく、ダイオードの接合長を長くする技術を説明する。図６Ａ−図８Ｃを参照して、本実施形態では保護回路の３つの構成例を説明する。そこで、保護回路２０（図２Ａ、図２Ｂ）、および保護回路２５（図５Ａ）と区別するため、本実施形態で説明される３つの構成例の保護回路に参照符号３１−３３を付し、各保護回路３１−３３に適用されるダイオードに、参照符号４１−４３を付すことにする。
また、本実施形態では、保護回路３１−３３に、図５Ａの保護回路２５と同様、回路１０の内部配線となる部分を含む導電膜を１層目の導電膜に適用する例を示す。もちろん、図２Ａの保護回路２０のように、保護回路３１−３３の１層目の導電膜は、回路１０の内部配線を構成する導電膜と異なる膜とすることもできる。また、各保護回路３１−３３の積層構造は、保護回路２０と同様である（図２Ｂ参照）。なお、保護回路３１−３３を説明するために用いられる図面（図６Ａ−図８Ｃ）に、保護回路２０、２５と同じ参照符号を用い、同じ参照符号を付した要素についての説明は、実施形態１、２を援用することにする。
［構成例１］
図６Ａ−図６Ｃを参照して、保護回路３１の構成を説明する。図６Ａは、保護回路３１の平面図である。図６Ｂは、ダイオード４１の平面図であり、図６Ｂには、絶縁膜５２に形成される開口１３１、１３２も図示している。図６Ｃは、保護回路３１の半導体膜と１層目の導電膜の平面配置図である。
図６Ｂに示すように、ダイオード４１は、ダイオード２１と同様、長方形状の半導体膜１００を有する。半導体膜１００には、Ｎ型不純物領域１０１、Ｐ型不純物領域１０２、および高抵抗領域１０３が横方向に隣接して設けられている。ダイオード２１とダイオード４１の異なる点は、ダイオード２１ではＮ型不純物領域１０１と高抵抗領域１０３の接合部、およびＰ型不純物領域１０２と高抵抗領域１０３の接合部が平面配置では直線状であるのに対して、ダイオード４１では、それぞれの接合部が四角波状（またはメアンダ状）に屈曲している点である。このように、Ｎ型不純物領域１０１とＰ型不純物領域１０２を形成することで、半導体膜１００の長辺の長さよりも、ダイオード４１の接合長を長くすることができる。
高抵抗領域１０３は、Ｎ型不純物領域１０１とＰ型不純物領域１０２の間に形成されており、その平面形状はメアンダ状となっている。他方、Ｎ型不純物領域１０１およびＰ型不純物領域１０２の平面形状は、複数のＬ字型の領域が連結された櫛状の領域である。そして、Ｎ型不純物領域１０１の凹部に嵌合するようにＰ型不純物領域１０２の凸部が設けられて、Ｎ型不純物領域１０１およびＰ型不純物領域１０２は所定の間隔を隔てて隣接して形成されている。
［構成例２］
図７Ａ−図７Ｃを参照して、保護回路３２の構成を説明する。図７Ａは、保護回路３２の平面図である。図７Ｂは、ダイオード４２の平面図であり、図７Ｂには、絶縁膜５２に形成される開口１３１、１３２も図示している。図７Ｃは、保護回路３２の半導体膜と１層目の導電膜の平面配置図である。
図７Ｂに示すように、ダイオード４２は、ダイオード２１と同様、長方形状の半導体膜１００を有する。半導体膜１００には、Ｎ型不純物領域１０１とＰ型不純物領域１０２が所定の間隔を隔てて隣接して形成されている。さらに、半導体膜１００には、Ｎ型不純物領域１０１とＰ型不純物領域１０２の間に、これらの領域に隣接して高抵抗領域１０３が形成されている。
Ｐ型不純物領域１０２は半導体膜１００の端部を含み、かつ半導体膜１００の中央部に設けられている。その平面形状は、複数のＴ字型の領域が連結された双歯の櫛状である。Ｎ型不純物領域１０１は半導体膜１００の端部を含み、かつＰ型不純物領域１０２を取り囲むように形成されている。Ｐ型不純物領域１０２と隣接する側は、複数のＬ字を連結した櫛歯状（凹凸状）となっている。Ｎ型不純物領域１０１はＰ型不純物領域１０２の凹部に嵌合するような凸部を有する。このように、Ｎ型不純物領域１０１とＰ型不純物領域１０２を形成することで、半導体膜１００の長辺の長さよりも、ダイオード４２の接合長を長くすることができる。なお、Ｎ型不純物領域１０１とＰ型不純物領域１０２を入れ替えることができる。
［構成例３］
図８Ａ−図８Ｃを参照して、保護回路３３の構成を説明する。図８Ａは、保護回路３３の平面図である。図８Ｂは、ダイオード４３の平面図であり、図８Ｂには、絶縁膜５２に形成される開口１３１、１３２も図示している。図８Ｃは、保護回路３３の半導体膜と１層目の導電膜の平面配置図である。
図８Ｂに示すように、ダイオード４３は、ダイオード２１と同様、長方形状の半導体膜１００を有する。半導体膜１００には、Ｎ型不純物領域１０１とＰ型不純物領域１０２が所定の間隔を隔てて隣接して形成されている。さらに、半導体膜１００には、Ｎ型不純物領域１０１とＰ型不純物領域１０２の間に、かつこれらの領域に隣接して高抵抗領域１０３が形成されている。
ダイオード４２と異なり、ダイオード４３では、Ｐ型不純物領域１０２は半導体膜１００の端部を含まず、周囲を高抵抗領域１０３およびＮ型不純物領域１０１に取り囲まれている。Ｐ型不純物領域１０２の平面形状は、複数のＴ字型の領域が連結された双歯の櫛状である。Ｎ型不純物領域１０１のＰ型不純物領域１０２と隣接する側は、複数のＬ字を連結した櫛歯状（凹凸状）に形成され、Ｎ型不純物領域１０１はＰ型不純物領域１０２の凹部に嵌合するような凸部を有する。このように、Ｎ型不純物領域１０１とＰ型不純物領域１０２を形成することで、半導体膜１００の長辺の長さよりも、ダイオード４３の接合長を長くすることができる。なお、Ｎ型不純物領域１０１とＰ型不純物領域１０２を入れ替えることができる。
図８Ｃに示す導電膜１１６は、保護回路３３の１層目の導電膜１１３、１１４と同じ層に形成される導電膜であり、回路１０の内部配線を構成する導電膜である。導電膜１１６の端部１１６ａは絶縁膜５３に形成される開口１４６を介して、２層目の導電膜１２２に電気的に接続されている（図８Ａ、図８Ｂ参照）。
（実施形態４）
実施形態１のダイオード２１では、半導体膜１００に１つのＮ型不純物領域１０１とＰ型不純物領域１０２を形成しているが、一方の領域を複数の領域に分割することができる。この場合、不純物領域が分割されているため、分割された１つの不純物領域に対して、２層目の導電膜と１層目の導電膜との接続部を複数に分散して設ける必要はない。本実施形態では、このような構成のダイオード４４を適用した保護回路３４について説明する。なお、保護回路３４の積層構造は、保護回路２０と同様である（図２Ｂ参照）。
図９Ａ−図９Ｃを参照して、保護回路３４の構成を説明する。図９Ａは、保護回路３４の平面図である。図９Ｂは、ダイオード４４の平面図であり、図９Ｂには、絶縁膜５２に形成される開口１３１、１３２も図示されている。図９Ｃは、保護回路３４の半導体膜と１層目の導電膜の平面配置図である。
図９Ｂに示すように、ダイオード４４は、ダイオード２１と同様、長方形状の半導体膜１００を有する。半導体膜１００には、複数のＰ型不純物領域１０２が形成されている。また、半導体膜１００には、各Ｐ型不純物領域１０２から所定の距離離れ、かつ各Ｐ型不純物領域１０２を取り囲んでＮ型不純物領域１０１が形成されている。別言すると、平面配置において、Ｎ型不純物領域１０１の内部に複数の島状のＰ型不純物領域１０２が存在している。さらに、半導体膜１００には、複数のＰ型不純物領域１０２を取り囲んで、複数の高抵抗領域１０３が形成されている。
ここでは、Ｐ型不純物領域１０２の平面形状を長方形にしているが、図８ＢのＰ型不純物領域１０２のような形状にし、この形状に合わせて、Ｎ型不純物領域１０１、および高抵抗領域１０３を形成してもよい。また、Ｎ型不純物領域１０１とＰ型不純物領域１０２を入れ替えることができる。
図９Ｃに示すように、保護回路３４には、複数のＰ型不純物領域１０２に対応して、複数の導電膜１１２が形成される。第１層目の導電膜を複数の導電膜１１２で形成しているため、各導電膜１１２に対する接続部１４２Ａの数は複数でも単数でもよい。図９Ａでは、右側と中央の導電膜１１２に対して１つの接続部１４２Ａを形成し、左側の導電膜１１２対して２つの接続部１４２Ａを形成している。なお、図９Ｃに示す導電膜１１６は、保護回路３３同様（図８Ｃ参照）、回路１０の内部配線（または電極）を構成する導電膜である。
本実施形態は、他の実施形態と適宜組み合わせることが可能である。
（実施形態５）
本実施形態では、保護回路を含む半導体装置の具体例として光検出装置について説明する。まず、図１０−図１２を用いて、光検出装置の構成を説明する。図１０は、本実施形態の光検出装置の回路図である。図１１は光検出装置のレイアウトを説明する平面図である。図１２は、光検出装置の積層構造を説明する断面図である。
図１０に示すように、本実施形態の光検出装置３００は、フォトダイオード３０１、増幅回路３０２、高電源電位ＶＤＤが供給される電源端子３１１、低電源電位ＶＳＳが供給される電源端子３１２、および保護回路３２０を有する。光検出装置３００では、電源端子３１２の電位を接地電位ＧＮＤとすることもできる。
フォトダイオード３０１は受光した光を電気信号に変換する光電変換素子である。光電変換素子として、フォトダイオード３０１の代わりに、フォトトランジスタを設けてもよい。増幅回路３０２は、フォトダイオード３０１の出力を増幅するための回路であり、ここでは、カレントミラー回路で構成されている。このカレントミラー回路は、１つのトランジスタ３０５と、並列に接続された複数のトランジスタ３０６とを有する。トランジスタ３０６の数でトランジスタ３０５を流れる電流の増幅率を調節することができる。例えば、フォトダイオード３０１の出力を１００倍にするには、例えば、１つのトランジスタ３０５に対して、９９個のトランジスタ３０６を並列に接続する。
本実施形態では、増幅回路３０２のトランジスタ３０５およびトランジスタ３０６は共にＮチャネル型トランジスタとする。トランジスタ３０５および複数のトランジスタ３０６の各ソースは、電源端子３１２に電気的に接続されている。トランジスタ３０５のドレインはフォトダイオード３０１のアノードに電気的に接続され、複数のトランジスタ３０６の各ドレインは電源端子３１１に電気的に接続されている。なお、トランジスタ３０５、３０６を共にＰチャネル型トランジスタとすることもできる。
また、増幅回路３０２の代わりに、フォトダイオード３０１の出力を減衰する減衰回路を設けてもよい。この減衰回路はカレントミラー回路で構成することができる。このようなカレントミラー回路は、トランジスタ３０５の数をトランジスタ３０６よりも多くすればよい。例えば、フォトダイオード３０１の出力を１／１００に減衰するには、１００個の並列接続されたトランジスタ３０５に対して、１つのトランジスタ３０６を設ければよい。
保護回路３２０はダイオード３２１を有する。ダイオード３２１は、電源端子３１１と電源端子３１２の間に挿入され、ダイオード３２１のカソードが電源端子３１１に電気的に接続され、そのアノードが電源端子３１２に電気的に接続されている。ＥＳＤなどにより、電源端子３１１および／または電源端子３１２に過剰な電圧が印加された場合、ダイオード３２１により電源端子３１１と電源端子３１２が短絡され、増幅回路３０２、およびフォトダイオード３０１に過剰な電圧が印加されることを防ぐ。
次に、図１１を参照して、本実施形態の光検出装置３００の平面配置を説明する。図１１には、増幅回路３０２のトランジスタ３０５、３０６を構成する半導体膜、フォトダイオード３０１を構成する半導体膜（光電変換層）、ダイオード３２１を構成する半導体膜、および光検出装置３００の第１層目−第３層目の導電膜が図示されている。光検出装置３００は、電源端子３１１、３１２を構成する第４層目の導電膜をさらに有する。保護回路３２０に実施形態３の保護回路３２（図７Ａ−図７Ｃ参照）が適用されている。
導電膜４１０は、第１層目の導電膜である。導電膜４１０は、増幅回路３０２のトランジスタ３０５、３０６のゲート配線（ゲート電極）を構成する。導電膜４１０の下方には、絶縁膜を介して、トランジスタ３０５、３０６を構成する１つの半導体膜が形成されている。この半導体膜と同じ層にダイオード３２１を構成する半導体膜が形成されている。
導電膜４１０上には、絶縁膜を介して第２層目の導電膜が形成されている。ここでは、第２層目の導電膜として、４つの導電膜４１１−４１４が形成されている。導電膜４１１は、トランジスタ３０６のドレイン配線、およびダイオード３２１のカソードを構成する。導電膜４１２は、トランジスタ３０５およびトランジスタ３０６それぞれのソース配線を構成する。導電膜４１３はトランジスタ３０５のドレイン電極を構成し、導電膜４１３によって、トランジスタ３０５のゲート電極はドレイン電極に電気的に接続される。導電膜４１４は、フォトダイオード３０１と増幅回路３０２を電気的に接続するための電極を構成する。また、導電膜４１４は、絶縁膜に形成された開口において、第１層目の導電膜４１０に電気的に接続されており、このことによりトランジスタ３０５、３０６の各ゲート電極（ゲート配線）がフォトダイオード３０１のアノードに電気的に接続される。
第２層目の導電膜４１４上に接して光電変換層４５０が形成されている。光電変換層４５０はフォトダイオード３０１を構成する。
第２層目の導電膜４１１−４１４および光電変換層４５０を覆う絶縁膜が形成され、この絶縁膜上に第３層目の導電膜として、導電膜４２１および導電膜４２２が形成されている。また、この絶縁膜には複数の開口４４１−４４５が形成されている。導電膜４２１は、複数の開口４４５において光電変換層４５０に電気的に接続され、複数の開口４４１および開口４４３において導電膜４１１に電気的に接続されている。また、導電膜４２２は、複数の開口４４２および開口４４４により、導電膜４１２に電気的に接続されている。
光検出装置３００は、さらに、４層目の導電膜を有する。図１２に示すように、４層目の導電膜は、電源端子３１１および電源端子３１２を構成する。本実施形態では、電源端子３１１、３１２は４層構造の導電膜で形成されている。電源端子３１１は、導電膜４２１に電気的に接続され、電源端子３１２は導電膜４２２に電気的に接続されている。
なお、図１２は光検出装置３００を構成する膜の積層構造、および異なる層に形成された各導電膜の電気的な接続を説明するための断面図であり、図１１の平面図を特定の切断線で切断した断面図ではないことを断っておく。図１２において、ａ−ｂ間には、第２層目、第３層目の導電膜と電源端子３１２との電気的な接続構造を主として図示している。ｂ−ｃ間には、増幅回路３０２の断面として、代表的にトランジスタ３０６を図示している。ｃ−ｄ間には、第２層目、第３層目の導電膜と電源端子３１１との電気的な接続構造、ならびに、フォトダイオード３０１およびダイオード３２１の断面構造を主として図示している。
本実施形態では、集積回路が形成される基板にガラス基板５００が用いられる。ガラス基板５００を通過した光３０３がフォトダイオード３０１に入射すると、フォトダイオード３０１は光を電気信号に変換する。この電気信号は増幅回路３０２で増幅されて、電源端子３１１と電源端子３１２間を流れる電流として、光検出装置３００から出力される。本実施形態では、ガラス基板５００の光３０３が入射する側に、所定の波長域の光を選択的に透過させるための着色層（カラーフィルター層）を形成することができる。着色層としては、例えば、顔料を分散させた樹脂などを用いることができる。
次に、光検出装置３００の作製方法、および光検出装置３００の断面構造を説明する。まず、図１３Ａ−図１８の断面図、ならびに図１９、図２０Ａ、図２０Ｂおよび図２１の平面図を用いて、光検出装置３００の作製方法を説明する。
まず、ガラス基板５００を用意する。ガラス基板５００は無アルカリガラス基板が好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス基板、アルミノホウケイ酸ガラス基板、バリウムホウケイ酸ガラス基板などがある。ガラス基板５００の代わりに、石英基板を用いることができる。
次に、ガラス基板５００上に、厚さ５０−３００ｎｍの下地絶縁膜を形成する。ここでは、図１３Ａに示すように、下地絶縁膜として窒化酸化シリコン膜５０１および酸化窒化シリコン膜５０２でなる２層構造の絶縁膜を形成する。次に、ダイオード３２１、トランジスタ３０５、３０６の半導体膜を形成するために、厚さ２０−１００ｎｍの半導体膜を下地絶縁膜上に形成する。下地絶縁膜を介して、ガラス基板５００上には、まず、トランジスタ３０５、３０６およびダイオード３２１が形成される。以下、図１３Ａ−図１４Ｄを参照して、トランジスタ３０５、３０６およびダイオード３２１の作製方法を説明する。
下地絶縁膜は、ガラス基板５００に含まれるアルカリ金属（代表的にはＮａ）やアルカリ土類金属が拡散して、トランジスタなどの半導体素子の電気的特性に悪影響を及ぼすのを防ぐために設ける。下地絶縁膜は、単層構造でも積層構造でもよいが、少なくとも１層アルカリ金属およびアルカリ土類金属の拡散を防止するためのバリア膜を設けることが望ましい。本実施形態では、バリア膜として窒化酸化シリコン膜５０１を設けている。バリア膜としては、窒化酸化シリコン膜などの窒化酸化物膜、および、窒化シリコン膜、窒化アルミニウム膜などの窒化物膜が好適である。トランジスタ３０５、３０６を構成する半導体膜と下地絶縁膜との界面準位密度を低減するために、酸化窒化シリコン膜５０２が形成されている。
本実施形態では、厚さ１４０ｎｍの窒化酸化シリコン膜５０１、厚さ１００ｎｍの酸化窒化シリコン膜５０２および厚さ５０ｎｍの非晶質シリコン膜５２０を、１台のＰＥＣＶＤ装置で連続して形成する。窒化酸化シリコン膜５０１のソースガスはＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２である。酸化窒化シリコン膜５０２のソースガスはＳｉＨ４およびＮ２Ｏである。非晶質シリコン膜５２０のソースガスはＳｉＨ４およびＨ２である。ソースガスを変えることで、１つのチャンバー内で３つの膜を連続して形成することができる。
本実施形態では、トランジスタ３０５、３０６およびダイオード３２１を結晶性半導体膜で形成する。そのため、非晶質半導体膜を結晶化し、結晶性半導体膜を形成する。半導体膜の結晶化方法には、ランプアニール装置や炉を用いた固相成長方法、レーザ光を照射して半導体膜を溶融させて結晶化させるレーザ結晶化方法などを用いることができる。
ここでは、下地絶縁膜上に非晶質シリコン膜５２０を形成し、この非晶質シリコン膜５２０を固相成長させて結晶化して、結晶性シリコン膜５２１を形成する（図１３Ａ、図１３Ｂ参照）。ここでは、６００℃以下の加熱温度で、短時間で非晶質シリコン膜５２０を固相成長させるため、非晶質シリコン膜５２０に金属元素を添加している。以下に、非晶質シリコン膜５２０の結晶化方法について具体的に説明する。
まず、非晶質シリコン膜５２０の表面をオゾン水で処理して、極薄い（数ｎｍ程度）酸化膜を形成し、非晶質シリコン膜５２０表面の濡れ性を向上させる。次いで、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル溶液を、スピナーで非晶質シリコン膜５２０の表面に塗布する。
次に、炉において、非晶質シリコン膜５２０を加熱して、結晶性シリコン膜５２１を形成する。例えば、この非晶質シリコン膜５２０を結晶化させるには、例えば、５００℃、１時間の加熱処理を行い、引き続き５５０℃、４時間の加熱処理を行えばよい。ニッケルの触媒的な作用により、短時間、かつ低温で結晶性シリコン膜５２１を形成することができる。また、ニッケルの触媒的な作用により、結晶粒界に不対結合がすくない結晶性シリコン膜５２１を形成することができる。シリコンの結晶化を助長する金族元素としては、Ｎｉの他、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔなどがある。
これらの金属元素を非晶質シリコン膜５２０に導入する方法には、これらの金属元素の溶液を塗布する方法の他に、金属元素を主成分とする膜を非晶質シリコン膜５２０表面に形成する方法、プラズマドーピング法などにより金属元素を非晶質シリコン膜５２０に添加する方法などがある。
次に、結晶性シリコン膜５２１の結晶欠陥を修復する、結晶化率を向上させるため、レーザ光を照射する。ここでは、エキシマレーザ光（ＸｅＣｌ：波長３０８ｎｍ）を照射する。レーザ光は波長４００ｎｍ以下のビームが好ましい。このようなレーザ光には、例えば、ＸｅＣｌエキシマレーザ光などのエキシマレーザ光、ＹＡＧレーザの第２高調波又は第３高調波などがある。レーザ光を照射する前に、結晶性シリコン膜５２１の表面に形成されている酸化膜を希フッ酸などで除去することが好ましい。
本実施形態では、結晶化のために導入したニッケルを結晶性シリコン膜５２１からゲッタリングするための処理を行う。ニッケルは非晶質シリコン膜５２０の結晶化には有用であるが、ニッケルが結晶性シリコン膜５２１に高濃度に存在していると、トランジスタ３０５、３０６のリーク電流を増加させるなど、トランジスタ３０５、３０６の電気的特性を低下させる要因になるからである。以下、ゲッタリング処理の一例を説明する。
まず、オゾン水で結晶性シリコン膜５２１の表面を１２０秒程度処理して、結晶性シリコン膜５２１表面に厚さ１−１０ｎｍ程度の酸化膜を形成する。オゾン水の処理の代わりに、ＵＶ光を照射してもよい。次に、酸化膜を介して、結晶性シリコン膜５２１表面にＡｒを含む非晶質シリコン膜を厚さ１０−４００ｎｍ程度形成する。この非晶質シリコン膜中のＡｒの濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下が好ましい。また、Ａｒの代わりに、他の第１８族元素を非晶質シリコン膜に添加してもよい。
第１８族元素を非晶質シリコン膜に添加する目的は、非晶質シリコン膜に歪みを与えて、非晶質シリコン膜中にゲッタリングサイトを形成することである。第１８族元素の添加により歪みが生じる原因は２種類ある。１つは、第１８族元素の添加により結晶にダングリングボンドが形成されることによるものであり、もう１つは、結晶格子間に第１８族元素が添加されることによるものである。
例えば、ＰＥＣＶＤ法で、Ａｒを含む非晶質シリコン膜（以下、「Ａｒ：ａ−Ｓｉ膜」と呼ぶ。）を形成するには、ＳｉＨ４、Ｈ２およびＡｒをソースガスに用いればよい。Ａｒに対するＳｉＨ４の流量比（ＳｉＨ４／Ａｒ）を１／９９９以上１／９以下とすることが好ましい。また、プロセス温度は３００−５００℃が好ましい。ソースガスを励起させるためのＲＦパワー密度は、０．００１７Ｗ／ｃｍ２以上０．４８Ｗ／ｃｍ２以下とすることが好ましい。プロセス圧力は、１．３３３Ｐａ以上６６．６５Ｐａ以下が好ましい。
例えば、スパッタリング法で、Ａｒ：ａ−Ｓｉ膜を形成するには、ターゲットに単結晶シリコンを用い、スパッタ用ガスにＡｒを用いればよい。Ａｒガスをグロー放電させ、Ａｒイオンで単結晶シリコンターゲットをスパッタリングすることで、Ａｒを含んだ非晶質シリコン膜を形成することができる。非晶質シリコン膜中のＡｒの濃度は、グロー放電させるためのパワー、圧力、温度などにより調節することができる。プロセス圧力は、０．１Ｐａ以上５Ｐａ以下とすればよい。圧力は低いほど、非晶質シリコン膜中のＡｒの濃度を高くすることができ、１．５Ｐａ以下が好ましい。プロセス中にガラス基板５００を特段加熱する必要はなく、プロセス温度を３００℃以下とすることが好ましい。
Ａｒ：ａ−Ｓｉ膜を形成した後、ゲッタリングのために、炉において、６５０℃、３分の加熱処理を行う。この加熱処理により、結晶性シリコン膜５２１に含まれているＮｉはＡｒ：ａ−Ｓｉ膜に析出し、捕獲される。この結果、結晶性シリコン膜５２１のＮｉの濃度を低下させることができる。加熱処理の完了後、エッチング処理によりＡｒ：ａ−Ｓｉ膜を除去する。このエッチング処理では、酸化膜がエッチングストッパとして機能する。Ａｒ：ａ−Ｓｉ膜を除去した後、結晶性シリコン膜５２１の表面の酸化膜を希フッ酸などで除去する。以上により、Ｎｉが低減された結晶性シリコン膜５２１が形成される。
次に、結晶性シリコン膜５２１にアクセプタ元素を添加する。これは、トランジスタ３０５、３０６のしきい値電圧を制御するためである。例えば、アクセプタ元素としてボロンを用い、結晶性シリコン膜５２１に、１×１０１６−５×１０１７ａｔｏｍｓ／ｃｍ３の濃度でボロンが含まれるよう添加する。
次いで、結晶性シリコン膜５２１上にレジストマスクを形成し、レジストマスクを用いて、結晶性シリコン膜５２１をエッチングして、図１３Ｃに示すように、ダイオード３２１を構成する半導体膜４００、ならびに増幅回路３０２を構成する半導体膜４０５を形成する。図１９に、半導体膜４００および半導体膜４０５の平面配置を示す。
本実施形態では、半導体膜４００、４０５をシリコン膜で形成したが、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなど他の第１４族でなる半導体膜で形成することができる。また、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどの化合物半導体膜、酸化亜鉛、酸化スズなどの酸化物半導体膜で形成することもできる。
次に、図１３Ｃに示すように、半導体膜４００、４０５上にゲート絶縁膜を形成する。ここでは、ゲート絶縁膜として、厚さ３０ｎｍの酸化窒化シリコン膜５０３を形成する。この酸化窒化シリコン膜５０３は、ＰＥＣＶＤ法で、ソースガスにＳｉＨ４およびＮ２Ｏを用いて形成される。
さらに、ゲート絶縁膜上に導電膜４１０を構成する導電膜として、厚さ３０ｎｍの窒化タンタル膜５２５と、厚さ１７０ｎｍのタングステン膜５２６でなる２層構造の導電膜を形成する。窒化タンタル膜５２５とタングステン膜５２６はスパッタ法で形成される。窒化タンタル膜５２５とタングステン膜５２６の積層膜の代わりに、例えば、窒化タングステン膜とタングステン膜の積層膜、または窒化モリブデン膜とモリブデン膜の積層膜を形成することができる。本実施形態では、導電膜４１０を不純物添加用のマスクに用い、半導体膜４０５に自己整合的にソース領域、ドレイン領域、および低濃度不純物領域を形成するため、上面から見た大きさが上層の導電膜の方が下層の導電膜よりも小さくなるようにする。このような導電膜４１０の形成を容易にするため、下層の導電膜に対して上層の導電膜のエッチング選択比が大きいことが望ましい。この点で、窒化タンタル膜５２５とタングステン膜５２６の積層膜は好ましい。
次に、タングステン膜５２６上に、レジストマスク５２７を形成する。このレジストマスク５２７を用いて、２回のエッチング処理を行う。まず、図１３Ｄに示すように、レジストマスク５２７を用いて窒化タンタル膜５２５およびタングステン膜５２６をエッチングする。この１回目のエッチングで、窒化タンタル膜５２５およびタングステン膜５２６でなる積層膜の断面の形状は、テーパー状に加工される。このエッチング処理は、例えば、エッチング用ガスにＣＦ４、Ｃｌ２およびＯ２の混合ガスを用い、ＩＣＰ（誘導結合型プラズマ）エッチング装置で行うことができる。
さらに、レジストマスク５２７を用い、図１３Ｅに示すように、上層のタングステン膜５２６を選択的にエッチングする。このエッチング処理は異方性エッチング処理であり、例えば、エッチング用ガスにＣｌ２、ＳＦ６およびＯ２の混合ガスを用い、ＩＣＰエッチング装置で行うことができる。この２回のエッチング処理により、第１層目の導電膜４１０が形成される。導電膜４１０において、タングステン膜５２６の端部は、窒化タンタル膜５２５上面にあり、上面から見た場合、タングステン膜５２６の形状は、窒化タンタル膜５２５よりも小さい。図２０Ａに、半導体膜４０５および導電膜４１０の平面配置図を示す。
レジストマスク５２７を除去した後、図１４Ａに示すように、半導体膜４００の高抵抗領域およびＰ型不純物領域となる領域を覆って、レジストマスク５２８を形成する。次いで、半導体膜４００、４０５にドナー元素を添加し、Ｎ型の不純物領域を形成する。ここでは、ドナー元素としてリンを添加する。まず、半導体膜４０５にＮ型の低濃度不純物領域を形成するため、低ドーズ量、高加速電圧の条件下で、半導体膜４００、４０５にリンを添加する。リンのソースガスにはＰＨ３を用いることができる。この条件下では、導電膜４１０の窒化タンタル膜５２５およびタングステン膜５２６が積層している部分のみがマスクとして機能し、導電膜４１０の窒化タンタル膜５２５のみで構成されている部分はリンが通過し、半導体膜４０５に低濃度不純物領域５３０が形成される。さらに、半導体膜４００にも低濃度不純物領域５３１が形成される。
次に、トランジスタ３０５、３０６のソース領域、ドレイン領域、ならびにダイオード３２１のＮ型不純物領域を形成するため、高ドーズ量、低加速電圧の条件下でリンを添加する。この条件下では、導電膜４１０全体がマスクとして機能し、図１４Ｂに示すように、半導体膜４０５に、Ｎ型高濃度不純物領域４０６、低濃度不純物領域４０７およびチャネル形成領域４０８が自己整合的に形成される。Ｎ型高濃度不純物領域４０６は、ソース領域またはドレイン領域として機能する。また、半導体膜４００には、ＰＩＮ接合を構成するＮ型不純物領域４０１が形成される。
レジストマスク５２８を除去した後、図１４Ｃに示すように、半導体膜４０５全体、ならびに半導体膜４００の高抵抗領域およびＮ型不純物領域となる領域を覆って、レジストマスク５２９を形成する。次いで、半導体膜４００にアクセプタ元素を添加し、Ｐ型の不純物領域を形成する。ここでは、アクセプタ元素としてボロンを添加する。ボロンのソースガスにはＢ２Ｈ６を用いることができる。高ドーズ量、低加速電圧の条件下でボロンを添加することで、半導体膜４００にＰ型不純物領域４０２が形成される。また、半導体膜４００において、図１４Ａ−図１４Ｃの不純物元素の添加工程でドナー元素およびアクセプタ元素が添加されない領域は、高抵抗領域４０３となる。図２０Ｂは、ダイオード３２１の平面図である。図２０Ｂには、Ｎ型不純物領域４０１と導電膜４１１との接続部を構成する開口４３１、Ｐ型不純物領域４０２と導電膜４１１との接続部を構成する開口４３２も図示されている。
レジストマスク５２９を除去した後、図１４Ｄに示すように、導電膜４１０を覆ってガラス基板５００上に第１層目の層間絶縁膜を形成する。本実施形態では、この層間絶縁膜を３層構造としている。１層目は、厚さ３０ｎｍの酸化窒化シリコン膜５０４であり、２層目は厚さ１６５ｎｍの窒化酸化シリコン膜５０５であり、３層目は厚さ６００ｎｍの酸化窒化シリコン膜５０６である。これらの膜５０４−５０６は、ＰＥＣＶＤ装置で形成される。
まず、ＳｉＨ４およびＮ２Ｏをソースガスに用いて、酸化窒化シリコン膜５０４を形成する。そして、加熱処理を行い、半導体膜４００、４０５に添加したリンおよびボロンを活性化する。ここでは、４８０℃、１時間の加熱処理を行う。この加熱処理の完了後、ＰＥＣＶＤ装置で窒化酸化シリコン膜５０５、および酸化窒化シリコン膜５０６を形成する。窒化酸化シリコン膜５０５のソースガスには、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用い、窒化酸化シリコン膜５０５中の水素濃度が高くなるようにする。酸化窒化シリコン膜５０６のソースガスにはＳｉＨ４およびＮ２Ｏが用いられる。酸化窒化シリコン膜５０６の形成後、加熱処理を行い、窒化酸化シリコン膜５０５の水素を拡散させ、半導体膜４００、４０５の不対結合手を水素により終端させる。この加熱処理は、３００−５５０℃の温度で行うことができる。
以降の工程は、図１５Ａ−図１８の断面図、ならびに図２１および図２２の平面図を用いて説明する。なお、図１５Ａ−図１８の図示の方法は、図１２と同様である。
レジストのマスクを用いて、酸化窒化シリコン膜５０３、酸化窒化シリコン膜５０４、窒化酸化シリコン膜５０５および酸化窒化シリコン膜５０６でなる積層膜をエッチングして、コンタクトホールとなる開口を形成する。開口を形成する部分は、導電膜４１１と半導体膜４００のＮ型不純物領域４０１との接続部、導電膜４１２と半導体膜４００のＰ型不純物領域４０２との接続部、導電膜４１１と半導体膜４０５のＮ型高濃度不純物領域４０６との接続部、導電膜４１２と半導体膜４０５のＮ型高濃度不純物領域４０６との接続部、導電膜４１３と導電膜４１０の接続部、導電膜４１４と導電膜４１０との接続部である。
このエッチング処理により、Ｎ型不純物領域４０１を導電膜４１１に電気的に接続するために、複数の開口４３１がＮ型不純物領域４０１全体に分布して形成され、Ｐ型不純物領域４０２を導電膜４１２に電気的に接続するために、複数の開口４３２がＰ型不純物領域４０２全体に分布して形成される（図２０Ｂ参照）。このように、多数の開口４３１、４３２を形成することにより、Ｎ型不純物領域４０１と導電膜４１１とのコンタクト抵抗、およびＰ型不純物領域４０２と導電膜４１２とのコンタクト抵抗を小さくすることができる。
次に、酸化窒化シリコン膜５０６上に、第２層目の導電膜４１１−４１４を構成する導電膜を形成する。ここでは、スパッタ法で厚さ４００ｎｍのチタン膜を形成する。このチタン膜上にレジストのマスクを形成し、このマスクを用いてチタン膜をエッチングして、導電膜４１１−４１４を形成する（図１５Ａ参照）。図２１に、第２層目の導電膜４１１−４１４の平面図を示す。
なお、２層目の導電膜４１１−４１４、および３層目の導電膜４２１、４２２は、チタン、チタン合金、チタン化合物、モリブデン、モリブデン合金、またはモリブデン化合物でなる膜が好ましい。これらの導電性材料でなる膜は耐熱性が高いこと、シリコン膜との接触によって電蝕されにくいこと、マイグレーションが起こりにくいことなどの長所があるからである。
次に、図１５Ａに示すように、酸化窒化シリコン膜５０６上に、フォトダイオード３０１を構成する光電変換層４５０を形成する。ここでは、光電変換層４５０として、ＰＥＣＶＤ装置を用いて非晶質シリコン膜を形成する。また、光電変換層４５０にＰＩＮ接合を設けため、光電変換層４５０をＰ型の導電性を示す層、Ｉ型の導電性を示す層、およびＮ型の導電性を示す層でなる３層構造とする。なお、光電変換層４５０は、非晶質シリコン膜に限定されるものではなく、例えば、微結晶シリコン膜でもよいし、単結晶シリコン膜でもよい。
まず、導電膜４１１−４１４を覆って、ＰＥＣＶＤ装置により厚さ６０ｎｍのＰ型非晶質シリコン膜４５１、厚さ４００ｎｍのＩ型非晶質シリコン膜４５２、および厚さ８０ｎｍのＮ型非晶質シリコン膜４５３を連続して形成する。Ｐ型非晶質シリコン膜４５１のソースガスにＳｉＨ４、Ｈ２およびＢ２Ｈ６を用いて、ボロンを添加する。また、Ｉ型非晶質シリコン膜４５２のソースガスにＳｉＨ４およびＨ２を用い、ドナーおよびアクセプタとなる不純物元素を意図的に添加しない非晶質シリコン膜を形成する。Ｎ型非晶質シリコン膜４５３のソースガスにＳｉＨ４、Ｈ２およびＰＨ３を用いて、リンを添加する。次いで、レジストのマスクを用いて、非晶質シリコン膜４５１−４５３でなる積層膜をエッチングして、光電変換層４５０を形成する（図１２、図１５Ａ参照）。
ここでは、１枚のガラス基板５００上に複数の光検出装置３００が同時に作製される。光検出装置３００が完成した後は、光検出装置３００のサイズに合わせてガラス基板５００を切断し、１つずつの装置に分割する。ここでは、分割した後の光検出装置３００の側面を良好にパッシベーションするため、図１５Ｂに示すように、光検出装置３００の周囲５４１（点線で示す部分）の酸化窒化シリコン膜５０６を除去する。この工程は、エッチング処理で行うことができる。
次に、窒化酸化シリコン膜５０５、酸化窒化シリコン膜５０６、導電膜４１１−４１４および光電変換層４５０を覆って、第２層目の層間絶縁膜を形成する。ここでは、図１５Ｃに示すように、厚さ１００ｎｍの窒化酸化シリコン膜５０７および厚さ８００ｎｍの酸化シリコン膜５０８でなる２層の絶縁膜を形成する。
窒化酸化シリコン膜５０７は、ＰＥＣＶＤ装置でソースガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用いて形成する。窒化酸化シリコン膜５０７はパッシベーション膜として機能する。窒化酸化シリコン膜５０７の代わりに窒化シリコン膜を形成してもよい。窒化シリコン膜はＰＥＣＶＤ装置でソースガスにＳｉＨ４、ＮＨ３およびＨ２を用いて形成することができる。また、酸化シリコン膜５０８は、ソースガスに、Ｏ２、およびテトラエトキシシラン（略称ＴＥＯＳ、化学式Ｓｉ（ＯＣ２Ｈ５）４）を用いて、ＰＥＣＶＤ装置で形成する。酸化シリコン膜５０８の代わりに、ＰＥＣＶＤ装置で酸化窒化シリコン膜を形成してもよい。
次に、レジストのマスクを用いて、窒化酸化シリコン膜５０７および酸化シリコン膜５０８でなる積層膜をエッチングして、複数の開口４４１−４４５を形成する（図１１参照）。
開口４４１は、導電膜４１１と導電膜４２１との接続部を形成する開口であり、ダイオード３２１のＮ型不純物領域４０１に対して、分散して形成されている。開口４４２は、導電膜４１２と導電膜４２２との接続部を形成する開口であり、ダイオード３２１のＰ型不純物領域４０２に対して、分散して形成されている。開口４４３、および開口４４４は、増幅回路３０２の内部配線（導電膜４１１、４１２）と、導電膜４２１、４２２との電気的な接続部を形成する。開口４４５は、光電変換層４５０と導電膜４２１との電気的な接続部を構成する。
次に、酸化シリコン膜５０８上に、第３層目の導電膜４２１、４２２を構成する導電膜を形成する。ここでは、スパッタ法で厚さ２００ｎｍのチタン膜を形成する。このチタン膜上にレジストのマスクを形成し、このマスクを用いてチタン膜をエッチングして、導電膜４２１、４２２を形成する（図１１、図１６Ａ参照）。
次に、図１６Ｂに示すように、窒化酸化シリコン膜５０１を残して、光検出装置３００の周囲５４２（点線で示す部分）から、絶縁膜（５０２−５０８）を除去する。この工程は、エッチング処理で行うことができる。このように、光検出装置３００の周囲から絶縁膜を除去するのは、図１５Ｂの工程で酸化窒化シリコン膜５０６を除去したのと同様に、ガラス基板５００を分割した後の光検出装置３００の側面を良好にパッシベーションするためである。
次に、図１７Ａに示すように、厚さ１００ｎｍの窒化酸化シリコン膜５０９を形成する。窒化酸化シリコン膜５０９は、ＰＥＣＶＤ装置でソースガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用いて形成する。窒化酸化シリコン膜５０９はパッシベーション膜として機能する。窒化酸化シリコン膜５０９によって、３層目の導電膜４２１、４２２、および全ての絶縁膜（５０１−５０８）の露出している面が覆われる。したがって、増幅回路３０２、フォトダイオード３０１および保護回路３２０でなる光検出装置３００は、ガラス基板５００側はバリア層である窒化酸化シリコン膜５０１でパッシベーションされ、かつ、電源端子３１１、３１２が形成される側は窒化酸化シリコン膜５０９でパッシベーションされている。このような構造により、光検出装置３００への水分または有機物などの不純物の侵入を防ぐことができる。
次に、図１７Ｂに示すように、封止膜５１０を形成する。封止膜５１０により、光検出装置３００の上面および側面が封止される。封止膜５１０の厚さは１μｍ以上が好ましく、１−３０μｍ程度とする。このように厚く形成するため、封止膜５１０は樹脂膜で形成することが好ましい。ここでは、印刷法により、感光性のエポキシ−フェノール系樹脂膜を形成することで、電源端子３１１、３１２との接続部に開口４７１および開口４７２（図２２に図示）を有する封止膜５１０を形成する。次に、レジストのマスクを用いて窒化酸化シリコン膜５０９をエッチングし、導電膜４２１の電源端子３１１との接続部、および導電膜４２２の電源端子３１２との接続部に、開口４７３および開口４７４（図２２に図示）を形成する。
次に、封止膜５１０上に電源端子３１１、および電源端子３１２を形成する。図２２は、電源端子３１１、３１２の平面配置図を示す。図２２には、第３層目の導電膜４２１、４２２、封止膜５１０に形成された開口４７１、４７２、ならびに、窒化酸化シリコン膜５０９に形成された開口４７３、４７４も図示している。
本実施形態では、電源端子３１１、３１２を４層構造の導電膜で形成する。まず、１層目の導電膜４６１をスクリーン印刷法などの印刷法で形成する。本実施形態では、ニッケル粒子を含む導電性ペーストを用いて、スクリーン印刷法により導電膜４６１を厚さ１５μｍ程度に形成する。
導電性ペーストは、樹脂でなるバインダーに金属粒子、または金属の粉体が分散している材料である。このような導電性ペーストを固化することで、導電性樹脂膜が形成される。よって、導電膜４６１は導電性樹脂膜で構成されているため、ハンダとの密着性に乏しい。そこで、電源端子３１１、３１２のハンダとの密着性を高めるため、導電膜４６１の上面にそれぞれ、メタルマスクを用いたスパッタ法で、所定の形状の導電膜を形成する。ここでは、図１２に示すように、導電膜４６１上に、それぞれ、３層構造の導電膜を形成する。１層目の導電膜は厚さ１５０ｎｍのチタン膜４６２であり、２層目の導電膜は厚さ７５０ｎｍのニッケル膜４６３であり、３層目の導電膜は厚さ５０ｎｍのＡｕ膜４６４である。以上の工程で、４層構造の電源端子３１１、３１２が完成する。
次に、光検出装置３００の周囲５４２（図１６Ｂの点線で示す部分）でガラス基板５００を切断し、１つずつの光検出装置３００に分割する。ガラス基板５００の切断は、ダイシング法、レーザカット法などで行うことができる。ガラス基板５００を分断する前に、ガラス基板５００の裏面を研磨または研削して、ガラス基板５００を薄くすることもできる。この工程は、スパッタ法で導電膜（５９３−５９８）を形成する前に行うことが好ましい。ガラス基板５００を薄くしておくことで、ガラス基板５００を切断するために用いる切削工具の消耗を低減することができる。また、ガラス基板５００を薄くすることで、光検出装置３００を薄くすることができる。例えば、０．５ｍｍ程度の厚さのガラス基板５００を０．２５ｍｍ程度に薄くすることができる。ガラス基板５００を薄くする場合、ガラス基板５００の裏面および側面を樹脂膜で覆い、ガラス基板５００を保護することが好ましい。
以上、本実施形態では、機能回路（増幅回路３０２）のトランジスタ（３０５、３０６）と、保護回路（３２０）のダイオード（３２１）を同時に作製することを説明した。本実施形態のように、トランジスタの半導体膜と同じ工程で形成される半導体膜で保護回路のダイオードを形成することは、工程が複雑にならず好ましい。本実施形態のように保護回路のダイオードを機能回路のトランジスタと同時に作製する場合、ダイオードと半導体装置の端子との接続構造に本実施形態を適用することで、半導体装置のＥＳＤ耐性を向上することができる。
（実施形態６）
本実施形態では、実施形態５の光検出装置３００とは異なる構成例の光検出装置を説明する。本実施形態の光検出装置に参照符号３３０を付すことにする。以下、図２３−図２６を用いて光検出装置３３０の構成を説明する。これら図面において、光検出装置３３０の構成要素で、光検出装置３００と同じ構成要素には、同じ符号を付し、その説明は実施形態５の説明を援用する。
本実施形態では、光検出装置３３０のＥＳＤ耐性をより向上するため、ＥＳＤにより発生したサージ電圧が、増幅回路３０２の一箇所に集中して印加されることを回避する技術を説明する。具体的には、光検出装置３００の２層目の導電膜（４１１、４１２）の形状を改善している。つまり、本実施形態に係る半導体装置は、端子から回路までに複数の電流経路がある場合、これらの複数の電流経路において、それぞれ、配線抵抗が等しい。このような構成により、ＥＳＤなどによりサージ電流が端子から回路内に流入しても、１つの電流経路にサージ電流が集中することが回避される。つまり、ＥＳＤに対する回路の耐性を高くすることができる。
図２３は光検出装置３３０のレイアウトを説明する平面図である。光検出装置３３０は、光検出装置３００と同じ回路構成を有する（図１０参照）。また、光検出装置３３０は、光検出装置３００と同じ工程で作製することができ、その積層構造は、図１１と同様である。図２３には、増幅回路３０２のトランジスタ３０５、３０６を構成する半導体膜、フォトダイオード３０１を構成する半導体膜（光電変換層）、ダイオード３２１を構成する半導体膜、および光検出装置３００の第１層目−第３層目の導電膜が図示されている。光検出装置３３０の保護回路３２０は、光検出装置３００と同様、保護回路３２が適用されている。光検出装置３００と光検出装置３３０は、膜の平面形状、およびその平面配置が異なる。以下、平面形状、または平面配置が異なる膜について説明する。
図２４Ａは、増幅回路３０２を構成する半導体膜４０５の平面図であり、図２４Ｂは、半導体膜４０５と１層目の導電膜４１０の平面配置図である。図２４Ａに示すように光検出装置３００の半導体膜４０５は、「Ｌ字型」であるが、本実施形態では、半導体膜４０５の外形を長方形状としている。また、増幅回路３０２には、半導体膜４０５の他に、複数の半導体膜４８０が形成されている。これらの半導体膜４８０はダミーの半導体膜であり、トランジスタを構成しない半導体膜である。半導体膜４８０を形成することで、半導体膜４０５の上方に導電膜の厚さを均一に形成する、この導電膜に対するエッチング処理を均一に行うなどの効果を得ることができる。
図２４Ｃはダイオード３２１の平面図である。本実施形態では、Ｎ型不純物領域４０１とＰ型不純物領域４０２の位置は、実施形態５のダイオード３２１と逆になっている。なお、図２４Ｃには、Ｎ型不純物領域４０１と導電膜４１１との接続部を構成する開口４３１、およびＰ型不純物領域４０２と導電膜４１１との接続部を構成する開口４３２も図示されている。
図２５に、第２層目の導電膜４１１−４１４の平面図を示す。本実施形態では、増幅回路３０２の複数の初段のトランジスタ３０６と第１端子１１間との配線抵抗が等しくなるように、導電膜４１１の形状を改善している。導電膜４１１は一点鎖線で囲んだ領域に、増幅回路３０２との接続部となる１２個の分岐を有するため、これらの分岐を接続する部分を、第１端子１１との接続部から遠い方から近い方（図面の左から右）に配線幅を段階的に細くしている。また、一部の分岐には屈曲部４１１ａを形成し、配線の長さを長くしている。他方の導電膜４１２も導電膜４１１と同様であり、１２個の分岐を接続する部分を第２端子１２との接続部に遠い方から近い方（図面の右から左）に配線幅を段階的に細くしている。また、一部の分岐には、屈曲部４１２ａを形成し、配線の長さを長くしている。このように導電膜４１１および導電膜４１２を形成することにより、ＥＳＤなどによって電源端子３１１または電源端子３１２に過大な電圧が過渡的に印加された場合、増幅回路３０２の１つのトランジスタ（３０５、３０６）に電圧が集中して印加されることを防止できるため、増幅回路３０２が破壊される確率を低くすることができる。
図２６には、第３層目の導電膜４２１、４２２、および４層目の導電膜４６１の平面配置を示す。図２６には、封止膜５１０に形成された開口４７１、４７２、窒化酸化シリコン膜５０９に形成された開口４７３、４７４も図示されている。
本実施形態の光検出装置３３０では、増幅回路３０２と電源端子３１１との複数の電流経路、および増幅回路３０２と電源端子３１２との複数の電流経路について、それぞれ抵抗が均一になるように、第２層目の導電膜４１１、４１２を設けている。その結果、増幅回路３０２に高電圧が局所的に印加されることを回避できるため、増幅回路３０２自体のＥＳＤに対する耐性が向上される。つまり、本実施形態により、保護回路３２０の性能向上と相まって、ＥＳＤなどにより端子に予期せぬ過剰な電圧が印加されても、増幅回路３０２が破壊される確率をより低減することができる。
もちろん、本実施形態は光検出装置への適用に限定されるものではない。本実施形態では、接続配線（２層目の導電膜）が保護回路の機能の一部を担うため、保護回路の小型化が容易になり、大きさが１０ｍｍ×１０ｍｍ以下の小型の半導体装置に非常に好適である。なお、大きさが１０ｍｍ×１０ｍｍ以下とは、平面配置において、半導体装置が１０ｍｍ平方の領域に収まっていることをいう。
（実施形態７）
実施形態５では、非晶質半導体膜を結晶化して形成した結晶性半導体膜を用いて、各機能回路を作製する方法を説明した。本実施形態の半導体装置は、絶縁表面上の単結晶半導体膜を用いて形成することもできる。本実施形態では、図２７Ａ−図２７Ｇを参照して、絶縁表面上に単結晶半導体膜を形成する方法を説明する。
図２７Ａに示すように、ガラス基板８００を用意する。ガラス基板８００は、単結晶半導体基板から分割された単結晶半導体膜を支持する支持基板である。ガラス基板８００には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上６８０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好ましい。また、機能回路の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス基板、アルミノホウケイ酸ガラス基板、バリウムホウケイ酸ガラス基板などがある。
また、ガラス基板８００の代わりに、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板などを用いることができる。
図２７Ｂに示すように、単結晶半導体基板８０１を用意する。単結晶半導体基板８０１から分離された単結晶半導体膜をガラス基板８００に貼り合わせることで、ＳＯＩ基板が作製される。単結晶半導体基板８０１には、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる単結晶半導体基板を用いることができる。また、本実施形態では、ガラス基板８００には、単結晶半導体基板８０１よりも大きいサイズの基板が用いられている。
図２７Ｃに示すように、単結晶半導体基板８０１上に絶縁膜８０２を形成する。絶縁膜８０２は単層構造、積層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。絶縁膜８０２を構成する膜には、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ゲルマニウム、窒化ゲルマニウム、酸化窒化ゲルマニウムおよび窒化酸化ゲルマニウムなどのシリコンまたはゲルマニウムを組成に含む絶縁材料でなる膜を用いることができる。また、酸化アルミニウム、酸化タンタル、および酸化ハフニウムなどの金属酸化物でなる絶縁膜、窒化アルミニウムなどの金属窒化物でなる絶縁膜、酸化窒化アルミニウムなどの金属の酸化窒化物でなる絶縁膜、ならびに窒化酸化アルミニウムなどの金属の窒化酸化物でなる絶縁膜を用いることもできる。絶縁膜８０２を構成する絶縁膜は、ＣＶＤ法、スパッタ法、単結晶半導体基板８０１を酸化するまたは窒化するなどの方法により形成することができる。
また、絶縁膜８０２には、不純物がガラス基板８００から単結晶半導体膜に拡散することを防止できるような膜を少なくとも１層設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、および窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁膜８０２をバリア層として機能させることができる。
例えば、絶縁膜８０２を単層構造のバリア層として形成する場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で、絶縁膜８０２を形成することができる。
絶縁膜８０２を、バリア層として機能する２層構造の膜とする場合は、上層は、バリア機能の高い絶縁膜で構成する。このような膜は、厚さ５ｎｍ乃至２００ｎｍの窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などで形成することができる。これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。そのため、単結晶半導体基板８０１と接する下層の絶縁膜には、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜および酸化窒化シリコン膜、および単結晶半導体基板８０１を熱酸化して形成した熱酸化膜などがある。これらの絶縁膜の厚さは５ｎｍ以上３００ｎｍ以下とすることができる。
本実施形態では、絶縁膜８０２を絶縁膜８０２ａと絶縁膜８０２ｂでなる２層構造とする。絶縁膜８０２ａとして、ソースガスにＳｉＨ４およびＮ２Ｏを用いてＰＥＣＶＤ法により厚さ１００ｎｍの酸化窒化シリコン膜を形成し、絶縁膜８０２ｂとして、ソースガスにＳｉＨ４、Ｎ２ＯおよびＮＨ３を用いてＰＥＣＶＤ法により厚さ５０ｎｍの窒化酸化シリコン膜を形成する。
次に、図２７Ｄに示すように、絶縁膜８０２を介して、電界で加速されたイオンでなるイオンビーム８０５を単結晶半導体基板８０１に照射して、単結晶半導体基板８０１の表面から所定の深さの領域に脆化層８０３を形成する。このイオン照射工程は、加速されたイオン種でなるイオンビーム８０５を単結晶半導体基板８０１に照射することで、イオン種を構成する元素を単結晶半導体基板８０１に添加する工程である。イオンビーム８０５を単結晶半導体基板８０１に照射すると、加速されたイオン種の衝撃により、単結晶半導体基板８０１の所定の深さに結晶構造が脆くなっている層が形成され、この層が脆化層８０３である。脆化層８０３が形成される領域の深さは、イオンビーム８０５の加速エネルギーとイオンビーム８０５の侵入角度によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化層８０３が形成される。つまり、イオンが侵入する深さで、単結晶半導体基板８０１から分離される単結晶半導体膜の厚さが決定される。脆化層８０３が形成される深さは５０ｎｍ以上５００ｎｍ以下であり、５０ｎｍ以上２００ｎｍ以下が好ましい。
イオンビーム８０５を単結晶半導体基板８０１に照射するには、質量分離を伴うイオン注入法だけでなく、質量分離を伴わないイオンドーピング法で行うことができる。
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２ ＋、Ｈ３ ＋を生成することができる。ソースガスから生成されるイオン種およびその割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンドーピング法で脆化層８０３の形成を行う場合、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋が、７０％以上イオンビーム８０５に含まれるようにすることが好ましく、Ｈ３ ＋の割合は８０％以上がより好ましい。それは脆化層８０３を浅い領域に形成するためには、イオンの加速電圧を低くする必要があるが、また、水素ガスを励起することで生成されたプラズマ中のＨ３ ＋イオンの割合を高くすることで、原子状水素を効率よく単結晶半導体基板８０１に添加することができるからである。
水素ガスを用いて、イオンドーピング法でイオン照射を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを照射することで、イオンビーム８０５に含まれるイオン種、およびその割合にもよるが、脆化層８０３を単結晶半導体基板８０１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
例えば、単結晶半導体基板８０１が単結晶シリコン基板であり、絶縁膜８０２ａが厚さ５０ｎｍの酸化窒化シリコン膜であり、絶縁膜８０２ｂが厚さ５０ｎｍの窒化酸化シリコン膜の場合、ソースガスが水素であり、加速電圧４０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２の条件下では、単結晶半導体基板８０１から厚さ１２０ｎｍ程度の単結晶シリコン膜を分離することができる。また、絶縁膜８０２ａを厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件で水素イオンを照射することで、単結晶半導体基板８０１から厚さ７０ｎｍ程度の単結晶シリコン膜を分離することができる。
イオン照射工程のソースガスには、水素の他に、ヘリウム（Ｈｅ）や、塩素ガス（Ｃｌ２ガス）およびフッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
脆化層８０３を形成した後、絶縁膜８０２の上面に、図２７Ｅに示すように、絶縁膜８０４を形成する。絶縁膜８０４を形成する工程では、単結晶半導体基板８０１の加熱温度は、脆化層８０３に添加した元素または分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱処理は脆化層８０３からガスが抜けない温度で行う。なお、絶縁膜８０４は、イオン照射工程を行う前に形成することもできる。この場合は、絶縁膜８０４を形成するときのプロセス温度を３５０℃以上にすることができる。
絶縁膜８０４は、平滑で親水性の接合面を単結晶半導体基板８０１の表面に形成するため膜である。絶縁膜８０４の厚さ５ｎｍ以上５００ｎｍ以下が好ましく、１０ｎｍ以上２００ｎｍ以下がより好ましい。絶縁膜８０４として、酸化シリコン膜、酸化窒化シリコン膜を形成することができる。ここでは、ソースガスにＴＥＯＳおよびＯ２を用いて、ＰＥＣＶＤ法で厚さ５０ｎｍの酸化シリコン膜を形成する。
なお、絶縁膜８０２または絶縁膜８０４の一方を形成しなくてもよい。また、ガラス基板８００に単層構造または積層構造の絶縁膜を形成してもよい。この絶縁膜は絶縁膜８０２と同様に形成することができ、積層構造とする場合は、バリア層となる絶縁膜は、ガラス基板８００に接して形成することが好ましい。また、ガラス基板８００に絶縁膜を形成した場合、絶縁膜８０２、および絶縁膜８０４は形成しなくてもよい。
図２７Ｆは接合工程を説明する断面図であり、ガラス基板８００と単結晶半導体基板８０１とを貼り合わせた状態を示している。接合工程を行うには、まず、ガラス基板８００、ならびに、絶縁膜８０２、８０４が形成された単結晶半導体基板８０１を超音波洗浄する。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。メガヘルツ超音波洗浄の後、ガラス基板８００および単結晶半導体基板８０１の双方、または一方をオゾン水で洗浄することもできる。オゾン水で洗浄することで、有機物の除去と、表面の親水性を向上させることができる。
洗浄工程の後、絶縁膜８０４を介して、ガラス基板８００と単結晶半導体基板８０１を貼り合わせる。ガラス基板８００の表面と絶縁膜８０４の表面とを密着させると、ガラス基板８００と絶縁膜８０４との界面に化学結合が形成され、ガラス基板８００と絶縁膜８０４が接合する。接合工程は加熱処理を伴わずに常温で行うことができるため、単結晶半導体基板８０１を貼り付ける基板にガラス基板８００のような耐熱性の低い基板を用いることが可能である。
ガラス基板８００と絶縁膜８０４との結合力を増加させるため、ガラス基板８００と単結晶半導体基板８０１を密着させた後、加熱処理を行うことが好ましい。この処理温度は、脆化層８０３に亀裂を生じさせない温度であり、例えば、７０℃以上３００℃以下とすることができる。
次いで、４００℃以上の加熱処理を行い、脆化層８０３において単結晶半導体基板８０１を分割し、単結晶半導体基板８０１から単結晶半導体膜８０６を分離する。図２７Ｇは、単結晶半導体基板８０１から単結晶半導体膜８０６を分離する分離工程を説明する図である。図２７Ｇに示すように、分離工程により、ガラス基板８００上に単結晶半導体膜８０６が形成される。８０１Ａを付した要素は、単結晶半導体膜８０６が分離された後の単結晶半導体基板８０１を示している。
４００℃以上の加熱処理を行うことで、ガラス基板８００と絶縁膜８０４との接合界面に形成された水素結合から共有結合に変化するため、結合力が増加する。また、温度上昇によって、脆化層８０３に形成されている微小な孔には、イオン照射工程で添加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化層８０３の微小な孔に体積変化が起こり、脆化層８０３に亀裂が生じるので、脆化層８０３に沿って単結晶半導体基板８０１が分割される。絶縁膜８０４はガラス基板８００に接合しているので、ガラス基板８００上には単結晶半導体基板８０１から分離された単結晶半導体膜８０６が固定されることになる。単結晶半導体膜８０６を単結晶半導体基板８０１から分離するための加熱処理の温度は、ガラス基板８００の歪み点を越えない温度とし、４００℃以上７００℃以下で行うことができる。
図２７Ｇに示す分離工程を完了することで、ガラス基板８００に単結晶半導体膜８０６が貼り合わされたＳＯＩ基板８１０が作製される。ＳＯＩ基板８１０は、ガラス基板８００上に絶縁膜８０４、絶縁膜８０２、単結晶半導体膜８０６の順に層が積層された多層構造を有し、絶縁膜８０２と絶縁膜８０４が接合している基板である。絶縁膜８０２を形成しない場合は、ＳＯＩ基板８１０は絶縁膜８０４と単結晶半導体膜８０６が接合されている基板となる。
なお、単結晶半導体基板８０１から単結晶半導体膜８０６を分離するための加熱処理は、結合力を強化するための加熱処理と同じ装置で連続して行うことができる。また、２つの加熱処理を異なる装置で行うこともできる。例えば、同じ炉で行う場合は、まず、処理温度２００℃、処理時間２時間の加熱処理を行い、次いで、加熱温度を６００℃に上昇させ、６００℃、２時間の加熱処理を行う。そして、４００℃以下から室温程度の温度に冷却して、炉から、単結晶半導体基板８０１ＡおよびＳＯＩ基板８１０を取り出す。
異なる装置で加熱処理を行う場合は、例えば、炉において、処理温度２００℃、処理時間２時間の加熱処理を行った後、貼り合わされたガラス基板８００と単結晶半導体基板８０１を炉から搬出する。次いで、ランプアニール装置で処理温度６００℃以上７００℃以下、処理時間１分以上３０分以下の加熱処理を行い、単結晶半導体基板８０１を脆化層８０３で分割する。
ＳＯＩ基板８１０の単結晶半導体膜８０６は、脆化層８０３の形成、分離工程などによって、結晶欠陥が形成され、また、その表面は平坦性が損なわれている。そこで、結晶欠陥の低減、平坦化のために、単結晶半導体膜８０６にレーザ光を照射して、溶融させることで再結晶化させることが好ましい。あるいは、単結晶半導体膜８０６の表面の損傷を除去し、その表面を平坦にするため、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）装置などで、単結晶半導体膜８０６の表面を研磨する工程を行うことが好ましい。
本実施形態のＳＯＩ基板８１０を用いて、ＳＯＩ構造の光検出装置など、各種の半導体装置を作製することができる。
（実施形態８）
実施形態５、６の光検出装置を電子機器に取り付けることで、光検出装置の出力信号に基づいて電子機器の動作を制御することができる。例えば、表示パネルを備えた電子機器に光検出装置を内蔵することで、光検出装置により使用環境の照度を測定することができ、光検出装置で検出された照度をデータとする信号を用いて、表示パネルの輝度調節を行うことが可能になる。本実施形態では、図２８Ａ−図２８Ｆを用いて、このような電子機器のいくつかの例を説明する。
図２８Ａ、および図２８Ｂは携帯電話の外観図である。図２８Ａ、および図２８Ｂの携帯電話は、それぞれ、本体１１０１、表示パネル１１０２、操作キー１１０３、音声出力部１１０４および音声入力部１１０５を有する。さらに、本体１１０１には光検出装置１１０６が設けられている。図２８Ａ、および図２８Ｂの携帯電話は、光検出装置１１０６からの出力信号をもとに表示パネル１１０２の輝度を調節する機能を有する。さらに、図２８Ｂの携帯電話は、表示パネル１１０２のバックライトの輝度を検出する光検出装置１１０７が本体１１０１に内蔵されている。
図２８Ｃはコンピュータの外観図である。コンピュータは、本体１１１１、表示パネル１１１２、キーボード１１１３、外部接続ポート１１１４、ポインティングデバイス１１１５などを有する。さらに、表示パネル１１１２のバックライトの輝度を検出する光検出装置（図示せず）が本体１１１１に内蔵されている。
図２８Ｄは表示装置の外観図である。テレビ受像器、コンピュータのモニタなどが表示装置に該当する。本表示装置は、筐体１１２１、支持台１１２２、表示パネル１１２３などによって構成されている。筐体１１２１には、表示パネル１１２３のバックライトの輝度を検出する光検出装置（図示せず）が内蔵されている。
図２８Ｅは、正面方向から見たデジタルカメラの外観図であり、図２８Ｆは背面方向から見たデジタルカメラの外観図である。デジタルカメラは、リリースボタン１１３１、メインスイッチ１１３２、ファインダ窓１１３３、フラッシュライト１１３４、レンズ１１３５、鏡胴１１３６、筺体１１３７、ファインダ接眼窓１１３８、表示パネル１１３９、および操作ボタン１１４０などを有する。光検出装置をデジタルカメラに組み込むことにより、光検出装置によって撮影環境の輝度を感知することができる。光検出装置で検出された電気信号をもとに、露出調整、シャッタースピード調節などを行うことができる。
実施形態５の光検出装置３００、および実施形態６の光検出装置３３０の過電圧印加試験（静電気試験と呼ぶこともある。）を行った。本実施例では、その試験結果を示す。また、比較例として、ダイオードの１層目の導電膜と２層目の導電膜との接続部が、ダイオードの半導体膜上に存在しない保護回路を備えた光検出装置３４０を作製し、光検出装置３４０も過電圧印加試験を行った。図２９に比較例の光検出装置３４０の平面図を示す。
図２９に示すように、光検出装置３４０は、光検出装置３００の変形例であり、光検出装置３００と異なる点が２つある。１つは、３層目の導電膜４２１、４２２の平面形状である。２つめは、導電膜４２１と導電膜４１１との接続部を構成する開口４４１が形成されていなく、かつ導電膜４２２と導電膜４１２との接続部を構成する開口４４２が形成されていない点である。
つまり、光検出装置３４０は、ダイオードの１層目の導電膜（４１１、４１２）と３層目の導電膜（４２１、４２２）との接続部が、保護回路３２０のダイオード３２１を構成する半導体膜４０５上に存在していない。したがって、比較例の光検出装置３４０では、ダイオード３２１と電源端子３１１間の配線抵抗、およびダイオード３２１と電源端子３１２間の配線抵抗が、光検出装置３００よりも高くなる。
過電圧印加試験を行った光検出装置３３０および光検出装置３４０は、光検出装置３００と同じ条件（実施形態５参照）で作製した。
過電圧印加試験には、株式会社ノイズ研究所製の半導体静電気試験器（ＥＳＳ−６０６Ａ）を使用した。試験方式は、Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ方式を採用した。なお、試験を行った光検出装置（３００、３３０、３４０）は、電源端子３１１、電源端子３１２を形成する前の装置である。試験器により、高電源電位ＶＤＤが入力される導電膜４１１と低電源電位ＶＳＳが入力される導電膜４１２間に高電圧を印加し、光検出装置が破壊されたかを判断した。過電圧印加試験では、０．５ｋＶから６．０ｋＶまで、０．５ｋＶずつ電圧値を上昇させ、かつ両極性の電圧を各１回ずつ印加した。つまり、同じ値で、ダイオード３２１に順バイアス電圧、および逆バイアス電圧を１回ずつ印加した。
図３０に、光検出装置（３００、３３０、３４０）の試験結果を示す。各光検出装置（３００、３３０、３４０）について、４個の装置を試験した。図３０のグラフの縦軸は、試験において光検出装置が破壊されなかった電圧の最大値を示す。ここでは、過電圧を印加した後の光検出装置の出力電流値が試験前の値から±２０％以上変化した場合、その光検出装置は破壊されたと判定した。例えば、光検出装置３４０の１．５ｋＶのグラフは、その光検出装置３００が±０．５ｋＶから±１．５ｋＶまでの過電圧の印加では破壊されず、＋２．０ｋＶまたは−２．０ｋＶの過電圧の印加によって、破壊されたことを示している。
なお、保護回路３２０に適用されたダイオード３２１の接合長Ｌ、およびＩ層幅Ｗは、次の通りである。
・光検出装置３００、３４０
Ｌ／Ｗ＝４／３０６０［μｍ］
・光検出装置３３０
Ｌ／Ｗ＝４／２４８０［μｍ］
図３０の試験結果は、実施形態５または実施形態６の保護回路を適用することで半導体装置のＥＳＤに対する耐性が向上したことを示している。さらに、光検出装置３００と光検出装置３３０の試験結果は、増幅回路３０２と電源端子３１１間の複数の電流経路の抵抗を等しくし、かつ増幅回路３０２と電源端子３１２間の複数の電流経路の抵抗を等しくすることが、半導体装置のＥＳＤに対する耐性向上に非常に有効であることを示している。
以上の通り、本実施例により、非単結晶半導体膜から作製されたダイオードにより、非単結晶半導体膜から作製されたトランジスタを適用した集積回路を、２．５ｋＶ以上の過電圧による破壊から保護できることが可能であることが明らかになった。
１−４ 半導体装置
１０ 回路
１１ 第１端子
１２ 第２端子
２０ 保護回路
２１ ダイオード
５０ 基板
５１ 絶縁膜
５２ 絶縁膜
５３ 絶縁膜
５４ 絶縁膜
１００ 半導体膜
１０１ Ｎ型不純物領域
１０２ Ｐ型不純物領域
１０３ 高抵抗領域
１１１ 導電膜
１２１ 導電膜
１２２ 導電膜
１３１ 開口
１３２ 開口
１４１ 開口
１４２ 開口
１４１Ａ 接続部
１４２Ａ 接続部

Claims (8)

  1. 第１端子と、
    第２端子と、
    前記第１端子および前記第２端子に電気的に接続されている第１の回路と、
    過電圧から前記第１の回路を保護することができる機能を有し、前記第１端子および前記第２端子の間に挿入されている第２の回路と、を有する半導体装置であって、
    前記第２の回路は、
    絶縁表面上に設けられ、Ｎ型不純物領域およびＰ型不純物領域を含む半導体膜を有するダイオードと、
    前記半導体膜上に設けられ、前記Ｎ型不純物領域に達する複数の第１開口および前記Ｐ型不純物領域に達する複数の第２開口を有する第１絶縁膜と、
    前記第１絶縁膜上に設けられ、前記複数の第１開口において前記Ｎ型不純物領域と電気的に接続された第１導電膜と、
    前記第１絶縁膜上に設けられ、前記複数の第２開口において前記Ｐ型不純物領域と電気的に接続された第２導電膜と、
    前記第１導電膜および前記第２導電膜上に設けられ、前記第１導電膜に達する複数の第３開口および前記第２導電膜に達する複数の第４開口を有する第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記第１端子に電気的に接続され、前記複数の第３開口において前記第１導電膜と電気的に接続された第３導電膜と、
    前記第２絶縁膜上に設けられ、前記第２端子に電気的に接続され、前記複数の第４開口において前記第２導電膜と電気的に接続された第４導電膜と、を有し、
    前記複数の第１開口における複数の電気的な接続部は、前記Ｎ型不純物領域の全体に分布するように設けられており、
    前記複数の第２開口における複数の電気的な接続部は、前記Ｐ型不純物領域の全体に分布するように設けられており、
    前記第３の導電膜は、前記第１の導電膜と重なるように設けられており、
    前記複数の第３の開口における複数の電気的な接続部は、前記Ｎ型不純物領域と重なるように分散して設けられており、
    前記第４の導電膜は、前記第２の導電膜と重なるように設けられており、
    前記複数の第４の開口における複数の電気的な接続部は、前記Ｐ型不純物領域と重なるように分散して設けられていることを特徴とする半導体装置。
  2. 請求項１において、
    前記前記Ｎ型不純物領域又は前記Ｐ型不純物領域の一方の領域の平面形状は、双歯の櫛歯状であり、
    前記前記Ｎ型不純物領域又は前記Ｐ型不純物領域の他方は、前記一方の領域を取り囲むように設けられており、前記一方の領域と隣接する側において、櫛歯状の平面形状を有し、前記一方の領域の櫛歯状形状の凹部に嵌合するような凸部を有することを特徴とする半導体装置。
  3. 第１端子と、
    第２端子と、
    前記第１端子および前記第２端子に電気的に接続されている第１の回路と、
    過電圧から前記第１の回路を保護することができる機能を有し、前記第１端子および前記第２端子の間に挿入されている第２の回路と、を有する半導体装置であって、
    前記第２の回路は、
    絶縁表面上に設けられ、Ｎ型不純物領域およびＰ型不純物領域を含む半導体膜を有するダイオードと、
    前記半導体膜上に設けられ、前記Ｎ型不純物領域に達する複数の第１開口および前記Ｐ型不純物領域に達する複数の第２開口を有する第１絶縁膜と、
    前記第１絶縁膜上に設けられ、前記複数の第１開口において前記Ｎ型不純物領域と電気的に接続された第１導電膜と、
    前記第１絶縁膜上に設けられ、前記複数の第２開口において前記Ｐ型不純物領域と電気的に接続された第２導電膜と、
    前記第１導電膜および前記第２導電膜上に設けられ、前記第１導電膜に達する複数の第３開口および前記第２導電膜に達する複数の第４開口を有する第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記第１端子に電気的に接続され、前記複数の第３開口において前記第１導電膜と電気的に接続された第３導電膜と、
    前記第２絶縁膜上に設けられ、前記第２端子に電気的に接続され、前記複数の第４開口において前記第２導電膜と電気的に接続された第４導電膜と、を有し、
    前記複数の第１開口における複数の電気的な接続部は、前記Ｎ型不純物領域の全体に分布するように設けられており、
    前記複数の第２開口における複数の電気的な接続部は、前記Ｐ型不純物領域の全体に分布するように設けられており、
    前記第３の導電膜は、前記第１の導電膜と重なるように設けられており、
    前記複数の第３の開口における複数の電気的な接続部は、前記Ｎ型不純物領域と重なるように分散して設けられており、
    前記第４の導電膜は、前記第２の導電膜と重なるように設けられており、
    前記複数の第４の開口における複数の電気的な接続部は、前記Ｐ型不純物領域と重なるように分散して設けられており、
    前記半導体膜は、前記Ｎ型不純物領域と前記Ｐ型不純物領域との間で、前記Ｎ型不純物領域および前記Ｐ型不純物領域に隣接して、前記Ｎ型不純物領域および前記Ｐ型不純物領域よりも抵抗の高い領域を含み、
    前記抵抗の高い領域の幅Ｗは、２μｍ以上１０μｍ以下であり、
    前記幅Ｗは、前記Ｎ型不純物領域と前記Ｐ型不純物領域との間の距離であることを特徴とする半導体装置。
  4. 第１端子と、
    第２端子と、
    前記第１端子および前記第２端子に電気的に接続されている第１の回路と、
    過電圧から前記第１の回路を保護することができる機能を有し、前記第１端子および前記第２端子の間に挿入されている第２の回路と、を有する半導体装置であって、
    前記第２の回路は、
    絶縁表面上に設けられ、Ｎ型不純物領域およびＰ型不純物領域を含む半導体膜を有するダイオードと、
    前記半導体膜上に設けられ、前記Ｎ型不純物領域に達する複数の第１開口および前記Ｐ型不純物領域に達する複数の第２開口を有する第１絶縁膜と、
    前記第１絶縁膜上に設けられ、前記複数の第１開口において前記Ｎ型不純物領域と電気的に接続された第１導電膜と、
    前記第１絶縁膜上に設けられ、前記複数の第２開口において前記Ｐ型不純物領域と電気的に接続された第２導電膜と、
    前記第１導電膜および前記第２導電膜上に設けられ、前記第１導電膜に達する複数の第３開口および前記第２導電膜に達する複数の第４開口を有する第２絶縁膜と、
    前記第２絶縁膜上に設けられ、前記第１端子に電気的に接続され、前記複数の第３開口において前記第１導電膜と電気的に接続された第３導電膜と、
    前記第２絶縁膜上に設けられ、前記第２端子に電気的に接続され、前記複数の第４開口において前記第２導電膜と電気的に接続された第４導電膜と、を有し、
    前記複数の第１開口における複数の電気的な接続部は、前記Ｎ型不純物領域の全体に分布するように設けられており、
    前記複数の第２開口における複数の電気的な接続部は、前記Ｐ型不純物領域の全体に分布するように設けられており、
    前記第３の導電膜は、前記第１の導電膜と重なるように設けられており、
    前記複数の第３の開口における複数の電気的な接続部は、前記Ｎ型不純物領域と重なるように分散して設けられており、
    前記第４の導電膜は、前記第２の導電膜と重なるように設けられており、
    前記複数の第４の開口における複数の電気的な接続部は、前記Ｐ型不純物領域と重なるように分散して設けられており、
    前記半導体膜は、前記Ｎ型不純物領域と前記Ｐ型不純物領域との間で、前記Ｎ型不純物領域および前記Ｐ型不純物領域に隣接して、前記Ｎ型不純物領域および前記Ｐ型不純物領域よりも抵抗の高い領域を含み、
    前記Ｎ型不純物領域と前記抵抗の高い領域との接合部、及び、前記Ｐ型不純物領域と前記抵抗の高い領域との接合部の各々が、四角波状又はメアンダ状に屈曲していることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項において、
    前記第１導電膜、および前記第２導電膜は、それぞれ、前記第１の回路の配線または電極を構成する部分を有することを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか１項において、
    前記半導体膜は非単結晶半導体膜であることを特徴とする半導体装置。
  7. 請求項１乃至６のいずれか１項において、
    前記第１の回路は、非単結晶半導体膜でチャネル形成領域が形成されているトランジスタを有し、
    前記第２の回路が有する前記半導体膜は、非単結晶半導体膜であることを特徴とする半導体装置。
  8. 請求項１乃至７のいずれか１項において、
    前記第１の回路は、フォトダイオードと、前記フォトダイオードの出力電流を増幅する増幅回路とを有することを特徴とする半導体装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8363365B2 (en) * 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5448584B2 (ja) * 2008-06-25 2014-03-19 株式会社半導体エネルギー研究所 半導体装置
US8749930B2 (en) * 2009-02-09 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Protection circuit, semiconductor device, photoelectric conversion device, and electronic device
US9496743B2 (en) 2010-09-13 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Power receiving device and wireless power feed system
WO2013011844A1 (en) * 2011-07-15 2013-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9069924B2 (en) * 2011-12-29 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit cell
JP5924313B2 (ja) * 2012-08-06 2016-05-25 株式会社デンソー ダイオード
TWI627483B (zh) * 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
TWI613759B (zh) * 2012-11-28 2018-02-01 半導體能源研究所股份有限公司 顯示裝置
JP5920275B2 (ja) * 2013-04-08 2016-05-18 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9548293B2 (en) * 2014-02-14 2017-01-17 Infineon Technologies Ag III-nitride based ESD protection device
KR102359180B1 (ko) * 2014-06-09 2022-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치
US9397084B1 (en) * 2015-03-02 2016-07-19 United Microelectronics Corp. Structure of ESD protection circuits on BEOL layer
US9324807B1 (en) * 2015-07-10 2016-04-26 United Silicon Carbide, Inc. Silicon carbide MOSFET with integrated MOS diode
US10651407B2 (en) 2015-09-11 2020-05-12 Nanoholdings, Llc Vertical field-effect transistor
US10483325B2 (en) 2015-09-11 2019-11-19 University Of Florida Research Foundation, Incorporated Light emitting phototransistor
US20170170215A1 (en) * 2015-12-15 2017-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with anti-acid layer and method for forming the same
US20200161367A1 (en) * 2017-07-12 2020-05-21 Sharp Kabushiki Kaisha Imaging panel and method for producing same
FR3093598B1 (fr) 2019-03-05 2023-08-04 St Microelectronics Srl Dispositif de protection contre les surtensions

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2801801B2 (ja) 1991-07-22 1998-09-21 ローム株式会社 Ｐｉｎダイオード
US5477414A (en) * 1993-05-03 1995-12-19 Xilinx, Inc. ESD protection circuit
JP3717227B2 (ja) * 1996-03-29 2005-11-16 株式会社ルネサステクノロジ 入力／出力保護回路
US5825601A (en) * 1997-06-16 1998-10-20 Lsi Logic Corporation Power supply ESD protection circuit
JP4080582B2 (ja) * 1997-12-22 2008-04-23 株式会社東芝 半導体集積回路装置
JP4392867B2 (ja) * 1998-02-06 2010-01-06 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6310379B1 (en) 1999-06-03 2001-10-30 Texas Instruments Incorporated NMOS triggered NMOS ESD protection circuit using low voltage NMOS transistors
US6319379B1 (en) * 1999-08-23 2001-11-20 The Regents Of The University Of California Modified electrokinetic sample injection method in chromatography and electrophoresis analysis
JP2002100761A (ja) 2000-09-21 2002-04-05 Mitsubishi Electric Corp シリコンｍｏｓｆｅｔ高周波半導体デバイスおよびその製造方法
JP3983067B2 (ja) * 2001-03-19 2007-09-26 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の静電保護回路
JP4144225B2 (ja) * 2002-01-29 2008-09-03 株式会社デンソー ダイオードおよびその製造方法
US7109533B2 (en) * 2002-03-25 2006-09-19 Nec Electronics Corporation Electrostatic discharge protection device
JP3880943B2 (ja) 2002-03-25 2007-02-14 Ｎｅｃエレクトロニクス株式会社 静電気放電保護素子及び半導体装置
JP4740523B2 (ja) * 2003-01-27 2011-08-03 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置
TW587345B (en) * 2003-02-21 2004-05-11 Toppoly Optoelectronics Corp Method and structure of diode
JP2006060191A (ja) 2004-07-23 2006-03-02 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、電子機器
JP2006259241A (ja) * 2005-03-17 2006-09-28 Sanyo Epson Imaging Devices Corp 電気光学装置の製造方法
TWI266426B (en) * 2005-04-13 2006-11-11 Ind Tech Res Inst Method for manufacturing protection structure of active matrix triode field emission device
US20060291114A1 (en) * 2005-06-27 2006-12-28 Teo Chee K Electrostatic discharge protection circuit and method
JP2007042718A (ja) * 2005-08-01 2007-02-15 Renesas Technology Corp 半導体装置
JP2007103809A (ja) 2005-10-07 2007-04-19 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
JP2008091687A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体集積回路装置
US8363365B2 (en) * 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5448584B2 (ja) * 2008-06-25 2014-03-19 株式会社半導体エネルギー研究所 半導体装置

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