JP6466220B2 - 半導体素子、半導体装置および半導体素子のレイアウト方法 - Google Patents

Description

本発明は、半導体素子、半導体装置および半導体素子のレイアウト方法に関する。

半導体装置においては、該半導体装置を静電破壊から保護するために、該半導体装置の入力端子、出力端子等にＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ−Ｄｉｓｃｈａｒｇｅ）保護素子を設ける場合がある。ＥＳＤ保護素子は、ダイオードを用いて構成されるのが一般的であり、該ダイオードによって、ピーク値の高いサージ電流をバイパスさせて瞬間的に半導体装置外に逃がし、半導体装置の内部回路をサージ電流から保護する。

一方、ＥＳＤ保護素子、特に高耐圧用途のＥＳＤ保護素子においては、該ＥＳＤ保護素子に流せる許容電流量を増加させるため、あるいは耐圧を増加させるため等の目的に応じ、単位ＥＳＤ保護素子（保護素子セル）を複数接続し、ひとつのＥＳＤ保護素子として機能させる場合がある。このように、複数の保護素子セルを組み合わせたＥＳＤ保護素子においては、流れる電流が増大する上に、各保護素子セルに対して流れる電流の大きさが一様ではなくなる場合がある。このような場合には、各保護素子セルを構成するダイオードのＰ型伝導層（Ｐ型拡散領域）、Ｎ型伝導層（Ｎ型拡散領域）における電流密度、Ｐ型伝導層およびＮ型伝導層に接続される配線層の電流密度等を考慮したレイアウト設計が重要になる。

複数のダイオード（単位ＥＳＤ保護素子）を接続したＥＳＤ保護素子のレイアウトに着目した従来技術として、特許文献１に開示されたものが知られている。特許文献１に開示されたＥＳＤ保護素子は、複数のダイオードをカスケード接続したＥＳＤ保護素子を入出力端子と電源との間に接続し、各段のダイオードのサイズを、入出力端子から電源に向かって徐々に小さくする構成となっている。特許文献１では、ＥＳＤ保護素子を上記のように構成することにより、カスケード接続されたダイオードの電流容量を損なうことなくレイアウト面積を削減できるとしている。

特開２００２−２１７３７４号公報

しかしながら、特許文献１に開示されたＥＳＤ保護素子は、ＣＭＯＳプロセスにおいては各ダイオードが寄生バイポーラ構造となるので、各ダイオードに流れる電流の一部が基板電流となり、各段のダイオードに流れる電流が入出力端子から電源に向かって徐々に小さくなることを前提としたものである。したがって、ＥＳＤ保護素子のレイアウト一般に適用し得るものではない。また、特許文献１では各段ごとのダイオードの個数を問題としており、各ダイオードを接続する配線の幅、あるいは配線の電流密度等には言及していない。

さらに、特許文献１に開示されたＥＳＤ保護素子では、異なるサイズのダイオードをカスケード接続しているが、異なるサイズのダイオードの組み合わせでは、ＥＳＤ保護素子全体としてのＥＳＤ耐圧のばらつきが懸念される。また、ＥＳＤ耐圧がばらつく結果、配線の電流密度も配線の領域によって変動し、特定の箇所に電流が集中して過大電流が流れ、配線、あるいはＰ型伝導層、Ｎ型伝導層のＥＳＤに対する耐性がばらつく可能性もある。そのため、複数のダイオードを組み合わせたＥＳＤ保護素子では、同じサイズのダイオードを使用することが好ましい。

本発明は、上述した課題を解決するためになされたものであり、過大電流による破壊が抑制された半導体素子、半導体装置および半導体素子のレイアウト方法を提供することを目的とする。

本発明に係る半導体素子は、基板と、前記基板の予め定められた方向に沿って形成された第１導電型の不純物を含む複数の第１の領域と、前記複数の第１の領域に対向して前記基板に形成された第２導電型の不純物を含む第２の領域と、前記予め定められた方向に延伸され、かつ前記複数の第１の領域を接続する第１の配線と、前記第２の領域に接続されるとともに、前記第２の領域および前記複数の第１の領域を介して前記第１の配線との間で電流が流れる第２の配線と、を備え、前記第１の配線は、前記第１の配線に流れる前記電流の電流密度が一定となるように、前記複数の第１の領域の各々の近傍で前記予め定められた方向に交差する方向の幅が変えられたものである。

また、本発明に係る他の半導体装置は、回路素子により構成された所定の機能を有する回路領域と、上記の半導体素子と、を含み、前記第１の配線および前記第２の配線の一方が前記回路領域に接続され、かつ他方が電源または接地に接続されるとともに、前記半導体素子が静電保護素子として機能するものである。

また、本発明に係る半導体素子のレイアウト方法は、基板と、前記基板の予め定められた方向に沿って形成された第１導電型の不純物を含む複数の第１の領域と、前記複数の第１の領域に対向して前記基板に形成された第２導電型の不純物を含む第２の領域と、前記予め定められた方向に延伸され、かつ前記複数の第１の領域を接続する第１の配線と、前記第２の領域に接続されるとともに、前記第２の領域および前記複数の第１の領域を介して前記第１の配線との間で電流が流れる第２の配線と、を備えた半導体素子のレイアウト方法であって、前記第１の配線の前記予め定められた方向に交差する方向の幅を、前記第１の配線に流れる前記電流の電流密度が一定となるように、前記複数の第１の領域の各々の近傍で変えるものである。

本発明によれば、過大電流による破壊が抑制された半導体素子、半導体装置および半導体素子のレイアウト方法を提供することが可能となる。

実施の形態に係るＥＳＤ保護素子のレイアウトの概念を説明するための平面図および断面図である。 実施の形態に係るＥＳＤ保護素子のレイアウトの一例を示す平面図である。 実施の形態に係るＥＳＤ保護素子の電圧−電流特性の一例を示すグラフである。 比較例に係るＥＳＤ保護素子のレイアウトの概念を説明するための平面図である。

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下に説明する本実施の形態では、本発明に係る半導体素子をＥＳＤ保護素子に適用した形態を例示して説明する。また、本発明に係る半導体装置は、本実施の形態に係るＥＳＤ保護素子を、当該半導体装置の内部回路に接続された入力端子あるいは出力端子に接続することにより得られる。

図１ないし図３を参照して、本実施の形態に係るＥＳＤ保護素子について説明するが、その前に、本実施の形態に係るＥＳＤ保護素子の理解のために、図４を参照して、比較例に係るＥＳＤ保護素子について説明する。図４は、比較例に係るＥＳＤ保護素子のレイアウトの概念を説明する平面図である。

図４に示すように、比較例に係るＥＳＤ保護素子１００は、４つの保護素子セル１０８ａ、１０８ｂ、１０８ｃ、および１０８ｄ（図４で点線の四角で示された部分。以下、総称する場合は「保護素子セル１０８」）を備えている。各保護素子セル１０８は、各々Ｎ型伝導層（Ｎ型拡散層）１０２ａ、１０２ｂ、１０２ｃ、および１０２ｄ（以下、総称する場合は「Ｎ型伝導層１０２」）を含み、各Ｎ型伝導層１０２は、Ｐ型伝導層（Ｐ型拡散層）１０４によって周囲を囲まれている。すなわち、Ｐ型伝導層１０４と、Ｐ型伝導層１０４によって囲まれた各Ｎ型伝導層１０２によって４つの等価的なダイオードが形成され、保護素子セル１０８の各々は、この４つのダイオードの各々に対応している。

そして、Ｐ型伝導層１０４は、コンタクト１０６を介して第１層電極配線１２０ａに接続され、Ｎ型伝導層１０２ａないし１０２ｄは、コンタクト１０６を介して第１層電極配線１２０ｂに接続されている。換言すると、ＥＳＤ保護素子１００は、第１層電極配線１２０ａをアノード電極とし、第１層電極配線１２０ｂをカソード電極とする、４つの保護素子セル１０８、すなわち、ダイオードが並列接続された構成となっている。なお、以下、第１層電極配線１２０ａと１２０ｂとを総称する場合は、「第１層電極配線１２０」という。

しかしながら、上記構成の比較例に係るＥＳＤ保護素子１００では、電流が流れる方向の下流にいくほど、すなわち、保護素子セル１０８ｄから１０８ａに向かうほど電流が集中し、Ｎ型伝導層１０２、およびＮ型伝導層１０２に配置されているコンタクトが破壊されやすいという問題があった。特に、流れる電流に対して最も下流に位置するＮ型伝導層１０２ａ、およびＮ型伝導層１０２ａに接続されているコンタクト１０６に電流が集中し、Ｎ型伝導層１０２ａ、およびＮ型伝導層１０２ａに接続されているコンタクト１０６が破壊されやすいという問題があった。これは、保護素子セル１０８ｂないし１０８ｄの各々に流れる電流が、保護素子セル１０８ａに向かって集約されるためであり、その結果、第１層電極配線１２０の電流密度も大きくなる。

そこで、本実施の形態に係るＥＳＤ保護素子では、比較例に係るＥＳＤ保護素子１００と同様に保護素子セルを複数接続して構成されたＥＳＤ保護素子において、保護素子セルに接続される第１層電極配線の配線幅を保護素子セルごとに変え、電流密度を均一化することによって、Ｎ型伝導層１０２、Ｐ型伝導層１０４およびコンタクト１０６の破壊を抑制している。

つぎに、図１ないし図３を参照して、本実施の形態に係るＥＳＤ保護素子１０について説明する。

図１は、本実施の形態に係るＥＳＤ保護素子１０のレイアウトの概念を説明する図であり、図１（ａ）は平面図を、図１（ｂ）は図１（ａ）においてＡ−Ａ’で示された部分の断面図を示している。

図１（ａ）に示すように、本実施の形態に係るＥＳＤ保護素子１０は、４つの保護素子セル１８ａ、１８ｂ、１８ｃ、および１８ｄ（以下、総称する場合は「保護素子セル１８」）を備えている。各保護素子セル１８は、各々Ｎ型伝導層（Ｎ型不純物を含む拡散層）１２ａ、１２ｂ、１２ｃ、および１２ｄ（以下、総称する場合は「Ｎ型伝導層１２」）を含み、各Ｎ型伝導層１２は、Ｐ型伝導層（Ｐ型不純物を含む拡散層）１４によって周囲を囲まれている。

すなわち、Ｐ型伝導層１４と、Ｐ型伝導層１４によって囲まれた各Ｎ型伝導層１２によって４つの等価的なダイオードが形成され、保護素子セル１８の各々は、この４つのダイオードの各々に対応している。そして、４つの保護素子セル１８は、Ｐ型伝導層１４を隣接させて配置されている。

さらに、Ｐ型伝導層１４は、コンタクト１６を介して第１層電極配線２０ａに接続され、Ｎ型伝導層１２ａないし１２ｄは、コンタクト１６を介して第１層電極配線２０ｂに接続されている。換言すると、ＥＳＤ保護素子１０は、第１層電極配線２０ａをアノード電極とし、第１層電極配線２０ｂをカソード電極とする、４つの保護素子セル１８、すなわち等価的なダイオードが並列接続された構成となっている。なお、以下、第１層電極配線２０ａと２０ｂとを総称する場合は、「第１層電極配線２０」という。

つぎに、図１（ｂ）を参照して、ＥＳＤ保護素子１０の断面構造について説明する。ＥＳＤ保護素子１０は、一例として、Ｐ型の伝導体（基板）１内に形成されたＮウエル（Ｎ型の拡散層）２２内に、Ｐ型伝導層１４およびＮ型伝導層１２（図１（ｂ）では、Ｎ型伝導層１２ｃが示されている）が拡散されて構成されている。

また、Ｐ型伝導層１４はコンタクト１６を介して第１層電極配線２０ａに接続され、Ｎ型伝導層１２はコンタクト１６を介して第１層電極配線２０ｂに接続されている。さらに、伝導体１の上部には、コンタクト１６、第１層電極配線２０を覆って、図示しない絶縁層が設けられている。

上記のような構成を有するＥＳＤ保護素子１０は、以下のような製造方法によって製造される。すなわち、Ｐ型の半導体基板に、フォトリソグラフィおよびエッチングを用いてＮ型不純物を拡散し、Ｎ型ウエル２２を形成する。

つぎに、フォトリソグラフィおよびエッチングを用いて、Ｎ型ウエル２２内に各々Ｐ型の不純物、Ｎ型の不純物を拡散させ、Ｐ型伝導層１４およびＮ型伝導層１２を形成する。

つぎに、半導体基板上に層間絶縁膜を堆積させ、該層間絶縁膜をＰ型伝導層１４およびＮ型伝導層１２まで貫通するビアを形成し、その後ビアを埋めつつ金属を堆積させ、該金属をパターニングして、第１層電極配線２０を形成する。

さらに、本実施の形態に係るＥＳＤ保護素子１０では、図１（ａ）に示すように、各Ｎ型伝導層１２近傍において、第１層電極配線２０ｂの配線幅が異なるようにされている。
すなわち、Ｎ型伝導層１２ａ近傍の第１層電極配線２０ｂの配線幅はＷａとされ、Ｎ型伝導層１２ｂ近傍の配線幅はＷｂとされ、Ｎ型伝導層１２ｃ近傍の配線幅はＷｃとされ、Ｎ型伝導層１２ｄ近傍の配線幅はＷｄとされている。

そして、各Ｎ型伝導層１２近傍の第１層電極配線２０ｂの配線幅は、保護素子セル１８ａないし１８ｄに流れる電流に合わせて、第１層電極配線２０ｂの図１に示す座標軸のＹ方向の電流密度が略一定になるように選択されている。換言すると、連続して配置された保護素子セル１８の引き出し配線の電流密度が一定となるようにされている。

本実施の形態に係るＥＳＤ保護素子１０では、第１層電極配線２０ｂのＹ方向に流れる電流密度を略一定とすることにより、各保護素子セル１８に流れる電流に偏りが発生することが抑制され、その結果伝導層（Ｎ型伝導層１２、Ｐ型伝導層１４）、あるいはコンタクト１６の破壊を抑制することができる。なお、以下で、配線幅ＷａないしＷｄを総称する場合は、「配線幅Ｗ」という。

つぎに、図２および図３を参照して、実際に作製した本実施の形態に係るＥＳＤ保護素子１０のレイアウト、および評価結果について説明する。

図２（ａ）は、ＥＳＤ保護素子１０のレイアウトを示す図であり、図２（ｂ）は、図２（ａ）に示すレイアウトにおける、電極配線を抜き出して示す図である。図２（ａ）に付された符号の各々は、図１（ａ）に付された符号に対応している。

すなわち、図２（ａ）に示すように、ＥＳＤ保護素子１０は、４つの保護素子セル１８ａ、１８ｂ、１８ｃ、および１８ｄを含んで構成されている。保護素子セル１８ａは、Ｎ型伝導層１２ａ、および該Ｎ型伝導層１２ａを囲んで形成されたＰ型伝導層１４ａ（以下、総称する場合は、「Ｐ型伝導層１４」）を備えている。保護素子セル１８ｂ、１８ｃ、１８ｄも同様であり、ＥＳＤ保護素子１０は、これら４つの保護素子セル１８が、Ｐ型伝導層１４を隣接させつつ、図２（ａ）に示す座標軸のＹ方向に沿って配置されることにより構成されている。

Ｐ型伝導層１４ａないし１４ｄは、コンタクト１６を介して、第１層電極配線２０ａに接続されている。また、Ｙ方向に並ぶＮ型伝導層１２ａないし１２ｄは、コンタクト１６を介して、Ｙ方向に延伸された第１層電極配線２０ｂに並列接続されている。そして、図２（ｂ）に示すように、第１層電極配線２０ｂは、該第１層電極配線２０ｂに流れる電流の電流密度が略一定となるように、Ｎ型伝導層１２ａないし１２ｄの近傍で配線幅が変えられている。

すなわち、Ｎ型伝導層１２ａ近傍における第１層電極配線２０ｂの幅をＷａ、Ｎ型伝導層１２ｂ近傍における第１層電極配線２０ｂの幅をＷｂ、Ｎ型伝導層１２ｃ近傍における第１層電極配線２０ｂの幅をＷｃ、Ｎ型伝導層１２ｄ近傍における第１層電極配線２０ｂの幅をＷｄとすると、図２（ｂ）に示すように、本実施の形態では、Ｗａ＞Ｗｂ＞Ｗｃ＞Ｗｄとされている。

換言すると、第１層電極配線２０ｂは、図２（ｂ）に示すように、４つの部分配線２０ｂ−１、２０ｂ−２、２０ｂ−３、および２０ｂ−４が連結されて一体の電極配線となっている。そして、図２（ａ）に示すように、部分配線２０ｂ−１の端部にＮ型伝導層１２ａが配置され、部分配線２０ｂ−２の端部にＮ型伝導層１２ｂが配置され、部分配線２０ｂ−３の端部にＮ型伝導層１２ｃが配置され、部分配線２０ｂ−４の端部にＮ型伝導層１２ｄが配置されている。

さらに、図２（ａ）に示すように、本実施の形態では、第１層電極配線２０ｂの配線幅が切り替わって形成された端部Ｔ１、すなわち部分配線２０ｂ−１と２０ｂ−２との接続位置における部分配線２０ｂ−１の端部の位置が、Ｎ型伝導層１２ａのＹ方向の端部Ｔ２の位置と略同じ位置とされている。第１層電極配線２０ｂの配線幅が切り替わって形成された他の端部と、Ｎ型伝導層１２のＹ方向の端部との関係も同様である。

また、Ｎ型伝導層１２のＸ方向の長さをＬｘとすると、図２（ａ）に示すように、保護素子セル１８ａではＷａ＞Ｌｘ、保護素子セル１８ｂではＷｂ＞Ｌｘ、保護素子セル１８ｃではＷｃ＜Ｌｘ、保護素子セル１８ａではＷｄ＜Ｌｘとされている。これは、第１層電極配線２０ｂにおいて、電流の流れる方向（Ｎ型伝導層１２ｄから１２ａに向かう方向、つまりＹ方向）に対するＮ型伝導層１２の寄与率を変えるためである。つまり、配線幅Ｗが幅Ｌｘより大きくされたＮ型伝導層１２ａ、１２ｂの寄与率は相対的に大きくされ、配線幅Ｗが幅Ｌｘより小さくされたＮ型伝導層１２ｃ、１２ｄの寄与率は相対的に小さくされている。

つぎに、ＥＳＤ保護素子１０の具体的なレイアウト設計について説明する。本実施の形態では、Ｎ型伝導層１２のサイズ、コンタクト１６のサイズ等を考慮した第１層電極配線２０を流れる電流のシミュレーションによって、各配線幅ＷａないしＷｄを決定している。より具体的には、配線幅ＷａないしＷｄのうち基準となる配線幅（基準配線幅）を設定し、第１層電極配線２０ｂを流れる電流の電流密度が略一定となるように、基準配線幅に対する比率を調整して各配線幅を決定している

本実施の形態では、一例として、配線幅Ｗｃを基準配線幅とし、上記シミュレーションによって各配線幅を求めたところ、Ｗａ＝１．６×Ｗｃ、Ｗｂ＝１．３×Ｗｃ、Ｗｄ＝０．７×Ｗｃとなった。

図３に、上記で求めた配線幅を適用したＥＳＤ保護素子１０を試作し、実測した電圧−電流特性を示す。図３では、図４に示す第１層電極配線２０ｂのＸ方向の配線幅を一定とした比較例に係るＥＳＤ保護素子１００の評価結果も併せて示している。図３に示すように、本実施の形態に係るＥＳＤ保護素子１０では、比較例に係るＥＳＤ保護素子１００に対して、流せる電流の最大値が２０％〜３０％向上していることがわかる。したがって、本実施の形態に係るＥＳＤ保護素子１０では、電流に対する耐性が向上している。

以上詳述したように、本実施の形態に係る半導体素子、半導体装置および半導体素子のレイアウト方法によれば、過大電流による破壊が抑制された半導体素子、半導体装置および半導体素子のレイアウト方法を提供することができる。

なお、上記実施の形態においては、並列接続される保護素子セル１８の個数を４つとした場合を例示して説明したが、これに限られず、半導体装置の具体的設計条件等に応じて適宜な個数としてよい。また、上記実施の形態では、ＥＳＤ保護素子１０を一つ用いる形態を例示して説明したが、これに限られず、複数のＥＳＤ保護素子１０を直列、あるいは並列に配置して、より大きなＥＳＤ保護素子を形成する形態としてもよい。

また、上記実施の形態では、Ｎ型伝導層１２をＰ型伝導層１４で囲む形態を例示して説明したが、これに限られず、Ｐ型伝導層１４をＮ型伝導層１２で囲む形態としてもよい。
また、Ｐ型伝導層１４によって囲まれるＮ型伝導層１２は一つである必要はなく、複数であってもよい。さらに、Ｐ型伝導層１４はＮ型伝導層１２を完全に囲む必要はなく、少なくともＮ型伝導層１２と対向して配置されていればよい。

また、上記実施の形態では、Ｐ型伝導層１４を接続する電極配線と、Ｎ型伝導層１２を接続する電極配線とを同一の配線層とする形態を例示して説明したが、これに限られず、たとえばいずれか一方を第１層電極配線に接続し、他方を第２層電極配線に接続してもよい。この場合、Ｎ型伝導層１２に接続された電極配線層に本実施の形態に係る配線幅を適用すればよい。

上記実施の形態では、第１層電極配線２０ｂの配線幅を階段状に切り替える形態を例示して説明したが、これに限られず、たとえば配線幅をテーパ状に切り替える形態としてもよい。すなわち、上記実施の形態では部分配線２０ｂ−１ないし２０ｂ−４の形状が矩形である形態を例示して説明したが、これを台形とし、配線幅が連続的に切り替わる形態としてもよい。

また、上記実施の形態では、第１層電極配線２０ａの外形において、図１のＸ方向の幅を一定にする形態を例示して説明したが、これに限られない。たとえば、Ｙ方向にテーパ状にされた第１層電極配線２０ｂの外形に合わせて、第１層電極配線２０ａのＸ方向の幅をテーパ状に変えてもよい。このようにすることにより、レイアウト面積の削減が可能になるという効果がある。

１ 伝導体
１０ ＥＳＤ保護素子
１２ Ｎ型伝導層
１４ Ｐ型伝導層
１６ コンタクト
１８ 保護素子セル
２０ 第１層電極配線
２０ｂ−１、２０ｂ−２、２０ｂ−３、２０ｂ−４ 部分配線
２２ Ｎウエル
１００ ＥＳＤ保護素子
１０２ Ｎ型伝導層
１０４ Ｐ型伝導層
１０６ コンタクト
１０８ 保護素子セル
１２０ 第１層電極配線

Claims (9)

1. 基板と、
   前記基板の予め定められた方向に沿って形成された第１導電型の不純物を含む複数の第１の領域と、
   前記複数の第１の領域に対向して前記基板に形成された第２導電型の不純物を含む第２の領域と、
   前記予め定められた方向に延伸され、かつ前記複数の第１の領域を接続する第１の配線と、
   前記第２の領域に接続されるとともに、前記第２の領域および前記複数の第１の領域を介して前記第１の配線との間で電流が流れる第２の配線と、を備え、
   前記第１の配線は、前記第１の配線に流れる前記電流の電流密度が一定となるように、前記複数の第１の領域の各々の近傍で前記予め定められた方向に交差する方向の幅が変えられた
   半導体素子。
2. 前記第１の配線は、前記予め定められた方向に一端および他端を有するとともに前記一端は他の素子に接続される引き出し配線とされ、前記一端から前記他端に向けて配線幅が細くなるように幅が変えられた
   請求項１に記載の半導体素子。
3. 前記第２の配線は、前記一端以外の前記第１の配線に沿って配置されて前記第１の配線を部分的に囲んでいる
   請求項２に記載の半導体素子。
4. 前記第１の配線は、前記複数の第１の領域の各々に接続された複数の部分配線が前記予め定められた方向に連続して配置されてなり、前記複数の部分配線の各々の前記予め定められた方向に交差する方向の幅が前記複数の第１の領域の各々の近傍で変えられた
   請求項２または請求項３に記載の半導体素子。
5. 前記第１の配線は、前記予め定められた方向に一端および他端を有するとともに前記一端は他の素子に接続される引き出し配線とされ、前記他端に近い少なくとも１つの前記部分配線の前記予め定められた方向に交差する方向の幅は、該部分配線が接続された第１の領域の前記予め定められた方向に交差する方向の幅よりも狭くされている
   請求項４に記載の半導体素子。
6. 前記複数の部分配線の前記予め定められた方向の端部が、前記複数の部分配線の各々に接続される第１の領域の前記予め定められた方向の端部とが同じ位置とされている
   請求項４または請求項５に記載の半導体素子。
7. 前記複数の第１の領域は各々同じ形状であり、前記第２の領域は各々前記複数の第１の領域を囲んで形成された複数の部分領域が接続されてなる
   請求項１〜請求項６のいずれか１項に記載の半導体素子。
8. 回路素子により構成された所定の機能を有する回路領域と、
   請求項１〜請求項７のいずれか１項に記載の半導体素子と、を含み、
   前記第１の配線および前記第２の配線の一方が前記回路領域に接続され、かつ他方が電源または接地に接続されるとともに、前記半導体素子が静電保護素子として機能する
   半導体装置。
9. 基板と、前記基板の予め定められた方向に沿って形成された第１導電型の不純物を含む複数の第１の領域と、前記複数の第１の領域に対向して前記基板に形成された第２導電型の不純物を含む第２の領域と、前記予め定められた方向に延伸され、かつ前記複数の第１の領域を接続する第１の配線と、前記第２の領域に接続されるとともに、前記第２の領域および前記複数の第１の領域を介して前記第１の配線との間で電流が流れる第２の配線と、を備えた半導体素子のレイアウト方法であって、
   前記第１の配線の前記予め定められた方向に交差する方向の幅を、前記第１の配線に流れる前記電流の電流密度が一定となるように、前記複数の第１の領域の各々の近傍で変える
   半導体素子のレイアウト方法。

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