CN111886682A - 半导体装置及制造方法 - Google Patents

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阿形泰典
吉村尚
泷下博
目黑美佐稀
儿玉奈绪子
伊仓巧裕
野口晴司
原田祐一
樱井洋辅
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Fuji Electric Co Ltd
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Abstract

提供一种半导体装置，在深度方向上，氢浓度分布具有第一氢浓度峰和第二氢浓度峰，施主浓度分布具有第一施主浓度峰和第二施主浓度峰，第一氢浓度峰和第一施主浓度峰配置于第一深度，第二氢浓度峰和第二施主浓度峰配置于第二深度，该第二深度以下表面为基准时比第一深度深，各浓度峰具有浓度值随着从下表面朝向上表面而增大的上行斜坡，用第二氢浓度峰的上行斜坡的斜率将第二施主浓度峰的上行斜坡的斜率归一化而得的值小于用第一氢浓度峰的上行斜坡的斜率将第一施主浓度峰的上行斜坡的斜率归一化而得的值。

Description

半导体装置及制造方法
技术领域
本发明涉及半导体装置及制造方法。
背景技术
以往，已知通过向半导体基板注入氢并使其扩散，从而使存在于扩散区的结晶缺陷与氢结合而进行施主化(例如，参照专利文献1)。
专利文献1：日本特表2016-204227号公报
发明内容
技术问题
优选能够高精度地控制通过使结晶缺陷与氢结合而产生的施主区的范围和施主浓度。
技术方案
为了解决上述课题，在本发明的一个方式中，提供半导体装置，其具备半导体基板，该半导体基板具有上表面和下表面。在半导体基板的连结上表面和下表面的深度方向上，氢浓度分布可以具有第一氢浓度峰和第二氢浓度峰。在深度方向上，施主浓度分布可以具有第一施主浓度峰和第二施主浓度峰。第一氢浓度峰和第一施主浓度峰可以配置在第一深度。第二氢浓度峰和第二施主浓度峰可以配置在第二深度，所述第二深度以下表面为基准时比第一深度深。各浓度峰可以具有浓度值随着从下表面朝向上表面而增大的上行斜坡。用第二氢浓度峰的上行斜坡的斜率将第二施主浓度峰的上行斜坡的斜率归一化而得的值可以小于用第一氢浓度峰的上行斜坡的斜率将第一施主浓度峰的上行斜坡的斜率归一化而得的值。
各浓度峰可以具有浓度值随着从下表面朝向上表面而减小的下行斜坡。第二氢浓度峰的上行斜坡的斜率可以比下行斜坡的斜率小。第二施主浓度峰的上行斜坡的斜率可以比下行斜坡的斜率小。
第一深度与第二深度之间的施主浓度分布可以具有掺杂浓度基本恒定的平坦区。平坦区在深度方向上的长度可以为半导体基板在深度方向上的厚度的10％以上。
第一深度与第二深度之间的施主浓度分布可以具有施主浓度基本恒定的平坦区。平坦区在深度方向上的长度可以为10μm以上。
平坦区的施主浓度的最小值可以比半导体基板的施主浓度高。
第一深度与第二深度之间的施主浓度的最小值可以比半导体基板的施主浓度高。
第二氢浓度峰的浓度值可以比第一氢浓度峰的浓度值小。
半导体装置可以具备设置于半导体基板的N型的漂移区。半导体装置可以具备在半导体基板中以与上表面接触的方式设置且施主浓度比漂移区的施主浓度高的发射区。半导体装置可以具备设置于发射区与漂移区之间的P型的基区。半导体装置可以具备在半导体基板中以与下表面接触的方式设置的P型的集电区。可以具备设置于集电区与漂移区之间且具有1个以上的施主浓度比漂移区的施主浓度高的施主浓度峰的N型的缓冲区。第一施主浓度峰可以为缓冲区的施主浓度峰。
半导体装置可以具备设置于基区与漂移区之间且具有1个以上的施主浓度比漂移区的施主浓度高的施主浓度峰的蓄积区。第二施主浓度峰可以为蓄积区的施主浓度峰。
蓄积区可以除第二施主浓度峰以外还具有由氢以外的施主形成的施主浓度峰。
第二施主浓度峰可以配置于缓冲区与蓄积区之间。
半导体装置可以具备设置于半导体基板的上表面的栅极沟槽部。第二施主浓度峰可以配置于栅极沟槽部的底部与半导体基板的上表面之间。
半导体装置可以具备设置于半导体基板的有源部。半导体装置可以具备在俯视半导体基板时以包围有源部的方式设置的边缘终端结构部。半导体基板可以具有注入到了第二氢浓度峰的位置处的氢所通过的通过区。在深度方向上，设置于边缘终端结构部的通过区可以比设置于有源部的通过区短，或者在边缘终端结构部不设置通过区。
半导体装置可以具备设置于半导体基板的晶体管部和二极管部。在深度方向上，设置于二极管部的通过区可以比设置于晶体管部的通过区短，或者在二极管部不设置通过区。
在深度方向上，设置于晶体管部的通过区可以比设置于二极管部的通过区短，或者在晶体管部不设置通过区。
第一深度可以包含于从下表面起沿深度方向到5μm以下的范围。
第一氢浓度峰处的施主浓度可以为1×1015/cm3以上且1×1017/cm3以下。
在本发明的第二方式中，提供半导体装置，其具备半导体基板，该半导体基板具有上表面和下表面。半导体基板的连结上表面和下表面的深度方向上的氢浓度分布可以具有配置于从下表面起沿深度方向到5μm以下的范围的第一氢浓度峰和配置于比第一氢浓度峰靠上表面侧的位置的第二氢浓度峰。
半导体基板在下表面与第一氢浓度峰之间可以具有杂质浓度峰，杂质为氩或氟。
在本发明的第三方式中，提供第一方式的半导体装置的制造方法。制造方法可以包括从半导体基板的下表面向第一深度注入氢的第一注入步骤。制造方法可以包括从半导体基板的下表面向第二深度注入氢，形成氢所通过的通过区的第二注入步骤。制造方法可以包括对半导体基板进行热处理，使注入到了第一深度的氢在通过区扩散的扩散步骤。可以确定第一注入步骤中的氢的剂量，使得在扩散步骤中进行了热处理的半导体基板中，通过区的施主浓度的最小值变得比注入氢之前的半导体基板的施主浓度高。
在第一注入步骤中，可以以根据氢在半导体基板中的扩散系数和第二深度确定的最小剂量以上的剂量注入氢。
半导体基板为硅基板，在将距离下表面的第二深度设为x(cm)的情况下，第一注入步骤中的氢的剂量Q(/cm2)可以满足下式。
Q≥2.6×1010×e0.12x
在第一注入步骤中，可以通过等离子体掺杂向第一深度注入氢。
在等离子体掺杂之后，可以对半导体基板的下表面进行磨削。
在等离子体掺杂之后，可以对半导体基板的下表面进行激光退火。
应予说明，上述的发明内容未列举本发明的所有必要特征。另外，这些特征群的子组合也另外能够成为发明。
附图说明
图1是表示半导体装置100的一个例子的截面图。
图2表示图1的A-A线所示的位置处的深度方向的氢浓度分布和施主浓度分布。
图3A是说明第一氢浓度峰131与第一施主浓度峰111之间的关系的图。
图3B是说明第二氢浓度峰141与第二施主浓度峰121之间的关系的图。
图3C是说明上行斜坡142的斜率的图。
图4A是说明上行斜坡112的斜率的归一化的另一定义的图。
图4B是说明上行斜坡122的斜率的归一化的另一定义的图。
图5是说明平坦区150的图。
图6是表示半导体装置100的结构例的图。
图7是表示图6的B-B线的位置处的深度方向的载流子浓度分布的一个例子的图。
图8是表示半导体装置100的另一结构例的图。
图9是表示图8的C-C线的位置处的深度方向的载流子浓度分布的一个例子的图。
图10表示图1的A-A线所示的位置处的深度方向的氢浓度分布和载流子浓度分布。
图11是表示半导体基板10的上表面21中的各要素的配置例的图。
图12是表示图11中的c-c'截面的一个例子的图。
图13是表示通过区106的另一配置例的图。
图14是表示通过区106的另一配置例的图。
图15是表示通过区106的另一配置例的图。
图16A是表示通过区106的另一配置例的图。
图16B是表示通过区106的另一配置例的图。
图17A是表示通过区106的另一配置例的图。
图17B是表示通过区106的另一配置例的图。
图17C是说明用于不使氢离子侵入半导体基板10的光致抗蚀剂膜200的最小的厚度M的图。
图18A是表示通过区106的另一配置例的图。
图18B是表示通过区106的另一配置例的图。
图19是表示在半导体装置100的制造方法中形成通过区106的工序的图。
图20是表示扩散步骤S1904之后的半导体基板10中的载流子浓度分布的一个例子的图。
图21是表示氢的扩散系数D与第一剂量Q之间的关系的图。
图22是表示扩散系数D与退火温度T之间的关系的图。
图23是表示氢的扩散深度与第一剂量之间的关系的图。
图24是表示扩散系数D与扩散深度x之间的关系的图。
图25是针对每个退火温度规定最小剂量的直线的图。
图26是表示第二剂量与第一剂量的最小剂量之间的关系的图。
图27是说明第一深度Z1的一个例子的图。
图28表示半导体基板10在深度方向上的施主浓度分布和氢化学浓度分布的另一例。
图29是表示第一氢浓度峰131的附近处的氢化学浓度分布和氩化学浓度分布的一个例子的图。
图30是表示半导体装置100的另一结构例的图。
图31表示图30的D-D线处的载流子浓度分布、氢化学浓度分布和硼化学浓度分布的一个例子。
图32表示图30的E-E线处的载流子浓度分布、氢化学浓度分布和磷化学浓度分布的一个例子。
图33是表示半导体装置100的制造方法的一部分工序的图。
图34是表示半导体装置100的制造方法的一部分工序的图。
图35表示在下表面侧结构形成步骤中，向第一深度Z1和第二深度Z2注入氢离子的工序的一个例子。
图36表示在下表面侧结构形成步骤中，向第一深度Z1和第二深度Z2注入氢离子的工序的另一例。
符号说明
10：半导体基板，11：阱区，12：发射区，14：基区，15：接触区，16：蓄积区，18：漂移区，20：缓冲区，21：上表面，22：集电区，23：下表面，24、25：峰，30：虚设沟槽部，32：虚设绝缘膜，34：虚设导电部，38：层间绝缘膜，40：栅极沟槽部，42：栅极绝缘膜，44：栅极导电部，48：栅极流道，50：栅极金属层，52：发射极，54：集电极，70：晶体管部，72：边界部，80：二极管部，82：阴极区，90：边缘终端结构部，92：保护环，94：场板，100：半导体装置，106：通过区，111：第一施主浓度峰，112、122、132、142、172：上行斜坡，113、123、133、143、173：下行斜坡，114、124、125、134、144、145：斜率，116：栅极焊盘，118：发射极焊盘，120：有源部，121：第二施主浓度峰，131：第一氢浓度峰，140：外周端，141：第二氢浓度峰，150：平坦区，151：谷，161：第一例，162：第二例，163：第三例，171：空位浓度峰，174：沟道截断区，175：空位缺陷浓度分布，180：基础掺杂区，181：非掺杂区，182：保护膜，184：镀层，190：中间边界区，192：寿命控制区，194：氢浓度峰，196：氩浓度峰，200：光致抗蚀剂膜
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求所涉及的发明。另外，实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向或者在半导体装置安装时的方向。
在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。正交坐标轴只不过是确定构成要素的相对位置，并不限定特定的方向。例如，Z轴不限定表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是彼此相反的方向。在未记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中称为“相同”或“相等”的情况下，也可以包括具有因制造偏差等而引起的误差的情况。该误差例如为10％以内。
在本说明书中，化学浓度是指与活化的状态无关而测定的杂质的浓度。化学浓度例如能够通过二次离子质谱分析法(SIMS)测量。在本说明书中，有时将施主与受主的浓度差设为施主和受主中的多的一方的浓度。该浓度差可以通过电压-电容测定法(CV法)测定。另外，可以将通过扩展电阻测定法(SR)测得的载流子浓度作为施主或受主的浓度。另外，在施主或受主的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主或受主的浓度。在施主或受主所存在的区域中的施主或受主的浓度基本均匀的情况下等，可以将该区域中的施主或受主浓度的平均值作为施主或受主浓度。
在本说明书中，掺杂浓度是指施主化或受主化的杂质的浓度。在本说明书中，有时将施主与受主的浓度差(即净掺杂浓度)作为掺杂浓度。另外，有时将掺杂区域中的掺杂浓度分布的峰值作为该掺杂区域中的掺杂浓度。
在本说明书中，每单位体积的浓度单位使用atоms/cm3或ions/cm3或/cm3。该单位用于半导体基板内的施主或受主浓度或化学浓度。每单位面积的浓度单位使用atоms/cm2或ions/cm2或/cm2。该单位用于向基板注入的原子或离子的注入量(剂量)。atоms和ions的标记可以省略。
本说明书的单位系统在没有特别说明的情况下为SI单位系统。有时用cm表示长度的单位，但是各个计算可以换算成米(m)之后进行计算。
图1是表示半导体装置100的一个例子的截面图。半导体装置100具备半导体基板10。半导体基板10是由半导体材料形成的基板。作为一个例子，半导体基板10为硅基板。半导体基板10具有由在制造时注入的杂质等确定的施主浓度。本例的半导体基板10的导电型为N-型。在本说明书中，有时将半导体基板10中的施主浓度称为基板浓度。
半导体基板10具有上表面21和下表面23。上表面21和下表面23是半导体基板10的2个主面。在本说明书中，将与上表面21和下表面23平行的面中的正交轴作为X轴和Y轴，将与上表面21和下表面23垂直的轴作为Z轴。在半导体基板10形成有IGBT或FWD等半导体元件，但是在图1中，省略这些元件结构。
从下表面23侧向半导体基板10注入有氢离子。本例的氢离子为质子。氢离子在半导体基板10的深度方向(Z轴方向)上至少注入到2个深度Z1、Z2。在本例中，将2个深度中的靠近下表面23的一方作为第一深度Z1，将从下表面23看比第一深度Z1更深的一方作为第二深度Z2。在图1中，用×标记示意地示出所注入的氢，但是氢也分布在注入位置Z1、Z2的周围。
第一深度Z1可以在半导体基板10的深度方向上配置于下表面23侧。例如以下表面23为基准时，第一深度Z1可以配置于半导体基板10的厚度的一半以下的范围，也可以配置于半导体基板10的厚度的1/4以下的范围。第二深度Z2在半导体基板10的深度方向上可以配置于上表面21侧。例如以上表面21为基准时，第二深度Z2可以配置于半导体基板10的厚度的一半以下的范围，也可以配置于半导体基板10的厚度的1/4以下的范围。然而，第一深度Z1和第二深度Z2不限于这些范围。
注入到第二深度Z2的氢离子通过从下表面23到第二深度Z2的通过区106。在通过区106，由于氢离子通过而产生空位(V)、复合空位(VV)等空位缺陷。在本说明书中，如果没有特别提及，则空位也包括复合空位。通过区106中的空位密度可以通过注入到第二深度Z2的氢离子的剂量等进行调节。
通过在注入氢离子之后对半导体基板10进行热处理，从而使注入到第一深度Z1和第二深度Z2的氢扩散于通过区106。通过使存在于通过区106的空位(V)和氧(O)与氢(H)结合，从而形成VOH缺陷。VOH缺陷作为供给电子的施主发挥作用。由此，可以使通过区106的施主浓度高于成为半导体基板10的基础的半导体晶锭的制造时的施主浓度Db(或电阻率、基础掺杂浓度)。因此，根据形成于半导体基板10的元件应该具有的特性，能够容易调节半导体基板10的施主浓度。应予说明，如果没有特别说明，则在本说明书中，具有与氢的化学浓度分布相似的分布的VOH缺陷以及与通过区106的空位缺陷的分布相似的VOH缺陷都称为氢施主或作为施主的氢。
应予说明，用于设定基础掺杂浓度Db的掺杂剂是在半导体晶锭制造时添加的掺杂剂。作为一个例子，在半导体晶锭为硅的情况下，如果为n型，则为磷、锑、砷，如果为p型，则为硼、铝等。此外，在为硅以外的化合物半导体、氧化物半导体的情况下，也可以为各自的掺杂剂。另外，半导体晶锭的制造方法可以是浮区(FZ)法、切克劳斯基(CZ)法、施加磁场的切克劳斯基(MCZ)法中的任一个。
通常，必须与应该形成于半导体基板10的元件的特性、特别是额定电压或耐压对应地准备具有基础掺杂浓度Db的半导体基板10。与此相对，根据图1所示的半导体装置100，通过控制氢离子的剂量和注入深度，能够使半导体装置100完成时的半导体基板10的施主浓度和通过区106的范围局部地高于基础掺杂浓度Db。因此，即使使用基础掺杂浓度不同的半导体基板10，也能够形成预定的额定电压或耐压特性的元件。另外，虽然半导体基板10的制造时的施主浓度的偏差比较大，但是能够比较高精度地控制氢离子的剂量。因此，也能够高精度地控制通过注入氢离子而产生的空位(V)的浓度，能够高精度地控制通过区106的施主浓度。
图2表示图1的A-A线所示的位置处的深度方向的氢浓度分布、施主浓度分布和空位缺陷浓度分布175。图2的横轴表示从下表面23起算的深度位置，纵轴用对数轴表示每单位体积的氢浓度、施主浓度和空位缺陷浓度。应予说明，对于空位缺陷浓度分布175而言，是将用于得到如下所述的第二氢浓度分布的氢离子刚进行离子注入后的分布。在完成半导体装置100时，与刚进行离子注入后相比，空位减少或消失，示出与图2不同的浓度分布。图2中的氢浓度例如是通过SIMS法测得的化学浓度。图2中的施主浓度例如是通过CV法或SR法测得的电活化的掺杂浓度。在图2中，用虚线表示氢浓度分布和空位缺陷浓度分布175，用实线表示施主浓度分布。
氢浓度分布具有第一氢浓度峰131和第二氢浓度峰141。第一氢浓度峰131在第一深度Z1处呈现极大值。第二氢浓度峰141在第二深度Z2处呈现极大值。
施主浓度分布具有第一施主浓度峰111和第二施主浓度峰121。第一施主浓度峰111在第一深度Z1处呈现极大值。第二施主浓度峰121在第二深度Z2处呈现极大值。然而，第一施主浓度峰111呈现极大值的位置可以与第一深度Z1不严格一致。例如，如果在以第一深度Z1为基准时的第一氢浓度峰131的半值全宽度的范围内包含第一施主浓度峰111呈现极大值的位置，则第一施主浓度峰111实质上可以配置于第一深度Z1。同样地，如果在以第二深度Z2为基准时的第二氢浓度峰141的半值全宽度的范围内包含第二施主浓度峰121呈现极大值的位置，则第二施主浓度峰121实质上可以配置于第二深度Z2。
空位缺陷浓度分布175具有与第一氢浓度峰131对应的第一空位浓度峰和与第二氢浓度峰141对应的第二空位浓度峰(空位浓度峰171)。但是，对第一空位浓度峰省略图示。空位浓度峰171在深度Zd2处呈现极大值。
随着从半导体基板10的下表面23朝向上表面21，各个浓度峰具有浓度值增大的上行斜坡和浓度值减小的下行斜坡。在本例中，第一氢浓度峰131具有上行斜坡132和下行斜坡133。第二氢浓度峰141具有上行斜坡142和下行斜坡143。第一施主浓度峰111具有上行斜坡112和下行斜坡113。第二施主浓度峰121具有上行斜坡122和下行斜坡123。空位浓度峰171具有上行斜坡172和下行斜坡173。
半导体基板10的施主包括在注入氢离子之前存在于半导体基板10的施主、即基础掺杂浓度(浓度Db)、所注入的氢活化而成的施主以及上述的VOH缺陷。氢作为施主而活化的比率例如为1％左右。在通过区106中的与第一深度Z1和第二深度Z2分开一定程度的区域中，由与空位缺陷浓度对应的VOH缺陷形成的施主的比率高于由与氢化学浓度对应的VOH缺陷形成的施主，施主浓度被空位缺陷的浓度限速。与氢化学浓度对应的VOH缺陷是指与空位缺陷浓度相比由氢化学浓度起决定作用的VOH缺陷。与空位缺陷浓度对应的VOH缺陷是指与氢化学浓度相比由空位缺陷浓度起决定作用的VOH缺陷。
这里，由氢化学浓度分布起决定作用的VOH缺陷是指如下含义。在空位、氧、氢形成簇而形成VOH缺陷的情况下，由于氢化学浓度相对于空位缺陷浓度足够多，所以由VOH缺陷形成的施主浓度的分布呈现与氢化学浓度的分布相似的情形。作为一个例子，在某一深度及其附近的深度处，在氢化学浓度比空位缺陷浓度大的情况下，可以说成为由氢化学浓度分布起决定作用的VOH缺陷的施主浓度分布。
另一方面，由空位缺陷浓度分布175起决定作用的VOH缺陷是指由于空位缺陷浓度相对于氢化学浓度足够多，所以由VOH缺陷形成的施主浓度的分布呈现与空位缺陷浓度的分布相似的情形。作为一个例子，在某一深度及其附近的深度处，在空位缺陷浓度比氢化学浓度大的情况下，可以说成为由空位缺陷浓度分布175起决定作用的VOH缺陷的施主浓度分布。
在通过区106，除了第一深度Z1和第二深度Z2的附近以外，认为由于氢通过而产生的空位(V、VV等)如图2所示在深度方向上以基本均匀的浓度分布。另外，认为在半导体基板10的制造时等注入的氧(O)也在深度方向上均匀地分布。另外，在通过区106，由于第一氢浓度峰131的氢和第二氢浓度峰141的氢从深度方向的两侧扩散，所以存在足够量的氢。它们作为VOH缺陷而形成平坦的施主分布。
在第二氢浓度峰141的附近，认为通过氢离子的注入而形成的空位缺陷、特别是悬挂键被注入的氢封端。因此，有时空位浓度峰171的第二深度Zd2与第二氢浓度峰141的第二深度Z2相比位于略微靠近离子注入的注入面侧或第一氢浓度峰131侧的位置。对于第一空位浓度峰也是同样，但是位置的偏移与Z2和Zd2的偏移相比足够小，所以省略图示。
因此，在除了第一深度Z1和第二深度Z2的附近以外的通过区106，存在作为施主发挥作用的VOH缺陷基本均匀地分布的平坦区150。平坦区150中的施主浓度分布在深度方向上基本恒定。施主浓度在深度方向上基本恒定可以是指例如施主浓度的最大值与最小值的差值为施主浓度的最大值的50％以内的区域在深度方向上连续的状态。该差值可以为该区域的施主浓度的最大值的30％以下，也可以为10％以下。
或者，相对于深度方向的预定范围中的施主浓度分布的平均浓度，施主浓度分布的值可以在该施主浓度分布的平均浓度的±50％以内，也可以在±30％以内，还可以在±10％以内。作为一个例子，深度方向的预定范围可以如下。即，将从第一深度Z1到第二深度Z2的长度设为ZL，可以将从Z1与Z2之间的中心Zc起，分别向第一深度Z1侧和第二深度Z2侧分离0.25Z的2点间的长度0.5ZL的区间作为该范围。可以与平坦区150的长度对应地将预定范围的长度设为0.75ZL，也可以设为0.3ZL，还可以设为0.9ZL。
设置平坦区150的范围可以通过第二氢浓度峰141的位置进行控制。平坦区150设置在第一氢浓度峰131与第二氢浓度峰141之间。另外，平坦区150的施主浓度可以通过第二氢浓度峰141处的氢离子的剂量进行控制。通过增大氢离子的剂量，从而在通过区106产生的空位(V)变多，施主浓度上升。
应予说明，在向比第一氢浓度峰131深的位置注入氢离子时，可以将氢离子的加速能量提高到氢穿透(贯穿)半导体基板10的程度的值。即，第二氢浓度141峰可以不残留于半导体基板10。由此，也能够增加空位缺陷的浓度。另一方面，在加速能量过大的情况下，在离子注入时基板受到的损伤过强而有时通过区106的空位缺陷的分布无法保持平坦性。因此，可以使第二氢浓度峰141位于半导体基板10的内部。
由于第二氢浓度峰141设置于比第一氢浓度峰131深的位置，所以峰的扩展容易比第一氢浓度峰131大。因此，第二施主浓度峰121与第一施主浓度峰111相比，峰的扩展也容易变大。即，第二施主浓度峰121容易成为比第一施主浓度峰111平缓的峰。
另外，在本例中，第一氢浓度峰131的浓度值比第二氢浓度峰141的浓度值大。第一氢浓度峰131的浓度值可以为第二氢浓度峰141的浓度值的10倍以上，也可以为100倍以上。在另一例中，第一氢浓度峰131的浓度值可以为第二氢浓度峰141的浓度值以下。
在本例中，由于第一氢浓度峰131的浓度值高，所以在第一氢浓度峰131处，作为施主而活化的氢的量也变得比较多。即，相对于空位缺陷浓度分布175，由氢化学浓度分布起决定作用的VOH缺陷的施主的比率变高。此时，第一施主浓度峰111的形状与第一氢浓度峰131的形状相似。
另一方面，第二氢浓度峰141的浓度值比较低，在第二氢浓度峰141处作为施主而活化的氢的量比较少。即，与由氢化学浓度分布起决定作用的VOH缺陷的施主相比，由空位缺陷浓度分布175起决定作用的VOH缺陷的施主的比率比较高。此时，第二施主浓度峰121的形状与第二氢浓度峰141的形状的相似度比第一施主浓度峰111的形状与第一氢浓度峰131的形状的相似度小。由于认为VOH缺陷在大部分通过区106中基本均匀分布，所以第二施主浓度峰121成为更平缓的形状。峰形状的相似度可以是如下指标，即在氢浓度峰与施主浓度峰之间，对应的斜坡的斜率之差越大则峰形状的相似度表示越小的值。
通过这样的构成，能够在第一深度Z1与第二深度Z2之间设置平坦区150。由于相对于通过区106，氢从深度方向上的两侧扩散，所以容易在深度方向上形成较长的平坦区150。平坦区150在深度方向上的长度可以为半导体基板10在深度方向上的厚度的10％以上，也可以为30％以上，还可以为50％以上。另外，平坦区150在深度方向上的长度可以为10μm以上，也可以为30μm以上，还可以为50μm以上，还可以为100μm以上。
平坦区150的施主浓度的最小值可以比半导体基板10的基础掺杂浓度Db高。即，平坦区150的施主浓度可以在整个平坦区150比基础掺杂浓度Db高。平坦区150的施主浓度与半导体基板10的基础掺杂浓度Db的差值可以通过例如第二氢浓度峰141处的氢剂量来调节。
第一深度Z1与第二深度Z2之间的施主浓度的最小值可以比半导体基板10的基础掺杂浓度高。在第一氢浓度峰131与第二氢浓度峰141之间可以连续地设置N型的区域。另外，第二深度Z2与半导体基板10的下表面23之间的施主浓度的最小值可以比半导体基板10的施主浓度高。
图3A是说明第一氢浓度峰131与第一施主浓度峰111之间的关系的图。在本例中，使用第一氢浓度峰131的上行斜坡132的斜率134，将第一施主浓度峰111的上行斜坡112的斜率114归一化。作为一个例子，归一化是用斜率134除以斜率114的处理。
上行斜坡的斜率可以是浓度呈现极大值的位置与浓度相对于极大值为预先确定的比率的位置的斜率。预先确定的比率可以为80％，也可以为50％，还可以为10％，还可以为1％，还可以使用其他比率。另外，在第一氢浓度峰131和第一施主浓度峰111处，可以使用第一深度Z1与半导体基板10的下表面23之间的浓度分布的斜率。在图3A所示的例子中，第一氢浓度峰131的斜率134由(H1-aH1)/(Z1-Z3)给出，第一施主浓度峰111的斜率114由(D1-aD1)/(Z1-Z4)给出。H1为第一深度Z1处的氢浓度，D1为第一深度Z1处的施主浓度，a为预先确定的比率，Z3为在第一氢浓度峰131的上行斜坡132处氢浓度成为aH1的深度，Z4为在第一施主浓度峰111的上行斜坡112处施主浓度成为aD1的深度。例如，如果用斜率134将斜率114归一化，则成为(D1-aD1)(Z1-Z3)/{(H1-aH1)(Z1-Z4)}。将用斜率134使斜率114归一化而得的斜率设为α。
图3B是说明第二氢浓度峰141与第二施主浓度峰121之间的关系的图。在本例中，使用第二氢浓度峰141的上行斜坡142的斜率144，将第二施主浓度峰121的上行斜坡122的斜率124归一化。
在图3B所示的例子中，第二氢浓度峰141的斜率144由(H2-aH2)/(Z2-Z5)给出，第二施主浓度峰121的斜率124由(D2-aD2)/(Zd2-Z6)给出。H2为第二深度Z2处的氢浓度，D2为第二深度Z2处的施主浓度，a为预先确定的比率，Z5为在第二氢浓度峰141的上行斜坡142处氢浓度成为aH2的深度，Z6为在第二施主浓度峰121的上行斜坡122处施主浓度成为aD2的深度。将第二施主浓度峰121的斜率归一化所使用的比率a可以与将第一施主浓度峰111的斜率归一化所使用的比率a相同，也可以不同。例如，如果用斜率144将斜率124归一化，则成为(D2-aD2)(Z2-Z5)/{(Zd2-Z6)(H2-aH2)}。将用斜率144使斜率124归一化而得的斜率设为β。
第二施主浓度峰121的上行斜坡122的归一化后的斜率β比第一施主浓度峰111的上行斜坡112的归一化后的斜率α小。即，第二施主浓度峰121与第一施主浓度峰111相比，成为相对于氢浓度峰更平缓的峰。通过以形成这样的第二施主浓度峰121的方式注入氢离子，从而能够形成平坦区150。另外，通过使第二施主浓度峰121成为平缓的形状，从而也能够缓和平坦区150的前端处的施主浓度的变化。第二施主浓度峰121的上行斜坡122的归一化后的斜率β可以为第一施主浓度峰111的上行斜坡112的归一化后的斜率α的1倍以下，也可以为0.1倍以下，还可以为0.01倍以下。
另外，第二氢浓度峰141的上行斜坡142的斜率144可以比下行斜坡143的斜率145小。注入到距离下表面23较深的位置处的氢离子的浓度分布有时在下表面23侧引入平缓的下摆，所以通过比较上行斜坡142的斜率144与下行斜坡143的斜率145，从而有时能够判断第二氢浓度峰141的氢是否从下表面23侧注入。斜率145由(H2-aH2)/(Z7-Z2)给出。斜率125由(D2-aD2)/(Z7-Zd2)给出。应予说明，在图3B中，第二施主浓度峰121的上行斜坡122的斜率124比下行斜坡123的斜率125大，但也可以与第二氢浓度峰141同样地，第二施主浓度峰121的上行斜坡122的斜率124比下行斜坡123的斜率125小。
图3C是说明上行斜坡142的斜率的图。上行斜坡142的斜率可以如下考虑。如图3C所记载，在第二氢浓度峰141处，将成为峰浓度H2的10％(0.1×H2)的浓度的2处位置P8、P9之间的宽度(10％全宽度)设为FW10％M。2处位置P8、P9是隔着峰位置Z2，氢浓度成为0.1×H2的点中的最靠近峰位置Z2的2处位置。将2处位置P8、P9中的第一氢浓度峰侧的位置设为Z8。位置Z8处的施主浓度的斜率基本平坦。位置Z8处的氢浓度的斜率超过位置Z8处的施主浓度的斜率的100倍。例如，位置Z8处的氢浓度的斜率可以为位置Z8处的施主浓度的斜率的100倍以上，也可以为1000倍以上。
图4A是说明上行斜坡112的斜率的归一化的另一定义的图。在上行斜坡112的斜率的归一化中，例如引入以下的指标γ。在3A的例子中，位置Z3与位置Z4不同，但是在本例中，将位置Z3和位置Z4设为相同的位置(Z3＝Z4)。位置Z3这里为预先确定的位置。位置Z3只要是氢浓度分布和施主浓度分布与位置Z1相比更靠下表面侧成为上行斜坡132、112的位置即可。将位置Z3处的氢浓度设为a×H1，将施主浓度设为b×D1。a为位置Z3处的氢浓度相对于位置Z1的第一氢浓度峰131的浓度H1的比率。b为位置Z3的施主浓度相对于位置Z1的第一施主浓度峰111的浓度D1的比率。这里，引入区间Z3～Z1中的氢浓度和施主浓度的各斜率之比和将该斜率之比归一化而得的斜率比γ。将区间Z3～Z1中的氢浓度的斜率之比定义为(H1/aH1)/(Z1-Z3)。同样地，将区间Z3～Z1中的施主浓度的斜率之比定义为(D1/bD1)/(Z1-Z3)。并且，利用区间Z3～Z1中的氢浓度的斜率之比，将使施主浓度的斜率之比归一化而得的斜率比γ定义为{(D1/bD1)/(Z1-Z3)}/{(H1/aH1)/(Z1-Z3)}。归一化后的斜率比γ通过计算上式而成为简单的比a/b。
图4B是说明上行斜坡122的斜率的归一化的另一定义的图。在上行斜坡122的斜率的归一化中，例如引入与指标γ同样的指标ε。在图3B的例子中，位置Z5与位置Z6不同，但是在本例中，将位置Z5和位置Z6设为相同的位置(Z5＝Z6)。位置Z5这里为预先确定的位置。位置Z5只要是氢浓度分布和施主浓度分布与位置Z2相比更靠下表面侧成为上行斜坡142、122的位置即可。将位置Z5处的氢浓度设为c×H2，将施主浓度设为d×D2。c为位置Z5处的氢浓度相对于位置Z2的第二氢浓度峰141的浓度H2的比率。d为位置Z5的施主浓度相对于位置Z1的第二施主浓度峰121的浓度D2的比率。这里，引入区间Z5～Z2中的氢浓度和施主浓度的各斜率之比和使该斜率之比归一化而得的斜率比ε。将区间Z5～Z2中的氢浓度的斜率之比定义为(H2/cH2)/(Z2-Z5)。同样地，将区间Z5～Z2中的施主浓度的斜率之比定义为(D2/dD2)/(Zd2-Z5)。并且，利用区间Z5～Z2中的氢浓度的斜率之比，将使施主浓度的斜率之比归一化而得的斜率比γ定义为{(D2/dD2)/(Z2-Z5)}/{(H2/cH2)/(Zd2-Z5)}。归一化后的斜率比γ通过计算上式而成为简单的比(c/d){(Zd2-Z5)/(Z2-Z5)}。此外，如果Zd2足够接近Z2，则斜率比γ可以近似于c/d。作为一个例子，如果|Zd2-Z2|为Z2-Z5的10％以下，则斜率比γ可以近似于c/d。
对于第一氢浓度峰131和第一施主浓度峰111而言，氢浓度分布和施主浓度分布大多成为相似形状。这里，成为相似形状是指例如在将横轴设为深度，将纵轴设为浓度的常用对数时，施主浓度分布呈现反映了氢浓度分布的分布。即，在预定的区间Z3～Z1中，通过进行氢离子的离子注入，再进行热退火，从而施主浓度分布成为反映了氢浓度分布的分布。作为一个例子，如果将第一氢浓度峰131的H1设为1×1017atоms/cm3，且将位置Z3的氢浓度aH1设为2×1016atоms/cm3，则a成为0.2。另一方面，如果将第一施主浓度峰111的D1设为1×1016atоms/cm3，且将位置Z3的施主浓度bD1设为2×1015atоms/cm3，则b成为0.2。因此，由于归一化后的斜率比γ为a/b，所以为1。即，在靠近下表面的深度位置Z1处，氢浓度分布的斜率之比a和施主浓度分布的斜率之比b成为基本相同的值，可以说为相似形状。
另一方面，对于第二氢浓度峰141和第二施主浓度峰121而言，氢浓度分布和施主浓度分布可以不为相似形状。即，在预定的区间Z5～Z2中，施主浓度分布可以不反映氢浓度分布。作为一个例子，如果将第二氢浓度峰141的H2设为1×1016atоms/cm3，且将位置Z5的氢浓度cH2设为1×1015atоms/cm3，则c为1。另一方面，如果将第二施主浓度峰121的D2设为3×1014atоms/cm3，且将位置Z5的施主浓度D2设为1.5×1014atоms/cm3，则d为0.5。因此，由于归一化后的斜率比ε为c/d，所以为2。即，在距离下表面足够深的位置深度位置Z2处，氢浓度分布的斜率之比c成为比施主浓度分布的斜率之比d大2倍的值，可以说呈现与相似不同的形状。
如果比较归一化后的斜率比γ和ε，则在氢浓度分布的峰位置靠近下表面的情况下，γ接近于1，在氢浓度分布的峰位置距离下表面足够深的情况下，ε可以为比1高得多的值。即，归一化后的斜率比ε可以比归一化后的斜率比γ大。此外，斜率比ε可以为1.1以上，也可以为1.5以上，还可以为2以上。或者，可以为10以上，也可以为100以上。
此外，作为第二施主浓度峰121的另一例，由于载流子迁移率的降低，所以根据扩展电阻算出的施主浓度、即载流子浓度有时在深度位置Z2处比前后的位置的载流子浓度低。这样的情况下，由于上行斜坡122为减小的斜率，所以d的符号为负。即，d成为绝对值为1以上的负的数。由此，ε成为负的数。即，归一化后的斜率比ε可以小于归一化后的斜率比γ。此外，斜率比ε可以为0.9以下，也可以为0以下，还可以为-1以下。或者，可以为-10以下，也可以为-100以下。
应予说明，第二氢浓度峰141的实际的位置和第二施主浓度峰121的实际的位置有时不同。另外，第一氢浓度峰的位置与第一施主浓度峰的位置可以不完全一致，且第二氢浓度峰的位置与第二施主浓度峰的位置可以不完全一致，这样，在氢浓度峰的位置与施主浓度的位置不一致的情况下，将氢浓度的位置设为Z1，对于施主浓度而言，为了方便，可以将Z1处的浓度作为峰的位置。由此，能够进行基于上述定义的计算。
以上的说明中重要的点是第二氢浓度峰141具备极大值。即，氢浓度的分布在深度Z2处具备极大值。通过第二氢浓度峰141具备极大值，能够进行上述的归一化后的斜率比的比较。
图5是说明平坦区150的图。如上所述，平坦区150中的施主浓度分布在深度方向上基本恒定。平坦区150是施主浓度为预定的最大值max与预定的最小值min之间的值的区域在深度方向上连续的部分。最大值max可以使用该区域中的施主浓度的最大值。最小值min可以为最大值max的50％的值，也可以为70％的值，还可以为90％的值。
或者，如上所述，相对于施主浓度分布在深度方向的预定范围内的平均浓度，施主浓度分布的值可以在该施主浓度分布的平均浓度的±50％以内，也可以在±30％以内，还可以在±10％以内。深度方向的预定范围也可以与上述相同。
图6是表示半导体装置100的结构例的图。本例的半导体装置100作为IGBT发挥作用。本例的半导体装置100具有半导体基板10、层间绝缘膜38、发射极52和集电极54。层间绝缘膜38以覆盖半导体基板10的上表面21的至少一部分的方式形成。在层间绝缘膜38形成有接触孔等贯通孔。通过接触孔，使半导体基板10的上表面21露出。层间绝缘膜38可以为PSG、BPSG等硅酸盐玻璃，也可以为氧化膜或氮化膜等。
发射极52形成于半导体基板10和层间绝缘膜38的上表面。发射极52还形成于接触孔的内部，与通过接触孔露出的半导体基板10的上表面21接触。
集电极54形成于半导体基板10的下表面23。集电极54可以与半导体基板10的整个下表面23接触。发射极52和集电极54由铝等金属材料形成。
在本例的半导体基板10设置有N-型的漂移区18、N+型的发射区12、P-型的基区14、N+型的蓄积区16、N+型的缓冲区20和P+型的集电区22。
发射区12以与半导体基板10的上表面21接触的方式设置，是施主浓度比漂移区18的施主浓度高的区域。发射区12包含例如磷等N型杂质。
基区14设置于发射区12与漂移区18之间。基区14包含例如硼等P型杂质。在沟槽部的延伸方向(图6的Y轴方向)上具备与发射区12交替地配置且未图示的P型的接触区。接触区形成于基区的上表面21，可以形成得比发射区12深。通过接触区，抑制关断时的IGBT的闩锁。
蓄积区16设置于基区14与漂移区18之间，且具有1个以上的施主浓度比漂移区18的施主浓度高的施主浓度峰。蓄积区16可以包含磷等N型杂质，也可以包含氢。
集电区22以与半导体基板10的下表面23接触的方式设置。集电区22的受主浓度可以比基区14的受主浓度高。集电区22可以包含与基区14相同的P型杂质，也可以包含不同的P型杂质。
缓冲区20设置于集电区22与漂移区18之间，且具有1个以上的施主浓度比漂移区18的施主浓度高的施主浓度峰。缓冲区20具有氢等N型杂质。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达集电区22的场截止层发挥作用。
栅极沟槽部40从半导体基板10的上表面21起贯通发射区12、基区14和蓄积区16而到达漂移区18。本例的蓄积区16配置于比栅极沟槽部40的下端靠上侧的位置。蓄积区16可以以覆盖基区14的整个下表面的方式设置。通过在漂移区18与基区14之间设置比漂移区18高浓度的蓄积区16，从而能够提高载流子注入促进效应(IE效应，Injection-Enhancementeffect)，降低IGBT的导通电压。
栅极沟槽部40具有形成于半导体基板10的上表面侧的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44包含隔着栅极绝缘膜42与基区14对置的区域。该截面中的栅极沟槽部40在半导体基板10的上表面被层间绝缘膜38覆盖，但是栅极导电部44在其他截面与栅电极连接。如果对栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反转层形成的沟道。
第一施主浓度峰111可以设置于缓冲区20。第二施主浓度峰121可以设置于比缓冲区20靠上方的N型的区域。第二施主浓度峰121可以设置于缓冲区20与蓄积区16之间。本例的第二施主浓度峰121设置于漂移区18。第二施主浓度峰121可以配置于比栅极沟槽部40的下端靠下侧的位置，可以以与栅极沟槽部40的下端接触的方式配置，也可以配置于比栅极沟槽部40的下端靠上侧的位置。
图7是表示图6的B-B线的位置处的深度方向的载流子浓度分布的一个例子的图。在图7中，合并示出氢浓度分布的一部分。图7的纵轴为对数轴。
本例的缓冲区20中的载流子浓度分布具有在深度方向上设置于不同位置的多个峰24。峰24为施主浓度的峰。峰24可以具有氢作为杂质。通过设置多个峰24，从而能够进一步抑制耗尽层到达集电区22。第一施主浓度峰111可以作为缓冲区20中的峰24发挥作用。
作为一个例子，第一施主浓度峰111可以作为缓冲区20的多个峰24中的最远离半导体基板10的下表面23的峰发挥作用。平坦区150配置在从缓冲区20所含的第一施主浓度峰111到第二施主浓度峰121之间。
第一施主浓度峰111的施主浓度可以高于缓冲区20的多个峰24中的接着第一施主浓度峰111而远离下表面23的峰24的施主浓度。通过提高第一施主浓度峰111的浓度，从而即使第一施主浓度峰111与第二施主浓度峰121的距离分离，也容易形成平坦区150。氢化学浓度分布在第一深度Z1与下表面23之间可以具有1个以上的氢浓度峰194。氢浓度峰194可以配置于图6等中说明的缓冲区20。氢浓度峰194可以配置在与峰24相同的深度位置。
本例的蓄积区16具有多个峰25。峰25为施主浓度的峰。第二施主浓度峰121与蓄积区16相比配置于靠下表面23侧的位置。在第二施主浓度峰121与蓄积区16之间可以设置有基板的基础掺杂浓度Db的区域(基础掺杂区180)。在另一例中，第二施主浓度峰121与蓄积区16之间的施主浓度可以比半导体基板的基础掺杂浓度Db高。
另外，半导体装置100可以使用在半导体晶锭制造时在整个晶锭未掺杂磷(P)等掺杂剂的非掺杂基板作为半导体基板10。此时，半导体基板10的基础掺杂浓度Dn比基础掺杂浓度Db低。在图7的例子中，将掺杂浓度为基础掺杂浓度Dn的区域设为非掺杂区181。非掺杂区181的基础掺杂浓度Dn例如为1×1010atoms/cm3以上且5×1012atoms/cm3以下。基础掺杂浓度Dn也可以为1×1011atoms/cm3以上。基础掺杂浓度Dn可以为5×1012atoms/cm3以下。应予说明，本说明书中的各浓度可以为室温下的值。作为一个例子，室温下的值可以使用300K(开尔文)(约26.9℃)时的值。
图8是表示半导体装置100的另一结构例的图。本例的半导体装置100与图6和图7中说明的半导体装置100的不同之处在于，第二施主浓度峰121(和第二氢浓度峰141)配置于蓄积区16。其他结构可以与图6和图7中说明的半导体装置100相同。
图9是表示图8的C-C线的位置处的深度方向的载流子浓度分布的一个例子的图。在图9中，合并示出氢浓度分布的一部分。图9的纵轴为对数轴。
本例的蓄积区16中的载流子浓度分布具有在深度方向上设置于不同位置的多个峰。该峰为施主浓度的峰。蓄积区16中的峰可以具有氢或磷作为杂质。通过在蓄积区16设置多个峰，从而在栅极沟槽部与虚设沟槽部相邻配置的结构中，能够抑制向栅极沟槽部的位移电流(例如，参照WO2018/030440)。虚设沟槽部具有与栅极沟槽部相同的结构，是被施加发射极电位的沟槽部。
本例的第二施主浓度峰121作为蓄积区16中的任一施主浓度峰发挥作用。作为一个例子，第二施主浓度峰121可以作为蓄积区16的多个峰中的最远离半导体基板10的上表面21的峰发挥作用。本例的平坦区150配置在从缓冲区20所含的第一施主浓度峰111到蓄积区16所含的第二施主浓度峰121之间。
第二施主浓度峰121的施主浓度可以比缓冲区20的其他峰25的施主浓度低，也可以相同，还可以比缓冲区20的其他峰25的施主浓度高。在缓冲区20具有3个以上的峰的情况下，第二施主浓度峰121以外的峰25的施主浓度可以相同。第二施主浓度峰121的施主浓度可以根据平坦区150应该具有的施主浓度来确定。
本例的漂移区18的载流子浓度在整个深度方向上可以比基板的基础掺杂浓度Db高。通过这样的构成，能够高精度地调节漂移区18的整体载流子浓度。
第二施主浓度峰121以外的峰25可以是由氢以外的施主形成的峰。例如峰25为磷作为施主发挥作用的峰。通过使用磷作为施主，从而不易产生VOH缺陷，容易用磷的浓度控制峰25及其附近的施主浓度。此外，可以使第二施主浓度峰121的深度方向的宽度比峰25的深度方向的宽度宽。由此，能够进一步抑制向栅极沟槽部的位移电流。另外，在蓄积区16的第二施主浓度峰121与峰25之间可以如图9所示有施主浓度分布的谷。或者，可以像图9的该2个峰间用虚线所示，蓄积区16的施主浓度分布可以不是谷而是绞结。
图10表示图1的A-A线所示的位置处的深度方向的氢浓度分布和载流子浓度分布。载流子浓度用SR法测定。在第二氢浓度峰141的射程(Z2)的附近，容易产生比通过区106更多的缺陷。因未与氢结合而残留的缺陷，有时在第二深度Z2的附近处的载流子浓度分布产生谷151。
如果产生谷151，则有时第二施主浓度峰121的上行斜坡122的斜率的计算上难度变大。因此，上行斜坡122的斜率优选除去谷151的影响来计算。例如，可以使用第二深度Z2处的各浓度和深度Zc处的各浓度来计算第二施主浓度峰121和第二氢浓度峰141的各上行斜坡的斜率。深度Zc可以是比谷151靠下表面23侧的位置。在本例中，深度Zc为平坦区150在深度方向上的中央的深度。作为另一例，可以将第一氢浓度峰131与第二氢浓度峰141之间氢浓度分布成为极小的位置设为Zc。由此，能够除去谷151的影响，将第二施主浓度峰121的上行斜坡122的斜率归一化。归一化如上所述，可以使用浓度差的斜率，也可以使用浓度之比的斜率。
图11是表示半导体基板10的上表面21中的各要素的配置例的图。在图11中，将半导体基板10的外周的端部作为外周端140。
半导体装置100具备有源部120和边缘终端结构部90。有源部120是在将半导体装置100控制为导通状态的情况下在半导体基板10的上表面21与下表面23之间有主电流流通的区域。即，是从半导体基板10的上表面21向下表面23，或从下表面23向上表面21，在半导体基板10的内部沿深度方向有电流流通的区域。
在本例的有源部120设置有晶体管部70和二极管部80。晶体管部70和二极管部80可以在X轴方向上并排配置。在图11的例子中，晶体管部70和二极管部80在X轴方向上交替地接触而配置。在有源部120中，可以在X轴方向上的两端设置有晶体管部70。发射极52可以覆盖晶体管部70和二极管部80。有源部120也可以是指被发射极52覆盖的区域。
本例的晶体管部70具有图6～图10中说明的IGBT(绝缘栅双极型晶体管)。本例的二极管部80具有FWD(续流二极管)。在各二极管部80，在与半导体基板10的下表面23接触的区域设置有N+型的阴极区82。在图11中，由实线表示的二极管部80为在半导体基板10的下表面23设置有阴极区82的区域。在本例的半导体装置100中，在与半导体基板10的下表面23接触的区域中的阴极区82以外的区域设置有集电区22。
二极管部80是将阴极区82沿Z轴方向投影而成的区域。晶体管部70是在半导体基板10的下表面23设置有集电区22，且在半导体基板10的上表面21周期性地设置有包含发射区12的单位结构的区域。二极管部80与晶体管部70在Y轴方向上的边界为阴极区82与集电区22的边界。投影阴极区82而成的区域在Y轴方向上延伸到有源部120的端部或栅极流道48的部分(在图11中由延长了二极管部80的虚线表示的部分)也可以包含在二极管部80中。在该延长部分未设置发射区12。
本例的半导体装置100还具备栅极金属层50和栅极流道48。另外，半导体装置100可以具有栅极焊盘116和发射极焊盘118等各焊盘。栅极焊盘116与栅极金属层50和栅极流道48电连接。发射极焊盘118与发射极52电连接。
栅极金属层50可以以在俯视时包围有源部120的方式设置。栅极焊盘116和发射极焊盘118可以配置在被栅极金属层50包围的区域内。栅极金属层50可以由铝或铝硅合金等金属材料形成。栅极金属层50通过层间绝缘膜38与半导体基板10绝缘。在图11中，省略层间绝缘膜38。另外，栅极金属层50以与发射极52分离的方式设置。栅极金属层50将施加于栅极焊盘116的栅极电压传递到晶体管部70。晶体管部70的栅极导电部44与栅极金属层50直接连接，或者介由其他导电部件间接连接。
栅极流道48将栅极金属层50与栅极导电部44连接。栅极流道48可以由掺杂了杂质的多晶硅等半导体材料形成。栅极流道48的一部分可以设置于有源部120的上方。图11所示的栅极流道48被设置为在X轴方向上横切有源部120。由此，即使在与栅极金属层50分离的有源部120的内侧也能够抑制栅极电压的降低和迟延。栅极流道48的一部分可以以沿着栅极金属层50而包围有源部120的方式配置。栅极流道48在有源部120的端部处可以与栅极导电部44连接。
边缘终端结构部90在半导体基板10的上表面21设置于有源部120与半导体基板10的外周端140之间。在本例中，在边缘终端结构部90与有源部120之间配置有栅极金属层50。边缘终端结构部90可以以在半导体基板10的上表面21包围有源部120的方式配置成环状。本例的边缘终端结构部90沿着半导体基板10的外周端140配置。边缘终端结构部90缓和半导体基板10的上表面21侧的电场集中。边缘终端结构部90具有例如保护环、场板、降低表面电场部和组合了这些而成的结构。
图12是表示图11中的c-c'截面的一个例子的图。在图12中，示出图1～图10中说明的通过区106在该截面中的配置例。在图12中，对通过区106标注斜线的阴影。应予说明，在图12中，仅示出漂移区18中的通过区106，省略缓冲区20、集电区22和阴极区82中的通过区106。
图12所示的截面是包含边缘终端结构部90、晶体管部70和二极管部80的XZ面。应予说明，虽然在边缘终端结构部90和晶体管部70之间配置有栅极金属层50和栅极流道48，但是在图12中将其省略。晶体管部70的结构与图6～图10中说明的IGBT相同。
二极管部80在半导体基板10的内部具备基区14、漂移区18、阴极区82和虚设沟槽部30。基区14和漂移区18与晶体管部70中的基区14和漂移区18相同。
在二极管部80中与半导体基板10的上表面21接触的区域可以设置基区14，也可以设置接触区15。接触区15是掺杂浓度比基区14的掺杂浓度高的P+型的区域。在本例的二极管部80未设置发射区12。另外，在二极管部80可以设置蓄积区16，也可以不设置蓄积区16。
虚设沟槽部30具有与栅极沟槽部40相同的结构。但是，虚设沟槽部30与发射极52电连接。虚设沟槽部30从半导体基板10的上表面21贯通基区14而设置到漂移区18。虚设沟槽部30可以还设置于晶体管部70。在晶体管部70，可以以预先确定的周期配置有虚设沟槽部30和栅极沟槽部40。
在晶体管部70与二极管部80之间可以有中间边界区190。中间边界区190是不直接进行晶体管部70的动作和二极管部80的动作的区域。作为一个例子，中间边界区190的与上表面21接触的区域可以具有与二极管部80的上表面21侧相同的结构。另外，在俯视时，在中间边界区190的与下表面23接触的区域可以延伸地设置有晶体管部70的集电区。在图12中，仅用箭头表示中间边界区190的范围例。在图12中，作为中间边界区190例示的范围也成为与晶体管部70相同的结构。
在二极管部80的漂移区18，可以在深度方向的比中心靠上表面21侧的位置设置寿命控制区192。寿命控制区192是以比周边高的浓度设置有载流子(电子或空穴)的再结合中心的区域。再结合中心可以是空位、复合空位等空位类的缺陷，也可以是位错，还可以是间隙原子，还可以是过渡金属等。寿命控制区192可以从二极管部80延伸到中间边界区190。
在边缘终端结构部90设置有多个保护环92、多个场板94和沟道截断区174。在边缘终端结构部90，在与下表面23接触的区域可以设置集电区22。各保护环92可以以在上表面21包围有源部120的方式设置。多个保护环92可以具有使在有源部120中产生的耗尽层向半导体基板10的外侧扩展的功能。由此，能够防止半导体基板10内部的电场集中，能够提高半导体装置100的耐压。
本例的保护环92是通过离子注入而形成于上表面21附近的P+型的半导体区域。保护环92的底部的深度可以比栅极沟槽部40和虚设沟槽部30的底部的深度深。
保护环92的上表面被层间绝缘膜38覆盖。场板94由金属或多晶硅等导电材料形成。场板94可以由与栅极金属层50或发射极52相同的材料形成。场板94设置于层间绝缘膜38上。场板94穿过设置于层间绝缘膜38的贯通孔而与保护环92连接。
在半导体基板10的上表面21侧设置有保护膜182。保护膜182可以覆盖边缘终端结构部90、栅极金属层50、边界部72和有源部中的与边界部72接触的部分的一部分等。保护膜182可以为绝缘性膜、有机薄膜。本例的保护膜182为聚酰亚胺。可以在发射极52中的未形成保护膜182而露出的部分的整个面设置镀层184。镀层184的表面可以位于比保护膜182的表面靠上表面21侧的位置。镀层184与安装有半导体装置100的功率模块的电极端子连接。
沟道截断区174被设置为在外周端140的上表面21和侧面露出。沟道截断区174是掺杂浓度比漂移区18的掺杂浓度高的N型的区域。沟道截断区174具有使在有源部120中产生的耗尽层在半导体基板10的外周端140封端的功能。
可以在晶体管部70与边缘终端结构部90之间设置有边界部72。边界部72在半导体基板10的上表面21侧可以具有接触区15、基区14和虚设沟槽部30。边界部72可以具有掺杂浓度比基区14的掺杂浓度高的P+型的阱区11。阱区11以与半导体基板10的上表面21接触的方式设置。可以在阱区11的上方设置有栅极金属层50和栅极流道48。阱区11的底部的深度可以与保护环92的底部为相同的深度。边界部72中的一部分沟槽部可以形成于阱区11内。在边界部72，可以在与下表面23接触的区域设置有集电区22。
在本例中，第二氢浓度峰141配置在栅极沟槽部40的Z轴方向上的底部与半导体基板10的上表面21之间。在图12的例子中，第二氢浓度峰141配置在比蓄积区16深的位置，但是第二氢浓度峰141也可以配置在与蓄积区16相同的深度，还可以配置在与基区14相同的深度，还可以配置在与发射区12相同的深度。应予说明，如图12的虚线所示，蓄积区16可以还形成于二极管部80。
通过区106形成于从半导体基板10的下表面23起到第二氢浓度峰141为止的范围。在各图中，第二氢浓度峰141与通过区106不重叠，但是通过区106形成到第二氢浓度峰141的深度。
另外，本例的通过区106设置于晶体管部70、二极管部80、边界部72和边缘终端结构部90中的每一个。在晶体管部70、二极管部80、边界部72和边缘终端结构部90的每一个中，通过区106的深度可以相同。通过区106可以设置于俯视时的整个半导体基板10。根据本例，能够在半导体基板10的深度方向的大致整体上调节施主浓度。另外，能够在俯视时的大致整个半导体基板10上调节施主浓度。
在本例中，未形成通过区106的区域特别地设置于边缘终端结构部90的与上表面21接触的部分。未形成该通过区106的区域是施主浓度成为与基础掺杂浓度Db相同的部分。未形成通过区106的区域比第二氢浓度峰141的深度靠上表面21侧。即，未形成通过区106的区域可以是掺杂浓度基本成为基础掺杂浓度Db的区域。将掺杂浓度为基础掺杂浓度Db的区域设为基础掺杂区180。在本例中，基础掺杂区180与上表面21接触而设置于比阱区11浅的部分。
图13是表示通过区106的另一配置例的图。本例的通过区106相对于图12中的通过区106，深度方向上的宽度不同。俯视时的配置与图12中的通过区106相同。
本例的第二氢浓度峰141配置在栅极沟槽部40的底部与半导体基板10的下表面23之间。将半导体基板10在深度方向上的厚度设为T1，将第二氢浓度峰141与半导体基板10的下表面23之间的距离设为T2。距离T2对应于通过区106在深度方向上的厚度。距离T2可以为厚度T1的40％以上且60％以下。即，通过区106可以从半导体基板10的下表面23设置到半导体基板10在深度方向上的大致中央。但是，距离T2可以适当改变。
如上所述，基础掺杂区180设置于比第二氢浓度峰141靠上表面21侧的位置。本例的基础掺杂区180是从沟槽部的底面起到第二氢浓度峰141为止的区域，大约具有T1-T2的深度。在俯视时，本例的基础掺杂区180设置于半导体基板10的整个面。
图14是表示通过区106的另一配置例的图。本例的通过区106相对于图12中的通过区106，俯视时的配置不同。深度方向上的配置可以与图12中的通过区106相同。
在本例中，在俯视时的边缘终端结构部90的至少一部分区域未设置通过区106和第二氢浓度峰141。在图14中，示出在俯视时的整个边缘终端结构部90未设置通过区106和第二氢浓度峰141的例子。在另一例中，在边缘终端结构部90中的靠近有源部120的一侧的端部可以设置通过区106和第二氢浓度峰141。即，在半导体基板10的与外周端140接触的区域未设置通过区106和第二氢浓度峰141。在本例中，由于在外周端140的附近未设置第二氢浓度峰141，所以能够抑制在外周端140的附近形成缺陷。因此，能够抑制外周端140处的漏电的增大。
即，本例的基础掺杂区180设置于半导体基板10的与外周端140接触的区域。本例的基础掺杂区180在俯视时设置于边缘终端结构部90的至少一部分区域。此外，基础掺杂区180在俯视时可以设置于整个边缘终端结构部90和边界部72。
应予说明，边界部72的通过区106的配置可以与边缘终端结构部90相同，也可以与晶体管部70相同，还可以与二极管部80相同。在图14中，示出在边界部72未设置通过区106的例子。
图15是表示通过区106的另一配置例的图。本例的通过区106在深度方向上的配置与图13所示的通过区106相同，俯视时的配置与图14所示的通过区106相同。即，在边缘终端结构部90未设置通过区106。另外，在晶体管部70和二极管部80，从半导体基板10的下表面23起到半导体基板10的深度方向的中央附近为止设置有通过区106。
本例的基础掺杂区180在边界部72和边缘终端结构部90中从上表面21形成到缓冲区20。另外，在有源部中，在比第二氢浓度峰141靠上表面21侧的漂移区18的位置形成基础掺杂区180。在比第二氢浓度峰141靠上表面21侧的位置，本例的基础掺杂区180在俯视时设置于半导体基板10的整个面。
图16A是表示通过区106的另一配置例的图。在本例中，与图12～图15中的例子的不同之处在于，在俯视时的二极管部80的至少一部分未设置通过区106和第二氢浓度峰141。其他结构与图12～图15中说明的例子相同。
在图16A中，示出在俯视时的整个二极管部80未设置通过区106和第二氢浓度峰141的例子。即，将基础掺杂区180在俯视时设置于整个二极管部80。另外，在整个边界部72和边缘终端结构部90也设置有基础掺杂区180。在另一例中，在二极管部80中的与晶体管部70接触的端部可以设置有通过区106和第二氢浓度峰141。通过在晶体管部70和二极管部80使通过区106的配置不同，从而能够使二极管部80和晶体管部70的掺杂浓度的分布适当不同。
图16B是在有源部中将通过区106和基础掺杂区180形成得与图16A相反而成的构成。通过在二极管部80形成通过区106，从而抑制反向恢复时的空间电荷区域的扩展，抑制反向恢复时的波形振动。另一方面，通过将晶体管部70形成为基础掺杂区180，从而在例如发生短路时促进空间电荷区域的扩展而促进空穴的注入，抑制短路破坏。
图17A是表示通过区106的另一配置例的图。本例的通过区106在深度方向上的配置与图13所示的通过区106相同，俯视时的配置与图16A所示的通过区106相同。即，在二极管部80未设置通过区106。在晶体管部70，从半导体基板10的下表面23起到半导体基板10的深度方向的中央附近为止设置有通过区106。另外，在图17A的例子中，使第二氢浓度峰141从沟槽部底面向下表面23侧后退，在比第二氢浓度峰141靠上表面21侧的位置，在俯视的整个面形成有基础掺杂区180。
图17B是表示通过区106的另一配置例的图。图17B的例子是在有源部中，将通过区106和基础掺杂区180形成得与图17A相反而成的构成。在图17B的例子中也起到与图16B相同的效果。
为了形成图14～图17B中说明的通过区106，在后述的第二注入步骤S1902中，在俯视时选择性地进行氢离子的注入。例如，使用图14～图17B所示的光致抗蚀剂膜200，能够进行选择性的氢离子注入。
此时，在第二注入步骤S1902之前，在半导体基板10的下表面23的一部分选择性地形成预定的厚度的光致抗蚀剂膜200。光致抗蚀剂膜200的厚度是能够屏蔽氢离子的厚度。
在形成光致抗蚀剂膜200之后，进行第二注入步骤S1902。形成有光致抗蚀剂膜200的区域通过光致抗蚀剂膜200来屏蔽氢离子。因此，在被光致抗蚀剂膜200覆盖的半导体基板10的区域未侵入氢离子。未形成有光致抗蚀剂膜200的区域根据加速能量在第二深度位置Z2被注入氢离子。应予说明，在图14、图15、图16A、图16B、图17A和图17B的各例中，光致抗蚀剂膜200形成为与半导体基板10的下表面23接触。在形成光致抗蚀剂膜200的步骤中，在下表面23未设置有集电极54。
图17C是说明用于使氢离子不侵入半导体基板10的光致抗蚀剂膜200的最小膜厚M的图。图17C表示相对于氢离子的射程Rp的膜厚M。
不介由光致抗蚀剂膜200以外的吸收体而从加速器向半导体基板10注入本例的氢离子。氢离子的射程Rp由加速器的加速能量唯一地确定。
另外，能够屏蔽氢离子的光致抗蚀剂膜200的最小膜厚M由氢离子的加速能量确定。因此，光致抗蚀剂膜200的最小膜厚M可以由氢离子的射程Rp表示。图17C是在3个点处测量氢离子的射程Rp与膜厚M之间的关系，并用直线进行近似而得的图。膜厚M(μm)与射程Rp(μm)之间的关系可以由下式表示。
M＝1.76×Rp+12.32
光致抗蚀剂膜200的厚度优选与由上式示出的最小膜厚M相同，或者比最小膜厚M大。
图18A是表示通过区106的另一配置例的图。在本例中，设置于边缘终端结构部90的通过区10在深度方向上的宽度T5比设置于有源部120(在本例中为二极管部80)的通过区106在深度方向上的宽度T4短。
在二极管部80中，第二氢浓度峰141可以配置于虚设沟槽部30的底部与半导体基板10的上表面21之间。在边缘终端结构部90中，第二氢浓度峰141可以配置于保护环92与半导体基板10的下表面23之间。边缘终端结构部90中的通过区106的宽度T5可以比半导体基板10的厚度T的一半大。
另外，设置于晶体管部70的通过区106在深度方向上的宽度T3可以比设置于二极管部80的通过区106在深度方向上的宽度T4短。即，在晶体管部70中，基础掺杂区180形成得比沟槽部深度深。即，晶体管部70的第二氢浓度峰141位于比沟槽部的底面靠下表面23侧的位置。在晶体管部70中，第二氢浓度峰141可以配置于栅极沟槽部40的底部与半导体基板10的下表面23之间。宽度T3可以与宽度T5相同，也可以比宽度T5大，还可以比宽度T5小。晶体管部70中的通过区106的宽度T3可以比半导体基板10的厚度T的一半大。由此，能够将在晶体管部70中形成沟道的基区14与第二氢浓度峰141分离地配置。因此，能够抑制沟道附近的缺陷增大。
边界部72中的通过区106可以具有与边缘终端结构部90中的通过区106相同的构成，也可以具有与晶体管部70中的通过区106相同的构成，还可以具有与二极管部80中的通过区106相同的构成。另外，在图18A的例子中，在晶体管部70可以不设置通过区106。在二极管部80也可以不设置通过区106。在边缘终端结构部90也可以不设置通过区106。在边界部72也可以不设置通过区106。
图18B是表示通过区106的另一配置例的图。在本例中，设置于边缘终端结构部90的通过区106在深度方向上的宽度T5比设置于有源部120(在本例中为晶体管部70)的通过区106在深度方向上的宽度T3短。
在晶体管部70中，第二氢浓度峰141可以配置在栅极沟槽部40的底部与半导体基板10的上表面21之间。边缘终端结构部90中的通过区106和第二氢浓度峰141的构成与图18A的例子相同。
设置于二极管部80的通过区106在深度方向上的宽度T4可以比设置于晶体管部70的通过区106在深度方向上的宽度T3短。即，在二极管部80中，基础掺杂区180形成得比沟槽部深度深。即，二极管部80的第二氢浓度峰141位于比沟槽部的底面靠下表面23侧的位置。在二极管部80中，第二氢浓度峰141可以配置于虚设沟槽部30的底部与半导体基板10的下表面23之间。宽度T4可以与宽度T5相同，也可以比宽度T5大，还可以比宽度T5小。二极管部80中的通过区106的宽度T4可以比半导体基板10的厚度T的一半大。
边界部72中的通过区106可以具有与边缘终端结构部90中的通过区106相同的构成，也可以具有与晶体管部70中的通过区106相同的构成，还可以具有与二极管部80中的通过区106相同的构成。另外，在图18B的例子中，在晶体管部70可以不设置通过区106。在二极管部80也可以不设置通过区106。在边缘终端结构部90也可以不设置通过区106。在边界部72也可以不设置通过区106。
如图12～图18B所示，通过调节通过区106的构成，从而能够容易地调节晶体管部70、二极管部80和边缘终端结构部90中的施主浓度分布。通过区106的构成不限于图12～图18B所示的例子。
图19是表示在半导体装置100的制造方法中形成通过区106的工序的图。在形成通过区106的情况下，在第一注入步骤S1900中，从半导体基板10的下表面23向第一深度Z1注入氢离子。另外，在第二注入步骤S1902中，通过从半导体基板10的下表面23向第二深度Z2注入氢离子来形成通过区106。第一注入步骤S1900和第二注入步骤S1902哪一个先进行都可以。
应予说明，在先进行第一注入步骤S1900的情况下，如果在第一注入步骤S1900与第二注入步骤S1902之间进行热处理，则有时无法提高通过区106的施主浓度。即，如果在形成通过区106之前进行热处理，则在第一注入步骤S1900中注入的氢有时无法与通过区106的结晶缺陷结合而向半导体基板10的外部逸出。因此，优选在第一注入步骤S1900和第二注入步骤S1902之间不进行热处理。热处理例如是在300℃以上对半导体基板10进行加热的处理。
在第一注入步骤S1900和第二注入步骤S1902之后进行扩散步骤S1904。在扩散步骤S1904中，对半导体基板10进行热处理而使注入到第一深度Z1的氢向通过区106扩散。在扩散步骤S1904中，可以将半导体基板10加热到300℃以上。加热温度可以为350℃以上。在扩散步骤S1904中，可以对半导体基板10加热1小时以上，也可以加热3小时以上。
通过在扩散步骤S1904中使氢扩散，从而使通过区106中的结晶缺陷与氢结合而施主化。由此，能够提高通过区106中的施主浓度。在扩散步骤S1904中，优选通过区106的施主浓度的最小值比第一注入步骤S1900和第二注入步骤S1902之前的半导体基板10的施主浓度(基础掺杂浓度)高。即，优选在整个通过区106，施主浓度比基础掺杂浓度高。
为了提高整个通过区106中的施主浓度，优选使注入到了第一深度位置Z1的氢扩散到第二深度位置Z2的附近。在第一注入步骤S1900中，通过调节注入到第一深度位置Z1的氢的剂量，从而能够使足够的氢扩散到第二深度位置Z2的附近。在第一注入步骤S1900中，优选以使通过区106的施主浓度的最小值比基础掺杂浓度高的方式确定氢的剂量。
在缓冲区20形成图9等所示的多个氢施主的峰24的情况下，除了第一注入步骤S1900和第二注入步骤S1902中的氢离子注入以外，可以多次进行氢离子注入。用于形成峰24的多个氢离子注入可以在第一注入步骤S1900中进行，也可以在第二注入步骤S1902中进行。即，可以多次进行第一注入步骤S1900，也可以多次进行第二注入步骤S1902。另外，可以分别多次进行第一注入步骤S1900和第二注入步骤S1902。
在第二注入步骤S1902中多次进行氢离子注入的情况下，可以形成与各氢离子的射程Rp对应的厚度的光致抗蚀剂膜200(参照图14等)。或者，可以形成比在多次的氢离子注入中与最深的射程Rpmax对应的最小膜厚M(参照图17C)厚得多的光致抗蚀剂膜200。可以使用膜厚M的光致抗蚀剂膜200，以与各射程Rp对应的加速能量进行氢离子注入。光致抗蚀剂膜200的厚度可以为与最深的射程Rpmax对应的最小膜厚M的2倍以上。由此，能够确保光致抗蚀剂膜200对于多次的氢离子注入的耐久性，并且能够减少光致抗蚀剂膜200的形成次数。
图20～图26是说明确定向第一深度Z1注入的氢离子的剂量(称为第一剂量)的方法的图。在本例的第一注入步骤S1900中，以根据氢在半导体基板10中的扩散系数和第二深度Z2的位置(即，注入到了第一深度位置Z1的氢应该扩散的距离)确定的最小剂量以上的剂量来注入氢。
图20是表示扩散步骤S1904之后的半导体基板10中的载流子浓度分布的一个例子的图。图20的载流子浓度分布例如可以通过扩展电阻测定(Spread ResistanceProfiling)获得。在图20～图26的各图中，将半导体基板10的下表面23设为深度(μm)的基准位置(0μm)。另外，第一深度Z1为10μm以下。可以将第一深度Z1设为0μm。
在图20中，示出3种半导体基板10的载流子浓度分布。第一例161和第二例162是向第一深度Z1和第二深度Z2注入氢离子的例子，第三例163是仅向第二深度Z2注入氢离子的例子。在各例中，将氢离子向第二深度Z2注入的剂量(称为第二剂量)设为1×1013/cm2。另外，将氢离子向第二深度Z2注入的射程设为100μm，将加速能量设为3.1Mev。氢离子的射程可以通过加速能量调节，也可以通过铝吸收体等调节。
在第一例161和第二例162中，将氢离子向第一深度Z1注入的加速能量设为400keV。在第一例161中，将第一剂量设为1×1015/cm2。在第二例162中，将第一剂量设为3×1014/cm2。
在注入氢离子后，将各例的半导体基板10在同一退火炉中以370℃退火5小时。图20为退火后的载流子浓度分布。在各例中，退火前在通过区106(半导体基板10的从下表面23到第二深度位置Z2的范围)形成结晶缺陷。因此，通过区106的载流子浓度降低。
在退火后，通过氢与结晶缺陷结合而施主化，从而载流子浓度上升。然而，在第三例163中，由于不向第一深度Z1注入氢，所以载流子浓度基本不上升。如第一例161和第二例162所示，第一剂量越增加，通过区106的载流子浓度越上升。
应予说明，在第二例162中，在比第二深度Z2浅的位置(深度80μm附近)处产生有载流子浓度的谷。认为这是因为在注入到了第一深度Z1的氢沿深度方向扩散时，扩散的氢的浓度不足，没有足够浓度的氢扩散到比x2深的位置。另一方面，在第一例161中，在从深度0μm到第二深度Z2的通过区106的整个范围，载流子浓度比基础掺杂浓度(在本例中为1.0×1014/cm3)高。认为这是因为在注入到了第一深度Z1的氢沿深度方向扩散时，扩散的氢的浓度足够大，有足够浓度的氢扩散到了比x1深的位置。
如果将第一剂量设为Q，将氢从第一深度Z1起的扩散深度设为x(x1，x2)(cm)，将氢的扩散系数设为D(cm2/s)，将扩散时间设为t(s)，将半导体基板10的基础掺杂浓度设为C0(atoms/cm3)，则它们的关系由下式(1)表示。
[数学式1]
Figure BDA0002694006290000321
式(1)是根据扩散方程式的解而算出的值。用氢的总量恒定这样的边界条件求解扩散方程式时的解呈高斯分布。在得到的高斯分布的解中，浓度C(x，t)与基础掺杂浓度C0一致时的x为式(1)。
根据式(1)，能够数值性地算出氢在半导体基板10中的扩散系数D。第二例162中的扩散深度x可以根据图20的曲线形状确定。例如扩散深度x可以使用从第一深度位置Z1到载流子浓度的谷的部分的最初的拐点为止的距离。另外，扩散深度x可以使用从第一深度位置Z1到载流子浓度最初低于基础掺杂浓度的位置为止的距离。在图20的第一例161中，Q＝1×1015/cm2，t＝5h(＝1.8×103s)，x1＝85μm(＝8.5×10-3cm)，C0＝1×1014/cm3。在第二例162中，Q＝3×1014/cm2，t＝5h(＝1.8×103s)，x2＝75μm(＝7.5×10-3cm)，C0＝1×1014/cm3。
应予说明，在向第二深度Z2注入了氢离子的情况下形成的结晶缺陷为点缺陷、位错等各种缺陷。特别是形成点缺陷中的空位、复合空位的空位类缺陷。此时，结晶缺陷的浓度在比第二深度Z2略微靠近离子注入面(半导体基板10的下表面23)的位置处具有峰。由于注入到第一深度Z1的氢离子与结晶缺陷结合，所以第一例161中的氢的扩散深度x1成为比第二深度Z2(100μm)略小的值(在本例中为85μm)。
图21是表示氢的扩散系数D与第一剂量Q之间的关系的图。在图21中，分别描绘图20所示的第一例161和第二例162。扩散系数D对于第一剂量Q的依赖性相对不强。另一方面，如果第一剂量Q增加，则扩散系数D略微增加。注入到第一深度Z1的氢边将通过区106的悬挂键封端边向第二深度Z2扩散。认为如果第一剂量Q增加，则在悬挂键被封端了的区域中扩散的氢的比例增加，因此氢容易扩散。应予说明，扩散系数D的值根据实验条件等会发生变化。对于图21所示的扩散系数D，至少能够允许±50％以内的误差。±100％以内的误差也能够允许。
图22是表示扩散系数D与退火温度T之间的关系的图。图22是针对多个退火温度T获取图20和图21中说明的扩散系数而进行阿伦尼乌斯描绘而成的图表。在本例中，将第一剂量设为Q＝1×1015/cm2。
扩散系数D由D＝D0exp(-Ea/kBT)表示。D0为常数，Ea为活化能量，kB为玻尔兹曼常数。根据图22的图表，D0＝0.33237(cm2/s)，Ea＝1.204(eV)。由此，能够算出氢在半导体基板10中的扩散系数。
图23是表示氢的扩散深度与第一剂量之间的关系的图。在图23中，用黑圈描绘图20所示的第一例161和第二例162。如图20中所说明，第一例161中的第一剂量为Q＝1×1015/cm2，扩散深度为x1＝85μm。另外，第二例162中的第一剂量为Q＝3×1014/cm2，扩散深度为x2＝75μm。
如图23所示，通过用直线连结第一例161和第二例162的曲线，能够确定对于各扩散深度x的第一剂量。即，该直线表示对于各扩散深度x的最小的第一剂量。在第一注入步骤S1900中，通过设定比该直线大的第一剂量，从而能够使通过区106的整体的施主浓度比基础掺杂浓度大。作为一个例子，在将第二深度Z2设为扩散深度x(μm)的情况下，第一剂量Q(ions/cm2)可以满足下式。
Q≥2.6186×1010×e0.12412x
在本式中，需要注意x的单位为(μm)。
如上所述，向第二深度Z2注入了氢离子时的结晶缺陷浓度的峰设置于比第二深度Z2略微浅的位置。图23的横轴对应于结晶缺陷浓度的峰位置。因此，在形成与图23的横轴对应的长度X0的通过区106的情况下，考虑离子注入中的标准偏差(Straggling)ΔRp而按照下式的射程Rp，向第二深度Z2注入氢离子。
Rp≥X0+ΔRp
通过在比设置于半导体基板10的上表面21的沟槽部的底部靠近上表面21的位置设定结晶缺陷的浓度峰位置(距离下表面23为长度X0的位置)，从而能够在半导体基板10的深度方向的大致整体形成通过区106。
应予说明，也可以基于将式(1)变形而得的下式(2)来计算最小剂量。
[数学式2]
Figure BDA0002694006290000341
扩散系数D通过图22中说明的方法算出。在图23中，用白圈描绘根据式(2)算出的最小剂量。应予说明，由于扩散系数D具有距离的平方的维度，所以可以用氢的扩散深度x的函数来表示扩散系数D。
图24是表示扩散系数D与扩散深度x的关系的图。在图24中，描绘出图20中的第一例161、第二例162。如图24所示，如果扩散深度x增加，则扩散系数D也增加。
如果扩散深度x增加，则从第一深度Z1到结晶缺陷的浓度峰为止的距离增加。因此，通过区106中的结晶缺陷比较少的区域的比例增大。如果结晶缺陷少，则扩散系数变大，因此如果扩散深度x增加，则通过区106的平均的扩散系数也变大。
应予说明，在图20～图24中，将第二剂量设为1×1013/cm2。但是，即使改变第二剂量，也能够利用同样的方法确定第一剂量的最小剂量。另外，通过调节第二剂量，从而也可以调节通过区106的施主浓度。通过调节第二剂量，能够调节形成于通过区106的结晶缺陷的浓度。另外，虽然退火温度设为370℃，但是即使改变退火温度，也能够根据式(2)确定最小剂量。
图25是表示针对每个退火温度规定最小剂量的直线的图。在本例中，无论扩散深度如何，均使扩散系数D恒定。在第一注入步骤S1900中，只要以比由图25的直线表示的最小剂量大的剂量向第一深度Z1注入氢离子即可。
图26是表示第二剂量与第一剂量的最小剂量之间的关系的图。在本例中，针对每个扩散深度x，表示该关系。在第一注入步骤S1900中，只要以比由图26的曲线表示的最小剂量大的剂量向第一深度Z1注入氢离子即可。
图27是说明第一深度Z1的一个例子的图。在图27中，示出半导体基板10在深度方向上的施主浓度分布和氢化学浓度分布。氢化学浓度分布仅示意地示出峰的附近。在图27中，省略半导体基板10的上表面21的附近(距下表面23的距离为100μm以上的区域)的分布。另外，可以将半导体基板10的N型的区域中的载流子浓度分布作为施主浓度分布。
在本例中，第一氢浓度峰131的第一深度Z1包含于从半导体基板10的下表面23起沿深度方向到5μm以下的范围。在半导体装置100中，第一深度Z1以外的构成与图1～图26中说明的任一方式相同。本例的半导体装置100的施主浓度分布与图10的例子相同。
通过将第一深度Z1配置于下表面23的附近，从而能够扩展第一深度Z1与第二深度Z2之间的距离。因此，能够在半导体基板10的更宽阔的范围内高精度地调节施主浓度。第一深度Z1可以包含于从下表面23起到4μm以内的范围，也可以包含于3μm以内的范围。
为了使氢扩散到更宽阔的范围，优选进一步提高注入到第一深度Z1的氢的剂量。在本例中，注入到氢的第一深度Z1的氢的剂量可以为1×1015atoms/cm2以上，也可以为1×1016atoms/cm2以上，还可以为1×1017atoms/cm2以上，还可以为1×1018atoms/cm2以上。在第一深度Z1可以形成由氢施主形成的第一施主浓度峰111。第一施主浓度峰111的施主浓度可以为1×1015/cm3以上，也可以为1×1016/cm3以上。第一施主浓度峰111的施主浓度可以为1×1017/cm3以下。
向第一深度Z1注入氢可以通过等离子体掺杂来进行。在等离子体掺杂中，向收纳有半导体基板10的收纳容器内供给包含等离子体激发用的气体和氢的原料气体。激发用气体可以包含氩等惰性元素。原料气体可以使用膦(PH3)等。通过在收纳容器内使用这些气体产生等离子体，使半导体基板10的下表面23暴露于等离子体中，从而能够在从下表面23看浅的位置容易地注入高浓度的氢。另外，通过使用等离子体掺杂向下表面23附近的浅的位置注入氢，从而能够抑制半导体基板10中的结晶缺陷的产生。另外，由于结晶缺陷少，所以能够降低退火温度，能够提高半导体装置100的制造中的产量。但是，向第一深度Z1注入氢的方法不限于等离子体掺杂。
向第二氢浓度峰141的第二深度Z2的氢的注入可以通过等离子体掺杂以外的方法进行。可以利用电场等使氢离子加速，向第二深度Z2注入氢。第二深度位置Z2可以在深度方向上与下表面23分离80μm以上。第二深度位置Z2可以与下表面23分离90μm以上，也可以分离100μm以上。第一深度位置与第二深度位置的深度方向上的距离可以为半导体基板10的深度方向的厚度的50％以上，也可以为65％以上，还可以为80％以上。
图28表示半导体基板10在深度方向上的施主浓度分布和氢化学浓度分布的另一例。本例的第一深度Z1与图27的例子相同。另外，第二深度Z2可以配置于半导体基板10的上表面21侧。上表面21侧是指半导体基板10的从深度方向上的中央到上表面21的区域。
在图27和图28的任一例中，氢化学浓度分布都可以在第一深度Z1与第二深度Z2之间具有1个以上的氢浓度峰194。氢浓度峰194可以配置于图6等中说明的缓冲区20。第一氢浓度峰131可以配置于缓冲区20，也可以配置于缓冲区20与下表面23之间。
图29是表示第一氢浓度峰131的附近的氢化学浓度分布和氩化学浓度分布的一个例子的图。在本例中，第一氢浓度峰131是与通过等离子体掺杂而注入的氢对应的峰，氢浓度峰194是与通过等离子体掺杂以外的方法注入的氢对应的峰。
如果通过等离子体掺杂向第一深度位置Z1注入氢，则有时会在第一深度位置Z1的附近注入氢以外的杂质。例如，在等离子体激发中使用氩气的情况下，有时会向第一深度位置Z1的附近注入氩。在图29中，在深度位置Z0处呈现氩浓度峰196。
深度位置Z0可以配置于下表面23与第一深度位置Z1之间。由于氩是比氢重的元素，所以氩浓度峰196容易形成于比第一氢浓度峰131浅的位置。
在本例中，在第一深度位置Z1与第二深度位置Z2之间未设置氩化学浓度的峰。由于第二深度位置Z2处的氢浓度峰194通过等离子体掺杂以外的方法形成，所以在氢浓度峰194的附近未注入氩。第一深度位置Z1与第二深度位置Z2之间的氩化学浓度比氩浓度峰196小。第一深度位置Z1与第二深度位置Z2之间的氩化学浓度的最大值可以在下表面23与第一深度位置Z1之间的氩化学浓度的最小值以下。
应予说明，根据等离子体掺杂中使用的气体的组成，可以向半导体基板10注入其他杂质来代替氩。在等离子体掺杂中使用PH3气体的情况下，可以在下表面23与第一深度位置Z1之间设置磷浓度峰。在等离子体掺杂中使用BF3气体的情况下，可以在下表面23与第一深度位置Z1之间设置氟浓度峰，也可以设置硼浓度峰。氩、磷、氟或硼的浓度峰的浓度值可以小于第一氢浓度峰131的浓度值。氩、磷、氟或硼的浓度峰的浓度值可以为第一氢浓度峰131的浓度值的一半以下，也可以为1/10以下。
图30是表示半导体装置100的另一结构例的图。本例的半导体装置100与图11所示的例子同样地具备晶体管部70和二极管部80。晶体管部70的结构与图6所示的例子相同。晶体管部70和二极管部80在X轴方向上相邻地设置。
本例的二极管部80与晶体管部70的构成的不同之处在于，二极管部80具有虚设沟槽部30来代替栅极沟槽部40，具有阴极区82来代替集电区22，且不具有发射区12。其他结构与晶体管部70相同。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有虚设绝缘膜32和虚设导电部34。虚设绝缘膜32和虚设导电部34可以具有与栅极绝缘膜42和栅极导电部44相同的结构和材料。但是，相对于栅极导电部44与栅电极电连接，虚设导电部34与发射极52电连接。应予说明，虚设沟槽部30还可以设置于晶体管部70。即，晶体管部70中的一部分栅极沟槽部40可以被虚设沟槽部30替换。
阴极区82与集电区22同样地在半导体基板10的下表面23露出。阴极区82在下表面23与集电极54连接。阴极区82是掺杂有磷等N型杂质的N+型的区域。在阴极区82与漂移区18之间可以设置缓冲区20。
另外，在二极管部80中，基区14可以在上表面21露出。二极管部80的基区14与发射极52电连接。通过这样的构成，从而二极管部80作为二极管发挥作用。
在本例中，在二极管部80中也向第一深度位置Z1和第二深度位置Z2注入有氢。另外，在二极管部80中也形成有与晶体管部70相同的通过区。晶体管部70中的各浓度分布可以与图1～图29中说明的任一方式相同。二极管部80在深度方向上的氢化学浓度分布可以与晶体管部70在深度方向上的氢化学浓度分布相同。
图31表示图30的D-D线处的载流子浓度分布、氢化学浓度分布和硼化学浓度分布的一个例子。D-D线在晶体管部70中通过集电区22和缓冲区20的一部分。本例的集电区22可以通过注入硼而形成。本例的集电区22的硼与第一氢浓度峰131的氢在不同的工序中注入。集电区22的硼的至少一部分可以在用于注入第一氢浓度峰131的氢的等离子体掺杂中注入。
在图7等的例子中，第一氢浓度峰131配置于缓冲区20。本例中的第一氢浓度峰131配置于阴极区82和集电区22。由于阴极区82和集电区22的掺杂浓度非常高，所以通过将第一氢浓度峰131设置于阴极区82和集电区22，从而即使在由第一氢浓度峰131产生了高浓度的氢施主的情况下，也能够抑制载流子浓度分布的形状的变化。因此，容易抑制对于半导体装置100的特性的影响。
第一氢浓度峰131的浓度被设定为，在第一深度位置Z1处，氢施主浓度比载流子浓度小得多。氢的活化率为1％左右。在第一深度位置Z1处，氢化学浓度的1％可以比硼化学浓度小。
另外，集电区22中的载流子浓度分布的峰位置配置在比第一氢浓度峰131靠近硼化学浓度的峰的位置。在图31的例子中，硼化学浓度的峰配置于下表面23。集电区22中的载流子浓度分布的峰位置可以与硼化学浓度的峰位置相同。第一氢浓度峰131可以配置于集电区22中的载流子浓度分布的峰与缓冲区20之间。在本例中，集电区22中的载流子浓度分布的峰位置与下表面23一致。应予说明，在缓冲区20中，氢浓度峰194的深度位置可以与载流子浓度分布的峰24的深度位置一致。
图32表示图30的E-E线处的载流子浓度分布、氢化学浓度分布和磷化学浓度分布的一个例子。E-E线在二极管部80中通过阴极区82和缓冲区20的一部分。本例的阴极区82通过注入磷而形成。阴极区82的磷与第一氢浓度峰131的氢在不同的工序中注入。阴极区82的磷的至少一部分可以在用于注入第一氢浓度峰131的氢的等离子体掺杂中注入。
本例中的第一氢浓度峰131配置于阴极区82和集电区22。第一氢浓度峰131的浓度被设定为，在第一深度Z1处，氢施主浓度比载流子浓度小得多。氢的活化率为1％左右。在第一深度Z1处，氢化学浓度的1％可以比磷化学浓度小。
另外，阴极区82中的载流子浓度分布的峰位置可以配置在比第一氢浓度峰131靠近磷化学浓度的峰的位置。在图32的例子中，磷化学浓度的峰配置于下表面23。阴极区82中的载流子浓度分布的峰位置可以与磷化学浓度的峰位置相同。第一氢浓度峰131可以配置于阴极区82中的载流子浓度分布的峰与缓冲区20之间。在本例中，阴极区82中的载流子浓度分布的峰位置与下表面23一致。应予说明，在缓冲区20中，氢浓度峰194的深度位置与载流子浓度分布的峰24的深度位置可以一致。
图33是表示半导体装置100的制造方法的一部分工序的图。在图33所示的工序之前，可以形成各沟槽部、发射区12、基区14、蓄积区16等上表面21侧的结构。
在本例中，在注入步骤S3300中，从半导体基板10的下表面23向第二深度Z2注入氢离子。注入步骤S3300可以与图19的例子中的第二注入步骤S1902相同。
另外，在注入步骤S3302中，从半导体基板10的下表面23向第一深度Z1注入氢离子。在注入步骤S3302中，通过等离子体掺杂注入氢离子。注入步骤S3302中的氢的剂量可以与图19的例子的第一注入步骤S1900中的氢的剂量相同。注入步骤S3300和注入步骤S3302哪一个先进行都可以。
在注入步骤S3300和注入步骤S3302之后，进行扩散步骤S3304。扩散步骤S3304与图19的例子中的扩散步骤S1904相同。通过在扩散步骤S3304中使氢扩散，从而使通过区106中的结晶缺陷与氢结合而施主化。由此，能够提高通过区106中的施主浓度。
在扩散步骤S3304之后，进行磨削步骤S3306。在磨削步骤S3306中，通过化学机械研磨(CMP)等对半导体基板10的下表面23侧进行磨削。在磨削步骤S3306中，可以对比第一深度Z1浅的范围进行磨削，也可以对比第一深度Z1深的范围进行磨削。由此，由于能够对高浓度地分布有氢的区域进行磨削，所以能够降低下表面23的附近处的氢量。
在磨削步骤S3306之后，在下表面侧结构形成步骤S3308中，形成集电区22、阴极区82和缓冲区20等下表面23侧的结构。在下表面侧结构形成步骤S3308中，在向阴极区82和缓冲区20注入了掺杂剂后，可以对下表面23的附近进行激光退火。由此，能够将半导体基板10的下表面23的附近局部地用高温进行热处理。另外，在激光退火后，可以向缓冲区20注入氢等掺杂剂。在向缓冲区20注入了掺杂剂之后，可以利用退火炉对整个半导体基板10进行热处理。
图34是表示半导体装置100的制造方法的一部分工序的图。本例的制造方法在包括激光退火步骤S3307来代替图33的磨削步骤S3306方面不同。其他工序与图33的例子相同。
在激光退火步骤S3307中，对半导体基板10的下表面23进行激光退火。在激光退火步骤S3307中，可以向第一深度Z1的附近照射激光。由此，能够将第一深度Z1的附近处的氢的至少一部分释放到半导体基板10的外部。由此，能够降低第一深度Z1的附近处的氢化学浓度。在激光退火步骤S3307中，可以以使第一氢浓度峰131残留的方式照射激光，也可以以使第一氢浓度峰131不残留的方式照射激光。应予说明，即使照射激光，氩等重的元素也比氢容易残留于半导体基板10。因此，即使进行激光退火步骤S3307，有时在半导体基板10也存在图29所示的氩等杂质的浓度峰。
另外，在激光退火步骤S3307中，可以向晶体管部70照射激光，不向二极管部80照射激光。即使在二极管部80的下表面23残留高浓度的氢施主，对特性带来的影响也比较小。此时，二极管部80的第一深度Z1处的氢化学浓度比晶体管部70的第一深度Z1处的氢化学浓度高。
在图19、图33、图34所示的例子中，向第一深度Z1和第二深度Z2的氢离子的注入和热处理可以在形成下表面侧结构之前进行，也可以在形成下表面侧结构之后进行，还可以在形成下表面侧结构的期间进行。
图35表示在下表面侧结构形成步骤中向第一深度Z1和第二深度Z2注入氢离子的工序的一个例子。在本例中，向第一深度Z1和第二深度Z2的氢离子的注入和热处理在形成缓冲区20的缓冲区形成步骤S3504中进行。
下表面侧结构形成步骤可以在沟槽部等上表面侧结构形成步骤S3500之后进行。下表面侧结构形成步骤包括集电区形成步骤S3502和缓冲区形成步骤S3504。在图35中，省略下表面侧结构形成步骤的其他步骤。在本例中，在缓冲区形成步骤S3504中，向包含第一深度Z1、第二深度Z2的多个位置注入氢离子。在S3504中，在注入氢离子之后对半导体基板10进行热处理而使氢离子扩散。在下表面侧结构形成步骤之后，可以进行集电极形成步骤S3506。
图36表示在下表面侧结构形成步骤中，向第一深度Z1和第二深度Z2注入氢离子的工序的另一例。在本例中，向第一深度Z1的氢离子的注入和热处理在阴极区形成步骤S3503中进行。另外，向第二深度Z2的氢离子的注入和热处理在缓冲区形成步骤S3506中进行。
下表面侧结构形成步骤可以在沟槽部等上表面侧结构形成步骤S3500之后进行。本例的下表面侧结构形成步骤包括阴极区形成步骤S3503和缓冲区形成步骤S3504。在图36中，省略下表面侧结构形成步骤的其他步骤。
本例的半导体装置100可以具备晶体管部70和二极管部80。此时，通过在整个下表面23形成阴极区82之后选择性地注入P型掺杂剂，从而可以在阴极区82的一部分形成P型的集电区22。在阴极区形成步骤S3503中，可以使用包含磷等N型掺杂剂的PH3等原料气体。在阴极区形成步骤S3503中，在整个下表面23，向第一深度Z1注入氢离子。
另外，可以在下表面23选择性地形成集电区22，之后向整个下表面23注入N型掺杂剂和氢离子来形成阴极区82。此时，可以以不使导电型反转为N型的方式预先向集电区22注入高浓度的P型掺杂剂。通过这样的工序，第一深度Z1配置于集电区22和阴极区82。
应予说明，在半导体装置100不具备晶体管部70，且具备二极管部80的情况下，形成集电区22的工序可以省略。另外，向第二深度Z2注入氢可以在形成缓冲区20的步骤中进行。在下表面侧结构形成步骤之后，可以进行集电极形成步骤S3506。
以上，利用实施方式说明了本发明，但本发明的技术的范围不限于上述实施方式记载的范围。对上述实施方式可以进行各种变更或改良对于本领域技术人员而言是明了的。根据权利要求书的记载可知该进行了各种变更或改良而得到的方式也可包括在本发明的技术范围内。
应当注意的是，只要权利要求书、说明书和附图中所示的装置、系统、程序及方法中的工作、顺序、步骤及阶段等各处理的执行顺序并未特别明确为“在……之前”、“先于……”等，另外，只要未在后续处理中使用之前处理的结果，就可以按任意顺序实现。即使为方便起见，对权利要求书、说明书和附图中的工作流程使用“首先”、“接下来”等进行了说明，也不表示一定要按照该顺序执行。

Claims (26)

1.一种半导体装置，其特征在于，具备半导体基板，所述半导体基板具有上表面和下表面，
在所述半导体基板的连结所述上表面和所述下表面的深度方向上，氢浓度分布具有第一氢浓度峰和第二氢浓度峰，且施主浓度分布具有第一施主浓度峰和第二施主浓度峰，
所述第一氢浓度峰和所述第一施主浓度峰配置在第一深度，所述第二氢浓度峰和所述第二施主浓度峰配置在第二深度，所述第二深度以所述下表面为基准时比所述第一深度深，
各浓度峰具有浓度值随着从所述下表面朝向所述上表面而增大的上行斜坡，
用所述第二氢浓度峰的所述上行斜坡的斜率将所述第二施主浓度峰的所述上行斜坡的斜率归一化而得的值小于用所述第一氢浓度峰的所述上行斜坡的斜率将所述第一施主浓度峰的所述上行斜坡的斜率归一化而得的值。
2.根据权利要求1所述的半导体装置，其特征在于，各浓度峰具有浓度值随着从所述下表面朝向所述上表面而减小的下行斜坡，
所述第二氢浓度峰的所述上行斜坡的斜率比所述下行斜坡的斜率小。
3.根据权利要求1所述的半导体装置，其特征在于，各浓度峰具有浓度值随着从所述下表面朝向所述上表面而减小的下行斜坡，
所述第二施主浓度峰的所述上行斜坡的斜率比所述下行斜坡的斜率小。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第一深度与所述第二深度之间的所述施主浓度分布具有施主浓度基本恒定的平坦区，
所述平坦区在所述深度方向上的长度为所述半导体基板在所述深度方向上的厚度的10％以上。
5.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第一深度与所述第二深度之间的所述施主浓度分布具有施主浓度基本恒定的平坦区，
所述平坦区在所述深度方向上的长度为10μm以上。
6.根据权利要求4或5所述的半导体装置，其特征在于，所述平坦区的施主浓度的最小值比所述半导体基板的施主浓度高。
7.根据权利要求6所述的半导体装置，其特征在于，所述第一深度与所述第二深度之间的施主浓度的最小值比所述半导体基板的施主浓度高。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述第二氢浓度峰的浓度值比所述第一氢浓度峰的浓度值小。
9.根据权利要求1～8中任一项所述的半导体装置，其特征在于，所述半导体装置还具备：
N型的漂移区，其设置于所述半导体基板；
发射区，其在所述半导体基板中以与所述上表面接触的方式设置，且施主浓度比所述漂移区的施主浓度高；
P型的基区，其设置于所述发射区与所述漂移区之间；
P型的集电区，其在所述半导体基板中以与所述下表面接触的方式设置；
N型的缓冲区，其设置于所述集电区与所述漂移区之间，且具有1个以上的施主浓度比所述漂移区的施主浓度高的施主浓度峰，
所述第一施主浓度峰为所述缓冲区的所述施主浓度峰。
10.根据权利要求9所述的半导体装置，其特征在于，所述半导体装置还具备蓄积区，所述蓄积区设置于所述基区与所述漂移区之间，且具有1个以上的施主浓度比所述漂移区的施主浓度高的施主浓度峰，
所述第二施主浓度峰为所述蓄积区的所述施主浓度峰。
11.根据权利要求10所述的半导体装置，其特征在于，所述蓄积区除所述第二施主浓度峰以外还具有由氢以外的施主形成的所述施主浓度峰。
12.根据权利要求9所述的半导体装置，其特征在于，所述半导体装置还具备蓄积区，所述蓄积区设置于所述基区与所述漂移区之间，且具有1个以上的施主浓度比所述漂移区的施主浓度高的施主浓度峰，
所述第二施主浓度峰配置于所述缓冲区与所述蓄积区之间。
13.根据权利要求1～11中任一项所述的半导体装置，其特征在于，所述半导体装置还具备栅极沟槽部，所述栅极沟槽部设置于所述半导体基板的所述上表面，
所述第二施主浓度峰配置于所述栅极沟槽部的底部与所述半导体基板的所述上表面之间。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，所述半导体装置还具备：
有源部，其设置于所述半导体基板；以及
边缘终端结构部，其在俯视所述半导体基板时以包围所述有源部的方式设置，
所述半导体基板具有注入到了所述第二氢浓度峰的位置处的氢所通过的通过区，
在所述深度方向上，设置于所述边缘终端结构部的所述通过区比设置于所述有源部的所述通过区短，或者在所述边缘终端结构部不设置所述通过区。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，所述半导体装置还具备设置于所述半导体基板的晶体管部和二极管部，
所述半导体基板具有注入到了所述第二氢浓度峰的位置处的氢所通过的通过区，
在所述深度方向上，设置于所述二极管部的所述通过区比设置于所述晶体管部的所述通过区短，或者在所述二极管部不设置所述通过区。
16.根据权利要求1～14中任一项所述的半导体装置，其特征在于，所述半导体装置还具备设置于所述半导体基板的晶体管部和二极管部，
所述半导体基板具有注入到了所述第二氢浓度峰的位置处的氢所通过的通过区，
在所述深度方向上，设置于所述晶体管部的所述通过区比设置于所述二极管部的所述通过区短，或者在所述晶体管部不设置所述通过区。
17.根据权利要求1～15中任一项所述的半导体装置，其特征在于，所述第一深度包含于从所述下表面起沿所述深度方向到5μm以下的范围。
18.根据权利要求17所述的半导体装置，其特征在于，所述第一氢浓度峰处的施主浓度为1×1015/cm3以上且1×1017/cm3以下。
19.一种半导体装置，其特征在于，具备半导体基板，所述半导体基板具有上表面和下表面，
所述半导体基板的连结所述上表面和所述下表面的深度方向上的氢浓度分布具有第一氢浓度峰和第二氢浓度峰，所述第一氢浓度峰配置于从所述下表面起沿所述深度方向到5μm以下的范围，所述第二氢浓度峰配置于比所述第一氢浓度峰靠所述上表面侧的位置。
20.根据权利要求19所述的半导体装置，其特征在于，所述半导体基板在所述下表面与所述第一氢浓度峰之间具有杂质浓度峰，所述杂质为氩或氟。
21.一种制造方法，其特征在于，为权利要求1～18中任一项所述的半导体装置的制造方法，包括：
第一注入步骤，从所述半导体基板的所述下表面向所述第一深度注入氢；
第二注入步骤，从所述半导体基板的所述下表面向所述第二深度注入氢，形成所述氢所通过的通过区；以及
扩散步骤，对所述半导体基板进行热处理，使注入到了所述第一深度的氢在所述通过区扩散，
确定所述第一注入步骤中的氢的剂量，使得在所述扩散步骤中进行了热处理的所述半导体基板中，所述通过区的施主浓度的最小值变得比注入所述氢之前的所述半导体基板的施主浓度高。
22.根据权利要求21所述的制造方法，其特征在于，在所述第一注入步骤中，以最小剂量以上的剂量注入氢，所述最小剂量根据氢在所述半导体基板中的扩散系数和所述第二深度确定。
23.根据权利要求21或22所述的制造方法，其特征在于，所述半导体基板为硅基板，在将距离所述下表面的所述第二深度设为x的情况下，所述第一注入步骤中的氢的剂量Q满足下式，其中x的单位为μm，Q的单位为ions/cm2，
Q≥2.6186×1010×e0.12412x。
24.根据权利要求21～23中任一项所述的制造方法，其特征在于，在所述第一注入步骤中，通过等离子体掺杂向所述第一深度注入氢。
25.根据权利要求24所述的制造方法，其特征在于，在所述等离子体掺杂之后，对所述半导体基板的所述下表面进行磨削。
26.根据权利要求24所述的制造方法，其特征在于，在所述等离子体掺杂之后，对所述半导体基板的所述下表面进行激光退火。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113054041A (zh) * 2021-03-05 2021-06-29 中国科学院苏州纳米技术与纳米仿生研究所 用于光导开关的衬底及其制作方法、光导开关

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014065080A1 (ja) * 2012-10-23 2014-05-01 富士電機株式会社 半導体装置およびその製造方法
JP6835291B2 (ja) 2018-03-19 2021-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
WO2021070539A1 (ja) 2019-10-11 2021-04-15 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7257984B2 (ja) * 2020-03-24 2023-04-14 株式会社東芝 半導体装置及びその製造方法
JP7384287B2 (ja) * 2020-06-09 2023-11-21 富士電機株式会社 半導体装置
JP7400663B2 (ja) * 2020-08-17 2023-12-19 信越半導体株式会社 シリコン単結晶基板中の水素濃度の評価方法
CN115516642A (zh) * 2020-11-11 2022-12-23 富士电机株式会社 半导体装置及半导体装置的制造方法
JP7473075B2 (ja) 2021-03-17 2024-04-23 富士電機株式会社 半導体装置
DE112022001956T5 (de) * 2021-12-23 2024-01-11 Fuji Electric Co., Ltd. Halbleitervorrichtung
DE112022002851T5 (de) * 2022-02-17 2024-03-14 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren für dessen herstellung
WO2024024386A1 (ja) * 2022-07-29 2024-02-01 住重アテックス株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482681B1 (en) 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
JP5228282B2 (ja) 2006-03-28 2013-07-03 トヨタ自動車株式会社 電力用半導体装置及びその製造方法
US7557386B2 (en) 2006-03-30 2009-07-07 Infineon Technologies Austria Ag Reverse conducting IGBT with vertical carrier lifetime adjustment
US8363365B2 (en) 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5569532B2 (ja) 2009-11-02 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5719167B2 (ja) * 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
DE102011113549B4 (de) 2011-09-15 2019-10-17 Infineon Technologies Ag Ein Halbleiterbauelement mit einer Feldstoppzone in einem Halbleiterkörper und ein Verfahren zur Herstellung einer Feldstoppzone in einem Halbleiterkörper
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
JP6143440B2 (ja) * 2012-11-22 2017-06-07 住重試験検査株式会社 半導体装置の製造方法及び基板処理システム
CN109065441B (zh) * 2013-06-26 2023-06-30 富士电机株式会社 半导体装置及半导体装置的制造方法
DE102013216195B4 (de) 2013-08-14 2015-10-29 Infineon Technologies Ag Verfahren zur Nachdotierung einer Halbleiterscheibe
US20160300938A1 (en) 2013-12-10 2016-10-13 Ulvac, Inc. Insulated Gate Bipolar Transistor and Production Method Thereof
US10211325B2 (en) 2014-01-28 2019-02-19 Infineon Technologies Ag Semiconductor device including undulated profile of net doping in a drift zone
US9679774B2 (en) 2014-03-18 2017-06-13 Infineon Technologies Ag Method for removing crystal originated particles from a crystalline silicon body
US9312135B2 (en) 2014-03-19 2016-04-12 Infineon Technologies Ag Method of manufacturing semiconductor devices including generating and annealing radiation-induced crystal defects
US9887125B2 (en) 2014-06-06 2018-02-06 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising field stop zone
US9754787B2 (en) 2014-06-24 2017-09-05 Infineon Technologies Ag Method for treating a semiconductor wafer
DE102014116666B4 (de) 2014-11-14 2022-04-21 Infineon Technologies Ag Ein Verfahren zum Bilden eines Halbleiterbauelements
DE102014117538A1 (de) 2014-11-28 2016-06-02 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung von Implantation leichter Ionen und Halbleitervorrichtung
JP6457324B2 (ja) 2015-04-27 2019-01-23 株式会社ジェイエスピー ガラス板用間紙
JP6272799B2 (ja) 2015-06-17 2018-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016204227A1 (ja) * 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
CN107408576B (zh) * 2015-09-16 2020-11-13 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6428945B2 (ja) 2015-09-16 2018-11-28 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016112139B3 (de) 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
CN108604594B (zh) 2016-08-12 2021-10-08 富士电机株式会社 半导体装置及半导体装置的制造方法
WO2018074434A1 (ja) * 2016-10-17 2018-04-26 富士電機株式会社 半導体装置
DE102016120771B3 (de) 2016-10-31 2018-03-08 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen und Halbleitervorrichtung, die wasserstoff-korrelierte Donatoren enthält
JP6766885B2 (ja) 2016-12-08 2020-10-14 富士電機株式会社 半導体装置の製造方法
JP6708266B2 (ja) 2017-01-17 2020-06-10 富士電機株式会社 半導体装置
JP7045005B2 (ja) * 2017-05-19 2022-03-31 学校法人東北学院 半導体装置
DE102017128243B4 (de) 2017-11-29 2021-09-23 Infineon Technologies Ag Bipolartransistor mit isoliertem gate, aufweisend erste und zweite feldstoppzonenbereiche, und herstellungsverfahren

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113054041A (zh) * 2021-03-05 2021-06-29 中国科学院苏州纳米技术与纳米仿生研究所 用于光导开关的衬底及其制作方法、光导开关
CN113054041B (zh) * 2021-03-05 2023-01-31 中国科学院苏州纳米技术与纳米仿生研究所 用于光导开关的衬底及其制作方法、光导开关

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