WO2023157330A1 - 半導体装置およびその製造方法 - Google Patents

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dopant
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泰典 阿形
尚 吉村
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富士電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Definitions

  • the present invention relates to a semiconductor device and its manufacturing method.
  • Patent Literature 1 describes that "the n-type impurity concentration gradually increases from the lower surface 12b of the semiconductor substrate 12 toward the deeper side, reaching a maximum value N1".
  • Non-Patent Document 1 describes forming a BOX profile on the back surface.
  • Patent Document 1 JP-A-2015-153788
  • Patent Document 2 JP-A-2016-004956
  • Non-Patent Document 1 Seino et al., "Development of Top Flat Beam Hybrid Laser Annealer for Deep Activation of Power Semiconductor IGBT", Japan Steel Works Technical Report No.69, p.76-81 (2018.11)
  • a drift region of a first conductivity type is provided in a semiconductor substrate having a front surface and a back surface;
  • a semiconductor device comprising: a first conductivity type or second conductivity type back side region having a higher atomic density than the drift region.
  • the atomic density distribution of the back surface side region includes a gentle gradient region where the dopant atomic density increases from the back surface side toward the front surface side of the semiconductor substrate, and the gentle gradient region.
  • a steep region provided closer to the front surface side than the region, where the atomic density gradient of the dopant increases with an atomic density gradient greater than that of the gentle slope region; a peak region having a peak in the atomic density distribution of the dopant; and a peak region provided between the peak region and the drift region, wherein atoms of the dopant are directed toward the drift region in the depth direction of the semiconductor substrate. and a depleted region of decreasing density.
  • the depth of the peak of the atomic density distribution from the back surface of the semiconductor substrate may be 0.8 ⁇ m or less.
  • the average atomic density in the gentle gradient region may be 20% or more and 95% or less of the peak atomic density of the peak of the atomic density distribution.
  • any of the above semiconductor devices may include an edge termination structure provided on the front surface of the semiconductor substrate.
  • the upper end of the gentle slope region may be positioned midway between the back surface and the depth position of the peak of the peak region in the depth direction of the semiconductor substrate.
  • the lower end of the gentle slope region may be the back surface of the semiconductor substrate.
  • the lower end of the peak region may be located on the back surface side of the semiconductor substrate relative to the peak, where the atomic density of the dopant at the peak is 95%.
  • the upper end of the peak region may be a position on the front surface side of the semiconductor substrate with respect to the peak, where the density is 95% of the atomic density of the dopant at the peak.
  • the upper end of the reduced region is located closer to the front surface of the semiconductor substrate than the peak and has a density of 10% of the atomic density of the dopant at the peak. you can
  • the upper end of the gentle slope region may be in contact with the lower end of the steep slope region.
  • the upper end of the steep region may meet the lower end of the peak region.
  • the top edge of the peak region may contact the bottom edge of the depletion region.
  • Any one of the above semiconductor devices may include a transistor section.
  • the back side region may include a second conductivity type collector region.
  • the dopant in the collector region may be boron.
  • the gentle gradient region has an atomic density gradient of the dopant of 1.0E21 [atoms/cm 4 ] or more and 5.0E23 [atoms/cm 4 ] or less. good.
  • the atomic density gradient of the dopant in the steep region is 1.0E22 [atoms/cm 4 ] or more and 1.0E24 [atoms/cm 4 ] or less. good.
  • an atomic density gradient of the dopant in the reduced region may be 1.0E23 [atoms/cm 4 ] or more and 1.0E25 [atoms/cm 4 ] or less. .
  • an atomic density of the dopant at a peak of the peak region may be 1.0E+16 [cm ⁇ 3 ] or more and 1.0E+20 [cm ⁇ 3 ] or less.
  • the dopant atomic density at the lower end of the gentle gradient region may be 10% or more and 80% or less of the dopant atomic density at the peak of the peak region.
  • the ratio of the atomic density gradient of the gentle gradient region to the dopant atomic density gradient of the steep gradient region may be 0.01 or more and 0.8 or less.
  • the ratio of the dopant atomic density gradient in the steep region to the dopant atomic density gradient in the reduced region is 0.001 or more and 0.5 or less. you can
  • Any one of the above semiconductor devices may include a diode section.
  • the back side region may include a first conductivity type cathode region.
  • the dopant in the cathode region may be phosphorus.
  • the dopant atomic density gradient in the gentle gradient region is 1.0E22 [atoms/cm 4 ] or more and 2.0E24 [atoms/cm 4 ] or less. good.
  • the dopant atomic density gradient in the steep region is 1.0E23 [atoms/cm 4 ] or more and 1.0E25 [atoms/cm 4 ] or less. good.
  • the dopant atomic density gradient in the reduced region may be 2.0E24 [atoms/cm 4 ] or more and 2.0E26 [atoms/cm 4 ] or less. .
  • the dopant atom density at the peak of the peak region may be 1.0E [19 cm -3 ] or more and 1.0E [21 cm -3 ] or less.
  • the dopant atomic density at the lower end of the gentle gradient region may be 30% or more and 90% or less of the dopant atomic density at the peak of the peak region.
  • the ratio of the dopant atomic density gradient in the gentle gradient region to the dopant atomic density gradient in the steep gradient region is 0.01 or more and 0.5 or less. It's okay.
  • the ratio of the dopant atomic density gradient in the steep region to the dopant atomic density gradient in the reduced region is 0.001 or more and 0.3 or less. you can
  • the doping concentration of the dopant at the peak of the peak region may be 10% or more and 80% or less of the atomic density of the dopant at the peak of the peak region.
  • the doping concentration distribution of the back side region may include a doping peak region having a peak in the doping concentration distribution in the peak region.
  • manufacturing a semiconductor device comprising the steps of: implanting dopant ions into the back surface of a semiconductor substrate having a front surface and a back surface; and irradiating the back surface of the semiconductor substrate with a laser.
  • the melting depth of the semiconductor substrate melted by the laser irradiation may include a peak depth position of the atomic density distribution of the dopant after the step of ion-implanting the dopant.
  • the depth position of the peak of the atomic density distribution of the dopant is adjusted to the atomic density distribution of the dopant in the step of implanting the ions.
  • a redistribution step of redistributing to the front surface side of the semiconductor substrate from the peak position may be included.
  • the redistribution step may include precipitating the dopant on the front surface side by melting the irradiated region.
  • the step of forming a drift region of a first conductivity type; and forming a backside region of a conductivity type or a second conductivity type includes implanting ions of a dopant into the back surface of the semiconductor substrate; forming a gentle gradient region in which the atomic density of the dopant increases; and increasing the atomic density of the dopant with a greater atomic density gradient than the gentle gradient region toward the front surface side of the gentle gradient region.
  • a steep region forming a peak region having a peak in the atomic density distribution closer to the front surface than the steep region; between the peak region and the drift region; and forming a depletion region in a depth direction of the semiconductor substrate toward the drift region where the atomic density of the dopant is reduced.
  • the step of forming the back side region may include the step of laser annealing the semiconductor substrate from the back side of the semiconductor substrate.
  • the melting depth of the semiconductor substrate melted by laser irradiation is the peak position of the atomic density of the dopant after ion implantation or the peak. It should be deeper than the position.
  • the step of laser annealing is performed so that the peak position of the atomic density distribution of the dopant after ion implantation is reduced by melting of the irradiated region of the semiconductor substrate by the laser annealing.
  • a step of redistributing a peak of the atomic density distribution of the dopant to a position on the front side of the semiconductor substrate may be included.
  • the step of redistributing the peaks of the atomic density distribution may include the step of precipitating the dopant on the front surface side by melting the irradiated region.
  • the step of forming the back-side region may not include thermal annealing for forming the back-side region.
  • FIG. 1A shows an example of aa' cross section in FIG. 1A.
  • 6 is an example of a graph showing the atomic density distribution of the back side region 60.
  • FIG. 6 is an example of a graph showing the atomic density gradient of the gentle gradient region 61.
  • FIG. 6 is an example of a graph showing an atomic density gradient in a steep region 62;
  • 6 is an example of a graph showing an atomic density gradient in a depletion region 64;
  • FIG. 10 is an example of a top view showing a modification of the semiconductor device 100;
  • 3B is an enlarged view of area A in FIG. 3A;
  • FIG. A bb' cross section of a modified example of the semiconductor device 100 is shown.
  • FIG. 6 is an example of a graph showing the atomic density distribution of the back side region 60.
  • FIG. 6 is an example of a graph showing the atomic density gradient of the gentle gradient region 61.
  • FIG. 6 is an example of a graph showing an atomic density gradient in a steep region 62;
  • 6 is an example of a graph showing an atomic density gradient in a depletion region 64;
  • 4 is a flow chart showing an example of a manufacturing process of the semiconductor device 100;
  • the atomic density distribution before and after laser annealing of the back side region 60 is shown.
  • 3 shows the measurement results of the atomic density on the back surface 23 side of the semiconductor substrate 10.
  • FIG. 3 shows the measurement results of the doping concentration on the back surface 23 side of the semiconductor substrate 10.
  • one side in the direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction when the semiconductor device is mounted.
  • the Cartesian coordinate axes only specify the relative positions of the components and do not limit any particular orientation.
  • the Z axis does not limit the height direction with respect to the ground.
  • the +Z-axis direction and the ⁇ Z-axis direction are directions opposite to each other.
  • the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and -Z-axis.
  • orthogonal axes parallel to the upper and lower surfaces of the semiconductor substrate are defined as the X-axis and the Y-axis.
  • the axis perpendicular to the upper and lower surfaces of the semiconductor substrate is defined as the Z-axis.
  • the Z-axis direction may be referred to as the depth direction.
  • a direction parallel to the upper and lower surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as a horizontal direction.
  • the conductivity type of the doping region doped with impurities is described as P-type or N-type.
  • impurities may specifically refer to either N-type donors or P-type acceptors, and may also be referred to as dopants.
  • doping means introducing donors or acceptors into a semiconductor substrate to make it a semiconductor exhibiting N-type conductivity or a semiconductor exhibiting P-type conductivity.
  • doping concentration means the concentration of donors or the concentration of acceptors at thermal equilibrium.
  • the net doping concentration means the net concentration including charge polarity, where the donor concentration is the positive ion concentration and the acceptor concentration is the negative ion concentration.
  • the donor concentration is N D and the acceptor concentration is N A , then the net net doping concentration at any location is N D ⁇ N A.
  • net doping concentration may be simply referred to as doping concentration.
  • a donor has the function of supplying electrons to a semiconductor.
  • the acceptor has the function of receiving electrons from the semiconductor.
  • Donors and acceptors are not limited to impurities per se.
  • a VOH defect which is a combination of vacancies (V), oxygen (O), and hydrogen (H) present in a semiconductor, functions as a donor that supplies electrons.
  • VOH defects are sometimes referred to herein as hydrogen donors.
  • references herein to P-type or N-type refer to higher doping concentrations than P-type or N-type; references to P-type or N-type refer to higher doping than P-type or N-type. It means that the concentration is low.
  • the term P++ type or N++ type in this specification means that the doping concentration is higher than that of the P+ type or N+ type.
  • chemical concentration refers to the atomic density of impurities measured regardless of the state of electrical activation. Chemical concentrations can be measured, for example, by secondary ion mass spectroscopy (SIMS).
  • the net doping concentrations mentioned above can be measured by the voltage-capacitance method (CV method).
  • the carrier concentration measured by the spreading resistance measurement method (SR method) may be used as the net doping concentration.
  • carrier is meant an electron or hole charge carrier.
  • the carrier concentration measured by the CV method or SR method may be a value in thermal equilibrium.
  • the carrier concentration in the region may be used as the donor concentration.
  • the carrier concentration in that region may be used as the acceptor concentration.
  • the doping concentration of the N-type regions is sometimes referred to herein as the donor concentration, and the doping concentration of the P-type regions is sometimes referred to as the acceptor concentration.
  • the peak value may be the concentration of donors, acceptors, or net doping in the region.
  • the average value of the concentration of donors, acceptors or net doping in the region may be used as the concentration of donors, acceptors or net doping.
  • the carrier concentration measured by the SR method may be lower than the donor or acceptor concentration.
  • the carrier mobility of the semiconductor substrate In the range through which the current flows when measuring the spreading resistance, the carrier mobility of the semiconductor substrate may be lower than the value in the crystalline state.
  • a decrease in carrier mobility is caused by scattering of carriers due to disorder of the crystal structure due to lattice defects or the like.
  • the reason for the decrease in carrier concentration is as follows.
  • the SR method the spreading resistance is measured, and the measured value of the spreading resistance is converted into the carrier concentration. At this time, the mobility of the crystalline state is used as the carrier mobility.
  • the carrier concentration is calculated from the carrier mobility in the crystalline state, although the carrier mobility is lowered. Therefore, the value is lower than the actual carrier concentration, that is, the donor or acceptor concentration.
  • the donor or acceptor concentration calculated from the carrier concentration measured by the CV method or the SR method may be lower than the chemical concentration of the element representing the donor or acceptor.
  • the donor concentration of phosphorus or arsenic as a donor or the acceptor concentration of boron (boron) as an acceptor in a silicon semiconductor is about 99% of these chemical concentrations.
  • the donor concentration of hydrogen serving as a donor in a silicon semiconductor is about 0.1% to 10% of the chemical concentration of hydrogen.
  • the SI unit system is adopted. In this specification, the units of distance and length are sometimes expressed in cm (centimeter). In this case, various calculations may be made by converting to m (meters). For numeric representations of powers of 10, for example, a representation of 1E+16 indicates 1 ⁇ 10 16 and a representation of 1E ⁇ 16 indicates 1 ⁇ 10 ⁇ 16 .
  • FIG. 1A shows an example of a top view of the semiconductor device 100.
  • FIG. A semiconductor device 100 of this example is a semiconductor chip including a transistor section 70 .
  • the transistor portion 70 is a region obtained by projecting the collector region 22 provided on the back surface side of the semiconductor substrate 10 onto the upper surface of the semiconductor substrate 10 .
  • the collector region 22 will be described later.
  • the transistor section 70 includes transistors such as IGBTs.
  • the transistor section 70 is an IGBT.
  • the transistor section 70 may be another transistor such as a MOSFET.
  • an edge termination structure portion may be provided in the region on the negative side in the Y-axis direction of the semiconductor device 100 of this example.
  • the edge termination structure relieves electric field concentration on the top side of the semiconductor substrate 10 .
  • Edge termination structures include, for example, guard rings, field plates, RESURF, and combinations thereof. In this example, for the sake of convenience, the edge on the negative side in the Y-axis direction will be described, but the other edges of the semiconductor device 100 are the same.
  • the semiconductor substrate 10 is a substrate made of a semiconductor material.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, or the like.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • the term "top view” simply means that the semiconductor substrate 10 is viewed from the top side.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, an emitter region 12, a base region 14, a contact region 15, and a well region 17 on the front surface 21 of the semiconductor substrate 10. Prepare. The front surface 21 will be described later.
  • the semiconductor device 100 of this example also includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface 21 of the semiconductor substrate 10 .
  • the emitter electrode 52 is provided above the gate trench portion 40 , the dummy trench portion 30 , the emitter region 12 , the base region 14 , the contact region 15 and the well region 17 . Also, the gate metal layer 50 is provided above the gate trench portion 40 and the well region 17 .
  • the emitter electrode 52 and the gate metal layer 50 are made of a material containing metal. At least a partial region of the emitter electrode 52 may be made of a metal such as aluminum (Al) or a metal alloy such as an aluminum-silicon alloy (AlSi) or an aluminum-silicon-copper alloy (AlSiCu). At least a partial region of the gate metal layer 50 may be made of a metal such as aluminum (Al) or a metal alloy such as an aluminum-silicon alloy (AlSi) or an aluminum-silicon-copper alloy (AlSiCu).
  • the emitter electrode 52 and the gate metal layer 50 may have a barrier metal made of titanium, a titanium compound or the like under the region made of aluminum or the like. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • the emitter electrode 52 and the gate metal layer 50 are provided above the semiconductor substrate 10 with the interlayer insulating film 38 interposed therebetween.
  • the interlayer insulating film 38 is omitted in FIG. 1A.
  • a contact hole 54 , a contact hole 55 and a contact hole 56 are provided through the interlayer insulating film 38 .
  • the contact hole 55 connects the gate metal layer 50 and the gate conductive portion in the transistor portion 70 .
  • a plug metal layer made of tungsten or the like may be formed inside the contact hole 55 .
  • the contact hole 56 connects the emitter electrode 52 and the dummy conductive portion within the dummy trench portion 30 .
  • a plug metal layer made of tungsten or the like may be formed inside the contact hole 56 .
  • the connecting portion 25 is connected to a front surface side electrode such as the emitter electrode 52 or the gate metal layer 50 .
  • the connection 25 is provided between the gate metal layer 50 and the gate conductor.
  • the connecting portion 25 is also provided between the emitter electrode 52 and the dummy conductive portion.
  • the connection portion 25 is a conductive material such as polysilicon doped with impurities.
  • the connection portion 25 in this example is polysilicon (N+) doped with an N-type impurity.
  • the connecting portion 25 is provided above the front surface 21 of the semiconductor substrate 10 via an insulating film such as an oxide film.
  • the gate trench portion 40 is an example of a plurality of trench portions extending in a predetermined extending direction on the front surface 21 side of the semiconductor substrate 10 .
  • the gate trench portions 40 are arranged at predetermined intervals along a predetermined arrangement direction (the X-axis direction in this example).
  • the gate trench portion 40 of this example includes two extending portions 41 extending along an extending direction (Y-axis direction in this example) parallel to the front surface 21 of the semiconductor substrate 10 and perpendicular to the arrangement direction, It may have a connecting portion 43 that connects the two extension portions 41 .
  • At least a portion of the connecting portion 43 is preferably formed in a curved shape.
  • the gate metal layer 50 may be connected with the gate conductive portion.
  • the dummy trench portion 30 is an example of a plurality of trench portions extending in a predetermined extending direction on the front surface 21 side of the semiconductor substrate 10 .
  • the dummy trench portion 30 is a trench portion electrically connected to the emitter electrode 52 .
  • the dummy trench portions 30 are arranged at predetermined intervals along a predetermined arrangement direction (the X-axis direction in this example).
  • the dummy trench portion 30 of this example has an I-shape on the front surface 21 of the semiconductor substrate 10 , but has a U-shape on the front surface 21 of the semiconductor substrate 10 similarly to the gate trench portion 40 . you can That is, the dummy trench portion 30 may have two extending portions extending along the extending direction and a connection portion connecting the two extending portions.
  • the transistor section 70 of this example has a structure in which two gate trench sections 40 and two dummy trench sections 30 are repeatedly arranged. That is, the transistor section 70 of this example has the gate trench section 40 and the dummy trench section 30 at a ratio of 1:1. For example, the transistor section 70 has one dummy trench section 30 between two extended portions 41 .
  • the ratio of the gate trench portion 40 and the dummy trench portion 30 is not limited to this example.
  • the ratio of the gate trench portion 40 may be larger than the ratio of the dummy trench portion 30
  • the ratio of the dummy trench portion 30 may be larger than the ratio of the gate trench portion 40 .
  • a ratio of the gate trench portion 40 and the dummy trench portion 30 may be 2:3 or 2:4.
  • the transistor section 70 does not need to have the dummy trench section 30 with all the trench sections being the gate trench sections 40 .
  • the well region 17 is a region of the second conductivity type provided closer to the front surface 21 of the semiconductor substrate 10 than the drift region 18, which will be described later.
  • Well region 17 is an example of a well region provided on the edge side of semiconductor device 100 .
  • Well region 17 is of P+ type, for example.
  • the well region 17 is formed within a predetermined range from the edge of the active region on the side where the gate metal layer 50 is provided.
  • the diffusion depth of well region 17 may be deeper than the depths of gate trench portion 40 and dummy trench portion 30 .
  • a portion of gate trench portion 40 and dummy trench portion 30 on the side of gate metal layer 50 is formed in well region 17 .
  • the bottoms of the ends of the gate trench portion 40 and the dummy trench portion 30 in the extending direction may be covered with the well region 17 .
  • the contact hole 54 is formed above each region of the emitter region 12 and the contact region 15 in the transistor section 70 .
  • the contact holes 54 are not provided above the well regions 17 provided at both ends in the Y-axis direction.
  • one or more contact holes 54 are formed in the interlayer insulating film.
  • One or more contact holes 54 may be provided extending in the extension direction.
  • the mesa portion 71 is a mesa portion provided adjacent to the trench portion within a plane parallel to the front surface 21 of the semiconductor substrate 10 .
  • the mesa portion is a portion of the semiconductor substrate 10 sandwiched between two adjacent trench portions, and is a portion from the front surface 21 of the semiconductor substrate 10 to the deepest bottom of each trench portion. good.
  • the extending portion of each trench portion may be one trench portion. That is, the mesa portion may be a region sandwiched between the two extending portions.
  • the mesa portion 71 is provided adjacent to at least one of the dummy trench portion 30 and the gate trench portion 40 in the transistor portion 70 .
  • Mesa portion 71 has well region 17 , emitter region 12 , base region 14 , and contact region 15 on front surface 21 of semiconductor substrate 10 .
  • the emitter regions 12 and the contact regions 15 are alternately provided in the extending direction.
  • the base region 14 is a region of the second conductivity type provided on the front surface 21 side of the semiconductor substrate 10 .
  • Base region 14 is, for example, P-type.
  • the base regions 14 may be provided at both ends of the mesa portion 71 in the Y-axis direction on the front surface 21 of the semiconductor substrate 10 . Note that FIG. 1A shows only one end of the base region 14 in the Y-axis direction.
  • the emitter region 12 is a first conductivity type region with a higher doping concentration than the drift region 18 .
  • the emitter region 12 in this example is of N+ type as an example.
  • An example dopant for emitter region 12 is arsenic (As).
  • Emitter region 12 is provided in contact with gate trench portion 40 on front surface 21 of mesa portion 71 .
  • the emitter region 12 may be provided extending in the X-axis direction from one of the two trench portions sandwiching the mesa portion 71 to the other.
  • the emitter region 12 is also provided below the contact hole 54 .
  • the emitter region 12 may or may not be in contact with the dummy trench portion 30 .
  • the emitter region 12 of this example is in contact with the dummy trench portion 30 .
  • the contact region 15 is a region of the second conductivity type provided above the base region 14 and having a higher doping concentration than the base region 14 .
  • the contact region 15 in this example is of P+ type as an example.
  • the contact region 15 of this example is provided on the front surface 21 of the mesa portion 71 .
  • the contact region 15 may be provided in the X-axis direction from one to the other of the two trench portions sandwiching the mesa portion 71 .
  • the contact region 15 may or may not be in contact with the gate trench portion 40 or the dummy trench portion 30 .
  • the contact region 15 of this example is in contact with the dummy trench portion 30 and the gate trench portion 40 .
  • the contact region 15 is also provided below the contact hole 54 .
  • FIG. 1B shows an example of the aa' cross section in FIG. 1A.
  • the aa' cross section is the XZ plane passing through the emitter region 12 in the transistor section 70 .
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52 and a collector electrode 24 in the aa' section. Emitter electrode 52 is formed above semiconductor substrate 10 and interlayer insulating film 38 .
  • the drift region 18 is a first conductivity type region provided in the semiconductor substrate 10 .
  • the drift region 18 in this example is of the N ⁇ type as an example.
  • Drift region 18 may be a remaining region of semiconductor substrate 10 where no other doping regions are formed. That is, the doping concentration of drift region 18 may be the doping concentration of semiconductor substrate 10 .
  • Drift region 18 may be a relatively lightly doped region of semiconductor substrate 10 .
  • the drift region 18 may be a region having the lowest acceptor concentration in the P-type region or the lowest donor concentration in the N-type region in the semiconductor substrate 10 excluding the PN junction.
  • the doping concentration distribution of the drift region 18 may be substantially uniform along the depth direction of the semiconductor substrate 10 and may have a concentration gradient distribution.
  • “Substantially uniform” means that the doping concentration is distributed between 50% and 150% of the average concentration in a region of 30% to 90% of the thickness of the semiconductor substrate 10 in the depth direction. It can mean that there is
  • the drift region 18 may be a region in which a depletion layer corresponding to 50% or more of the applied voltage is formed in a state where the depletion layer spreads inside the semiconductor device 100 according to the applied voltage.
  • the buffer region 20 is a region of the first conductivity type provided closer to the rear surface 23 of the semiconductor substrate 10 than the drift region 18 is.
  • the buffer region 20 of this example is of N type as an example.
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer spreading from the lower surface side of the base region 14 from reaching the collector region 22 of the second conductivity type. Note that the buffer area 20 may be omitted.
  • the back side region 60 is provided closer to the back side 23 than the drift region 18 in the semiconductor substrate 10 .
  • the back side region 60 may have the first conductivity type or the second conductivity type.
  • the back side region 60 in this example has the second conductivity type and functions as the collector region 22, but is not limited to this.
  • Backside region 60 may have a higher atomic density than drift region 18 . Atomic density will be described later.
  • the upper end of the back side region 60 of this example is in contact with the lower end of the buffer region 20 . When the buffer region 20 is omitted, the upper end of the backside region 60 may contact the lower end of the drift region 18 .
  • the back side area 60 will be described later.
  • the upper end refers to the end of the semiconductor substrate 10 on the side of the front surface 21 in the depth direction
  • the lower end refers to the end of the semiconductor substrate 10 on the side of the back surface 23 in the depth direction. good.
  • the upper end and the lower end are not limited to the direction of gravity or the direction when semiconductor device 100 is mounted.
  • the collector region 22 is provided below the buffer region 20 in the transistor section 70 .
  • Collector region 22 has a second conductivity type.
  • the collector region 22 in this example is of P+ type as an example.
  • the collector electrode 24 is formed on the back surface 23 of the semiconductor substrate 10 .
  • the collector electrode 24 is made of a conductive material such as metal.
  • the material of the collector electrode 24 may be the same as or different from the material of the emitter electrode 52 .
  • the base region 14 is a second conductivity type region provided above the drift region 18 .
  • the base region 14 is provided in contact with the gate trench portion 40 .
  • the base region 14 may be provided in contact with the dummy trench portion 30 .
  • the emitter region 12 is provided above the base region 14 .
  • Emitter region 12 is provided between base region 14 and front surface 21 .
  • Emitter region 12 is provided in contact with gate trench portion 40 .
  • the emitter region 12 may or may not contact the dummy trench portion 30 .
  • the accumulation region 16 is a region of the first conductivity type provided closer to the front surface 21 of the semiconductor substrate 10 than the drift region 18 is.
  • the accumulation region 16 of this example is of the N+ type as an example. However, the storage area 16 may not be provided.
  • the accumulation region 16 is provided in contact with the gate trench portion 40 .
  • the accumulation region 16 may or may not be in contact with the dummy trench portion 30 .
  • the doping concentration of accumulation region 16 is higher than the doping concentration of drift region 18 .
  • the ion implantation dose for the accumulation region 16 may be 1.0E+12 cm ⁇ 2 or more and 1.0E+13 cm ⁇ 2 or less.
  • the ion implantation dose of the accumulation region 16 may be 3.0E+12 cm ⁇ 2 or more and 6.0E+12 cm ⁇ 2 or less.
  • E means a power of 10
  • 1.0E+12 cm ⁇ 2 means 1.0 ⁇ 10 12 cm ⁇ 2 .
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the front surface 21 .
  • Each trench portion extends from the front surface 21 to the drift region 18 .
  • each trench portion also penetrates these regions and reaches drift region 18.
  • FIG. The fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench. A case in which a doping region is formed between the trench portions after the trench portions are formed is also included in the case where the trench portion penetrates the doping region.
  • the gate trench portion 40 has a gate trench formed in the front surface 21 , a gate insulating film 42 and a gate conductive portion 44 .
  • a gate insulating film 42 is formed to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is formed inside the gate insulating film 42 inside the gate trench.
  • the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10 .
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • Gate trench portion 40 is covered with interlayer insulating film 38 on front surface 21 .
  • the gate conductive portion 44 includes a region facing the adjacent base region 14 on the mesa portion 71 side with the gate insulating film 42 interposed therebetween in the depth direction of the semiconductor substrate 10 .
  • a predetermined voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer in the surface layer of the interface of the base region 14 in contact with the gate trench.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 .
  • the dummy trench portion 30 has a dummy trench, a dummy insulating film 32 and a dummy conductive portion 34 formed on the front surface 21 side.
  • the dummy insulating film 32 is formed covering the inner wall of the dummy trench.
  • the dummy conductive portion 34 is formed inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 .
  • the dummy trench portion 30 is covered with an interlayer insulating film 38 on the front surface 21 .
  • the interlayer insulating film 38 is provided above the semiconductor substrate 10 .
  • the interlayer insulating film 38 of this example is provided in contact with the front surface 21 .
  • An emitter electrode 52 is provided above the interlayer insulating film 38 .
  • the interlayer insulating film 38 is provided with one or a plurality of contact holes 54 for electrically connecting the emitter electrode 52 and the semiconductor substrate 10 .
  • Contact hole 55 and contact hole 56 may be similarly provided through interlayer insulating film 38 .
  • the interlayer insulating film 38 may be a BPSG (boro-phosphosilicate glass) film, a BSG (borosilicate glass) film, a PSG (phosphosilicate glass) film, or an HTO film. or a laminate of these materials.
  • the thickness of the interlayer insulating film 38 is, for example, 1.0 ⁇ m, but is not limited to this.
  • the first lifetime control region 151 may be provided in the transistor section 70 .
  • the first lifetime control area 151 is not essential and may not be provided.
  • the first lifetime control region 151 is a region where a lifetime killer is intentionally formed by implanting impurities into the semiconductor substrate 10 or the like. In one example, first lifetime control region 151 is formed by implanting helium into semiconductor substrate 10 . By providing the first lifetime control region 151, it is possible to reduce the turn-off time and suppress the tail current, thereby reducing loss during switching.
  • the lifetime killer is the carrier recombination center. Lifetime killers may be lattice defects. For example, lifetime killers may be vacancies, double vacancies, complex defects between these and elements constituting the semiconductor substrate 10, or dislocations. Also, the lifetime killer may be a rare gas element such as helium or neon, or a metal element such as platinum. An electron beam may be used to form lattice defects.
  • the lifetime killer concentration is the recombination center concentration of carriers.
  • the lifetime killer concentration may be the concentration of lattice defects.
  • the lifetime killer concentration may be the concentration of vacancies such as vacancies and double vacancies, the concentration of complex defects between these vacancies and elements constituting the semiconductor substrate 10, or the concentration of dislocations. It's okay.
  • the lifetime killer concentration may be the chemical concentration of rare gas elements such as helium and neon, or the chemical concentration of metal elements such as platinum.
  • the first lifetime control region 151 is provided closer to the rear surface 23 than the center of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10 .
  • the first lifetime control area 151 of this example is provided in the buffer area 20 .
  • the first lifetime control region 151 of this example is provided on the entire surface of the semiconductor substrate 10 in the XY plane, and can be formed without using a mask.
  • the first lifetime control region 151 may be provided in part of the semiconductor substrate 10 in the XY plane.
  • the impurity dose for forming the first lifetime control region 151 is 5.0E+10 cm ⁇ 2 or more and 5.0E+11 cm ⁇ 2 or less even if it is 0.5E+10 cm ⁇ 2 or more and 1.0E+13 cm ⁇ 2 or less. There may be.
  • the first lifetime control region 151 of this example is formed by injection from the back surface 23 side. Thereby, the influence on the front surface 21 side of the semiconductor device 100 can be avoided.
  • the first lifetime control region 151 is formed by irradiating helium from the rear surface 23 side.
  • whether the first lifetime control region 151 is formed by injection from the front surface 21 side or by injection from the back surface 23 side is mainly determined by the SR method or leakage current measurement. It can be determined by acquiring the state of the front surface 21 side.
  • FIG. 2A is an example of a graph showing the atomic density distribution of the back side region 60.
  • the vertical axis indicates atomic density (atoms/cm 3 ), and the horizontal axis indicates analysis depth ( ⁇ m) from the rear surface 23 .
  • the atomic density unit may be abbreviated as (cm ⁇ 3 ).
  • the back side region 60 of this example functions as the collector region 22 .
  • the atomic density of boron which is the dopant of the back side region 60
  • the back side region 60 has a gentle slope region 61 , a steep slope region 62 , a peak region 63 and a decrease region 64 .
  • the atomic density of the dopant may be simply referred to as atomic density.
  • the gentle slope region 61 is a region where the atomic density increases from the back surface 23 side toward the front surface 21 side of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10 .
  • the atomic density gradient of the gentle gradient region 61 may be constant or variable. As will be described later, depending on the characteristics of the analysis means, there may be a region where the atomic density is not measured near the back surface 23 or a region where the atomic density sharply decreases toward the back surface 23 side. As for the region where the atomic density is not measured or the region where the atomic density drops sharply, the gentle gradient region 61 may also be the region where the measured value is interpolated by extrapolation or the like.
  • the steep region 62 is provided closer to the front surface 21 than the gentle slope region 61 and is a region where the atomic density increases with a greater gradient than the gentle slope region 61 .
  • the steep region 62 is provided closer to the front surface 21 than the gentle region 61 in the depth direction of the semiconductor substrate 10 .
  • the peak region 63 is provided closer to the front surface 21 than the steep slope region 62 and has a peak 65 where the atomic density distribution has the maximum value within the range of the back surface region 60 .
  • the peak region 63 is provided closer to the front surface 21 than the steep region 62 in the depth direction of the semiconductor substrate 10 .
  • the peak region 63 is provided between the steep region 62 and the decreasing region 64 in the depth direction of the semiconductor substrate 10 .
  • Np is the peak atomic density of peak 65;
  • the peak atomic density Np of the peak 65 may be 1.0E+16 cm ⁇ 3 or more, 1.0E+17 cm ⁇ 3 or more, or 1.0E+18 cm ⁇ 3 or more in the collector region 22 .
  • the peak atomic density Np of peak 65 may be 1.0E+20 cm ⁇ 3 or less, 5.0E+19 cm ⁇ 3 or less, 1.0E+19 cm ⁇ 3 or less, 5.0E+18 cm -3 or less.
  • the peak atomic density Np of peak 65 in this example is 7.45E+18 cm ⁇ 3 .
  • Xp is the depth position of the peak 65 from the back surface 23 in the depth direction of the semiconductor substrate 10 .
  • Xp may be 0.1 ⁇ m or more, 0.2 ⁇ m or more, 0.3 ⁇ m or more, or 0.4 ⁇ m or more in the collector region 22 .
  • Xp may be 0.8 ⁇ m or less, 0.6 ⁇ m or less, 0.5 ⁇ m or less, or 0.4 ⁇ m or less in the collector region 22 .
  • the reduced region 64 is a region in which the atomic density decreases toward the drift region 18 in the depth direction of the semiconductor substrate 10 .
  • a depletion region 64 is provided between the peak region 63 and the drift region 18 . If the semiconductor device 100 includes the buffer region 20 , the reduction region 64 may be provided between the peak region 63 and the buffer region 20 and may be in contact with the buffer region 20 .
  • the lower end of the gentle slope region 61 may be the back surface 23 of the semiconductor substrate 10 . That is, the back side region 60 may be provided closest to the back side 23 of the semiconductor substrate 10 .
  • the upper end of the gentle slope region 61 may be positioned midway between the back surface 23 and the depth position of the peak 65 of the peak region 63 in the depth direction of the semiconductor substrate 10 . That is, the upper end of the gentle slope region 61 may be positioned at 0.5Xp with respect to the depth position Xp of the peak 65 . Note that the upper end of the gentle slope region 61 may be a position where the atomic density is 0.5 Np with the atomic density Np of the peak 65 as a reference.
  • the lower end of the steep slope region 62 may be at the same position as the upper end of the gentle slope region 61 in the depth direction of the semiconductor substrate 10 . That is, the lower end of the steep slope region 62 may be at a position of 0.5Xp with the depth position Xp of the peak 65 as a reference.
  • the upper end of the steep region 62 may be at the same position as the lower end of the peak region 63 in the depth direction of the semiconductor substrate 10 . As will be described later, the upper end of the steep slope region 62 may be a position where the atomic density is 0.95 Np on the rear surface 23 side of the peak 65 .
  • the lower end of the peak region 63 may be a position where the atomic density at the peak 65 is 95% on the back surface 23 side of the semiconductor substrate 10 with respect to the peak 65 . That is, the lower end of the peak region 63 may be positioned closer to the rear surface 23 than the peak 65 and at which the atomic density is 0.95 Np.
  • the upper end of the peak region 63 may be a position where the atomic density at the peak 65 is 95% on the front surface 21 side of the semiconductor substrate 10 with respect to the peak 65 . In other words, the upper end of the peak region 63 may be positioned closer to the front surface 21 than the peak 65 at which the atomic density is 0.95 Np.
  • the upper end and the lower end of the peak region 63 may be positions where the atomic density is 0.90 Np.
  • the lower end of the peak region 63 may be positioned at 0.9Xp with the depth position Xp of the peak 65 as a reference.
  • the upper end of the peak region 63 may be a position that is 1.1Xp with the depth position Xp of the peak 65 as a reference.
  • the lower end of the reduced region 64 may be at the same position as the upper end of the peak region 63 in the depth direction of the semiconductor substrate 10 . That is, the lower end of the reduced region 64 may be located at a position closer to the front surface 21 than the peak 65 and having an atomic density of 0.95 Np.
  • the upper end of the reduced region 64 may be located at a position closer to the front surface 21 of the semiconductor substrate 10 than the peak 65 and having a density of 10% of the atomic density at the peak 65 . That is, the upper end of the peak region 63 may be a position where the atomic density is 0.1 Np on the front surface 21 relative to the peak 65 .
  • the gentle slope region 61, the steep slope region 62, the peak region 63, and the decrease region 64 may be continuously provided in order from the back side 23 side. That is, the upper end of the gentle slope region 61 may contact the lower end of the steep slope region 62 . The upper end of steep region 62 may meet the lower end of peak region 63 . The top of peak region 63 may meet the bottom of depletion region 64 .
  • the semiconductor device 100 may have a boundary A between the gentle slope region 61 and the steep slope region 62, a boundary B between the steep slope region 62 and the peak region 63, and a peak region 63 and a decreasing slope region 63.
  • the atomic density distribution from the gentle gradient region 61 to the steep gradient region 62 may increase continuously. This may allow the electrical activation rate of the dopant to be relatively high.
  • the atomic density distribution from the gentle gradient region 61 to the steep gradient region 62 may have a region where the atomic density is partially continuously decreasing, and the atomic density is partially continuously flatly distributed. may have parts.
  • the atomic density is partially continuously and flatly distributed means that in a range narrower than the gentle slope region 61 or the steep slope region 62, the maximum and minimum values of the atomic density are the average value of the atomic density in the range may mean within 15% of
  • the region be an intermediate region 68 .
  • the upper end of the gentle slope area 61 may be positioned anywhere in the intermediate area 68 .
  • the upper end of the gentle gradient region 61 may be the upper end of a region where the atomic density distribution has a relatively low density gradient on the back surface 23 side of the depth position Xp of the peak 65 .
  • the lower end of the steep region 62 may be the lower end of the region where the density gradient of the atomic density distribution is relatively high on the rear surface 23 side of the depth position Xp of the peak 65 .
  • the upper end of the gentle slope region 61 or the lower end of the steep slope region 62 in this case may be located in the middle region 68 .
  • the back side region 60 of this example functions as the collector region 22 .
  • the position of the peak 65 is separated from the back surface 23 and a gentle slope region 61 and a steep slope region 62 are provided between the back surface 23 and the peak region 63 .
  • the peak region 63 and the reduced region 64 can be formed at a depth of 0.2 ⁇ m or more from the back surface 23 .
  • the injection efficiency of charge carriers may depend on the magnitude of the atomic density of peak 65 and the magnitude of the gradient of depletion region 64 .
  • the doping concentration may be of the same order as the atomic density.
  • the depth of the scratch is in the range up to the lower end of the peak region 63 (for example, about 0.3 ⁇ m).
  • the charge carrier injection efficiency can be made less sensitive to the depth of the flaw.
  • the contact resistance between the backside region 60 and the electrode (collector electrode 24 in this example) formed on the backside 23 is sufficient if the dopant atomic density on the backside 23 is 1 ⁇ 10 18 (atoms/cm 3 ) or more.
  • the atomic density of the dopant on the back surface 23 may be maximized when the back surface region 60 is formed as deep as 0.3 ⁇ m or more, for example.
  • the gradient of the atomic density is relatively gentle and may not allow for high efficiency of charge carrier injection.
  • the back surface side region 60 includes the gentle slope region 61 and the steep slope region 62, the peak region 63 and the decrease region 64 can be formed at a depth position away from the back surface 23, and the atomic density in the decrease region 64 can be reduced. You can make the slope steeper. As a result, not only can the charge carrier injection efficiency be increased, but also the effect of scratches formed on the back surface 23 can be reduced. In this way, the back side region 60 of this example not only can promote carrier injection by having the peak region 63 and the decrease region 64, but also has the gentle slope region 61 and the steep slope region 62. It is also possible to make the rear surface 23 less susceptible to scratches.
  • the shape of the doping concentration may also be substantially the same. That is, the atomic density distribution of the back side region 60 may be substantially similar to the doping concentration distribution of the back side region 60 . However, not all dopants in the back side region 60 are donors or acceptors, and the doping concentration may be 10% or more and 100% or less of the atomic density. Also, the doping concentration of the peak 65 in the peak region 63 may be 10% or more and 100% or less of the atomic density of the peak 65 .
  • FIG. 2B is an example of a graph showing the atomic density gradient of the gentle gradient region 61.
  • the unit of the atomic density gradient in this example is (atoms/cm 4 ).
  • the unit of atomic density gradient may be abbreviated as (cm ⁇ 4 ).
  • the unit of the atomic density gradient when the description of the unit is omitted, the unit of the atomic density gradient is (atoms/cm 4 ).
  • the common logarithm of atomic density may be used to calculate the atomic density gradient.
  • the unit of atomic density gradient when using the common logarithm of atomic density may be (/cm). In this specification, the description of the unit of the value of the atomic density gradient may be omitted.
  • the unit of the atomic density gradient in this case is (atoms/cm 4 ).
  • This figure shows the atomic density gradient a1 of the gentle gradient region 61 of FIG. 2A.
  • the atomic density gradient a1 of the gentle gradient region 61 may be 1.0E21 or more, 5.0E21 or more, 1.0E22 or more, or 2.0E22 or more. good.
  • the atomic density gradient a1 of the gentle gradient region 61 may be 5.0E23 or less, 2.0E23 or less, 1.0E23 or 8.0E22 or less, 5 .0E22 or less.
  • the atomic density gradient a1 in this example is 4.079E+22.
  • the atomic density gradient may be calculated by drawing an arbitrary tangent line by fitting the atomic density distribution obtained by measurement, or may be calculated by other methods. In this specification, the atomic density gradient is expressed as an absolute value.
  • the average atomic density of the gentle gradient region 61 may be 20% or more, 30% or more, 40% or more, or 50% or more of the peak atomic density Np of the peak 65 .
  • the average atomic density of the gentle gradient region 61 may be 95% or less, 90% or less, 85% or less, or 80% or less of the peak atomic density Np of the peak 65, It may be 70% or less.
  • the average atomic density of the gentle slope region 61 of this example is about 3.7E+18 atoms/cm 3 , which is about 50% of the peak atomic density Np.
  • FIG. 2C is an example of a graph showing the atomic density gradient in the steep region 62.
  • FIG. This figure shows the atomic density gradient a2 of the steep region 62 of FIG. 2A.
  • the atomic density gradient a2 of the steep region 62 is greater than the atomic density gradient a1 of the gentle region 61.
  • FIG. In the collector region 22, the atomic density gradient a2 of the steep region 62 may be 1.0E22 or more, 2.0E22 or more, 5.0E22 or more, or 7.0E22 or more. good.
  • the atomic density gradient a2 of the steep region 62 may be 1.0E24 or less, 5.0E23 or less, or 3.0E23 or less.
  • the atomic density gradient a2 in this example is 1.680E+23.
  • FIG. 2D is an example of a graph showing the atomic density gradient of the depletion region 64.
  • FIG. This figure shows the atomic density gradient a3 of the depletion region 64 of FIG. 2A.
  • the atomic density gradient a3 is the absolute value of the gradient of the graph of the atomic density distribution in the depletion region 64, so it takes a positive value.
  • the atomic density gradient a3 of the depletion region 64 may be 1.0E23 or greater, 2.0E23 or greater, 5.0E23 or greater, or 8.0E23 or greater. .
  • the atomic density gradient a3 of the depletion region 64 may be 1.0E25 or less, 8.0E24 or less, 5.0E24 or less, or 3.0E24 or less. .
  • the atomic density gradient a3 in this example is 1.618E+24.
  • the atomic density at the lower end of the gentle gradient region 61 may be 10% or more and 80% or less of the atomic density Np of the peak 65 .
  • the atomic density at the lower end of the gentle slope region 61 may be 30% or more and 60% or less of the atomic density Np of the peak 65 .
  • the ratio ⁇ of the atomic density gradient of the gentle region 61 to the atomic density gradient of the steep region 62 may be 0.01 or more and 0.8 or less.
  • the atomic density gradient ratio ⁇ may be 0.02 or more, 0.05 or more, or 0.1 or more.
  • the atomic density gradient ratio ⁇ may be 0.5 or less, 0.2 or less, or 0.1 or less.
  • the ratio ⁇ of the atomic density gradient of the steep region 62 to the atomic density gradient of the decreasing region 64 may be 0.001 or more and 0.5 or less.
  • the atomic density gradient ratio ⁇ in the collector region 22 may be 0.005 or more, 0.01 or more, or 0.05 or more.
  • the atomic density gradient ratio ⁇ in the collector region 22 may be 0.2 or less, 0.1 or less, or 0.05 or less.
  • the semiconductor device 100 having good electrical characteristics while suppressing the influence of scratches on the back surface 23 can be provided.
  • FIG. 3A is an example of a top view showing a modification of the semiconductor device 100.
  • FIG. FIG. 3A shows the projected position of each member on the upper surface of the semiconductor substrate 10 .
  • FIG. 3A only some members of the semiconductor device 100 are shown, and some members are omitted.
  • the semiconductor substrate 10 has an edge 102 when viewed from above.
  • the semiconductor substrate 10 of this example has two sets of edges 102 facing each other when viewed from above. 3A, the X-axis and Y-axis are parallel to either edge 102. In FIG.
  • An active portion 120 is provided on the semiconductor substrate 10 .
  • the active portion 120 is a region through which a main current flows in the depth direction between the front surface 21 and the back surface 23 of the semiconductor substrate 10 when the semiconductor device 100 operates.
  • An emitter electrode 52 is provided above the active portion 120, but is omitted in FIG. 3A.
  • At least one of a transistor section 70 including a transistor element such as an IGBT and a diode section 80 including a diode element such as a freewheeling diode (FWD) is provided in the active section 120 .
  • the transistor portions 70 and the diode portions 80 are alternately arranged along a predetermined arrangement direction (the X-axis direction in this example) on the front surface 21 of the semiconductor substrate 10 .
  • active portion 120 may include only one of transistor portion 70 and diode portion 80 .
  • the region where the transistor section 70 is arranged is denoted by the symbol "I"
  • the region where the diode section 80 is arranged is denoted by the symbol "F”.
  • the transistor section 70 and the diode section 80 may each have a length in the extending direction. That is, the length in the Y-axis direction of the transistor section 70 is greater than the width in the X-axis direction. Similarly, the length in the Y-axis direction of the diode section 80 is greater than the width in the X-axis direction.
  • the extending direction of the transistor portion 70 and the diode portion 80 may be the same as the longitudinal direction of each trench portion described later.
  • the diode section 80 has an N+ type cathode region in a region in contact with the back surface 23 of the semiconductor substrate 10 .
  • the region provided with the cathode region is referred to as the diode section 80 . That is, the diode portion 80 is a region that overlaps with the cathode region when viewed from above.
  • a P+ type collector region 22 may be provided on the back surface 23 of the semiconductor substrate 10 in a region other than the cathode region.
  • the diode section 80 may include an extension region 85 extending in the Y-axis direction from the diode section 80 to the gate wiring described later.
  • a collector region 22 is provided on the rear surface 23 of the extension region 85 .
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10 .
  • the semiconductor device 100 of this example has a gate pad 112 .
  • Semiconductor device 100 may have pads such as an anode pad, a cathode pad, and a current sensing pad. Each pad is arranged near the edge 102 .
  • the vicinity of the edge 102 refers to a region between the edge 102 and the emitter electrode 52 in top view.
  • each pad may be connected to an external circuit via a wiring such as a wire.
  • a gate potential is applied to the gate pad 112 .
  • Gate pad 112 is electrically connected to gate conductive portion 44 of gate trench portion 40 of active portion 120 .
  • the semiconductor device 100 includes gate wiring that connects the gate pad 112 and the gate trench portion 40 . In FIG. 3A, the gate wiring is hatched with oblique lines.
  • the gate wiring of this example has a peripheral gate wiring 130 and an active side gate wiring 131 .
  • the peripheral gate wiring 130 and the active side gate wiring 131 are examples of the gate metal layer 50 .
  • the peripheral gate wiring 130 is arranged between the active portion 120 and the edge 102 of the semiconductor substrate 10 when viewed from above.
  • the peripheral gate wiring 130 of this example surrounds the active portion 120 when viewed from above.
  • a region surrounded by the peripheral gate wiring 130 in a top view may be the active portion 120 .
  • the peripheral gate wiring 130 is connected to the gate pad 112 .
  • the peripheral gate wiring 130 is arranged above the semiconductor substrate 10 .
  • the peripheral gate wiring 130 may be a metal wiring containing aluminum or the like.
  • the active side gate wiring 131 is provided in the active portion 120 .
  • variations in wiring length from the gate pad 112 can be reduced for each region of the semiconductor substrate 10 .
  • the active side gate wiring 131 is connected to the gate trench portion of the active portion 120 .
  • the active-side gate wiring 131 is arranged above the semiconductor substrate 10 .
  • the active-side gate wiring 131 may be a wiring made of a semiconductor such as polysilicon doped with impurities.
  • the active side gate wiring 131 may be connected to the peripheral gate wiring 130 .
  • the active-side gate wiring 131 of this example is provided extending in the X-axis direction so as to cross the active portion 120 from one outer peripheral gate wiring 130 to the other outer peripheral gate wiring 130 at approximately the center in the Y-axis direction. there is When the active portion 120 is divided by the active-side gate wiring 131, the transistor portions 70 and the diode portions 80 may be alternately arranged in the X-axis direction in each divided region.
  • the semiconductor device 100 also includes a temperature sensing portion (not shown), which is a PN junction diode made of polysilicon or the like, and a current detecting portion (not shown) that simulates the operation of a transistor portion provided in the active portion 120. good too.
  • a temperature sensing portion which is a PN junction diode made of polysilicon or the like
  • a current detecting portion (not shown) that simulates the operation of a transistor portion provided in the active portion 120. good too.
  • the edge termination structure 140 is provided on the front surface 21 of the semiconductor substrate 10 .
  • the edge termination structure portion 140 is provided between the active portion 120 and the edge 102 in top view.
  • the edge termination structure 140 in this example is arranged between the peripheral gate line 130 and the edge 102 .
  • the edge termination structure 140 relaxes electric field concentration on the front surface 21 side of the semiconductor substrate 10 .
  • the edge termination structure 140 may comprise at least one of a guard ring, a field plate and a resurf annularly surrounding the active portion 120 .
  • FIG. 3B is an enlarged view of area A in FIG. 3A.
  • Region A is a region including transistor portion 70 and diode portion 80 .
  • the semiconductor device 100 of this example includes a gate trench portion 40 , a dummy trench portion 30 , an emitter region 12 , a base region 14 , a contact region 15 and a well region 17 provided inside the upper surface side of the semiconductor substrate 10 .
  • Each of the gate trench portion 40 and the dummy trench portion 30 is an example of the trench portion.
  • the dummy trench portion 30 of this example may have a U-shape on the front surface 21 of the semiconductor substrate 10 in the same manner as the gate trench portion 40 . That is, the dummy trench portion 30 may have two extending portions 31 extending along the extending direction and a connection portion 33 connecting the two extending portions 31 .
  • the semiconductor device 100 of this example includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface 21 of the semiconductor substrate 10 . Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • the transistor portion 70 of this example includes a boundary portion 90 located at the boundary between the transistor portion 70 and the diode portion 80 .
  • the boundary portion 90 is a region provided in the transistor portion 70 and adjacent to the diode portion 80 .
  • Boundary 90 has contact region 15 .
  • the border 90 in this example does not have an emitter region 12 .
  • the trench portion of boundary portion 90 is dummy trench portion 30 .
  • the boundary portion 90 of this example is arranged so that both ends thereof in the X-axis direction are the dummy trench portions 30 .
  • Boundary 90 is not essential and may not be provided.
  • the contact hole 54 is provided above the base region 14 in the diode section 80 .
  • Contact hole 54 is provided above contact region 15 at boundary portion 90 . None of the contact holes 54 are provided above the well regions 17 provided at both ends in the Y-axis direction.
  • the mesa portion 91 is provided at the boundary portion 90 .
  • the mesa portion 91 has a contact region 15 on the front surface 21 of the semiconductor substrate 10 .
  • the mesa portion 91 of this example has the base region 14 and the well region 17 on the negative side in the Y-axis direction.
  • the mesa portion 81 is provided in a region sandwiched between adjacent dummy trench portions 30 in the diode portion 80 .
  • Mesa portion 81 has base region 14 on front surface 21 of semiconductor substrate 10 .
  • the mesa portion 81 may have a contact region 15 on the front surface 21 of the semiconductor substrate 10 .
  • the mesa portion 81 of this example has the base region 14 and the well region 17 on the negative side in the Y-axis direction.
  • the emitter region 12 is provided in the mesa portion 71, it may not be provided in the mesa portion 81 and the mesa portion 91.
  • the contact region 15 is provided on the mesa portion 71 and the mesa portion 91 , but may not be provided on the mesa portion 81 .
  • FIG. 3C shows a bb' cross section of a modified example of the semiconductor device 100.
  • FIG. This figure corresponds to the bb' section of FIG. 3B.
  • the semiconductor device 100 of this example includes a first lifetime control region 151 and a second lifetime control region 152 .
  • the first lifetime control area 151 and the second lifetime control area 152 are not essential and may not be provided.
  • the contact region 15 is provided above the base region 14 in the mesa portion 91 .
  • the contact region 15 is provided in contact with the dummy trench portion 30 in the mesa portion 91 .
  • the contact region 15 may be provided on the front surface 21 of the mesa portion 71 .
  • the accumulation region 16 is provided in the transistor section 70 and the diode section 80 .
  • the accumulation region 16 of this example is provided over the entire surfaces of the transistor section 70 and the diode section 80 .
  • the accumulation region 16 may not be provided in the diode section 80 .
  • the cathode region 82 is provided below the buffer region 20 in the diode section 80 .
  • the boundary between collector region 22 and cathode region 82 is the boundary between transistor section 70 and diode section 80 . That is, the collector region 22 is provided below the boundary portion 90 in this example.
  • the first lifetime control region 151 is provided in both the transistor section 70 and the diode section 80. As a result, the semiconductor device 100 of this example can speed up the recovery in the diode section 80 and further improve the switching loss.
  • the first lifetime control region 151 may be formed by a method similar to that of the first lifetime control region 151 of other embodiments.
  • the second lifetime control region 152 is provided closer to the front surface 21 than the center of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10 .
  • the second lifetime control region 152 of this example is provided in the drift region 18 .
  • Second lifetime control region 152 is provided in both transistor section 70 and diode section 80 .
  • the second lifetime control region 152 may be formed by implanting impurities from the front surface 21 side, or may be formed by implanting impurities from the back surface 23 side.
  • the second lifetime control region 152 is provided between the diode section 80 and the boundary section 90 , and may not be provided in part of the transistor section 70 .
  • the second lifetime control area 152 may be formed by any method among the methods for forming the first lifetime control area 151 .
  • the elements and doses for forming the first lifetime control region 151 and the second lifetime control region 152 may be the same or different.
  • FIG. 4A is an example of a graph showing the atomic density distribution of the back side region 60.
  • the vertical axis indicates atomic density (atoms/cm 3 ), and the horizontal axis indicates analysis depth ( ⁇ m).
  • the back side region 60 of this example functions as a cathode region 82 .
  • the atomic density of phosphorus which is the dopant of the back side region 60, is shown.
  • the back side region 60 has a gentle slope region 61 , a steep slope region 62 , a peak region 63 and a decrease region 64 .
  • Np in this example is the atomic density of peak 65 in cathode region 82 .
  • the atomic density Np of the peak 65 may be 1.0E+18 cm ⁇ 3 or more, 5.0E+18 cm ⁇ 3 or more, or 1.0E+19 cm ⁇ 3 or more in the cathode region 82 .
  • the atomic density Np of peak 65 may be 1.0E21 cm ⁇ 3 or less, 5.0E+21 cm ⁇ 3 or less, or 1.0E+20 cm ⁇ 3 or less in cathode region 82 .
  • the atomic density Np of peak 65 in this example is 1.43E+20 cm ⁇ 3 .
  • Xp may be 0.1 ⁇ m or more, 0.2 ⁇ m or more, or 0.3 ⁇ m or more in the cathode region 82 .
  • Xp may be 0.8 ⁇ m or less, 0.6 ⁇ m or less, or 0.4 ⁇ m or less in the cathode region 82 .
  • the back side region 60 of this example functions as a cathode region 82, and the atomic density distribution as in this example makes it easier to inject carriers.
  • making the depletion region 64 steep makes it easier to inject carriers.
  • holes can be easily injected when the diode is turned on, and the on-characteristics of the semiconductor device 100 can be improved.
  • FIG. 4B is an example of a graph showing the atomic density gradient of the gentle gradient region 61.
  • FIG. This figure shows the atomic density gradient a1 of the gentle gradient region 61 of FIG. 4A.
  • the atomic density gradient a1 of the gentle gradient region 61 may be 1.0E22 or more, 3.0E22 or more, 5.0E22 or more, or 8.0E22 or more. good.
  • the atomic density gradient a1 of the gentle gradient region 61 may be 2.0E24 or less, 1.0E24 or less, 8.0E23 or less, or 5.0E23 or less. good.
  • the atomic density gradient a1 in this example is 2.938E+23.
  • the average atomic density of the gentle slope region 61 may be 20% or more, 30% or more, 40% or more, or 50% or more of the peak atomic density Np of the peak 65.
  • the average atomic density of the gentle gradient region 61 may be 95% or less, 90% or less, 85% or less, or 80% or less of the peak atomic density Np of the peak 65, It may be 70% or less.
  • the average atomic density of the gentle gradient region 61 of this example is approximately 1.2E+20 atoms/cm 3 , which is approximately 82% of the peak atomic density Np.
  • FIG. 4C is an example of a graph showing the atomic density gradient of the steep region 62.
  • FIG. This figure shows the atomic density gradient a2 in the steep region 62 of FIG. 4A.
  • the atomic density gradient a2 of the steep region 62 is greater than the atomic density gradient a1 of the gentle region 61.
  • FIG. In the cathode region 82, the atomic density gradient a2 of the steep region 62 may be 1.0E23 or greater, 2.0E23 or greater, 5.0E23 or greater, or 8.0E23 or greater. good.
  • the atomic density gradient a2 of the steep region 62 may be 1.0E25 or less, may be 8.0E24 or less, may be 5.0E24 or less, or may be 3.0E24 or less. good.
  • the atomic density gradient a2 in this example is 2.043E+24.
  • FIG. 4D is an example of a graph showing the atomic density gradient of the depletion region 64.
  • FIG. This figure shows the atomic density gradient a3 of the depletion region 64 of FIG. 4A.
  • the atomic density gradient a3 is the absolute value of the gradient of the graph of the atomic density distribution in the depletion region 64, so it takes a positive value.
  • the atomic density gradient a3 of the depletion region 64 may be 2.0E24 or greater, 5.0E24 or greater, 8.0E24 or greater, or 1.0E25 or greater. .
  • the atomic density gradient a3 of the depletion region 64 may be 2.0E26 or less, 1.0E26 or less, 8.0E25 or less, or 5.0E25 or less. .
  • the atomic density gradient a3 in this example is 2.392E+25.
  • the atomic density at the lower end of the gentle gradient region 61 may be 30% or more and 90% or less of the atomic density Np of the peak 65 .
  • the atomic density at the lower end of the gentle slope region 61 may be 50% or more and 80% or less of the atomic density Np of the peak 65 .
  • the ratio ⁇ of the atomic density gradient of the gentle region 61 to the atomic density gradient of the steep region 62 may be 0.01 or more and 0.5 or less.
  • the atomic density gradient ratio ⁇ may be 0.02 or more, 0.05 or more, or 0.1 or more.
  • the atomic density gradient ratio ⁇ in the cathode region 82 may be 0.3 or less, 0.2 or less, or 0.1 or less.
  • the ratio ⁇ of the atomic density gradient of the steep region 62 to the atomic density gradient of the declining region 64 may be 0.001 or more and 0.3 or less.
  • the atomic density gradient ratio ⁇ in the cathode region 82 may be 0.005 or more, 0.01 or more, or 0.05 or more.
  • the atomic density gradient ratio ⁇ in the cathode region 82 may be 0.2 or less, 0.1 or less, or 0.08 or less.
  • the back side region 60 of this example functions as a cathode region 82 .
  • the position of the peak 65 is separated from the back surface 23 and a gentle slope region 61 and a steep slope region 62 are provided between the back surface 23 and the peak region 63 .
  • the peak region 63 and the reduced region 64 can be formed at a depth of 0.1 ⁇ m or more from the back surface 23 .
  • the injection efficiency of charge carriers may depend on the magnitude of the atomic density of peak 65 and the magnitude of the gradient of depletion region 64 .
  • the doping concentration may be of the same order as the atomic density.
  • the depth of the scratch is in the range up to the lower end of the peak region 63 (for example, about 0.2 ⁇ m).
  • the charge carrier injection efficiency can be made less sensitive to the depth of the flaw.
  • an increase in forward voltage drop due to scratches on the back surface 23 can be suppressed.
  • the contact resistance between the backside region 60 and the backside electrode (collector electrode 24 in this example) formed on the backside 23 is sufficient if the dopant atomic density on the backside 23 is 1 ⁇ 10 18 (atoms/cm 3 ) or more. .
  • the dopant atomic density on the back surface 23 may be maximized when the back surface region 60 is formed as deep as 0.2 ⁇ m or more, for example.
  • the gradient of the atomic density is relatively gentle and may not allow for high efficiency of charge carrier injection.
  • the back surface side region 60 includes the gentle slope region 61 and the steep slope region 62, the peak region 63 and the decrease region 64 can be formed at a depth position away from the back surface 23, and the atomic density in the decrease region 64 can be reduced. You can make the slope steeper. As a result, not only can the charge carrier injection efficiency be increased, but also the effect of scratches formed on the back surface 23 can be reduced. In this way, the back side region 60 of this example not only can promote carrier injection by having the peak region 63 and the decrease region 64, but also has the gentle slope region 61 and the steep slope region 62. It is also possible to make the rear surface 23 less susceptible to scratches.
  • the depletion layer may reach the cathode region 82. Leakage current increases when the depletion layer reaches the back electrode. In order to prevent the depletion layer from reaching the back electrode, the doping concentration of the cathode region 82, that is, the atomic density of the dopant in the cathode region 82 is increased so that the depletion layer stops inside the cathode region 82 and reaches the back electrode. It is possible to prevent it from reaching. On the other hand, when back surface 23 is scratched as described above, the depletion layer may reach the back surface electrode at the scratch on back surface 23 , thereby increasing leakage current.
  • the atomic density of the cathode region 82 is relatively low at the tip of the flaw on the front surface 21 side. Therefore, the depletion layer easily reaches the back electrode at the scratch on the back surface 23 .
  • the position of the peak 65 is separated from the rear surface 23, and the gentle slope region 61 and the steep slope region 62 are provided between the rear surface 23 and the peak region 63. 63 or steep region 62 can be deepened. As a result, the depletion layer is stopped in the peak region 63, the steep slope region 62, or the gentle slope region 61, and an increase in leakage current can be suppressed.
  • the back side region 60 of this example functions as a cathode region 82 and can stop the depletion layer at a peak 65 away from the back side 23. Therefore, even if the back side 23 is scratched, the damage will not occur. If the depth is in the range from the gentle gradient region 61 to the steep gradient region 62, for example, it is possible to suppress an increase in leakage current due to scratches on the back surface 23.
  • FIG. 5 is a flowchart showing an example of the manufacturing process of the semiconductor device 100.
  • step S100 the structure on the front surface 21 side of the semiconductor device 100 is formed.
  • step S100 after the structure on the front surface 21 side is formed, the back surface 23 side of the semiconductor substrate 10 is ground, and the thickness of the semiconductor substrate 10 is adjusted according to the required electrical characteristics such as withstand voltage. to adjust.
  • a dopant is ion-implanted to form the back surface region 60 from the back surface 23 side of the semiconductor substrate 10 .
  • the back surface side region 60 may be formed on the entire surface of the back surface 23 of the semiconductor substrate 10 . If backside region 60 is collector region 22, the dopant may be boron. If backside region 60 is cathode region 82, the dopant may be phosphorus. If the back side region 60 includes both the collector region 22 and the cathode region 82, the dopants for the collector region 22 and the cathode region 82 may be ion-implanted separately in each region.
  • the dopant dose for forming the collector region 22 may be 2.0E+13 cm ⁇ 2 or more and may be 5.0E+13 cm ⁇ 2 or less.
  • the dopant dose for forming the cathode region 82 may be greater than or equal to 1.0E14 cm ⁇ 2 and less than or equal to 1.0E16 cm ⁇ 2 .
  • Acceleration energy of ion implantation for forming back side region 60 may be 10 keV or more and 300 keV or less in collector region 22 or cathode region 82 .
  • step S104 the semiconductor substrate 10 is laser annealed from the back surface 23 side of the semiconductor substrate 10.
  • the dopant ion-implanted region of the back side region 60 is laser annealed.
  • Laser annealing selectively heats the region into which the dopant is ion-implanted from the back surface 23 side of the semiconductor substrate 10 .
  • the back side region 60 having the peak 65 can be formed.
  • each region of the collector region 22 and the cathode region 82 may be laser annealed simultaneously or separately.
  • the peak position of the dopant for forming the back side region 60 can be changed. As a result, a gentle gradient region 61, a steep gradient region 62, a peak region 63 and a decreasing region 64 are formed.
  • the type of laser used for annealing the back side region 60 is not particularly limited.
  • the laser used for annealing the back side region 60 may be a XeCl excimer laser (wavelength 308 nm), a KrF excimer laser (wavelength 248 nm), or a XeF excimer laser (wavelength 351 nm).
  • YAG2 ⁇ second harmonic of YAG
  • YAG3 ⁇ third harmonic of YAG
  • the type of laser used for annealing the back side region 60 may be a laser with a penetration depth of laser light of, for example, 5 ⁇ m or less.
  • the step for forming the back side region 60 does not need to include thermal annealing for forming the back side region 60 . That is, defect recovery and dopant activation in the back side region 60 may be realized only by laser annealing. However, defect recovery and dopant activation in the back side region 60 may be realized by using thermal annealing in addition to laser annealing. Thermal annealing may be furnace annealing in which the semiconductor device 100 is heated in a furnace.
  • a backside electrode is formed.
  • the backside electrode may be the collector electrode 24 or the cathode electrode.
  • the backside electrode is formed by a sputtering method.
  • the backside electrode may be a laminated electrode in which an aluminum layer, a titanium layer, a nickel layer, and the like are laminated.
  • FIG. 6 shows the atomic density distribution before and after laser annealing of the back side region 60 .
  • the vertical axis indicates the atomic density (atoms/cm 3 ) and the secondary ion intensity of silicon (arb.Unit), and the horizontal axis indicates the analysis depth ( ⁇ m) from the rear surface 23 .
  • the solid line shows the atomic density distribution of the back side region 60 during ion implantation and after laser annealing.
  • the dopant for the backside region 60 in this example is boron.
  • the atomic density distribution has a peak at the depth of the range Rp.
  • the time of ion implantation may be a stage after dopant ion implantation of the back side region 60 and before annealing of the back side region 60 .
  • the depth position Xp of the peak 65 after laser annealing is larger than the range Rp of the peak during ion implantation.
  • the peak of the atomic density distribution is reproduced at a position closer to the front surface 21 of the semiconductor substrate 10 than the peak position of the atomic density distribution after ion implantation. distributed.
  • the depth position of the semiconductor substrate 10 melted by laser annealing may be appropriately changed according to the atomic density distribution or material of the back side region 60 .
  • the irradiation depth of laser annealing particularly the melting depth due to laser annealing, may include a region from the back surface 23 of the semiconductor substrate 10 to the range Rp of the peak during ion implantation, and the depth position Xp of the peak 65 from the back surface 23 may be included. up to and including the entire region where the back side region 60 is formed. That is, the melting depth may be equal to or greater than the range Rp of the peak during ion implantation.
  • Laser irradiation is performed by placing the semiconductor substrate 10 horizontally with the laser irradiation surface (back surface 23 in this example) facing upward among the main surfaces of the semiconductor substrate 10 in a wafer state.
  • the melting depth By setting the melting depth to be equal to or greater than the peak range Rp during ion implantation, 50% or more of the total amount of the implanted dopant can be placed inside the melted semiconductor material. This causes the atomic density of the implanted dopants to be substantially uniformly redistributed over the range of melt depths.
  • the dopant precipitates along the gravity on the side of the installation surface (the front surface 21 in this example), which is the main surface opposite to the irradiation surface, within the range of the melting depth.
  • the peak position of the dopant atom density distribution moves to the range Rp of the peak during ion implantation or deeper. Furthermore, due to the movement of the dopant, a gentle slope region 61, a steep slope region 62, a peak region 63 and a decrease region 64 are formed in order from the back surface 23 side toward the front surface 21 side.
  • the laser annealing conditions for example, laser beam intensity, irradiation time, number of irradiation times and time intervals, overlap ratio, etc.
  • the back side region 60 having a gentle slope region 61, a steep slope region 62, a peak region 63 and a decrease region 64 can be formed.
  • the dashed-dotted line graph shows the measurement results of the secondary ion intensity of silicon, which is the semiconductor substrate 10 .
  • the measurement results are not stable, and the secondary ion intensity of silicon is not accurately measured. That is, the dopant atomic density of the back side region 60 may not be accurately measured. Therefore, in the region near the back surface 23, the measured value of the atomic density of the back surface side region 60 may be interpolated by extrapolation or the like.
  • the integrated density of the back side region 60 may be reduced by irradiation with laser annealing.
  • the ratio of the integrated concentration of the back side region 60 after laser annealing to the integrated concentration of the back side region 60 before laser annealing may be 85% or more, 90% or more, or 95%. or more.
  • the ratio of the integrated concentration of the back side region 60 after laser annealing to the integrated concentration of the back side region 60 before laser annealing may be less than 100%, may be 99% or less, and may be 95%. % or less.
  • the ratio of integrated densities in this example is 97%. The same applies when the dopant is phosphorus or arsenic.
  • FIG. 7 shows the measurement results of the atomic density on the back surface 23 side of the semiconductor substrate 10 .
  • This figure shows the analysis results of secondary ions measured by SIMS.
  • the back side region 60 has a gentle slope region 61, a steep slope region 62, a peak region 63 and a decrease region 64, as shown in other examples.
  • FIG. 8 shows the measurement results of the doping concentration on the back surface 23 side of the semiconductor substrate 10 .
  • the dopant is boron
  • an example of distribution of doping concentration (net doping concentration, carrier concentration) measured by the SR method is shown.
  • the dopant is not limited to boron, and may be phosphorus or arsenic.
  • the doping concentration distribution measured by the SR method also reflects the same characteristics as the SIMS analysis result of the back side region 60 shown in FIG. That is, the atomic density distribution of the back side region 60 may be substantially similar to the doping concentration distribution of the back side region 60 .
  • the doping concentration distribution measured by the SR method may have small fluctuations in a plurality of measured values due to the spreading resistance measurement environment such as errors.
  • the semiconductor device 100 has a doping gentle gradient region 161 with a doping concentration distribution corresponding to the gentle gradient region 61 of the atomic density distribution, and a doping steep region 161 with a doping concentration distribution corresponding to the steep gradient region 62 of the atomic density distribution.
  • NDp is the peak doping concentration of doping peak 165
  • X Dp is the depth position of the doping peak 165 from the back surface 23 in the depth direction of the semiconductor substrate 10 .
  • the reduced doping region 164 may be a region in which the doping concentration decreases from the back surface 23 toward the drift region 18 in the depth direction of the semiconductor substrate 10 .
  • a doping reduction region 164 is provided between the doping peak region 163 and the drift region 18 . If semiconductor device 100 includes buffer region 20 , reduced doping region 164 may be provided between doping peak region 63 and buffer region 20 and may contact buffer region 20 .
  • the lower end of the gently doped region 161 may be the back surface 23 of the semiconductor substrate 10 .
  • the upper end of the gently doped region 161 may be located midway between the back surface 23 and the depth position of the doping peak 165 of the doping peak region 163 in the depth direction of the semiconductor substrate 10 . That is, the upper end of the gentle doping gradient region 161 may be positioned at 0.5X Dp with respect to the depth position X Dp of the doping peak 165 .
  • the upper end of the doping gentle gradient region 161 may be a position where the doping concentration is 0.5N Dp with the doping concentration N Dp of the doping peak 165 as a reference.
  • the depth range of the gently doped region 161 may be the same depth range as the gently doped region 61 .
  • the lower end of the steep doping region 162 may be at the same position as the upper end of the gentle doping region 161 in the depth direction of the semiconductor substrate 10 . That is, the lower end of the steep doping region 162 may be 0.5X Dp with respect to the depth position X Dp of the doping peak 165 .
  • the upper end of the doping steep region 162 may be at the same position as the lower end of the doping peak region 163 in the depth direction of the semiconductor substrate 10 .
  • the upper end of the steep doping region 162 may be located at a doping concentration of 0.95 N Dp on the back surface 23 side of the doping peak 165, as described below.
  • the depth range of doping steep region 162 may be the same depth range as steep region 62 .
  • the lower end of the doping peak region 163 may be located on the back surface 23 side of the semiconductor substrate 10 with respect to the doping peak 165 and at a doping concentration of 95% of the doping peak 165 . That is, the lower end of the doping peak region 163 may be positioned closer to the rear surface 23 than the doping peak 165 and at a doping concentration of 0.95 N Dp .
  • the upper end of the doping peak region 163 may be located on the front surface 21 side of the semiconductor substrate 10 with respect to the doping peak 165 and at a doping concentration of 95% of the doping peak 165 .
  • the upper end of the doping peak region 163 may be located at a position where the doping concentration is 0.95N Dp on the front surface 21 side of the doping peak 165 . Also, the upper end and the lower end of the doping peak region 163 may each have a doping concentration of 0.90N Dp . Note that the lower end of the doping peak region 163 may be positioned at 0.9X Dp with the depth position X Dp of the doping peak 165 as a reference. The upper end of the doping peak region 163 may be 1.1X Dp with respect to the depth position X Dp of the doping peak 165 . Alternatively, the depth range of doping peaks 165 may be the same depth range as peak region 63 .
  • the lower end of the doping decrease region 164 may be at the same position as the upper end of the doping peak region 163 in the depth direction of the semiconductor substrate 10 . That is, the lower end of the doping reduction region 164 may be located at a position where the doping concentration is 0.95 Np on the front surface 21 side of the doping peak 165 .
  • the upper end of the reduced doping region 164 may be located closer to the front surface 21 of the semiconductor substrate 10 than the doping peak 165 and at a density of 10% of the doping concentration at the doping peak 165 . That is, the upper end of the doping peak region 163 may be a position where the atomic density is 0.1 Np on the front surface 21 relative to the doping peak 165 .
  • the depth range of reduced doping region 164 may be the same depth range as reduced region 64 .
  • the gentle doping region 161, the steep doping region 162, the peak doping region 163, and the reduced doping region 164 may be continuously provided in order from the back side 23 side. That is, the upper end of the gently doped region 161 may contact the lower end of the steeply doped region 162 . The upper end of doping steep region 162 may contact the lower end of doping peak region 163 . The upper end of doping peak region 163 may contact the lower end of doping decreasing region 164 .
  • the semiconductor device 100 may have a boundary A D between the gentle doping region 161 and the steep doping region 162 and a boundary B D between the steep doping region 162 and the peak doping region 163 . , may have a boundary C D between the doping peak region 163 and the reduced doping region 164 , and a boundary D D between the reduced doping region 164 and the drift region 18 .
  • the doping concentration distribution from the gentle doping gradient region 161 to the steep doping gradient region 162 has a continuous gradient of the doping concentration distribution (doping concentration gradient). may be increased to This may allow the electrical activation rate of the dopant to be relatively high.
  • the doping concentration distribution from the gently doped region 161 to the steeply doped region 162 may have a region where the doping concentration decreases partially continuously and the doping concentration flattens out partially continuously. It may have a distributed portion.
  • the doping concentration is partially continuous and flatly distributed in any of the gentle gradient region 61, the steep gradient region 62, the gentle doping gradient region 161, or the steep doping gradient region 162, or in a narrower region than the narrowest region.
  • the maximum and minimum doping concentrations are within 15% of the average doping concentration in the range.
  • Reference Signs List 10 Semiconductor substrate 12 Emitter region 14 Base region 15 Contact region 16 Accumulation region 17 Well region 18 Drift region 20 Buffer region 21 Front surface 22 Collector region 23 Back surface 24 Collector electrode 25 Connection portion 30 Dummy Trench portion 31 Extension portion 32 Dummy insulating film 33 Connection portion 34 Dummy conductive portion 38 Interlayer insulating film 40 Gate trench portion 41 Extension portion 42 Gate insulating film 43 Connection portion 44 Gate conductive portion 50 Gate metal layer 52 Emitter electrode 54 Contact hole , 55...contact hole, 56...contact hole, 60...back side area, 61...slow slope area, 62...steep slope area, 63...peak area, 64...

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Abstract

おもて面および裏面を有する半導体基板に設けられた第１導電型のドリフト領域と、前記半導体基板において、前記ドリフト領域よりも前記半導体基板の裏面側に設けられ、前記ドリフト領域よりも原子密度が高い第１導電型または第２導電型の裏面側領域とを備え、前記裏面側領域の原子密度分布は、前記半導体基板の深さ方向において、前記裏面側から前記半導体基板のおもて面側に向けてドーパントの原子密度が増加する緩勾配領域と、前記緩勾配領域よりも前記おもて面側に設けられ、前記緩勾配領域よりも大きな原子密度勾配で前記ドーパントの原子密度が増加する急勾配領域と、前記急勾配領域よりも前記おもて面側に設けられ、前記ドーパントの原子密度分布にピークを有するピーク領域と、前記ピーク領域と前記ドリフト領域との間に設けられ、前記半導体基板の深さ方向において、前記ドリフト領域に向けて前記ドーパントの原子密度が減少する減少領域とを有する半導体装置を提供する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　特許文献１には、「ｎ型不純物濃度は、半導体基板１２の下面１２ｂから深い側に向かうにしたがって緩やかに上昇し、極大値Ｎ１となる」ことが記載されている。非特許文献１には、裏面にＢＯＸプロファイルを形成することが記載されている。
［先行技術文献］
［特許文献］
　特許文献１　特開２０１５－１５３７８８号公報
　特許文献２　特開２０１６－００４９５６号公報
［非特許文献］
　非特許文献１　清野　他著、「パワー半導体 IGBT の深い活性化のためのトップフラットビーム・ハイブリッドレーザアニール装置の開発」、日本製鋼所技報　 No.69, p.76-81（2018.11）
　半導体装置の電気特性を改善することが好ましい。
一般的開示
　本発明の第１の態様においては、おもて面および裏面を有する半導体基板に設けられた第１導電型のドリフト領域と、前記半導体基板において、前記ドリフト領域よりも前記半導体基板の裏面側に設けられ、前記ドリフト領域よりも原子密度が高い第１導電型または第２導電型の裏面側領域とを備える半導体装置を提供する。前記裏面側領域の原子密度分布は、前記半導体基板の深さ方向において、前記裏面側から前記半導体基板のおもて面側に向けてドーパントの原子密度が増加する緩勾配領域と、前記緩勾配領域よりも前記おもて面側に設けられ、前記緩勾配領域よりも大きな原子密度勾配で前記ドーパントの原子密度が増加する急勾配領域と、前記急勾配領域よりも前記おもて面側に設けられ、前記ドーパントの原子密度分布にピークを有するピーク領域と、前記ピーク領域と前記ドリフト領域との間に設けられ、前記半導体基板の深さ方向において、前記ドリフト領域に向けて前記ドーパントの原子密度が減少する減少領域とを有してよい。
　前記半導体装置において、前記原子密度分布のピークの前記半導体基板の裏面からの深さは０．８μｍ以下であってよい。
　上記いずれかの前記半導体装置において、前記緩勾配領域における平均原子密度は、前記原子密度分布のピークのピーク原子密度の２０％以上、９５％以下であってよい。
　上記いずれかの前記半導体装置は、前記半導体基板のおもて面に設けられたエッジ終端構造部を備えてよい。
　上記いずれかの前記半導体装置において、前記緩勾配領域の上端は、前記裏面と、前記半導体基板の深さ方向における前記ピーク領域のピークの深さ位置との中間の位置であってよい。
　上記いずれかの前記半導体装置において、前記緩勾配領域の下端は、前記半導体基板の裏面であってよい。
　上記いずれかの前記半導体装置において、前記ピーク領域の下端は、前記ピークよりも前記半導体基板の裏面側において、前記ピークにおける前記ドーパントの原子密度の、９５％の密度となる位置であってよい。前記ピーク領域の上端は、前記ピークよりも前記半導体基板のおもて面側において、前記ピークにおける前記ドーパントの原子密度の、９５％の密度となる位置であってよい。
　上記いずれかの前記半導体装置において、前記減少領域の上端は、前記ピークよりも前記半導体基板のおもて面側において、前記ピークにおける前記ドーパントの原子密度の、１０％の密度となる位置であってよい。
　上記いずれかの前記半導体装置において、前記緩勾配領域の上端は、前記急勾配領域の下端と接してよい。前記急勾配領域の上端は、前記ピーク領域の下端と接してよい。前記ピーク領域の上端は、前記減少領域の下端と接してよい。
　上記いずれかの前記半導体装置は、トランジスタ部を備えてよい。前記裏面側領域は、第２導電型のコレクタ領域を含んでよい。
　上記いずれかの前記半導体装置において、前記コレクタ領域の前記ドーパントは、ボロンであってよい。
　上記いずれかの前記半導体装置の前記コレクタ領域において、前記緩勾配領域の前記ドーパントの原子密度勾配は、１．０Ｅ２１［ａｔｏｍｓ／ｃｍ４］以上、５．０Ｅ２３［ａｔｏｍｓ／ｃｍ４］以下であってよい。
　上記いずれかの前記半導体装置の前記コレクタ領域において、前記急勾配領域の前記ドーパントの原子密度勾配は、１．０Ｅ２２［ａｔｏｍｓ／ｃｍ４］以上、１．０Ｅ２４［ａｔｏｍｓ／ｃｍ４］以下であってよい。
　上記いずれかの前記半導体装置の前記コレクタ領域において、前記減少領域の前記ドーパントの原子密度勾配は、１．０Ｅ２３［ａｔｏｍｓ／ｃｍ４］以上、１．０Ｅ２５［ａｔｏｍｓ／ｃｍ４］以下であってよい。
　上記いずれかの前記半導体装置の前記コレクタ領域において、前記ピーク領域のピークにおける前記ドーパントの原子密度は、１．０Ｅ＋１６［ｃｍ－３］以上、１．０Ｅ＋２０［ｃｍ－３］以下であってよい。
　上記いずれかの前記半導体装置の前記コレクタ領域において、前記緩勾配領域の下端における前記ドーパントの原子密度は、前記ピーク領域のピークにおける前記ドーパントの原子密度の１０％以上、８０％以下であってよい。
　前記コレクタ領域において、前記急勾配領域の前記ドーパントの原子密度勾配に対する前記緩勾配領域の原子密度勾配の比率は、０．０１以上、０．８以下であってよい。
　上記いずれかの前記半導体装置の前記コレクタ領域において、前記減少領域の前記ドーパントの原子密度勾配に対する前記急勾配領域の前記ドーパントの原子密度勾配の比率は、０．００１以上、０．５以下であってよい。
　上記いずれかの前記半導体装置は、ダイオード部を備えてよい。前記裏面側領域は、第１導電型のカソード領域を含んでよい。
　上記いずれかの前記半導体装置において、前記カソード領域の前記ドーパントは、リンであってよい。
　上記いずれかの前記半導体装置の前記カソード領域において、前記緩勾配領域の前記ドーパントの原子密度勾配は、１．０Ｅ２２［ａｔｏｍｓ／ｃｍ４］以上、２．０Ｅ２４［ａｔｏｍｓ／ｃｍ４］以下であってよい。
　上記いずれかの前記半導体装置の前記カソード領域において、前記急勾配領域の前記ドーパントの原子密度勾配は、１．０Ｅ２３［ａｔｏｍｓ／ｃｍ４］以上、１．０Ｅ２５［ａｔｏｍｓ／ｃｍ４］以下であってよい。
　上記いずれかの前記半導体装置の前記カソード領域において、前記減少領域の前記ドーパントの原子密度勾配は、２．０Ｅ２４［ａｔｏｍｓ／ｃｍ４］以上、２．０Ｅ２６［ａｔｏｍｓ／ｃｍ４］以下であってよい。
　上記いずれかの前記半導体装置の前記カソード領域において、前記ピーク領域のピークにおける前記ドーパントの原子密度は、１．０Ｅ［１９ｃｍ－３］以上、１．０Ｅ［２１ｃｍ－３］以下であってよい。
　上記いずれかの前記半導体装置の前記カソード領域において、前記緩勾配領域の下端における前記ドーパントの原子密度は、前記ピーク領域のピークにおける前記ドーパントの原子密度の３０％以上、９０％以下であってよい。
　上記いずれかの前記半導体装置の前記カソード領域において、前記急勾配領域の前記ドーパントの原子密度勾配に対する前記緩勾配領域の前記ドーパントの原子密度勾配の比率は、０．０１以上、０．５以下であってよい。
　上記いずれかの前記半導体装置の前記カソード領域において、前記減少領域の前記ドーパントの原子密度勾配に対する前記急勾配領域の前記ドーパントの原子密度勾配の比率は、０．００１以上、０．３以下であってよい。
　上記いずれかの前記半導体装置において、前記ピーク領域のピークにおける前記ドーパントのドーピング濃度は、前記ピーク領域のピークにおける前記ドーパントの原子密度の１０％以上、８０％以下であってよい。
　上記いずれかの前記半導体装置において、前記裏面側領域のドーピング濃度分布は、前記ピーク領域においてドーピング濃度分布にピークを有するドーピングピーク領域を備えてよい。
　本発明の第２の態様においては、おもて面および裏面を備える半導体基板の裏面にドーパントをイオン注入する段階と、前記半導体基板の裏面にレーザを照射する段階と、を備える半導体装置の製造方法を提供する。前記レーザを照射する段階において、前記レーザの照射により溶融する前記半導体基板の溶融深さは、前記ドーパントをイオン注入する段階後における前記ドーパントの原子密度分布のピークの深さ位置を含んでよい。
　前記レーザを照射する段階は、前記レーザの照射による前記半導体基板の照射領域の溶融により、前記ドーパントの原子密度分布のピークの深さ位置を、前記イオン注入する段階における前記ドーパントの原子密度分布のピーク位置よりも、前記半導体基板のおもて面側に再分布させる再分布段階を含んでよい。
　上記いずれかの前記半導体装置の製造方法において、前記再分布段階は、前記照射領域の溶融により前記ドーパントを前記おもて面側に沈殿させる段階を含んでよい。
　本発明の第３の態様においては、第１導電型のドリフト領域を形成する段階と、半導体基板において、前記ドリフト領域よりも前記半導体基板の裏面側に前記ドリフト領域よりも原子密度が高い第１導電型または第２導電型の裏面側領域を形成する段階と、を備える半導体装置の製造方法を提供する。前記裏面側領域を形成する段階は、前記半導体基板の裏面にドーパントをイオン注入する段階と、前記半導体基板の深さ方向において、前記裏面側から前記半導体基板のおもて面側に向けて、前記ドーパントの原子密度が増加する緩勾配領域を形成する段階と、前記緩勾配領域よりも前記おもて面側に、前記緩勾配領域よりも大きな原子密度勾配で前記ドーパントの原子密度が増加する急勾配領域を形成する段階と、前記急勾配領域よりも前記おもて面側に、原子密度分布にピークを有するピーク領域を形成する段階と、前記ピーク領域と前記ドリフト領域との間に、前記半導体基板の深さ方向において、前記ドリフト領域に向けて前記ドーパントの原子密度が減少する減少領域を形成する段階とを有してよい。
　上記の前記半導体装置の製造方法において、前記裏面側領域を形成する段階は、前記半導体基板の裏面側から前記半導体基板をレーザアニールする段階を含んでよい。
　上記いずれかの前記半導体装置の製造方法において、前記レーザアニールする段階は、レーザの照射により溶融する前記半導体基板の溶融深さが、イオン注入後の前記ドーパントの原子密度のピーク位置か、前記ピーク位置よりも深くてよい。
　上記いずれかの前記半導体装置の製造方法において、前記レーザアニールする段階は、前記レーザアニールによる前記半導体基板の照射領域の溶融により、イオン注入後の前記ドーパントの原子密度分布のピーク位置よりも、前記半導体基板のおもて面側の位置に前記ドーパントの原子密度分布のピークを再分布させる段階を含んでよい。
　上記いずれかの前記半導体装置の製造方法において、前記原子密度分布のピークを再分布させる段階は、前記照射領域の溶融により前記ドーパントを前記おもて面側に沈殿させる段階を含んでよい。
　上記いずれかの前記半導体装置の製造方法において、前記裏面側領域を形成する段階は、前記裏面側領域を形成するための熱アニールを含まなくてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面図の一例を示す。 図１Ａにおけるａ－ａ'断面の一例を示す。 裏面側領域６０の原子密度分布を示すグラフの一例である。 緩勾配領域６１の原子密度勾配を示すグラフの一例である。 急勾配領域６２の原子密度勾配を示すグラフの一例である。 減少領域６４の原子密度勾配を示すグラフの一例である。 半導体装置１００の変形例を示す上面図の一例である。 図３Ａにおける領域Ａの拡大図である。 半導体装置１００の変形例のｂ－ｂ'断面を示す。 裏面側領域６０の原子密度分布を示すグラフの一例である。 緩勾配領域６１の原子密度勾配を示すグラフの一例である。 急勾配領域６２の原子密度勾配を示すグラフの一例である。 減少領域６４の原子密度勾配を示すグラフの一例である。 半導体装置１００の製造工程の一例を示すフローチャートである。 裏面側領域６０のレーザアニール前後の原子密度分布を示す。 半導体基板１０の裏面２３側の原子密度の測定結果を示す。 半導体基板１０の裏面２３側のドーピング濃度の測定結果を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
　本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
　ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。本明細書では、ＶＯＨ欠陥を水素ドナーと称する場合がある。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
　本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。キャリアとは、電子または正孔の電荷キャリアを意味する。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、Ｎ型領域のドーピング濃度をドナー濃度と称する場合があり、Ｐ型領域のドーピング濃度をアクセプタ濃度と称する場合がある。
　また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
　ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。キャリア濃度が低下する理由は、下記の通りである。ＳＲ法では、拡がり抵抗を測定し、拡がり抵抗の測定値からキャリア濃度を換算する。このとき、キャリアの移動度は結晶状態の移動度が用いられる。一方、格子欠陥が導入されている位置では、キャリア移動度は低下しているにもかかわらず、結晶状態のキャリア移動度によりキャリア濃度が算出される。そのため、実際のキャリア濃度、すなわちドナーまたはアクセプタの濃度よりも低い値となる。
　ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。本明細書では、ＳＩ単位系を採用する。本明細書において、距離や長さの単位がｃｍ（センチメートル）で表されることがある。この場合、諸計算はｍ（メートル）に換算して計算してよい。１０のべき乗の数値表示について、例えば１Ｅ＋１６の表示は、１×１０１６を示し、１Ｅ－１６の表示は、１×１０－１６を示す。
　図１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０を備える半導体チップである。
　トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２については後述する。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。本例では、トランジスタ部７０はＩＧＢＴである。なお、トランジスタ部７０は、ＭＯＳＦＥＴ等の他のトランジスタであってもよい。
　本図においては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＹ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
　半導体基板１０は、半導体材料で形成された基板である。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。なお、本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。
　本例の半導体装置１００は、半導体基板１０のおもて面２１において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。おもて面２１については後述する。また、本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
　コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグ金属層が形成されてもよい。
　コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグ金属層が形成されてもよい。
　接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と接続される。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。本例の接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面２１の上方に設けられる。
　ゲートトレンチ部４０は、半導体基板１０のおもて面２１側において、予め定められた延伸方向に延伸した複数のトレンチ部の一例である。ゲートトレンチ部４０は、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面２１に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
　接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
　ダミートレンチ部３０は、半導体基板１０のおもて面２１側において、予め定められた延伸方向に延伸した複数のトレンチ部の一例である。ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、半導体基板１０のおもて面２１においてＩ字形状を有するが、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分と、２つの延伸部分を接続する接続部分を有してよい。
　本例のトランジスタ部７０は、２つのゲートトレンチ部４０と２つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、１：１の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本のダミートレンチ部３０を有する。
　但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０の比率がダミートレンチ部３０の比率よりも大きくてよく、ダミートレンチ部３０の比率がゲートトレンチ部４０の比率よりも大きくてよい。ゲートトレンチ部４０とダミートレンチ部３０の比率は、２：３であってもよく、２：４であってもよい。また、トランジスタ部７０は、全てのトレンチ部をゲートトレンチ部４０として、ダミートレンチ部３０を有さなくてもよい。
　ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
　コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトホール５４は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
　メサ部７１は、半導体基板１０のおもて面２１と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面２１から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
　メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面２１において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
　ベース領域１４は、半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面２１において、メサ部７１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
　エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面２１において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
　また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。
　コンタクト領域１５は、ベース領域１４の上方に設けられ、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１のおもて面２１に設けられている。コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０またはダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
　図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
　ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。ドリフト領域１８は、半導体基板１０の中で比較的にドーピング濃度が低い領域であってよい。ドリフト領域１８は、ＰＮ接合部を除いたＰ型の領域におけるアクセプタ濃度か、またはＮ型の領域におけるドナー濃度が、半導体基板１０において最も濃度の低い部分を有する領域であってよい。ドリフト領域１８のドーピング濃度分布は、半導体基板１０の深さ方向に沿って実質的に一様であってよく、濃度勾配を持った分布を有してよい。実質的に一様とは、半導体基板１０の深さ方向の厚さに対する３０％から９０％の領域における平均濃度に対して、ドーピング濃度が平均濃度の５０％から１５０％の間で分布していることを意味してよい。ドリフト領域１８は、印加電圧に応じて半導体装置１００の内部に空乏層が広がっている状態において、印加電圧の５０％以上に相当する空乏層が形成された領域であってよい。
　バッファ領域２０は、ドリフト領域１８よりも半導体基板１０の裏面２３側に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。なお、バッファ領域２０は、省略されてよい。
　裏面側領域６０は、半導体基板１０においてドリフト領域１８よりも裏面２３側に設けられる。裏面側領域６０は、第１導電型または第２導電型を有してよい。本例の裏面側領域６０は、第２導電型を有し、コレクタ領域２２として機能するが、これに限定されない。裏面側領域６０は、ドリフト領域１８よりも原子密度が高くてよい。原子密度については後述する。本例の裏面側領域６０の上端は、バッファ領域２０の下端と接している。バッファ領域２０が省略される場合、裏面側領域６０の上端は、ドリフト領域１８の下端と接してよい。裏面側領域６０については後述する。なお、本明細書において、上端とは半導体基板１０の深さ方向におけるおもて面２１側の端部を指し、下端とは半導体基板１０の深さ方向における裏面２３側の端部を指してよい。上端および下端は、重力方向または半導体装置１００の実装時における方向に限定されない。
　コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。
　コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。コレクタ電極２４の材料は、エミッタ電極５２の材料と同一であってもよく、異なっていてもよい。
　ベース領域１４は、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
　エミッタ領域１２は、ベース領域１４の上方に設けられる。エミッタ領域１２は、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。
　蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。但し、蓄積領域１６が設けられなくてもよい。
　また、蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１．０Ｅ＋１２ｃｍ－２以上、１．０Ｅ＋１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３．０Ｅ＋１２ｃｍ－２以上、６．０Ｅ＋１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。なお、Ｅは１０のべき乗を意味し、例えば１．０Ｅ＋１２ｃｍ－２は１．０×１０１２ｃｍ－２を意味する。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通したものに含まれる。
　ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。
　ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。
　層間絶縁膜３８は、半導体基板１０の上方に設けられる。本例の層間絶縁膜３８は、おもて面２１と接して設けられる。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８は、ＢＰＳＧ（Ｂｏｒｏ‐ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜であってもよいし、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜であってもよいし、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜であってもよいし、ＨＴＯ膜であってもよいし、これらの材料を積層したものであってもよい。層間絶縁膜３８の膜厚は、例えば１．０μｍであるが、これに限定されない。
　第１ライフタイム制御領域１５１は、トランジスタ部７０に設けられてよい。第１ライフタイム制御領域１５１は必須ではなく、設けられなくてもよい。第１ライフタイム制御領域１５１は、半導体基板１０の内部に不純物を注入すること等により意図的にライフタイムキラーが形成された領域である。一例において、第１ライフタイム制御領域１５１は、半導体基板１０にヘリウムを注入することで形成される。第１ライフタイム制御領域１５１を設けることにより、ターンオフ時間を低減し、テイル電流を抑制することにより、スイッチング時の損失を低減することができる。
　ライフタイムキラーは、キャリアの再結合中心である。ライフタイムキラーは、格子欠陥であってよい。例えば、ライフタイムキラーは、空孔、複空孔、これらと半導体基板１０を構成する元素との複合欠陥、または転位であってよい。また、ライフタイムキラーは、ヘリウム、ネオンなどの希ガス元素、または、白金などの金属元素などでもよい。格子欠陥の形成には電子線が用いられてよい。
　ライフタイムキラー濃度とは、キャリアの再結合中心濃度である。ライフタイムキラー濃度は、格子欠陥の濃度であってよい。例えばライフタイムキラー濃度とは、空孔、複空孔などの空孔濃度であってよく、これらの空孔と半導体基板１０を構成する元素との複合欠陥濃度であってよく、または転位濃度であってよい。また、ライフタイムキラー濃度とは、ヘリウム、ネオンなどの希ガス元素の化学濃度としてもよく、または、白金などの金属元素の化学濃度としてもよい。
　第１ライフタイム制御領域１５１は、半導体基板１０の深さ方向において、半導体基板１０の中心よりも裏面２３側に設けられる。本例の第１ライフタイム制御領域１５１は、バッファ領域２０に設けられる。本例の第１ライフタイム制御領域１５１は、ＸＹ平面において半導体基板１０の全面に設けられており、マスクを使用せずに形成できる。第１ライフタイム制御領域１５１は、ＸＹ平面において半導体基板１０の一部に設けられてもよい。第１ライフタイム制御領域１５１を形成するための不純物のドーズ量は、０．５Ｅ＋１０ｃｍ－２以上、１．０Ｅ＋１３ｃｍ－２以下であっても、５．０Ｅ＋１０ｃｍ－２以上、５．０Ｅ＋１１ｃｍ－２以下であってもよい。
　また、本例の第１ライフタイム制御領域１５１は、裏面２３側からの注入により形成されている。これにより、半導体装置１００のおもて面２１側への影響を回避できる。例えば、第１ライフタイム制御領域１５１は、裏面２３側からヘリウムを照射することにより形成される。ここで、第１ライフタイム制御領域１５１がおもて面２１側からの注入により形成されているか、裏面２３側からの注入により形成されているかは、ＳＲ法またはリーク電流の測定によって、おもて面２１側の状態を取得することで判断できる。
　図２Ａは、裏面側領域６０の原子密度分布を示すグラフの一例である。縦軸は原子密度（ａｔｏｍｓ／ｃｍ３）を示し、横軸は裏面２３からの分析深さ（μｍ）を示す。原子密度の単位は、（ｃｍ－３）と簡略して表示してもよい。本例の裏面側領域６０は、コレクタ領域２２として機能する。一例として、裏面側領域６０のドーパントであるボロンの原子密度を示している。裏面側領域６０は、緩勾配領域６１と、急勾配領域６２と、ピーク領域６３と、減少領域６４とを有する。以下、ドーパントの原子密度を、単に原子密度と称する場合がある。
　緩勾配領域６１は、半導体基板１０の深さ方向において、裏面２３側から半導体基板１０のおもて面２１側に向けて原子密度が増加する領域である。緩勾配領域６１の原子密度勾配は、一定であっても可変であってもよい。後述の通り、分析手段の特性により、裏面２３の近傍において原子密度が測定されていない領域または原子密度が裏面２３側に向かって急減する領域を有する場合がある。このように原子密度が測定されていない領域または原子密度が急減する領域については、外挿するなどにより測定値が補間された領域も緩勾配領域６１の領域としてよい。
　急勾配領域６２は、緩勾配領域６１よりもおもて面２１側に設けられ、緩勾配領域６１よりも大きな勾配で原子密度が増加する領域である。急勾配領域６２は、半導体基板１０の深さ方向において、緩勾配領域６１よりもおもて面２１側に設けられる。
　ピーク領域６３は、急勾配領域６２よりもおもて面２１側に設けられ、原子密度分布が裏面側領域６０の範囲で最大値となるピーク６５を有する。ピーク領域６３は、半導体基板１０の深さ方向において、急勾配領域６２よりもおもて面２１側に設けられる。ピーク領域６３は、半導体基板１０の深さ方向において、急勾配領域６２と減少領域６４との間に設けられる。
　Ｎｐは、ピーク６５のピーク原子密度である。ピーク６５のピーク原子密度Ｎｐは、コレクタ領域２２において、１．０Ｅ＋１６ｃｍ－３以上であってよく、１．０Ｅ＋１７ｃｍ－３以上であってよく、１．０Ｅ＋１８ｃｍ－３以上であってよい。ピーク６５のピーク原子密度Ｎｐは、コレクタ領域２２において、１．０Ｅ＋２０ｃｍ－３以下であってよく、５．０Ｅ＋１９ｃｍ－３以下であってよく、１．０Ｅ＋１９ｃｍ－３以下であってよく、５．０Ｅ＋１８ｃｍ－３以下であってよい。本例のピーク６５のピーク原子密度Ｎｐは、７．４５Ｅ＋１８ｃｍ－３である。Ｘｐは、半導体基板１０の深さ方向における、裏面２３からのピーク６５の深さ位置である。Ｘｐは、コレクタ領域２２において、０．１μｍ以上であってよく、０．２μｍ以上であってよく、０．３μｍ以上であってよく、０．４μｍ以上であってよい。Ｘｐは、コレクタ領域２２において、０．８μｍ以下であってよく、０．６μｍ以下であってよく、０．５μｍ以下であってよく、０．４μｍ以下であってよい。
　減少領域６４は、半導体基板１０の深さ方向において、ドリフト領域１８に向けて原子密度が減少する領域である。減少領域６４は、ピーク領域６３とドリフト領域１８との間に設けられる。半導体装置１００がバッファ領域２０を備える場合、減少領域６４は、ピーク領域６３とバッファ領域２０との間に設けられてよく、バッファ領域２０と接してよい。
　緩勾配領域６１の下端は、半導体基板１０の裏面２３であってよい。即ち、裏面側領域６０は、半導体基板１０の最も裏面２３側に設けられてよい。緩勾配領域６１の上端は、裏面２３と、半導体基板１０の深さ方向におけるピーク領域６３のピーク６５の深さ位置との中間の位置であってよい。即ち、緩勾配領域６１の上端は、ピーク６５の深さ位置Ｘｐを基準として、０．５Ｘｐの位置であってよい。なお、緩勾配領域６１の上端は、ピーク６５の原子密度Ｎｐを基準として、原子密度が０．５Ｎｐとなる位置であってもよい。
　急勾配領域６２の下端は、半導体基板１０の深さ方向において、緩勾配領域６１の上端と同一の位置であってよい。即ち、急勾配領域６２の下端は、ピーク６５の深さ位置Ｘｐを基準として、０．５Ｘｐの位置であってよい。急勾配領域６２の上端は、半導体基板１０の深さ方向において、ピーク領域６３の下端と同一の位置であってよい。急勾配領域６２の上端は、後述の通り、ピーク６５よりも裏面２３側において、原子密度が０．９５Ｎｐとなる位置であってよい。
　ピーク領域６３の下端は、ピーク６５よりも半導体基板１０の裏面２３側において、ピーク６５における原子密度の９５％の密度となる位置であってよい。即ち、ピーク領域６３の下端は、ピーク６５よりも裏面２３側において、原子密度が０．９５Ｎｐとなる位置であってよい。ピーク領域６３の上端は、ピーク６５よりも半導体基板１０のおもて面２１側において、ピーク６５における原子密度の９５％の密度となる位置であってよい。即ち、ピーク領域６３の上端は、ピーク６５よりもおもて面２１側において、原子密度が０．９５Ｎｐとなる位置であってよい。また、ピーク領域６３の上端および下端は、それぞれ原子密度が０．９０Ｎｐとなる位置であってもよい。なお、ピーク領域６３の下端は、ピーク６５の深さ位置Ｘｐを基準として、０．９Ｘｐとなる位置であってよい。ピーク領域６３の上端は、ピーク６５の深さ位置Ｘｐを基準として、１．１Ｘｐとなる位置であってよい。
　減少領域６４の下端は、半導体基板１０の深さ方向において、ピーク領域６３の上端と同一の位置であってよい。即ち、減少領域６４の下端は、ピーク６５よりもおもて面２１側において、原子密度が０．９５Ｎｐとなる位置であってよい。減少領域６４の上端は、ピーク６５よりも半導体基板１０のおもて面２１側において、ピーク６５における原子密度の１０％の密度となる位置であってよい。即ち、ピーク領域６３の上端は、ピーク６５よりもおもて面２１において、原子密度が０．１Ｎｐとなる位置であってよい。
　本例の裏面側領域６０において、緩勾配領域６１、急勾配領域６２、ピーク領域６３および減少領域６４は、裏面２３側から順に連続して設けられてよい。即ち、緩勾配領域６１の上端は、急勾配領域６２の下端と接してよい。急勾配領域６２の上端は、ピーク領域６３の下端と接してよい。ピーク領域６３の上端は、減少領域６４の下端と接してよい。言い換えると、半導体装置１００は、緩勾配領域６１と急勾配領域６２との境界Ａを有してよく、急勾配領域６２とピーク領域６３との境界Ｂを有してよく、ピーク領域６３と減少領域６４との境界Ｃを有してよく、減少領域６４とドリフト領域１８との境界Ｄを有してよい。緩勾配領域６１の上端と急勾配領域６２の下端が接することにより、緩勾配領域６１から急勾配領域６２にわたる原子密度分布は、原子密度分布の勾配が連続的に増加してよい。これにより、ドーパントの電気的な活性化率が比較的に高くできる場合がある。他に、緩勾配領域６１から急勾配領域６２にわたる原子密度分布は、原子密度が部分的に連続して減少する領域を有してもよく、原子密度が部分的に連続して平坦に分布する部分を有してもよい。ここで原子密度が部分的に連続して平坦に分布するとは、緩勾配領域６１または急勾配領域６２よりも狭い範囲において、原子密度の最大値および最小値が、当該範囲の原子密度の平均値の１５％以内であることを意味してよい。
　半導体基板１０の深さ方向におけるピーク領域６３のピーク６５の深さ位置との中間の位置を含み、半導体基板１０の裏面２３からピーク６５の深さ位置までの距離の３０％から７０％までの領域を中間領域６８とする。緩勾配領域６１の上端は、中間領域６８のいずれの位置に位置してもよい。
　緩勾配領域６１の上端は、ピーク６５の深さ位置Ｘｐよりも裏面２３側において、原子密度分布の密度勾配が比較的に低い領域の上端であってよい。また、急勾配領域６２の下端は、ピーク６５の深さ位置Ｘｐよりも裏面２３側において、原子密度分布の密度勾配が比較的に高い領域の下端であってよい。この場合の緩勾配領域６１の上端あるいは急勾配領域６２の下端は、中間領域６８に位置してもよい。
　本例の裏面側領域６０は、コレクタ領域２２として機能する。ピーク６５の位置を裏面２３から離し、裏面２３とピーク領域６３の間に緩勾配領域６１と急勾配領域６２を設ける。これにより、ピーク領域６３および減少領域６４を、裏面２３から０．２μｍ以上の深さに形成することができる。電荷キャリアの注入効率（本例では正孔）は、ピーク６５の原子密度の大きさおよび減少領域６４の勾配の大きさで決まってよい。ここで、ドーピング濃度が原子密度と同じオーダーであるとしてよい。例えば半導体装置の製造プロセスあるいはモジュールなどのアセンブリプロセスにおいて裏面２３に傷が生じた場合であっても、傷の深さがピーク領域６３の下端まで（たとえば０．３μｍ程度）の範囲であれば、電荷キャリアの注入効率は傷の深さに影響を受けにくくできる。これにより、裏面２３の傷によるオン電圧の増大を抑制することができる。裏面側領域６０と裏面２３に形成される電極（本例ではコレクタ電極２４）とのコンタクト抵抗は、裏面２３におけるドーパントの原子密度が１×１０１８（ａｔｏｍｓ／ｃｍ３）以上であればよい。一方、裏面側領域６０を、例えば０．３μｍ以上に深く形成する場合に、裏面２３におけるドーパントの原子密度を最大にすることがある。この場合、原子密度の勾配が比較的に緩くなり、電荷キャリアの注入効率を高くできないことがある。これに対して裏面側領域６０が緩勾配領域６１および急勾配領域６２を備えることで、裏面２３から離れた深さ位置にピーク領域６３および減少領域６４を形成でき、減少領域６４における原子密度の勾配を急峻にできる。その結果、電荷キャリアの注入効率を高くできるだけでなく、裏面２３に形成された傷の影響も低減できる。このように、本例の裏面側領域６０は、ピーク領域６３および減少領域６４を有することにより、キャリアの注入を促進することができるだけでなく、緩勾配領域６１と急勾配領域６２を備えることで裏面２３の傷の影響も受けにくくすることができる。
　なお、本図では裏面側領域６０の原子密度分布を示しているが、ドーピング濃度の形状も略等しくなってよい。即ち、裏面側領域６０の原子密度分布は、裏面側領域６０のドーピング濃度の分布と略相似形であってよい。但し、裏面側領域６０のドーパントの全てがドナーまたはアクセプタとなるわけではなく、ドーピング濃度は、原子密度の１０％以上、１００％以下であってよい。また、ピーク領域６３におけるピーク６５のドーピング濃度は、ピーク６５の原子密度の１０％以上、１００％以下であってよい。
　図２Ｂは、緩勾配領域６１の原子密度勾配を示すグラフの一例である。本例の原子密度勾配の単位は、（ａｔｏｍｓ／ｃｍ４）である。原子密度勾配の単位は、（ｃｍ－４）と簡略して表示してもよい。本明細書における原子密度勾配について、単位の記載が省略されている場合は、原子密度勾配の単位は（ａｔｏｍｓ／ｃｍ４）である。他の例として、原子密度の常用対数を用いて原子密度勾配を算出してよい。原子密度の常用対数を用いる場合の原子密度勾配の単位は、（／ｃｍ）であってよい。本明細書において、原子密度勾配の値について単位の記載を省略することがある。この場合の原子密度勾配の単位は（ａｔｏｍｓ／ｃｍ４）である。本図は、図２Ａの緩勾配領域６１の原子密度勾配ａ１を示す。コレクタ領域２２において、緩勾配領域６１の原子密度勾配ａ１は、１．０Ｅ２１以上であってよく、５．０Ｅ２１以上であってよく、１．０Ｅ２２以上であってよく、２．０Ｅ２２以上であってよい。コレクタ領域２２において、緩勾配領域６１の原子密度勾配ａ１は、５．０Ｅ２３以下であってよく、２．０Ｅ２３以下であってよく、１．０Ｅ２３であってよく、８．０Ｅ２２以下でよく、５．０Ｅ２２以下であってよい。本例の原子密度勾配ａ１は、４．０７９Ｅ＋２２である。原子密度勾配は、測定により得られた原子密度分布のフィッティングによって任意の接線を引くことで算出してもよいし、その他の方法によって算出してもよい。なお、本明細書において、原子密度勾配を絶対値で表示する。
　緩勾配領域６１の平均原子密度は、ピーク６５のピーク原子密度Ｎｐの２０％以上であってよく、３０％以上であってよく、４０％以上であってよく、５０％以上であってよい。緩勾配領域６１の平均原子密度は、ピーク６５のピーク原子密度Ｎｐの９５％以下であってよく、９０％以下であってよく、８５％以下であってよく、８０％以下であってよく、７０％以下であってよい。本例の緩勾配領域６１の平均原子密度は約３．７Ｅ＋１８ａｔｏｍｓ／ｃｍ３であり、ピーク原子密度Ｎｐの約５０％である。
　図２Ｃは、急勾配領域６２の原子密度勾配を示すグラフの一例である。本図は、図２Ａの急勾配領域６２の原子密度勾配ａ２を示す。急勾配領域６２の原子密度勾配ａ２は、緩勾配領域６１の原子密度勾配ａ１よりも大きい。コレクタ領域２２において、急勾配領域６２の原子密度勾配ａ２は、１．０Ｅ２２以上であってよく、２．０Ｅ２２以上であってよく、５．０Ｅ２２以上であってよく、７．０Ｅ２２以上であってよい。コレクタ領域２２において、急勾配領域６２の原子密度勾配ａ２は、１．０Ｅ２４以下であってよく、５．０Ｅ２３以下であってよく、３．０Ｅ２３以下であってよい。本例の原子密度勾配ａ２は、１．６８０Ｅ＋２３である。
　図２Ｄは、減少領域６４の原子密度勾配を示すグラフの一例である。本図は、図２Ａの減少領域６４の原子密度勾配ａ３を示す。原子密度勾配ａ３は、減少領域６４の原子密度分布のグラフの勾配の絶対値であるので正の値を取る。コレクタ領域２２において、減少領域６４の原子密度勾配ａ３は、１．０Ｅ２３以上であってよく、２．０Ｅ２３以上であってよく、５．０Ｅ２３以上であってよく、８．０Ｅ２３以上であってよい。コレクタ領域２２において、減少領域６４の原子密度勾配ａ３は、１．０Ｅ２５以下であってよく、８．０Ｅ２４以下であってよく、５．０Ｅ２４以下であってよく、３．０Ｅ２４以下であってよい。本例の原子密度勾配ａ３は、１．６１８Ｅ＋２４である。
　コレクタ領域２２において、緩勾配領域６１の下端における原子密度は、ピーク６５の原子密度Ｎｐの１０％以上、８０％以下であってよい。緩勾配領域６１の下端における原子密度は、ピーク６５の原子密度Ｎｐの３０％以上、６０％以下であってよい。本例の半導体装置１００は、レーザアニールを用いることで、熱アニールを用いる場合よりも裏面２３における原子密度を大きくして、コレクタ電極２４とのコンタクト抵抗を低減することができる。
　コレクタ領域２２において、急勾配領域６２の原子密度勾配に対する緩勾配領域６１の原子密度勾配の比率αは、０．０１以上、０．８以下であってよい。原子密度勾配の比率αは、コレクタ領域２２において、０．０２以上であってよく、０．０５以上であってよく、０．１以上であってよい。原子密度勾配の比率αは、コレクタ領域２２において、０．５以下であってよく、０．２以下であってよく、０．１以下であってよい。
　コレクタ領域２２において、減少領域６４の原子密度勾配に対する急勾配領域６２の原子密度勾配の比率βは、０．００１以上、０．５以下であってよい。原子密度勾配の比率βは、コレクタ領域２２において、０．００５以上であってよく、０．０１以上であってよく、０．０５以上であってよい。原子密度勾配の比率βは、コレクタ領域２２において、０．２以下であってよく、０．１以下であってよく、０．０５以下であってよい。
　このように、裏面側領域６０の各領域の原子密度勾配を適切に設定することにより、裏面２３の傷の影響を抑制しつつ良好な電気特性を有する半導体装置１００を提供することができる。
　図３Ａは、半導体装置１００の変形例を示す上面図の一例である。図３Ａにおいては、各部材を半導体基板１０の上面に投影した位置を示している。図３Ａにおいては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体基板１０は、上面視において端辺１０２を有する。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図３Ａにおいては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。
　半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体装置１００が動作した場合に半導体基板１０のおもて面２１と裏面２３との間で、深さ方向に主電流が流れる領域である。活性部１２０の上方には、エミッタ電極５２が設けられているが図３Ａでは省略している。
　活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図３Ａの例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０のおもて面２１における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１２０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。
　図３Ａにおいては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
　ダイオード部８０は、半導体基板１０の裏面２３と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の裏面２３には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８５も、ダイオード部８０に含める場合がある。延長領域８５の裏面２３には、コレクタ領域２２が設けられている。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極５２との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１２０のゲートトレンチ部４０のゲート導電部４４に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部４０とを接続するゲート配線を備える。図３Ａにおいては、ゲート配線に斜線のハッチングを付している。
　本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０および活性側ゲート配線１３１は、ゲート金属層５０の一例である。外周ゲート配線１３０は、上面視において活性部１２０と半導体基板１０の端辺１０２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１２０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１２０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
　活性側ゲート配線１３１は、活性部１２０に設けられている。活性部１２０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のバラツキを低減できる。
　活性側ゲート配線１３１は、活性部１２０のゲートトレンチ部と接続される。活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
　活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、Ｙ軸方向の略中央で一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１２０を横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１２０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
　また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１２０に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
　エッジ終端構造部１４０は、半導体基板１０のおもて面２１に設けられる。エッジ終端構造部１４０は、上面視において、活性部１２０と端辺１０２との間に設けられる。本例のエッジ終端構造部１４０は、外周ゲート配線１３０と端辺１０２との間に配置されている。エッジ終端構造部１４０は、半導体基板１０のおもて面２１側の電界集中を緩和する。エッジ終端構造部１４０は、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。
　図３Ｂは、図３Ａにおける領域Ａの拡大図である。領域Ａは、トランジスタ部７０およびダイオード部８０を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
　本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
　本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。本例のトランジスタ部７０は、トランジスタ部７０とダイオード部８０との境界に位置する境界部９０を含む。
　境界部９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界部９０は、コンタクト領域１５を有する。本例の境界部９０は、エミッタ領域１２を有さない。一例において、境界部９０のトレンチ部は、ダミートレンチ部３０である。本例の境界部９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。境界部９０は必須ではなく、設けられなくてもよい。
　コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界部９０において、コンタクト領域１５の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。
　メサ部９１は、境界部９０に設けられている。メサ部９１は、半導体基板１０のおもて面２１において、コンタクト領域１５を有する。本例のメサ部９１は、Ｙ軸方向の負側において、ベース領域１４およびウェル領域１７を有する。
　メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面２１において、ベース領域１４を有する。メサ部８１は、半導体基板１０のおもて面２１において、コンタクト領域１５を有してよい。本例のメサ部８１は、Ｙ軸方向の負側において、ベース領域１４およびウェル領域１７を有する。
　エミッタ領域１２は、メサ部７１に設けられているが、メサ部８１およびメサ部９１には設けられなくてよい。コンタクト領域１５は、メサ部７１およびメサ部９１に設けられているが、メサ部８１には設けられなくてよい。
　図３Ｃは、半導体装置１００の変形例のｂ－ｂ'断面を示す。本図は、図３Ｂのｂ－ｂ'断面に相当する。本例の半導体装置１００は、第１ライフタイム制御領域１５１および第２ライフタイム制御領域１５２を備える。第１ライフタイム制御領域１５１および第２ライフタイム制御領域１５２は必須ではなく、設けられなくてもよい。
　コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ダミートレンチ部３０に接して設けられる。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。
　蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。本例の蓄積領域１６は、トランジスタ部７０およびダイオード部８０の全面に設けられる。但し、蓄積領域１６は、ダイオード部８０に設けられなくてもよい。
　カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。即ち、本例の境界部９０の下方には、コレクタ領域２２が設けられている。
　第１ライフタイム制御領域１５１は、トランジスタ部７０およびダイオード部８０の両方に設けられる。これにより、本例の半導体装置１００は、ダイオード部８０におけるリカバリーを速めて、スイッチング損失をさらに改善できる。第１ライフタイム制御領域１５１は、他の実施例の第１ライフタイム制御領域１５１と同様の方法により形成されてよい。
　第２ライフタイム制御領域１５２は、半導体基板１０の深さ方向において、半導体基板１０の中心よりもおもて面２１側に設けられる。本例の第２ライフタイム制御領域１５２は、ドリフト領域１８に設けられる。第２ライフタイム制御領域１５２は、トランジスタ部７０およびダイオード部８０の両方に設けられる。第２ライフタイム制御領域１５２は、おもて面２１側から不純物を注入することにより形成されてもよく、裏面２３側から不純物を注入することにより形成されてもよい。第２ライフタイム制御領域１５２は、ダイオード部８０と境界部９０に設けられ、トランジスタ部７０の一部には設けられなくてもよい。
　第２ライフタイム制御領域１５２は、第１ライフタイム制御領域１５１の形成方法のうち、任意の方法で形成されてよい。第１ライフタイム制御領域１５１および第２ライフタイム制御領域１５２を形成するための元素およびドーズ量などは、同一であっても異なっていてもよい。
　図４Ａは、裏面側領域６０の原子密度分布を示すグラフの一例である。縦軸は原子密度（ａｔｏｍｓ／ｃｍ３）を示し、横軸は分析深さ（μｍ）を示す。本例の裏面側領域６０は、カソード領域８２として機能する。一例として、裏面側領域６０のドーパントであるリンの原子密度を示している。裏面側領域６０は、緩勾配領域６１と、急勾配領域６２と、ピーク領域６３と、減少領域６４とを有する。
　本例のＮｐは、カソード領域８２におけるピーク６５の原子密度である。ピーク６５の原子密度Ｎｐは、カソード領域８２において、１．０Ｅ＋１８ｃｍ－３以上であってよく、５．０Ｅ＋１８ｃｍ－３以上であってよく、１．０Ｅ＋１９ｃｍ－３以上であってよい。ピーク６５の原子密度Ｎｐは、カソード領域８２において、１．０Ｅ２１ｃｍ－３以下であってよく、５．０Ｅ＋２１ｃｍ－３以下であってよく、１．０Ｅ＋２０ｃｍ－３以下であってよい。本例のピーク６５の原子密度Ｎｐは、１．４３Ｅ＋２０ｃｍ－３である。Ｘｐは、カソード領域８２において、０．１μｍ以上であってよく、０．２μｍ以上であってよく、０．３μｍ以上であってよい。Ｘｐは、カソード領域８２において、０．８μｍ以下であってよく、０．６μｍ以下であってよく、０．４μｍ以下であってよい。
　本例の裏面側領域６０は、カソード領域８２として機能し、本例のような原子密度分布とすることにより、キャリアを注入しやすくなる。特に、減少領域６４を急勾配とすることにより、キャリアを注入しやすくなる。これにより、ダイオードのオン時にホールを注入しやすくなり、半導体装置１００のオン特性を改善することができる。
　図４Ｂは、緩勾配領域６１の原子密度勾配を示すグラフの一例である。本図は、図４Ａの緩勾配領域６１の原子密度勾配ａ１を示す。カソード領域８２において、緩勾配領域６１の原子密度勾配ａ１は、１．０Ｅ２２以上であってよく、３．０Ｅ２２以上であってよく、５．０Ｅ２２以上であってよく、８．０Ｅ２２以上であってよい。カソード領域８２において、緩勾配領域６１の原子密度勾配ａ１は、２．０Ｅ２４以下であってよく、１．０Ｅ２４以下であってよく、８．０Ｅ２３以下であってよく、５．０Ｅ２３以下であってよい。本例の原子密度勾配ａ１は、２．９３８Ｅ＋２３である。
　カソード領域８２において、緩勾配領域６１の平均原子密度は、ピーク６５のピーク原子密度Ｎｐの２０％以上であってよく、３０％以上であってよく、４０％以上であってよく、５０％以上であってよい。緩勾配領域６１の平均原子密度は、ピーク６５のピーク原子密度Ｎｐの９５％以下であってよく、９０％以下であってよく、８５％以下であってよく、８０％以下であってよく、７０％以下であってよい。本例の緩勾配領域６１の平均原子密度は約１．２Ｅ＋２０ａｔｏｍｓ／ｃｍ３であり、ピーク原子密度Ｎｐの約８２％である。
　図４Ｃは、急勾配領域６２の原子密度勾配を示すグラフの一例である。本図は、図４Ａの急勾配領域６２の原子密度勾配ａ２を示す。急勾配領域６２の原子密度勾配ａ２は、緩勾配領域６１の原子密度勾配ａ１よりも大きい。カソード領域８２において、急勾配領域６２の原子密度勾配ａ２は、１．０Ｅ２３以上であってよく、２．０Ｅ２３以上であってよく、５．０Ｅ２３以上であってよく、８．０Ｅ２３以上であってよい。カソード領域８２において、急勾配領域６２の原子密度勾配ａ２は、１．０Ｅ２５以下であってよく、８．０Ｅ２４以下であってよく、５．０Ｅ２４以下であってよく、３．０Ｅ２４以下であってよい。本例の原子密度勾配ａ２は、２．０４３Ｅ＋２４である。
　図４Ｄは、減少領域６４の原子密度勾配を示すグラフの一例である。本図は、図４Ａの減少領域６４の原子密度勾配ａ３を示す。原子密度勾配ａ３は、減少領域６４の原子密度分布のグラフの勾配の絶対値であるので正の値を取る。カソード領域８２において、減少領域６４の原子密度勾配ａ３は、２．０Ｅ２４以上であってよく、５．０Ｅ２４以上であってよく、８．０Ｅ２４以上であってよく、１．０Ｅ２５以上であってよい。カソード領域８２において、減少領域６４の原子密度勾配ａ３は、２．０Ｅ２６以下であってよく、１．０Ｅ２６以下であってよく、８．０Ｅ２５以下であってよく、５．０Ｅ２５以下であってよい。本例の原子密度勾配ａ３は、２．３９２Ｅ＋２５である。
　カソード領域８２において、緩勾配領域６１の下端における原子密度は、ピーク６５の原子密度Ｎｐの３０％以上、９０％以下であってよい。緩勾配領域６１の下端における原子密度は、ピーク６５の原子密度Ｎｐの５０％以上、８０％以下であってよい。本例の半導体装置１００は、レーザアニールを用いることで、熱アニールを用いる場合よりも裏面２３における原子密度を大きくして、コレクタ電極２４とのコンタクト抵抗を低減することができる。
　カソード領域８２において、急勾配領域６２の原子密度勾配に対する緩勾配領域６１の原子密度勾配の比率αは、０．０１以上、０．５以下であってよい。原子密度勾配の比率αは、カソード領域８２において、０．０２以上であってよく、０．０５以上であってよく、０．１以上であってよい。原子密度勾配の比率αは、カソード領域８２において、０．３以下であってよく、０．２以下であってよく、０．１以下であってよい。
　カソード領域８２において、減少領域６４の原子密度勾配に対する急勾配領域６２の原子密度勾配の比率βは、０．００１以上、０．３以下であってよい。原子密度勾配の比率βは、カソード領域８２において、０．００５以上であってよく、０．０１以上であってよく、０．０５以上であってよい。原子密度勾配の比率βは、カソード領域８２において、０．２以下であってよく、０．１以下であってよく、０．０８以下であってよい。
　本例の裏面側領域６０は、カソード領域８２として機能する。ピーク６５の位置を裏面２３から離し、裏面２３とピーク領域６３の間に緩勾配領域６１と急勾配領域６２を設ける。これにより、ピーク領域６３および減少領域６４を、裏面２３から０．１μｍ以上の深さに形成することができる。電荷キャリアの注入効率（本例では電子）は、ピーク６５の原子密度の大きさおよび減少領域６４の勾配の大きさで決まってよい。ここで、ドーピング濃度が原子密度と同じオーダーであるとしてよい。例えば半導体装置の製造プロセスあるいはモジュールなどのアセンブリプロセスにおいて裏面２３に傷が生じた場合であっても、傷の深さがピーク領域６３の下端まで（たとえば０．２μｍ程度）の範囲であれば、電荷キャリアの注入効率は傷の深さに影響を受けにくくできる。これにより、裏面２３の傷による順電圧降下の増大を抑制することができる。裏面側領域６０と裏面２３に形成される裏面電極（本例ではコレクタ電極２４）とのコンタクト抵抗は、裏面２３におけるドーパントの原子密度が１×１０１８（ａｔｏｍｓ／ｃｍ３）以上であればよい。一方、裏面側領域６０を、例えば０．２μｍ以上に深く形成する場合に、裏面２３におけるドーパントの原子密度を最大にすることがある。この場合、原子密度の勾配が比較的に緩くなり、電荷キャリアの注入効率を高くできないことがある。これに対して裏面側領域６０が緩勾配領域６１および急勾配領域６２を備えることで、裏面２３から離れた深さ位置にピーク領域６３および減少領域６４を形成でき、減少領域６４における原子密度の勾配を急峻にできる。その結果、電荷キャリアの注入効率を高くできるだけでなく、裏面２３に形成された傷の影響も低減できる。このように、本例の裏面側領域６０は、ピーク領域６３および減少領域６４を有することにより、キャリアの注入を促進することができるだけでなく、緩勾配領域６１と急勾配領域６２を備えることで裏面２３の傷の影響も受けにくくすることができる。
　裏面側領域６０が、カソード領域８２として機能する場合に、空乏層がカソード領域８２に達する場合がある。空乏層が裏面電極に達すると、漏れ電流が増加する。空乏層が裏面電極に達することを防ぐには、カソード領域８２のドーピング濃度、すなわちカソード領域８２のドーパントの原子密度が高くすることで、空乏層をカソード領域８２の内部でとめて、裏面電極に到達しないようにすることが可能である。一方、上述のように裏面２３に傷が生じた場合、空乏層が裏面２３の傷における裏面電極に達することで、漏れ電流が増加する場合がある。特に、裏面２３におけるドーパントの原子密度を最大にする密度分布の場合に、傷のおもて面２１側の先端において、カソード領域８２の原子密度が比較的に低くなる。そのため、空乏層が裏面２３の傷における裏面電極に達しやすくなる。本例のように、ピーク６５の位置を裏面２３から離し、裏面２３とピーク領域６３の間に緩勾配領域６１と急勾配領域６２を設けることにより、裏面２３の傷の先端よりも、ピーク領域６３または急勾配領域６２を深くすることができる。これにより、ピーク領域６３、急勾配領域６２または緩勾配領域６１において空乏層を止めて、漏れ電流の増加を抑制することができる。
　このように、裏面側領域６０の各領域の原子密度勾配を適切に設定することにより、裏面側領域６０からのキャリア注入を促進して、良好な電気特性を有する半導体装置１００を提供することができる。また、本例の裏面側領域６０は、カソード領域８２として機能し、裏面２３から離れたピーク６５で空乏層を止めることができるので、裏面２３に傷が生じた場合であっても、傷の深さが例えば緩勾配領域６１と急勾配領域６２までの範囲であれば、裏面２３の傷による漏れ電流の増大を抑制することができる。
　図５は、半導体装置１００の製造工程の一例を示すフローチャートである。ステップＳ１００において、半導体装置１００のおもて面２１側の構造を形成する。また、ステップＳ１００においては、おもて面２１側の構造を形成した後に、半導体基板１０の裏面２３側を研削して、半導体基板１０の厚みを、要求される耐圧等の電気的特性に応じて調整する。
　ステップＳ１０２において、半導体基板１０の裏面２３側から裏面側領域６０を形成するためのドーパントをイオン注入する。裏面側領域６０は、半導体基板１０の裏面２３の全面に形成されてよい。裏面側領域６０がコレクタ領域２２の場合、ドーパントはボロンであってよい。裏面側領域６０がカソード領域８２の場合、ドーパントはリンであってよい。裏面側領域６０がコレクタ領域２２およびカソード領域８２の両方を含む場合、コレクタ領域２２とカソード領域８２のドーパントをそれぞれの領域に分けてイオン注入してよい。
　コレクタ領域２２を形成するためのドーパントのドーズ量は、２．０Ｅ＋１３ｃｍ－２以上であってよく、５．０Ｅ＋１３ｃｍ－２以下であってよい。カソード領域８２を形成するためのドーパントのドーズ量は、１．０Ｅ１４ｃｍ－２以上であってよく、１．０Ｅ１６ｃｍ－２以下であってよい。裏面側領域６０を形成するためのイオン注入の加速エネルギーは、コレクタ領域２２またはカソード領域８２において、１０ｋｅＶ以上、３００ｋｅＶ以下であってよい。
　ステップＳ１０４において、半導体基板１０の裏面２３側から半導体基板１０をレーザアニールする。本例では、裏面側領域６０のドーパントがイオン注入された領域をレーザアニールする。レーザアニールによって、ドーパントをイオン注入した領域を半導体基板１０の裏面２３側から選択的に加熱する。レーザアニールを用いることで、レーザが照射されない非照射領域を低温に保った状態で、レーザ照射面の数μｍの領域をドーパントの活性化に必要な温度まで昇温することができる。これにより、ピーク６５を有する裏面側領域６０を形成することができる。
　裏面側領域６０がコレクタ領域２２およびカソード領域８２を含む場合、コレクタ領域２２およびカソード領域８２の各領域を同時にレーザアニールしてもよいし、別々にレーザアニールしてもよい。レーザアニールによって溶融した半導体基板１０の再結晶時に、裏面側領域６０を形成するためのドーパントのピークの位置を変化させることができる。これにより、緩勾配領域６１、急勾配領域６２、ピーク領域６３および減少領域６４のそれぞれの領域が形成される。
　裏面側領域６０のアニールに用いられるレーザの種類は、特に限定されない。裏面側領域６０のアニールに用いられるレーザは、ＸｅＣｌエキシマレーザ（波長３０８ｎｍ）であってよく、ＫｒＦエキシマレーザ（波長２４８ｎｍ）であってよく、ＸｅＦエキシマレーザ（波長３５１ｎｍ）であってよく、固体レーザのＹＡＧ２ω（ＹＡＧの第２高調波）（波長５３２ｎｍ）であってよく、ＹＡＧ３ω（ＹＡＧの第３高調波）（波長３５５ｎｍ）であってよい。裏面側領域６０のアニールに用いられるレーザの種類は、レーザ光の侵入深さが、例えば５μｍ以下のレーザでよい。
　なお、裏面側領域６０を形成するための段階は、裏面側領域６０を形成するための熱アニールを含まなくてよい。即ち、裏面側領域６０における欠陥の回復およびドーパントの活性化がレーザアニールのみによって実現されてよい。但し、裏面側領域６０における欠陥の回復およびドーパントの活性化は、レーザアニールに加えて、熱アニールも併用して実現されてもよい。熱アニールとは、炉の中で半導体装置１００を加熱する炉アニールであってよい。
　ステップＳ１０６において、裏面側電極を形成する。裏面側電極は、コレクタ電極２４であってよく、カソード電極であってもよい。例えば、裏面側電極は、スパッタ法により形成される。裏面側電極は、アルミニウム層、チタン層およびニッケル層等が積層された積層電極であってよい。このような工程で、裏面側領域６０を備える半導体装置１００を製造することができる。なお、半導体基板１０の裏面２３側にバッファ領域２０または第１ライフタイム制御領域１５１などの他の領域を形成する場合は、適宜これらの領域を形成するための工程が追加されてよい。
　図６は、裏面側領域６０のレーザアニール前後の原子密度分布を示す。縦軸は原子密度（ａｔｏｍｓ／ｃｍ３）およびシリコンの二次イオン強度（ａｒｂ．Ｕｎｉｔ）を示し、横軸は裏面２３からの分析深さ（μｍ）を示す。
　実線は、イオン注入時とレーザアニール後の裏面側領域６０の原子密度の分布を示す。本例の裏面側領域６０のドーパントはボロンである。裏面側領域６０のイオン注入時においては、深さが飛程Ｒｐの位置に原子密度分布のピークを有する。イオン注入時とは、裏面側領域６０のドーパントのイオン注入後であって、裏面側領域６０のアニール前の段階であってよい。レーザアニール後のピーク６５の深さ位置Ｘｐは、イオン注入時のピークの飛程Ｒｐよりも大きくなる。本例では、レーザアニールによる半導体基板１０の照射領域の溶融により、イオン注入後の原子密度分布のピーク位置よりも、半導体基板１０のおもて面２１側の位置に原子密度分布のピークを再分布させている。
　レーザアニールによって溶融される半導体基板１０の深さ位置は、裏面側領域６０の原子密度分布または材料等に応じて適宜変更されてよい。レーザアニールの照射深さ、特にレーザアニールによる溶融深さは、半導体基板１０の裏面２３からイオン注入時のピークの飛程Ｒｐまでの領域を含んでよく、裏面２３からピーク６５の深さ位置Ｘｐまでの領域を含んでよく、裏面側領域６０が形成される領域を全て含んでよい。すなわち溶融深さは、イオン注入時のピークの飛程Ｒｐ以上であってよい。レーザ照射は、ウェハ状態の半導体基板１０の主面のうち、レーザを照射する照射面（本例では裏面２３）を上側にして、半導体基板１０を水平に配置する。溶融深さをイオン注入時のピークの飛程Ｒｐ以上とすることで、注入されたドーパントの総量の５０％以上を、溶融した半導体材料の内部に配置できる。これにより、注入されたドーパントの原子密度は、溶融深さの範囲で実質的に均一に再分布される。さらに、溶融時間を比較的長めにすると、溶融深さの範囲で、ドーパントが重力に沿って照射面と反対の主面である設置面（本例ではおもて面２１）側に沈殿する。沈殿によりドーパントはおもて面２１側に移動するため、ドーパント原子密度分布は、イオン注入時のピークの飛程Ｒｐかそれよりも深い位置に、ピーク位置が移動する。さらにドーパントの移動により、裏面２３側からおもて面２１側に向かって順に、緩勾配領域６１、急勾配領域６２、ピーク領域６３および減少領域６４が形成される。レーザアニールの条件（例えば、レーザ光の強度、照射時間、照射回数と時間間隔、オーバーラップ率など）を、半導体材料が溶融し、ドーパントが再分布して、さらに設置面側に沈殿するように設定することで、緩勾配領域６１、急勾配領域６２、ピーク領域６３および減少領域６４を有する裏面側領域６０を形成することができる。
　１点鎖線のグラフは、半導体基板１０であるシリコンの二次イオン強度の測定結果を示している。裏面２３に近い領域（例えば、０．０５μｍ以下の領域）では、測定結果が安定しておらず、シリコンの二次イオン強度が正確に測定されていない。即ち、裏面側領域６０のドーパントの原子密度も正確に測定できていない場合がある。このため、裏面２３の近傍の領域においては、外挿するなどにより裏面側領域６０の原子密度の測定値が補間されてよい。
　なお、裏面側領域６０の積分濃度は、レーザアニールの照射によって減少してよい。レーザアニール前の裏面側領域６０の積分濃度に対する、レーザアニール後の裏面側領域６０の積分濃度の比は、ボロンの場合に８５％以上であってよく、９０％以上であってよく、９５％以上であってよい。レーザアニール前の裏面側領域６０の積分濃度に対する、レーザアニール後の裏面側領域６０の積分濃度の比は、ボロンの場合に、１００％未満であってよく、９９％以下であってよく、９５％以下であってよい。本例の積分濃度の比は、９７％である。ドーパントがリンや砒素の場合も同様であってよい。
　図７は、半導体基板１０の裏面２３側の原子密度の測定結果を示す。本図は、ＳＩＭＳによって計測された二次イオンの分析結果を示す。本例の結果においても、他の実施例で示した通り、裏面側領域６０は、緩勾配領域６１、急勾配領域６２、ピーク領域６３および減少領域６４を有している。
　図８は、半導体基板１０の裏面２３側のドーピング濃度の測定結果を示す。本例では、ドーパントがボロンの場合であって、ＳＲ法によって測定されたドーピング濃度（ネット・ドーピング濃度、キャリア濃度）の分布の一例を示す。ドーパントはボロンに限らず、リン、砒素であってよい。ＳＲ法によって測定されたドーピング濃度の分布においても、図７で示した裏面側領域６０のＳＩＭＳ分析結果と同様の特徴を反映していることが分かる。即ち、裏面側領域６０の原子密度分布は、裏面側領域６０のドーピング濃度の分布と略相似形であってよい。なお、ＳＲ法によって測定されたドーピング濃度の分布は、誤差などの拡がり抵抗測定環境に起因して、複数の測定値に細かい増減があってよい。
　図８に示すように、半導体装置１００は、原子密度分布の緩勾配領域６１に対応するドーピング濃度分布のドーピング緩勾配領域１６１、原子密度分布の急勾配領域６２に対応するドーピング濃度分布のドーピング急勾配領域１６２、原子密度分布のピーク領域６３に対応するドーピング濃度分布のドーピングピーク領域１６３および原子密度分布の減少領域６４に対応するドーピング濃度分布のドーピング減少領域１６４を備えてもよい。すなわち裏面側領域６０のドーピング濃度分布は、ドーピング緩勾配領域１６１、ドーピング急勾配領域１６２、ドーピングピーク領域１６３およびドーピング減少領域１６４を有してよい。
　ＮＤｐは、ドーピングピーク１６５のピークドーピング濃度である。ＸＤｐは、半導体基板１０の深さ方向における、裏面２３からのドーピングピーク１６５の深さ位置である。
　ドーピング減少領域１６４は、半導体基板１０の深さ方向において、裏面２３からドリフト領域１８に向けてドーピング濃度が減少する領域であってもよい。ドーピング減少領域１６４は、ドーピングピーク領域１６３とドリフト領域１８との間に設けられる。半導体装置１００がバッファ領域２０を備える場合、ドーピング減少領域１６４は、ドーピングピーク領域６３とバッファ領域２０との間に設けられてよく、バッファ領域２０と接してよい。
　ドーピング緩勾配領域１６１の下端は、半導体基板１０の裏面２３であってよい。ドーピング緩勾配領域１６１の上端は、裏面２３と、半導体基板１０の深さ方向におけるドーピングピーク領域１６３のドーピングピーク１６５の深さ位置との中間の位置であってよい。即ち、ドーピング緩勾配領域１６１の上端は、ドーピングピーク１６５の深さ位置ＸＤｐを基準として、０．５ＸＤｐの位置であってよい。なお、ドーピング緩勾配領域１６１の上端は、ドーピングピーク１６５のドーピング濃度ＮＤｐを基準として、ドーピング濃度が０．５ＮＤｐとなる位置であってもよい。あるいは、ドーピング緩勾配領域１６１の深さ範囲は、緩勾配領域６１と同じ深さ範囲であってもよい。
　ドーピング急勾配領域１６２の下端は、半導体基板１０の深さ方向において、ドーピング緩勾配領域１６１の上端と同一の位置であってよい。即ち、ドーピング急勾配領域１６２の下端は、ドーピングピーク１６５の深さ位置ＸＤｐを基準として、０．５ＸＤｐの位置であってもよい。ドーピング急勾配領域１６２の上端は、半導体基板１０の深さ方向において、ドーピングピーク領域１６３の下端と同一の位置であってもよい。ドーピング急勾配領域１６２の上端は、後述の通り、ドーピングピーク１６５よりも裏面２３側において、ドーピング濃度が０．９５ＮＤｐとなる位置であってもよい。あるいは、ドーピング急勾配領域１６２の深さ範囲は、急勾配領域６２と同じ深さ範囲であってもよい。
　ドーピングピーク領域１６３の下端は、ドーピングピーク１６５よりも半導体基板１０の裏面２３側において、ドーピングピーク１６５におけるドーピング濃度の９５％の濃度となる位置であってもよい。即ち、ドーピングピーク領域１６３の下端は、ドーピングピーク１６５よりも裏面２３側において、ドーピング濃度が０．９５ＮＤｐとなる位置であってもよい。ドーピングピーク領域１６３の上端は、ドーピングピーク１６５よりも半導体基板１０のおもて面２１側において、ドーピングピーク１６５におけるドーピング濃度の９５％の濃度となる位置であってもよい。即ち、ドーピングピーク領域１６３の上端は、ドーピングピーク１６５よりもおもて面２１側において、ドーピング濃度が０．９５ＮＤｐとなる位置であってよい。また、ドーピングピーク領域１６３の上端および下端は、それぞれドーピング濃度が０．９０ＮＤｐとなる位置であってもよい。なお、ドーピングピーク領域１６３の下端は、ドーピングピーク１６５の深さ位置ＸＤｐを基準として、０．９ＸＤｐとなる位置であってもよい。ドーピングピーク領域１６３の上端は、ドーピングピーク１６５の深さ位置ＸＤｐを基準として、１．１ＸＤｐとなる位置であってよい。あるいは、ドーピングピーク１６５の深さ範囲は、ピーク領域６３と同じ深さ範囲であってもよい。
　ドーピング減少領域１６４の下端は、半導体基板１０の深さ方向において、ドーピングピーク領域１６３の上端と同一の位置であってよい。即ち、ドーピング減少領域１６４の下端は、ドーピングピーク１６５よりもおもて面２１側において、ドーピング濃度が０．９５Ｎｐとなる位置であってよい。ドーピング減少領域１６４の上端は、ドーピングピーク１６５よりも半導体基板１０のおもて面２１側において、ドーピングピーク１６５におけるドーピング濃度の１０％の密度となる位置であってよい。即ち、ドーピングピーク領域１６３の上端は、ドーピングピーク１６５よりもおもて面２１において、原子密度が０．１Ｎｐとなる位置であってよい。あるいは、ドーピング減少領域１６４の深さ範囲は、減少領域６４と同じ深さ範囲であってもよい。
　本例の裏面側領域６０において、ドーピング緩勾配領域１６１、ドーピング急勾配領域１６２、ドーピングピーク領域１６３およびドーピング減少領域１６４は、裏面２３側から順に連続して設けられてよい。即ち、ドーピング緩勾配領域１６１の上端は、ドーピング急勾配領域１６２の下端と接してよい。ドーピング急勾配領域１６２の上端は、ドーピングピーク領域１６３の下端と接してよい。ドーピングピーク領域１６３の上端は、ドーピング減少領域１６４の下端と接してよい。言い換えると、半導体装置１００は、ドーピング緩勾配領域１６１とドーピング急勾配領域１６２との境界ＡＤを有してよく、ドーピング急勾配領域１６２とドーピングピーク領域１６３との境界ＢＤを有してよく、ドーピングピーク領域１６３とドーピング減少領域１６４との境界ＣＤを有してよく、ドーピング減少領域１６４とドリフト領域１８との境界ＤＤを有してよい。
　ドーピング緩勾配領域１６１の上端とドーピング急勾配領域１６２の下端が接することにより、ドーピング緩勾配領域１６１からドーピング急勾配領域１６２にわたるドーピング濃度分布は、ドーピング濃度分布の勾配（ドーピング濃度勾配）が連続的に増加してよい。これにより、ドーパントの電気的な活性化率が比較的に高くできる場合がある。他に、ドーピング緩勾配領域１６１からドーピング急勾配領域１６２にわたるドーピング濃度分布は、ドーピング濃度が部分的に連続して減少する領域を有してもよく、ドーピング濃度が部分的に連続して平坦に分布する部分を有してもよい。ここでドーピング濃度が部分的に連続して平坦に分布するとは、緩勾配領域６１、急勾配領域６２、ドーピング緩勾配領域１６１またはドーピング急勾配領域１６２のいずれかまたはもっとも狭い領域よりも狭い範囲において、ドーピング濃度の最大値および最小値が、当該範囲のドーピング濃度の平均値の１５％以内であることを意味してよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、・・・３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・裏面側領域、６１・・・緩勾配領域、６２・・・急勾配領域、６３・・・ピーク領域、６４・・・減少領域、６５・・・ピーク、６８・・・中間領域、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、８５・・・延長領域、９０・・・境界部、９１・・・メサ部、１００・・・半導体装置、１０２・・・端辺、１１２・・・ゲートパッド、１２０・・・活性部、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１４０・・・エッジ終端構造部、１５１・・・第１ライフタイム制御領域、１５２・・・第２ライフタイム制御領域、１６１・・・ドーピング緩勾配領域、１６２・・・ドーピング急勾配領域、１６３・・・ドーピングピーク領域、１６４・・・ドーピング減少領域、１６５・・・ドーピングピーク

Claims (38)

  1. 　おもて面および裏面を有する半導体基板に設けられた第１導電型のドリフト領域と、
    　前記半導体基板において、前記ドリフト領域よりも前記半導体基板の裏面側に設けられ、前記ドリフト領域よりも原子密度が高い第１導電型または第２導電型の裏面側領域と
    　を備え、
    　前記裏面側領域の原子密度分布は、
    　前記半導体基板の深さ方向において、前記裏面側から前記半導体基板のおもて面側に向けてドーパントの原子密度が増加する緩勾配領域と、
    　前記緩勾配領域よりも前記おもて面側に設けられ、前記緩勾配領域よりも大きな原子密度勾配で前記ドーパントの原子密度が増加する急勾配領域と、
    　前記急勾配領域よりも前記おもて面側に設けられ、前記ドーパントの原子密度分布にピークを有するピーク領域と、
    　前記ピーク領域と前記ドリフト領域との間に設けられ、前記半導体基板の深さ方向において、前記ドリフト領域に向けて前記ドーパントの原子密度が減少する減少領域と
    　を有する半導体装置。
  2. 　前記原子密度分布のピークの前記半導体基板の裏面からの深さは０．８μｍ以下である
    　請求項１に記載の半導体装置。
  3. 　前記緩勾配領域における平均原子密度は、前記原子密度分布のピークのピーク原子密度の２０％以上、９５％以下である
    　請求項１に記載の半導体装置。
  4. 　前記半導体基板のおもて面に設けられたエッジ終端構造部を備える
    　請求項１に記載の半導体装置。
  5. 　前記緩勾配領域の上端は、前記裏面と、前記半導体基板の深さ方向における前記ピーク領域のピークの深さ位置との中間の位置である
    　請求項１に記載の半導体装置。
  6. 　前記緩勾配領域の下端は、前記半導体基板の裏面である
    　請求項１に記載の半導体装置。
  7. 　前記ピーク領域の下端は、前記ピークよりも前記半導体基板の裏面側において、前記ピークにおける前記ドーパントの原子密度の、９５％の密度となる位置であり、
    　前記ピーク領域の上端は、前記ピークよりも前記半導体基板のおもて面側において、前記ピークにおける前記ドーパントの原子密度の、９５％の密度となる位置である
    　請求項１に記載の半導体装置。
  8. 　前記減少領域の上端は、前記ピークよりも前記半導体基板のおもて面側において、前記ピークにおける前記ドーパントの原子密度の、１０％の密度となる位置である
    　請求項１に記載の半導体装置。
  9. 　前記緩勾配領域の上端は、前記急勾配領域の下端と接しており、
    　前記急勾配領域の上端は、前記ピーク領域の下端と接しており、
    　前記ピーク領域の上端は、前記減少領域の下端と接している
    　請求項１に記載の半導体装置。
  10. 　トランジスタ部を備え、
    　前記裏面側領域は、第２導電型のコレクタ領域を含む
    　請求項１に記載の半導体装置。
  11. 　前記コレクタ領域の前記ドーパントは、ボロンである
    　請求項１０に記載の半導体装置。
  12. 　前記コレクタ領域において、前記緩勾配領域の前記ドーパントの原子密度勾配は、１．０Ｅ２１［ａｔｏｍｓ／ｃｍ４］以上、５．０Ｅ２３［ａｔｏｍｓ／ｃｍ４］以下である
    　請求項１０に記載の半導体装置。
  13. 　前記コレクタ領域において、前記急勾配領域の前記ドーパントの原子密度勾配は、１．０Ｅ２２［ａｔｏｍｓ／ｃｍ４］以上、１．０Ｅ２４［ａｔｏｍｓ／ｃｍ４］以下である
    　請求項１０に記載の半導体装置。
  14. 　前記コレクタ領域において、前記減少領域の前記ドーパントの原子密度勾配は、１．０Ｅ２３［ａｔｏｍｓ／ｃｍ４］以上、１．０Ｅ２５［ａｔｏｍｓ／ｃｍ４］以下である
    　請求項１０に記載の半導体装置。
  15. 　前記コレクタ領域において、前記ピーク領域のピークにおける前記ドーパントの原子密度は、１．０Ｅ＋１６［ｃｍ－３］以上、１．０Ｅ＋２０［ｃｍ－３］以下である
    　請求項１０に記載の半導体装置。
  16. 　前記コレクタ領域において、前記緩勾配領域の下端における前記ドーパントの原子密度は、前記ピーク領域のピークにおける前記ドーパントの原子密度の１０％以上、８０％以下である
    　請求項１０に記載の半導体装置。
  17. 　前記コレクタ領域において、前記急勾配領域の前記ドーパントの原子密度勾配に対する前記緩勾配領域の原子密度勾配の比率は、０．０１以上、０．８以下である
    　請求項１０に記載の半導体装置。
  18. 　前記コレクタ領域において、前記減少領域の前記ドーパントの原子密度勾配に対する前記急勾配領域の前記ドーパントの原子密度勾配の比率は、０．００１以上、０．５以下である
    　請求項１０に記載の半導体装置。
  19. 　ダイオード部を備え、
    　前記裏面側領域は、第１導電型のカソード領域を含む
    　請求項１から１８のいずれか一項に記載の半導体装置。
  20. 　前記カソード領域の前記ドーパントは、リンである
    　請求項１９に記載の半導体装置。
  21. 　前記カソード領域において、前記緩勾配領域の前記ドーパントの原子密度勾配は、１．０Ｅ２２［ａｔｏｍｓ／ｃｍ４］以上、２．０Ｅ２４［ａｔｏｍｓ／ｃｍ４］以下である
    　請求項１９に記載の半導体装置。
  22. 　前記カソード領域において、前記急勾配領域の前記ドーパントの原子密度勾配は、１．０Ｅ２３［ａｔｏｍｓ／ｃｍ４］以上、１．０Ｅ２５［ａｔｏｍｓ／ｃｍ４］以下である
    　請求項１９に記載の半導体装置。
  23. 　前記カソード領域において、前記減少領域の前記ドーパントの原子密度勾配は、２．０Ｅ２４［ａｔｏｍｓ／ｃｍ４］以上、２．０Ｅ２６［ａｔｏｍｓ／ｃｍ４］以下である
    　請求項１９に記載の半導体装置。
  24. 　前記カソード領域において、前記ピーク領域のピークにおける前記ドーパントの原子密度は、１．０Ｅ１９［ｃｍ－３］以上、１．０Ｅ２１［ｃｍ－３］以下である
    　請求項１９に記載の半導体装置。
  25. 　前記カソード領域において、前記緩勾配領域の下端における前記ドーパントの原子密度は、前記ピーク領域のピークにおける前記ドーパントの原子密度の３０％以上、９０％以下である
    　請求項１９に記載の半導体装置。
  26. 　前記カソード領域において、前記急勾配領域の前記ドーパントの原子密度勾配に対する前記緩勾配領域の前記ドーパントの原子密度勾配の比率は、０．０１以上、０．５以下である
    　請求項１９に記載の半導体装置。
  27. 　前記カソード領域において、前記減少領域の前記ドーパントの原子密度勾配に対する前記急勾配領域の前記ドーパントの原子密度勾配の比率は、０．００１以上、０．３以下である
    　請求項１９に記載の半導体装置。
  28. 　前記ピーク領域のピークにおける前記ドーパントのドーピング濃度は、前記ピーク領域のピークにおける前記ドーパントの原子密度の１０％以上、８０％以下である
    　請求項１に記載の半導体装置。
  29. 　前記裏面側領域のドーピング濃度分布は、前記ピーク領域においてドーピング濃度分布にピークを有するドーピングピーク領域を備える
    　請求項１に記載の半導体装置。
  30. 　おもて面および裏面を備える半導体基板の裏面にドーパントをイオン注入する段階と、
    　前記半導体基板の裏面にレーザを照射する段階と、
    　を備え、
    　前記レーザを照射する段階において、前記レーザの照射により溶融する前記半導体基板の溶融深さは、前記ドーパントをイオン注入する段階後における前記ドーパントの原子密度分布のピークの深さ位置を含む
    　半導体装置の製造方法。
  31. 　前記レーザを照射する段階は、前記レーザの照射による前記半導体基板の照射領域の溶融により、前記ドーパントの原子密度分布のピークの深さ位置を、前記イオン注入する段階における前記ドーパントの原子密度分布のピーク位置よりも、前記半導体基板のおもて面側に再分布させる再分布段階を含む
    　請求項３０に記載の半導体装置の製造方法。
  32. 　前記再分布段階は、前記照射領域の溶融により前記ドーパントを前記おもて面側に沈殿させる段階を含む
    　請求項３１に記載の半導体装置の製造方法。
  33. 　第１導電型のドリフト領域を形成する段階と、
    　半導体基板において、前記ドリフト領域よりも前記半導体基板の裏面側に前記ドリフト領域よりも原子密度が高い第１導電型または第２導電型の裏面側領域を形成する段階と、
    　を備え、
    　前記裏面側領域を形成する段階は、
    　前記半導体基板の裏面にドーパントをイオン注入する段階と、
    　前記半導体基板の深さ方向において、前記裏面側から前記半導体基板のおもて面側に向けて、前記ドーパントの原子密度が増加する緩勾配領域を形成する段階と、
    　前記緩勾配領域よりも前記おもて面側に、前記緩勾配領域よりも大きな原子密度勾配で前記ドーパントの原子密度が増加する急勾配領域を形成する段階と、
    　前記急勾配領域よりも前記おもて面側に、原子密度分布にピークを有するピーク領域を形成する段階と、
    　前記ピーク領域と前記ドリフト領域との間に、前記半導体基板の深さ方向において、前記ドリフト領域に向けて前記ドーパントの原子密度が減少する減少領域を形成する段階と
    　を有する半導体装置の製造方法。
  34. 　前記裏面側領域を形成する段階は、前記半導体基板の裏面側から前記半導体基板をレーザアニールする段階を含む
    　請求項３３に記載の半導体装置の製造方法。
  35. 　前記レーザアニールする段階は、レーザの照射により溶融する前記半導体基板の溶融深さが、イオン注入後の前記ドーパントの原子密度分布のピーク位置か、前記ピーク位置よりも深い
    　請求項３４に記載の半導体装置の製造方法。
  36. 　前記レーザアニールする段階は、前記レーザアニールによる前記半導体基板の照射領域の溶融により、イオン注入後の前記ドーパントの原子密度分布のピーク位置よりも、前記半導体基板のおもて面側の位置に前記ドーパントの原子密度分布のピークを再分布させる段階を含む
    　請求項３５に記載の半導体装置の製造方法。
  37. 　前記原子密度分布のピークを再分布させる段階は、前記照射領域の溶融により前記ドーパントを前記おもて面側に沈殿させる段階を含む
    　請求項３６に記載の半導体装置の製造方法。
  38. 　前記裏面側領域を形成する段階は、前記裏面側領域を形成するための熱アニールを含まない
    　請求項３３から３７のいずれか一項に記載の半導体装置の製造方法。
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