WO2014112228A1 - ダイオード、電力変換装置 - Google Patents

ダイオード、電力変換装置 Download PDF

Info

Publication number
WO2014112228A1
WO2014112228A1 PCT/JP2013/082454 JP2013082454W WO2014112228A1 WO 2014112228 A1 WO2014112228 A1 WO 2014112228A1 JP 2013082454 W JP2013082454 W JP 2013082454W WO 2014112228 A1 WO2014112228 A1 WO 2014112228A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor layer
region
anode
diode
Prior art date
Application number
PCT/JP2013/082454
Other languages
English (en)
French (fr)
Inventor
哲也 石丸
森　睦宏
Original Assignee
株式会社日立パワーデバイス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立パワーデバイス filed Critical 株式会社日立パワーデバイス
Priority to CN201380069447.8A priority Critical patent/CN104904020B/zh
Priority to DE112013005426.4T priority patent/DE112013005426B4/de
Priority to US14/646,375 priority patent/US20150303268A1/en
Publication of WO2014112228A1 publication Critical patent/WO2014112228A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66128—Planar diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
    • H02M5/40—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc
    • H02M5/42—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters
    • H02M5/44—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac
    • H02M5/453—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M5/458—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M5/4585—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only having a rectifier with controlled elements

Definitions

  • the present invention relates to a diode formed using a semiconductor substrate.
  • a power conversion device that converts power by switching operation includes a semiconductor switching element such as an IGBT (Insulated Gate Bipolar Transistor) or a MOS (Metal-Oxide-Semiconductor) transistor. Diodes connected in antiparallel with these semiconductor switching elements and used as freewheeling diodes are required to reduce recovery current in switching operations or to suppress jumping voltage and vibration during recovery as drive frequency increases. It has been.
  • a method of providing a local low lifetime layer in the Si substrate on the anode side has been proposed.
  • the amount of hole injection from the anode is reduced.
  • the carrier density on the anode side during conduction is lowered and the carrier density on the cathode side is raised.
  • the carrier density on the cathode side increases, the remaining carriers in the n-drift layer on the cathode side increase at the time of recovery, and a rapid decrease in the recovery current is suppressed, and jumping voltage and vibration at the time of recovery are suppressed.
  • Non-Patent Document 1 proposes a method using helium irradiation or proton irradiation as a method of providing a local low lifetime layer in the Si substrate on the anode side.
  • a local low lifetime layer is formed on the anode electrode side in the Si substrate, and the jumping voltage and vibration at the time of recovery are suppressed.
  • Patent Document 1 proposes a method using ion implantation for forming an anode-side p layer as another method for forming a local low lifetime layer in an anode-side Si substrate.
  • ions of p-type impurities are implanted into a Si substrate to form a local low lifetime layer on the anode electrode side in the Si substrate, and a part of the p-type impurities implanted by laser annealing is activated.
  • P layer is formed. Bounce voltage and vibration during recovery are suppressed by a local low lifetime layer.
  • Non-Patent Document 1 a large cyclotron particle beam irradiation apparatus must be used to irradiate protons and helium, which increases the manufacturing cost.
  • protons and helium are light in weight, the half-value width of the depth distribution of defects formed by proton irradiation or helium irradiation is wide, and the position in the depth direction cannot be accurately controlled. If the position in the depth direction cannot be controlled with high accuracy, characteristic variations tend to occur. For example, if the full width at half maximum of the defect depth direction distribution is large, the conduction loss increases accordingly.
  • the present invention has been made in view of the above-described problems, and an object thereof is to provide a diode that can be manufactured by a simple method and has a good recovery operation.
  • the diode according to the present invention includes a layer having a high impurity concentration and a layer having a low impurity concentration, and the layer having a low impurity concentration further includes a layer having an activation rate different from that of other portions.
  • the diode of the present invention it is possible to provide a diode that can be manufactured by a simple method and has a good recovery operation. Problems, configurations, and effects other than those described above will become apparent from the following description of embodiments.
  • FIG. 1 is a side sectional view of a diode 1 according to Embodiment 1.
  • FIG. It is a figure explaining the process of inject
  • FIG. 3 is a side sectional view of a diode 1 according to Embodiment 2.
  • FIG. 4 is a side sectional view of a diode 1 according to Embodiment 3.
  • FIG. 6 is a side sectional view of a diode 1 according to Embodiment 4.
  • Embodiment 4 it is a figure which shows the concentration profile of the n-type impurity of the depth direction seen from the cathode side, and the concentration profile of the activated n-type impurity. It is a circuit diagram of the power converter device 10 concerning Embodiment 5.
  • FIG. It is a figure which shows the current waveform and voltage waveform of the recovery characteristic in the room temperature of a diode. It is a figure which shows the forward voltage and turn-on loss in 150 degreeC when the depth which a p-type impurity activates by the laser annealing of an anode side fluctuates.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • a diode using an n-type Si substrate is described as an example.
  • the present invention is not limited to this.
  • the case where the first conductivity type is p-type, the second conductivity type is n-type, and a p-type Si substrate is used can be considered in the same manner as when an n-type Si substrate is used.
  • FIG. 1 is a side sectional view of a diode 1 according to Embodiment 1 of the present invention.
  • FIG. 1 is a schematic cross-sectional view of an active region and a termination region of the diode 1.
  • the Si substrate 100 the entire semiconductor layer portion including the stage in the middle of the manufacturing process.
  • the active region structure of the diode 1 includes an n-drift layer 101, an anode p layer 102, an anode p-layer 103, a low lifetime region layer 104, a cathode n layer 112, and a cathode buffer n layer 111.
  • An anode electrode 109 and a cathode electrode 113 are provided.
  • the n ⁇ drift layer (first semiconductor layer) 101 is a semiconductor layer made of n-type Si, and is an n-type semiconductor region that is not modified by ion implantation, diffusion, or the like, and is made of an n-type semiconductor region as it is in the original n-type Si substrate. Type semiconductor layer.
  • the anode p layer (third semiconductor layer) 102 is a p-type semiconductor layer that is provided in an active region on the outermost surface on the anode side, which is the surface side of the Si substrate 100, and includes a p-type impurity region.
  • the anode p ⁇ layer 103 is provided at a position adjacent to the anode p layer 102 on the anode side which is the surface side of the Si substrate 100, and is a p-type semiconductor layer made of a p-type impurity region having a lower concentration than the anode p layer 102. It is.
  • the low lifetime region layer 104 is a semiconductor layer formed at a position adjacent to the anode p-layer 103 or in the anode p-layer 103 on the anode side which is the surface side of the Si substrate 100.
  • the minority carrier lifetime in the low lifetime region layer 104 is shorter than the minority carrier lifetime in the n-drift layer 101.
  • the low lifetime region layer 104 contains the same type of impurity (element) as the p-type impurity contained in the anode p-layer 103 as the p-type impurity.
  • the cathode n layer (second semiconductor layer) 112 is an n-type semiconductor layer which is provided on the cathode side which is the back surface side of the Si substrate 100 and is composed of an n-type impurity region having a concentration higher than that of the n ⁇ drift layer 101.
  • the cathode buffer n layer 111 is provided adjacent to the n-drift layer 101 side of the cathode n layer 112, and is formed of an n-type impurity region having a lower concentration than the cathode n layer 112 and a higher concentration than the n-drift layer 101. It is an n-type semiconductor layer. Although the cathode buffer n layer 111 may not be provided, by providing the cathode buffer n layer 111, when a reverse voltage is applied to the diode 1, the extension of the depletion layer from the PN junction to the anode side is suppressed, The breakdown voltage of the diode 1 is improved.
  • the anode electrode (first electrode) 109 is an electrode that is ohmically connected to the anode p layer 102.
  • the cathode electrode (second electrode) 113 is an electrode that is ohmically connected to the cathode n layer 112.
  • the termination region structure of the diode 1 includes an n-drift layer 101, a cathode n layer 112, a cathode buffer n layer 111, an anode electrode 109, a cathode electrode 113, and an HIRC (common to the active region).
  • the p-type well region 105 having the HIRC structure is a p-type semiconductor layer including a p-type impurity region that is in ohmic contact with the anode electrode 109 only at the end portion on the active region side.
  • the p-type well region 106 having the FLR structure is a p-type semiconductor layer composed of p-type impurity regions arranged in a ring shape in the termination region.
  • the field plate electrode 110 is an electrode arranged in a ring shape in the termination region and ohmically connected to the p-type well region 106 having the FLR structure.
  • the n-type well region 107 is an n-type semiconductor layer made of an n-type impurity region provided on the outermost periphery of the chip. By providing the n-type well region 107, it is possible to stop the depletion layer from extending from the p-type well region 105 when a high voltage is applied in the reverse direction.
  • FIG. 1 shows an example in which the FLR structure is used as the termination structure
  • a JTE (Junction Termination Extension) structure in which another p-type well region having a low impurity concentration is disposed adjacent to the p-type well region 105 instead.
  • a termination structure such as the above may be used.
  • a Si wafer is prepared as the Si substrate 100 for manufacturing the diode 1.
  • an FZ (Floating Zone) wafer having a specific resistance corresponding to the withstand voltage can be used.
  • the bulk of the FZ wafer is the n ⁇ drift layer 101.
  • the specific resistance of the FZ wafer can be, for example, about 25 ⁇ cm for a diode having a withstand voltage of 600 V and about 55 ⁇ cm for a diode having a withstand voltage of 1.2 kV.
  • FIG. 2 is a diagram illustrating a process of implanting p-type well ions into the termination region.
  • an oxide film 108 is formed on the entire surface of the Si substrate 100 by thermal oxidation.
  • a photolithography process for forming the well region of the termination region is performed.
  • a resist material is applied to the surface of the Si substrate 100, exposed, and developed, whereby a p-type well region 105 having an HIRC structure, a p-type well region 106 having an FLR structure, and an n-type well having a channel stopper.
  • a resist 114 having an opening for forming the region 107 is formed.
  • the oxide film exposed in the opening of the resist 114 is removed by wet etching.
  • ions of p-type impurity for forming the p-type well region 105 having the HIRC structure and the p-type well region 106 having the FLR structure are implanted.
  • ions of p-type impurities are implanted into a region where the n-type well 107 is formed.
  • the ion implantation conditions for the p-type impurity are, for example, that the ion species is boron, the energy is 75 keV, and the dose is 2 ⁇ 10 13 / cm 2 . After the ion implantation, the resist 114 is removed.
  • FIG. 3 is a diagram illustrating a process of implanting n-type well ions into the termination region.
  • a photolithography process for forming the n-type well region 107 of the channel stopper is performed.
  • a resist material is applied to the surface of the Si substrate 100, exposed, and developed to form a resist 115 having an opening in a region for forming an n-type well 107 of a channel stopper.
  • ions of n-type impurities for forming the n-type well region 107 of the channel stopper are implanted using the resist 115 as a mask.
  • the conditions for the ion implantation of the n-type impurity are, for example, that the ion species is phosphorus, the energy is 75 keV, and the dose is 1 ⁇ 10 15 / cm 2 .
  • p-type impurities are also implanted in the process shown in FIG. 2, but since the concentration of the p-type impurities is sufficiently lower than the concentration of the n-type impurities, the n-type well is finally n A mold well is formed. After the ion implantation, the resist 115 is removed.
  • FIG. 4 is a diagram illustrating a process of activating and diffusing impurities in the n-type well and p-type well in the termination region.
  • the diffusion conditions are, for example, 1200 ° C. and 120 minutes.
  • a deep well having a junction depth of 5 to 10 ⁇ m is formed.
  • the breakdown voltage of the termination region can be secured.
  • annealing is performed in an oxygen atmosphere to grow the oxide film 108.
  • FIG. 5 is a diagram for explaining a process of implanting ions of the p-type well into the active region.
  • a photolithography process for forming the anode p layer 102, the anode p ⁇ layer 103, and the low lifetime region layer 104 in the active region is performed.
  • a resist material is applied, exposed, and developed on the surface of the Si substrate 100 to form regions that form contacts on the entire active region, the p-type well region 106 and the n-type well region 107 in the termination region.
  • An opening resist 116 is formed.
  • ion implantation of p-type impurities for forming the anode p-layer 103 and ion implantation of p-type impurities for forming the anode p layer 102 are performed using the resist 116 as a mask.
  • the ion implantation of the p-type impurity for forming the anode p-layer 103 is performed so as to be deeply implanted at a lower concentration and with a higher implantation energy than the ion implantation of the p-type impurity for forming the anode p layer 102. .
  • the ion implantation conditions of the p-type impurity for forming the anode p-layer 103 are, for example, that the ion species is boron, the energy is 720 keV, and the dose is 1 ⁇ 10 12 / cm 2 .
  • the ion implantation conditions of the p-type impurity for forming the anode p layer 102 are, for example, that the ion species is boron, the energy is 25 keV, and the dose is 1 ⁇ 10 14 / cm 2 .
  • FIG. 6 is a diagram illustrating a process of activating the p-type well in the active region to form a low lifetime layer.
  • laser annealing is performed to activate the ion-implanted p-type impurity.
  • the surface of the Si substrate 100 on the anode side is irradiated with laser, only the vicinity of the Si surface of the opening of the oxide film 108 is heated, and only the p-type impurity near the Si surface is activated.
  • only defects near the Si surface recover from defects formed by ion implantation.
  • the surface of the Si substrate 100 covered with the oxide film 108 is not heated to a high temperature because the thermal conductivity of the oxide film is low.
  • the depth at which the p-type impurity is activated and the depth at which the defect is recovered can be changed depending on the laser irradiation conditions. For example, by reducing the energy of laser irradiation, the depth at which p-type impurities are activated and the depth at which defects are recovered can be reduced. By selecting the laser irradiation conditions, a part of the p-type impurities on the surface side of the anode p layer 102 and the anode p ⁇ layer 103 is sufficiently activated to form the anode p layer 102 and the anode p ⁇ layer 103.
  • the low lifetime region layer 104 can be formed without recovering defects formed at a deep position by high energy ion implantation for forming the anode p ⁇ layer 103.
  • the low lifetime region layer 104 is a region where the lifetime of minority carriers is reduced due to defects caused by ion implantation.
  • An anode p layer 102, an anode p ⁇ layer 103, and a low lifetime region layer 104 are also formed in the termination region p-type well region 106 and n-type well region 107.
  • the n-type well region 107 covers the anode p layer 102, the anode p ⁇ layer 103, and the low lifetime region layer 104 even when a depletion layer is extended by applying a high voltage, which causes an operational problem. It will not be.
  • Lasers used for laser annealing include second harmonics of YLF (YttriumiLithium Fluoride) laser with a wavelength of 536 nm, YAG (Yttrium Aluminum Garnet) laser with a wavelength of 532 nm, YVO4 laser with a wavelength of 532 nm, etc. Can be used. Further, an XeCl excimer laser having a shorter wavelength of 308 nm and a KrF excimer laser having a wavelength of 248 nm can also be used. The energy and wavelength of laser irradiation can be appropriately selected according to the depth at which p-type impurities are activated and the depth at which defects are recovered. Details of ion implantation and laser annealing conditions will be described later.
  • FIG. 7 is a diagram illustrating a process of forming an anode electrode.
  • a film made of a conductive material that becomes the anode electrode 109 for example, an AlSi film is formed by sputtering or vapor deposition.
  • the field plate electrode 110 is formed by performing a photolithography process and an etching process for forming the field plate electrode 110 in the termination region.
  • the AlSi film as formed on the entire surface of the active region becomes the anode electrode 109.
  • Etching of the AlSi film is performed by wet etching or dry etching. After the etching of the AlSi film, the resist is removed.
  • a protective film is formed in the termination region.
  • a polyimide protective material is applied onto the termination region by applying a solution containing a polyimide precursor material and a photosensitive material, exposing the termination region to polyimidize the precursor. Can be formed.
  • the structure on the anode side is completed through the above steps. The following are the steps for forming the cathode side structure.
  • the back surface of the Si wafer which is the Si substrate 100, is ground to reduce the wafer thickness.
  • the wafer thickness varies depending on the breakdown voltage of the diode 1. For example, it is about 70 ⁇ m for a 600V withstand voltage product and about 120 ⁇ m for a 1200V withstand voltage product. It is preferable to perform chemical etching after mechanical polishing so that a damaged layer of grinding does not remain. For example, when the diameter of the Si substrate 100 is large, such as an 8-inch wafer, it is preferable to use a grinding method called TAIKO grinding (“TAIKO” is a registered trademark) so that wafer cracking is less likely to occur.
  • TAIKO is a registered trademark
  • This grinding method is a grinding method that leaves a thick wafer portion in a ring shape around the wafer.
  • the finished Si wafer thickness is thick, so there is no need to grind the back surface of the Si wafer.
  • FIG. 8 is a diagram illustrating a process of forming the cathode buffer n layer 111 and the cathode n layer 112. After the back surface of the Si substrate 100 is ground, ions of n-type impurities for forming the cathode buffer n layer 111 and the cathode n layer 112 are sequentially implanted from the back surface side of the Si substrate 100 to the entire surface of the wafer.
  • the n-type impurity ion implantation for forming the cathode buffer n layer 111 is performed so as to be implanted deeper with a lower concentration and higher implantation energy than the n-type impurity ion implantation for forming the cathode n layer 112. .
  • the ion implantation conditions of the n-type impurity for forming the cathode buffer n layer 111 are, for example, that the ion species is phosphorus, the energy is 720 keV, and the dose is 1 ⁇ 10 12 / cm 2 .
  • the conditions for ion implantation of the n-type impurity for forming the cathode n layer 112 are, for example, that the ion species is phosphorus, the energy is 45 keV, and the dose is 1 ⁇ 10 15 / cm 2 .
  • laser annealing is performed to activate the ion-implanted n-type impurity.
  • an electrode and a protective film (not shown) formed on the surface side which is the anode side of the Si substrate 100 are not heated to a temperature higher than the heat resistant temperature, and the n-type impurity on the back side is activated.
  • the laser used for the laser annealing may be the same laser used for the annealing for activating the anode p layer 102 and the anode p ⁇ layer 103.
  • the cathode electrode 113 is formed on the back surface that is the cathode side.
  • the cathode electrode 113 can be formed by a method similar to that of the anode electrode 109 using an appropriate conductive material such as metal.
  • an electron beam is irradiated from the back side, and an annealing process is performed to recover damage caused by the electron beam irradiation.
  • the depth at which the concentration of defects generated by ion implantation peaks must be deeper than the depth at which p-type impurities implanted by laser annealing are activated. is there.
  • the variation in the amount of defects remaining in the low lifetime region layer 104 due to the variation in the depth direction of the defect distribution and the variation in the depth direction activated by laser annealing is reduced. Can do.
  • FIG. 9 shows the concentration profile of the p-type impurity (solid line) and the concentration profile of the activated impurity (broken line) as viewed from the surface of the Si substrate 100, that is, the anode side, for the diode 1 manufactured under the conditions described later. ).
  • the structure in the depth direction of the anode-side p-type semiconductor layer will be described with reference to FIG. 9 (refer to FIG. 1 as appropriate).
  • the concentration profile of the p-type impurity is obtained by measuring the concentration of the p-type impurity element using secondary ion mass spectrometry (SIMS) from the surface of the anode side of the Si substrate 100 of the diode 1 (SIMS: Secondary Ion Mass Spectrometry). be able to. Further, the concentration profile of the activated impurity can be obtained by measuring the distribution in the depth direction of the spreading resistance (SR) and converting the measured SR value into the carrier concentration.
  • SIMS secondary ion mass spectrometry
  • the activation rate is defined as (carrier concentration determined by SR measurement) / (p-type impurity concentration determined by SIMS measurement).
  • the carrier concentration is the concentration of the activated p-type impurity obtained by SR measurement.
  • both the impurity concentration obtained by SIMS measurement and the carrier concentration obtained by SR measurement are 1 ⁇ 10 18 cm ⁇ . It is a high concentration of about 3 and a constant value.
  • This region is a region obtained by ion-implanting boron serving as p-type impurity at a high concentration to form the anode p layer 10 2, boxes for the crystal near the surface of the anode side of the Si substrate 100 by laser annealing is melted Profile.
  • This region A corresponds to the anode p layer 102.
  • the carrier concentration of the anode p layer 102 is desirably 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the activation rate of the n-type impurity in the region A of the box-shaped profile indicating the anode p layer 102 is about 20 to 100%, although it depends on the irradiation energy of the laser. Note that, even if the activation rate of the anode n layer 112 is less than 100%, the carrier concentration itself may be in the above concentration range.
  • Regions (region B and region C) having a depth of 0.3 to 1.7 ⁇ m from the surface on the anode side of the Si substrate 100 are regions into which p-type impurities have been implanted in order to form the anode p ⁇ layer 103. .
  • the region B having a depth of 0.3 to 1.0 ⁇ m has the same p-type impurity concentration obtained by SIMS measurement and carrier concentration obtained by SR measurement, and the activation rate is Nearly 100%. This is because the heat of superheating the surface on the cathode side of the Si substrate 100 by laser irradiation is sufficiently transmitted to a depth of 1.0 ⁇ m, and the p-type impurities are sufficiently activated.
  • This region B corresponds to the electrically effective anode p-layer 103.
  • Region C which is a portion deeper than 1.0 ⁇ m, is a region where the carrier concentration determined by SR measurement is lower than the p-type impurity concentration determined by SIMS measurement, and the activation rate of the p-type impurity is reduced. is there. Heat is not sufficiently transferred to this region due to laser irradiation, and there is a region where defects due to ion implantation remain, the activation rate is low, and the activation rate is less than 1%. Due to the remaining defects, the region C is a region having a short carrier lifetime, and this region C corresponds to the low lifetime region layer 104.
  • the low lifetime region layer 104 can be defined as a region having an activation rate of less than 1%, for example. By making the activation rate less than 1%, it is possible to obtain a sufficient effect of suppressing jumping voltage and vibration during recovery.
  • a region D having a depth of 1.7 ⁇ m or more is a region where p-type impurity ions are not implanted, and corresponds to the n ⁇ drift layer 101.
  • the peak concentration depth of the p-type impurity ion-implanted to form the anode p-layer 103 is about 1.5 ⁇ m. Further, the peak depth of the defect amount is substantially equal to the depth of the boron peak concentration when boron is ion-implanted as a p-type impurity at a high energy. In the example shown in FIG. It will be about.
  • the peak concentration of the defect can be known from the position of the peak concentration of the impurity concentration, and can also be known from calculation or process simulation using energy necessary for mutating Si atoms.
  • a defect is a defect that is a source of recombination generated by ion implantation.
  • the depth at which the p-type impurity ion-implanted by laser annealing is sufficiently activated and the concentration reaches a peak is about 1.0 ⁇ m, and the depth of the defect peak concentration ( 1.5 ⁇ m) is deeper.
  • the defect distribution is made deeper or laser
  • the depth at which the p-type impurity is activated by annealing is made shallower.
  • a lighter element is used as the p-type impurity to be ion-implanted or the ion implantation energy is increased.
  • proton (hydrogen) or helium is used as an element for ion implantation of defects, the ion implantation range becomes too large, and the width in the depth direction of ion implantation becomes too large, and large cyclotron particles A line irradiation device is required. Therefore, in manufacturing an LSI (Large Scale Integrated circuit), it is most desirable to use the lightest boron among the p-type impurity elements used to form the p-type impurity layer.
  • the higher the ion implantation energy the deeper the p-type impurity can be implanted. At this time, it is preferable to increase the ion implantation energy within a range where the apparatus can be used and within a range where the controllability necessary for generating the defect layer can be secured.
  • the energy transmitted to the Si substrate 100 by laser irradiation is reduced or the wavelength of the laser is shortened.
  • the laser irradiation energy is 1.5 J / cm 2.
  • the depth at which the p-type impurity is activated becomes shallower.
  • the depth at which the p-type impurity is activated can be reduced by shortening the laser irradiation time or reducing the number of times.
  • the second harmonic of the YLF laser having a wavelength of 536 nm was used, but by using a shorter wavelength XeCl excimer laser having a wavelength of 308 nm and a KrF excimer laser having a wavelength of 248 nm.
  • the depth at which the p-type impurity is activated can be further reduced.
  • the diode 1 includes the anode p-layer 103 having a p-type impurity concentration lower than that of the anode p-layer 102, and the activation rate of the upper layer of the anode p-layer 103 is reduced to the lower layer.
  • the low lifetime region layer 104 was formed below the anode p ⁇ layer 103. Since the depth for activating the p-type impurity to form the low lifetime region layer 104 only needs to be within the thickness of the anode p-layer 103, the activation depth is equal to the thickness of the anode p layer 102. There is no need to match exactly.
  • the electrical characteristics of the diode 1 do not vary greatly even if the depth is slightly shifted. That is, it is possible to obtain the diode 1 that can suppress the jumping voltage and vibration at the time of recovery with little variation in electrical characteristics without using a large facility such as a large-scale cyclotron.
  • FIG. 10 is a side sectional view of the diode 1 according to Embodiment 2 of the present invention.
  • FIG. 10 is a schematic cross-sectional view of the active region and the termination region of the diode 1 according to the second embodiment, as in FIG.
  • the p-type well 105 having the HIRC structure is formed on the entire active region in addition to the termination region.
  • a p-type well 105 having an HIRC structure is formed.
  • the dose of the p-type impurity implanted into the Si substrate 100 when forming the p-type well 105 is set to 1 ⁇ 10 11 cm ⁇ 2 or more and 1 ⁇ 10 13 cm ⁇ 2 or less.
  • the FLR structure of the termination region is the same as that of the first embodiment, and the p-type impurity concentration of the p-type well 106 of the FLR structure of the diode 1 according to the second embodiment is the HIRC in the active region. It is desirable to make it higher than the p-type impurity concentration of the p-type well 105 having the structure.
  • the p-type well 105 having the HIRC structure and the p-type well 106 having the FLR structure may be formed separately, or the active region mask is locally opened to reduce the amount of p-type impurity implanted into the Si substrate 100. It may be formed simultaneously.
  • the p-type well 105 covers the low lifetime region layer 104, the electric field applied to the low lifetime region layer 104 when a reverse voltage is applied is reduced, and the leakage current is reduced. it can. Further, since the p-type impurity in the p-type well 105 has a low concentration and holes at the time of conduction are injected from the anode p layer 102, the effect of suppressing the jumping voltage and vibration at the time of recovery is the same as in the first embodiment. Obtainable.
  • FIG. 11 is a sectional side view of the diode 1 according to the third embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view of the active region of the diode 1 according to the third embodiment. Although the description of the termination region is omitted, it is the same as in the first and second embodiments.
  • the anode p layer 102 and the anode p ⁇ layer 103 are formed not on the entire surface of the active region but only on a part thereof. By irradiating only a part of the active region, not the entire surface of the active region, the anode p layer 102 and the anode p ⁇ layer 103 can be formed only on a part of the active region.
  • the anode p layer 102 and the anode p ⁇ layer 103 are preferably formed in a stripe shape when viewed from the surface of the Si substrate 100.
  • the diode 1 according to the third embodiment has a region where the anode p layer 102 and the anode p ⁇ layer 103 are not formed in the plane of the active region, and electrons pass through this region to the anode electrode when conducting.
  • the amount of hole injection from the anode p layer 102 is reduced, and the jumping voltage and vibration during recovery are further suppressed.
  • the energy is weaker than the region where the anode p-layer 102 and the anode p-layer 103 are formed.
  • a p-layer with a low activation rate of p-type impurities may be formed by laser irradiation. As a result, electrons pass through the p ⁇ layer to the anode electrode, and similarly, jumping voltage and vibration during recovery are further suppressed. Further, by forming a p ⁇ layer and providing a PN junction, the stability of the junction is increased and the yield is improved.
  • the p-type well 105 having the HIRC structure may be formed over the entire active region in addition to the termination region, as in the diode 1 according to the second embodiment.
  • the electric field applied to the low lifetime region layer 104 when a reverse voltage is applied is reduced, and the leakage current can be reduced.
  • FIG. 12 is a sectional side view of the diode 1 according to the fourth embodiment of the present invention.
  • FIG. 12 is a schematic cross-sectional view of the active region of the diode 1 according to the fourth embodiment. Although the description of the termination region is omitted, it is the same as in the first to third embodiments.
  • defects introduced by ion implantation of n-type impurities in the cathode buffer n layer are created on the cathode side.
  • a low lifetime region layer 117 is provided.
  • the structure on the anode side is the same as that of the diode 1 according to the first embodiment.
  • FIG. 13 shows the concentration profile of the n-type impurity in the depth direction (solid line: measured by SIMS) and the concentration profile of the activated n-type impurity as viewed from the back surface, that is, the cathode side of the Si substrate 100 in the fourth embodiment. It is a figure which shows (broken line: measured by SR method). The structure in the depth direction of the n-type semiconductor layer on the cathode side will be described with reference to FIG.
  • Region A is a cathode n layer 112 with a high concentration (1 ⁇ 10 19 cm ⁇ 3 or more) of n-type impurities and a high activation rate (20 to 100%).
  • Region B is a cathode buffer n-layer 111 with a low concentration of n-type impurities (around 1 ⁇ 10 16 cm ⁇ 3 ) and a high activation rate (almost 100%).
  • the region C is a low lifetime region layer 117 in which heat due to laser irradiation is not sufficiently transmitted to this region, defects due to ion implantation remain, and the lifetime of minority carriers is short.
  • Region D is an n-drift layer 101 in which n-type impurity ions are not implanted.
  • Embodiment 1 if the lifetime of the entire n-drift layer 101 is not controlled by irradiating an electron beam, the tail current at the time of recovery of the recovery current at the time of recovery increases, and the recovery loss increases.
  • the fourth embodiment by providing the low lifetime region layer 117 on the cathode side, carriers remaining in the n-drift layer 101 on the cathode side at the time of recovery are reduced, tail current is reduced, and recovery loss is reduced. be able to.
  • the jumping voltage and vibration during recovery can be suppressed, and recovery can be performed. Loss can be reduced.
  • FIG. 14 is a circuit diagram of the power conversion apparatus 10 according to the fifth embodiment of the present invention.
  • a power conversion device 10 shown in FIG. 14 is a device that converts power using the diode 1 described in any of the first to fourth embodiments.
  • the power conversion device 10 includes a three-phase inverter circuit for driving a motor.
  • Diodes 201a to 201f according to the present invention are connected in antiparallel to IGBTs 200a to 200f, which are semiconductor switching elements, respectively. That is, the diodes 201a to 201f operate as freewheeling diodes.
  • the diode 1 according to any one of the first to fourth embodiments is used.
  • IGBTs 200a to 200c and IGBTs 200d to 200f are combined one by one and connected in series, that is, two anti-parallel circuits of IGBT and diode are connected in series, each of which is a half-bridge circuit for one phase. Is configured.
  • Half bridge circuits are provided for the number of AC phases, and in this embodiment 5, three phases are provided.
  • An AC output is output from a series connection point of two IGBTs 200a and 200d, that is, a series connection point of two anti-parallel circuits, and is connected to a motor 206 such as an induction machine or a synchronous machine as a U-phase AC output.
  • the other half-bridge circuits output V-phase and W-phase AC outputs from the series connection point of the two IGBTs, and are connected to the motor 206.
  • the collectors of the IGBTs 200a to 200c on the upper arm side are connected in common and connected to the DC high potential side of the rectifier circuit 203.
  • the emitters of the IGBTs 200d to 200f on the lower arm side are connected in common and connected to the ground side of the rectifier circuit 203.
  • the rectifier circuit 203 converts alternating current from the alternating current power source 202 into direct current.
  • the IGBTs 200a to 200f perform on / off switching to convert the direct current received from the rectifier circuit 203 into alternating current and drive the motor 206.
  • the upper arm drive circuit 204 and the lower arm drive circuit 205 respectively apply drive signals to the gates of the IGBTs 200a to 200c on the upper arm side and the IGBTs 200d to 200f on the lower arm side, thereby turning on and off the IGBTs 200a to 200f.
  • the diode 1 according to the present invention is connected in reverse parallel to the IGBTs 200a to 200f as a free wheel diode, the jumping voltage and vibration of the diode during switching can be suppressed. In addition, noise caused by voltage fluctuation can be reduced. Furthermore, since the recovery current of the diode 1 is reduced, the switching loss can be reduced, and the energy efficiency of the entire power conversion device 10 can be improved. Since the jumping voltage / vibration of the diode 1 is small, switching can be performed at high speed, and the energy efficiency of the entire power converter 10 can be improved.
  • the present invention is not limited to the above-described embodiment, and includes various modifications.
  • the above embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to the one having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment.
  • the configuration of another embodiment can be added to the configuration of a certain embodiment. Further, with respect to a part of the configuration of each embodiment, another configuration can be added, deleted, or replaced.
  • the diode 1 according to the present invention may be applied as a diode built in a reverse conducting semiconductor switching element.
  • a MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • a junction type bipolar transistor a junction type FET
  • a static induction type transistor a GTO thyristor (Gate Turn Off).
  • a semiconductor switching element such as a Thyristor may be used.
  • an n-type Si wafer having a specific resistance of 25 ⁇ ⁇ cm is used as the Si substrate 100.
  • Boron is implanted at the anode side of the surface of the Si substrate 100 as a p-type impurity for forming the anode p ⁇ layer 103 at an energy of 720 keV, an off angle of 0 °, and a dose of 1 ⁇ 10 12 / cm 2 .
  • a p-type impurity for forming the anode p layer 102 boron is implanted with an energy of 25 keV, an off angle of 7 °, and a dose of 1 ⁇ 10 14 / cm 2 .
  • laser annealing for activating the implanted p-type impurity a second harmonic of a YLF laser having a wavelength of 536 nm was irradiated with an energy of 1.5 J / cm 2 .
  • phosphorus is used as an n-type impurity for forming the cathode buffer n layer 111 on the cathode side of the back side of the Si substrate 100, with an energy of 720 keV and an off angle of 0 °. Inject at a dose of 1 ⁇ 10 12 cm ⁇ 2 . Further, phosphorus is implanted as an n-type impurity of the cathode n layer 112 at an energy of 60 keV, an off angle of 7 °, and a dose of 1 ⁇ 10 15 cm ⁇ 2 .
  • the second harmonic of a YLF laser having a wavelength of 536 nm was irradiated as laser annealing for activating the implanted n-type impurity.
  • the energy of the laser was 2.0 J / cm 2 and the cathode was not provided with the low lifetime region layer 117.
  • the laser energy was 1.5 J / cm 2 and a structure having a low lifetime region layer 117 on the cathode side was adopted.
  • Comparative Example 1 As Comparative Example 1, the irradiation energy of laser annealing for activating the p-type impurity ion-implanted on the anode side in the diode of Example 1 was increased to 2.0 J / cm 2 .
  • the ion implantation conditions and other conditions in Comparative Example 1 are the same as those in Example 1. That is, Comparative Example 1 has the anode p layer 102 and the anode p ⁇ layer 103, but does not have the low lifetime region layer 104 on the anode side.
  • Comparative Example 2 in the diode of Example 1, the energy of ion implantation of the p-type impurity for forming the anode p-layer 102 is not implanted, but the ion of the p-type impurity for forming the anode p-layer 103 is used. 130 keV.
  • the conditions for laser annealing in Comparative Example 2 and other conditions are the same as those in Example 1. That is, Comparative Example 2 has the anode p layer 102 and the anode-side low lifetime region layer 104 but does not have the anode p ⁇ layer 103.
  • FIG. 15 is a diagram showing a current waveform and a voltage waveform of the recovery characteristic at room temperature of the diode in Example 1 (solid line) and Comparative Example 1 (broken line). Referring to FIG. 15, the effect of the anode side low lifetime region layer 104 is confirmed.
  • the anode-side low lifetime region layer 104 is provided in Example 1 and not in Comparative Example 1.
  • the peak current of recovery is smaller in Example 1 than in Comparative Example 1. This is because the amount of hole injection from the anode p layer is reduced by the low lifetime region layer 104 on the anode side, and the carrier density on the anode side in the n ⁇ drift layer 101 is reduced.
  • the IGBT turn-on loss is reduced by the reduction in the recovery peak current.
  • the recovery current is reduced and the time change rate di / dt of the current when the recovery current is reduced is smaller, the first example is caused by di / dt and the main circuit inductance than the first comparative example. The voltage jump is smaller.
  • Example 1 since the amount of holes injected from the anode p layer is reduced and the carrier density on the cathode side in the n-drift layer 101 is increased, the n-drift layer 101 is expanded after the depletion layer is extended during recovery. As the number of remaining carriers increases on the cathode side, the vibration during recovery is less likely to occur.
  • FIG. 16 shows the forward voltage and the turn-on loss at 150 ° C. for Example 1 (solid line) and Comparative Example 2 (broken line) when the depth at which the p-type impurity is activated is varied by laser annealing on the anode side.
  • FIG. 17 is a diagram showing a jumping voltage at the time of recovery at room temperature when the depth at which the p-type impurity is activated is changed by laser annealing on the anode side in Example 1 (solid line) and Comparative Example 2 (broken line). It is.
  • Example 1 an anode p ⁇ layer 103 formed by high energy ion implantation is provided between the anode p layer 102 and the low lifetime region layer 104.
  • Comparative Example 2 there is no anode p-layer 103, and the anode p layer 102 and the low lifetime region layer 104 are in direct contact with each other.
  • the forward voltage, the turn-on loss, and the jumping voltage when the depth at which the p-type impurity is activated by the laser annealing on the anode side fluctuate are not substantially changed in the first embodiment.
  • the change in Comparative Example 2 is large.
  • the change in Comparative Example 2 is large because the amount of defects remaining in the anode low lifetime region layer 104 greatly changes as the depth at which the p-type impurity is activated changes.
  • the change is small because the depth at which the defect density peaks in the low lifetime region layer 104 is deeper than the depth at which the p-type impurity is activated, and the depth at which the p-type impurity is activated.
  • the amount of defects remaining in the low lifetime region layer 104 does not change greatly even if it changes. That is, by increasing the depth at which the density of defects formed by ion implantation of the p-type impurity reaches a peak rather than the depth at which the anode p-type impurity is activated, the forward voltage, turn-on loss, and electric current of the jump voltage are increased. Variations in characteristics can be suppressed.
  • FIG. 18 is a diagram showing current waveforms and voltage waveforms of recovery characteristics at room temperature for Example 1 (solid line) and Example 2 (broken line). Referring to FIG. 18, the effect of providing the low lifetime region layer on both the anode side and the cathode side as shown in FIG. 12 is confirmed.
  • the low lifetime region layer 104 is provided only on the anode side.
  • the low lifetime region layer is provided on both the anode side and the cathode side.
  • the jumping voltage at the time of recovery and the peak current of the recovery are not different between the first embodiment and the second embodiment.
  • the tail current in the latter half of the recovery is reduced in the second embodiment compared to the first embodiment.
  • the low lifetime region layer 117 provided on the cathode side reduces carriers remaining on the cathode side in the second half of the recovery. Due to the decrease in the tail current, the recovery loss is reduced in the second embodiment compared to the first embodiment.
  • Example 2 the same laser annealing is performed on both the anode side and the cathode side without irradiating the electron beam, thereby reducing the recovery loss while suppressing the jumping voltage at the time of recovery. Can do.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

　本発明は、簡便な方法で製造でき、リカバリ動作が良好なダイオードを提供することを目的とする。　本発明に係るダイオードは、不純物の濃度が高い層と不純物の濃度が低い層を備え、不純物の濃度が低い層はさらに、活性化率が他の部分とは異なる層を含む（図１参照）。

Description

ダイオード、電力変換装置
　本発明は、半導体基板を用いて形成したダイオードに関する。
　スイッチング動作によって電力を変換する電力変換装置は、例えばＩＧＢＴ（Ｉｎｓｕｒａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの半導体スイッチング素子を備えている。これら半導体スイッチング素子と逆並列に接続され、フリーホイールダイオードとして用いられるダイオードは、駆動周波数の増加にともなって、スイッチング動作におけるリカバリ電流の低減、またはリカバリ時の跳ね上がり電圧・振動の抑制がより一層求められている。
　リカバリ時の跳ね上がり電圧・振動を抑制するために、アノード側のＳｉ基板中に局所的な低ライフタイム層を設ける方法が提案されている。アノード側のＳｉ基板中に局所的な低ライフタイム層を設けることにより、アノードからのホール注入量が減り、その結果として、導通時のアノード側のキャリア密度が下がり、カソード側のキャリア密度が上がる。カソード側のキャリア密度が上がると、リカバリ時にカソード側のｎ－ドリフト層中の残存キャリアが増えてリカバリ電流の急激な減少が抑えられ、リカバリ時の跳ね上がり電圧・振動が抑制される。
　下記非特許文献１は、アノード側のＳｉ基板中に局所的な低ライフタイム層を設ける方法として、ヘリウム照射もしくはプロトン照射を用いる方法が提案されている。同文献においては、Ｓｉ基板にＨｅ＋もしくはプロトンを照射することにより、Ｓｉ基板中のアノード電極側に局所的な低ライフタイム層を形成し、リカバリ時の跳ね上がり電圧・振動を抑制する。
　下記特許文献１は、アノード側のＳｉ基板中に局所的な低ライフタイム層を形成する別の方法として、アノード側のｐ層を形成するためのイオン注入を用いる方法を提案している。同文献においては、Ｓｉ基板にｐ型不純物のイオンを注入してＳｉ基板中のアノード電極側に局所的な低ライフタイム層を形成し、レーザアニールによって注入したｐ型不純物の一部を活性化してｐ層を形成する。局所的な低ライフタイム層により、リカバリ時の跳ね上がり電圧・振動を抑制する。
特開２００８－４８６６号公報
K. Nishiwaki, T. Kushida, A. Kawahashi, Proceedings of the 13th International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2001, pp.235-238, 2001.
　非特許文献１に記載されている技術においては、プロトンやヘリウムを照射するために大掛かりなサイクロトロンの粒子線照射装置を用いなければならず、製造コストが高くなってしまう。また、プロトンやヘリウムは重量が軽いので、プロトン照射やヘリウム照射によって形成される欠陥の深さ方向分布の半値幅は広く、深さ方向の位置を精度良く制御できない。深さ方向の位置を精度良く制御できないと、特性のばらつきが生じやすくなってしまう。例えば、欠陥の深さ方向分布の半値幅が広いと、その分だけ導通損失が大きくなってしまう。
　特許文献１に記載されている技術においては、イオン注入により導入した欠陥の深さ方向の位置とレーザアニールで活性化するｐ層の深さ方向の位置がほぼ同じであるため、イオン注入の深さもしくはレーザアニールの深さが少しでもばらつくと、レーザアニール後に残存する欠陥の数が大きくばらついてしまう。その結果、順方向電圧やリカバリ損失が大きくばらついてしまう。
　本発明は、上記のような課題に鑑みてなされたものであり、簡便な方法で製造でき、リカバリ動作が良好なダイオードを提供することを目的とする。
　本発明に係るダイオードは、不純物の濃度が高い層と不純物の濃度が低い層を備え、不純物の濃度が低い層はさらに、活性化率が他の部分とは異なる層を含む。
　本発明に係るダイオードによれば、簡便な方法で製造でき、リカバリ動作が良好なダイオードを提供することができる。上記した以外の課題、構成、および効果は、以下の実施形態の説明により明らかになるであろう。
実施形態１に係るダイオード１の側断面図である。 ターミネーション領域にｐ型ウェルのイオンを注入する工程を説明する図である。 ターミネーション領域にｎ型ウェルのイオンを注入する工程を説明する図である。 ターミネーション領域のｎ型ウェルとｐ型ウェルの不純物を活性化し拡散する工程を説明する図である。 アクティブ領域にｐ型ウェルのイオンを注入する工程を説明する図である。 アクティブ領域のｐ型ウェルを活性化し、低ライフタイム層を形成する工程を説明する図である。 アノード電極を形成する工程を説明する図である。 カソードバッファｎ層１１１とカソードｎ層１１２を形成する工程を説明する図である。 アノード側から見た深さ方向のｐ型不純物の濃度プロファイル（実線）および活性化された不純物の濃度プロファイル（破線）を示す図である。 実施形態２に係るダイオード１の側断面図である。 実施形態３に係るダイオード１の側断面図である。 実施形態４に係るダイオード１の側断面図である。 実施形態４において、カソード側から見た深さ方向のｎ型不純物の濃度プロファイルおよび活性化されたｎ型不純物の濃度プロファイルを示す図である。 実施形態５に係る電力変換装置１０の回路図である。 ダイオードの室温におけるリカバリ特性の電流波形および電圧波形を示す図である。 アノード側のレーザアニールでｐ型不純物が活性化する深さが変動したときの、１５０℃における順方向電圧とターンオン損失を示す図である。 アノード側のレーザアニールでｐ型不純物が活性化する深さが変動したときの、室温におけるリカバリ時の跳ね上がり電圧を示す図である。 室温におけるリカバリ特性の電流波形および電圧波形を示す図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための各図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要なとき以外は同一または同様な部分の説明は繰り返さずに適宜省略する。
　なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型として、ｎ型Ｓｉ基板を用いたダイオードを例として説明するが、これに限定されるものではない。第１導電型をｐ型、第２導電型をｎ型として、ｐ型Ｓｉ基板を用いた場合も、ｎ型Ｓｉ基板を用いた場合と同様に考えることができる。
＜実施の形態１：ダイオードの構成＞
　図１は、本発明の実施形態１に係るダイオード１の側断面図である。図１は、ダイオード１のアクティブ領域とターミネーション領域の模式的な断面図を示している。以下の説明においては、製造工程の途中の段階を含めて、半導体層部分の全体をＳｉ基板１００と呼ぶ。
　ダイオード１のアクティブ領域の構造は、図１に示すように、ｎ－ドリフト層１０１、アノードｐ層１０２、アノードｐ－層１０３、低ライフタイム領域層１０４、カソードｎ層１１２、カソードバッファｎ層１１１、アノード電極１０９、カソード電極１１３を備える。　
　ｎ－ドリフト層（第１半導体層）１０１は、ｎ型Ｓｉからなる半導体層であって、イオン注入や拡散等により変性されない、もとのｎ型Ｓｉ基板のままのｎ型半導体領域からなるｎ型半導体層である。
　アノードｐ層（第３半導体層）１０２は、Ｓｉ基板１００の表面側であるアノード側の最表面のアクティブ領域に設けられ、ｐ型不純物領域からなるｐ型半導体層である。
　アノードｐ－層１０３は、Ｓｉ基板１００の表面側であるアノード側において、アノードｐ層１０２と隣接する位置に設けられ、アノードｐ層１０２よりも低濃度のｐ型不純物領域からなるｐ型半導体層である。
　低ライフタイム領域層１０４は、Ｓｉ基板１００の表面側であるアノード側において、アノードｐ－層１０３と隣接する位置またはアノードｐ－層１０３の中に形成されている半導体層である。低ライフタイム領域層１０４内の少数キャリアのライフタイム（寿命）は、ｎ－ドリフト層１０１における少数キャリアのライフタイムよりも短い。低ライフタイム領域層１０４は、ｐ型不純物としてアノードｐ－層１０３が含有するｐ型不純物と同種の不純物（元素）を含有している。
　なお、これらのｐ型半導体層の構造については、後記する［イオン注入とレーザアニールの条件］の説明と併せて、改めて詳細に説明する。
　カソードｎ層（第２半導体層）１１２は、Ｓｉ基板１００の裏面側であるカソード側に設けられ、ｎ－ドリフト層１０１よりも高濃度のｎ型不純物領域からなるｎ型半導体層である。
　カソードバッファｎ層１１１は、カソードｎ層１１２のｎ－ドリフト層１０１側に隣接して設けられ、カソードｎ層１１２よりも低濃度でｎ－ドリフト層１０１よりも高濃度のｎ型不純物領域からなるｎ型半導体層である。カソードバッファｎ層１１１はなくてもよいが、カソードバッファｎ層１１１を設けることにより、ダイオード１に逆方向電圧が印加されたときに、ＰＮ接合からアノード側への空乏層の伸びが抑制され、ダイオード１の耐圧が向上する。
　アノード電極（第１電極）１０９は、アノードｐ層１０２にオーミック接続された電極である。カソード電極（第２電極）１１３は、カソードｎ層１１２にオーミック接続された電極である。
　ダイオード１のターミネーション領域の構造は、図１に示すように、アクティブ領域と共通のｎ－ドリフト層１０１、カソードｎ層１１２、カソードバッファｎ層１１１、アノード電極１０９、カソード電極１１３の他、ＨＩＲＣ（Ｈｉｇｈ　Ｒｅｖｅｒｓｅ　Ｒｅｃｏｖｅｒｙ　ｄＩ／ｄｔ　Ｃａｐａｂｉｌｉｔｙ）構造のｐ型ウェル領域１０５、ＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）構造のｐ型ウェル領域１０６、フィールドプレート電極１１０、チャネルストッパのｎ型ウェル領域１０７を備える。
　ＨＩＲＣ構造のｐ型ウェル領域１０５は、アクティブ領域側の端部のみでアノード電極１０９とオーミック接続されたｐ型不純物領域からなるｐ型半導体層である。ｐ型ウェル領域１０５を設けることにより、リカバリ時にアクティブ領域端部へキャリアが集中することによる破壊を防ぐことができる。リカバリ時の破壊耐量に問題がなければ、ＨＩＲＣ構造のｐ型ウェル領域１０５を設けなくてもよい。
　ＦＬＲ構造のｐ型ウェル領域１０６は、ターミネーション領域にリング状に配置されたｐ型不純物領域からなるｐ型半導体層である。フィールドプレート電極１１０は、ターミネーション領域にリング状に配置され、ＦＬＲ構造のｐ型ウェル領域１０６にオーミック接続された電極である。ＦＬＲ構造のｐ型ウェル領域１０６とフィールドプレート電極１１０を設けることにより、ＦＬＲ構造のｐ型ウェル領域１０６の端部の電界を緩和して耐圧を確保することができる。図１においては、ＦＬＲ構造のｐ型ウェル領域１０６とフィールドプレート電極１１０の数が２本の構造例を示したが、チップの耐圧に応じて、必要な本数を設けることができる。
　ｎ型ウェル領域１０７は、チップの最外周に設けられたｎ型不純物領域からなるｎ型半導体層である。ｎ型ウェル領域１０７を設けることにより、逆方向に高電圧を印加したときにｐ型ウェル領域１０５からの空乏層の伸びを止めることができる。
　図１においては、ターミネーション構造としてＦＬＲ構造を用いた例を示したが、代わりにｐ型ウェル領域１０５に隣接して不純物濃度が低い別のｐ型ウェル領域を配置したＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造等のターミネーション構造を用いてもよい。
＜実施の形態１：ダイオードの製造方法＞
　次に、図２から図８を参照（必要に応じて適宜図１も参照）して、ダイオード１の製造方法の１例について説明する。
（基板の準備）
　まず、ダイオード１を作製するためのＳｉ基板１００として、Ｓｉウエハを準備する。Ｓｉウエハとしては、耐圧に応じた比抵抗を有するＦＺ（Ｆｌｏａｔｉｎｇ　Ｚｏｎｅ）ウエハを用いることができる。本実施形態１においては、ＦＺウエハのバルクをｎ－ドリフト層１０１とする。ＦＺウエハの比抵抗は、例えば６００Ｖの耐圧をもつダイオードについては２５Ωｃｍ程度、１.２ｋＶの耐圧をもつダイオードについては５５Ωｃｍ程度とすることができる。
（ターミネーション領域ｐ型ウェルのイオン注入工程）
　図２は、ターミネーション領域にｐ型ウェルのイオンを注入する工程を説明する図である。まず、Ｓｉ基板１００の表面全体に熱酸化により酸化膜１０８を形成する。次に、ターミネーション領域のウェル領域を形成するためのフォトリソグラフィ工程を実施する。このフォトリソグラフィ工程においては、Ｓｉ基板１００の表面にレジスト材料を塗布、露光、現像することにより、ＨＩＲＣ構造のｐ型ウェル領域１０５、ＦＬＲ構造のｐ型ウェル領域１０６、およびチャネルストッパのｎ型ウェル領域１０７を形成するための領域が開口したレジスト１１４を形成する。その後、レジスト１１４をマスクとして、レジスト１１４の開口部に露出した酸化膜をウェットエッチングで除去する。さらに、レジスト１１４をマスクとして、ＨＩＲＣ構造のｐ型ウェル領域１０５とＦＬＲ構造のｐ型ウェル領域１０６を形成するためのｐ型不純物のイオンを注入する。このとき同時に、ｎ型ウェル１０７を形成する領域にもｐ型不純物のイオンが注入される。ｐ型不純物のイオン注入の条件は、例えば、イオン種をボロン、エネルギーを７５ｋｅＶ、ドースを２×１０１３／ｃｍ２とする。イオンを注入した後、レジスト１１４を除去する。
（ターミネーション領域ｎ型ウェルのイオン注入工程）
　図３は、ターミネーション領域にｎ型ウェルのイオンを注入する工程を説明する図である。まず、チャネルストッパのｎ型ウェル領域１０７を形成するためのフォトリソグラフィ工程を実施する。このフォトリソグラフィ工程においては、Ｓｉ基板１００の表面にレジスト材料を塗布、露光、現像して、チャネルストッパのｎ型ウェル１０７を形成する領域が開口したレジスト１１５を形成する。その後、レジスト１１５をマスクとして、チャネルストッパのｎ型ウェル領域１０７を形成するためのｎ型不純物のイオンを注入する。ｎ型不純物のイオン注入の条件は、例えば、イオン種をリン、エネルギーを７５ｋｅＶ、ドースを１×１０１５／ｃｍ２とする。ｎ型ウェル１０７を形成する領域には、図２で示した工程においてｐ型不純物も注入されるが、ｐ型不純物の濃度はｎ型不純物の濃度と比べ十分に低いので、最終的にはｎ型ウェルが形成される。イオンを注入した後、レジスト１１５を除去する。
（ターミネーション領域ｎ型ｐ型ウェルの拡散工程）
　図４は、ターミネーション領域のｎ型ウェルとｐ型ウェルの不純物を活性化し拡散する工程を説明する図である。拡散の条件は、例えば、１２００℃、１２０分とする。この拡散工程により、接合深さが５～１０μｍの深いウェルが形成される。深いウェルとすることにより、ターミネーション領域の耐圧を確保することができる。本工程と合わせて、酸素雰囲気中においてアニールを実施し、酸化膜１０８を成長させる。
（アクティブ領域ｐ型ウェルのイオン注入工程）
　図５は、アクティブ領域にｐ型ウェルのイオンを注入する工程を説明する図である。まず、アクティブ領域にアノードｐ層１０２とアノードｐ－層１０３と低ライフタイム領域層１０４を形成するためのフォトリソグラフィ工程を実施する。このフォトリソグラフィ工程においては、Ｓｉ基板１００の表面にレジスト材料を塗布、露光、現像して、アクティブ領域の全面とターミネーション領域のｐ型ウェル領域１０６とｎ型ウェル領域１０７にコンタクトを形成する領域が開口しているレジスト１１６を形成する。その後、レジスト１１６をマスクとして、アノードｐ－層１０３を形成するためのｐ型不純物のイオン注入と、アノードｐ層１０２を形成するためのｐ型不純物のイオン注入を実施する。アノードｐ－層１０３を形成するためのｐ型不純物のイオン注入は、アノードｐ層１０２を形成するためのｐ型不純物のイオン注入よりも、低濃度かつ高い打ち込みエネルギーで深く打ち込まれるように実施する。アノードｐ－層１０３を形成するためのｐ型不純物のイオン注入の条件は、例えば、イオン種をボロン、エネルギーを７２０ｋｅＶ、ドースを１×１０１２／ｃｍ２とする。アノードｐ層１０２を形成するためのｐ型不純物のイオン注入の条件は、例えば、イオン種をボロン、エネルギーを２５ｋｅＶ、ドースを１×１０１４／ｃｍ２とする。イオン注入を実施した後、レジスト１１６を除去する。
（アクティブ領域ｐ型ウェルの活性化と低ライフタイム層形成工程）
　図６は、アクティブ領域のｐ型ウェルを活性化し、低ライフタイム層を形成する工程を説明する図である。まず、イオン注入したｐ型不純物を活性化させるためにレーザアニールを実施する。レーザをＳｉ基板１００のアノード側の表面に照射すると、酸化膜１０８の開口部のＳｉ表面近傍のみが加熱され、Ｓｉ表面近傍のｐ型不純物のみが活性化する。また、イオン注入によって形成された欠陥についても、Ｓｉ表面近傍の欠陥のみが回復する。酸化膜１０８で覆われているＳｉ基板１００の表面は、酸化膜の熱伝導率が低いため高温に加熱されない。ｐ型不純物が活性化する深さと欠陥が回復する深さは、レーザ照射の条件によって変えることができる。例えば、レーザ照射のエネルギーを低くすることにより、ｐ型不純物が活性化する深さと欠陥が回復する深さを浅くすることができる。レーザ照射の条件を選択することにより、アノードｐ層１０２とアノードｐ－層１０３の表面側の一部のｐ型不純物を十分に活性化してアノードｐ層１０２とアノードｐ－層１０３を形成するとともに、アノードｐ－層１０３を形成するための高エネルギーのイオン注入によって深い位置に形成した欠陥を回復させずに低ライフタイム領域層１０４を形成することができる。低ライフタイム領域層１０４は、イオン注入によって生じた欠陥によって少数キャリアのライフタイムが低下した領域である。
　ターミネーション領域のｐ型ウェル領域１０６とｎ型ウェル領域１０７の中にも、アノードｐ層１０２とアノードｐ－層１０３と低ライフタイム領域層１０４が形成されるが、その周りをｐ型ウェル領域１０６とｎ型ウェル領域１０７が覆っているため、高電圧を印加して空乏層が伸びてもアノードｐ層１０２とアノードｐ－層１０３と低ライフタイム領域層１０４には達せず、動作状の問題とはならない。
　レーザアニールに用いるレーザとしては、波長５３６ｎｍのＹＬＦ（Ｙｔｔｒｉｕｍ 　Ｌｉｔｈｉｕｍ　Ｆｌｕｏｒｉｄｅ）レーザの第２高調波、同等の波長を持つ波長５３２ｎｍのＹＡＧ（Ｙｔｔｒｉｕｍ　Ａｌｕｍｉｎｕｍ　Ｇａｒｎｅｔ）レーザ、波長５３２ｎｍのＹＶＯ４レーザ等のレーザ等を用いることができる。また、さらに波長の短い波長３０８ｎｍのＸｅＣｌエキシマレーザ、波長２４８ｎｍのＫｒＦエキシマレーザを用いることもできる。レーザ照射のエネルギーや波長は、ｐ型不純物が活性化する深さと欠陥が回復する深さに応じて適宜選択することができる。イオン注入とレーザアニールの条件の詳細については後記する。
（アノード電極形成工程）
　図７は、アノード電極を形成する工程を説明する図である。前洗浄を実施した後、アノード電極１０９となる導電性材料からなる膜、例えば、ＡｌＳｉ膜をスパッタまたは蒸着によって形成する。次に、ターミネーション領域のフィールドプレート電極１１０を形成するためのフォトリソグラフィ工程とエッチング工程を実施することにより、フィールドプレート電極１１０が形成される。このとき、アクティブ領域の全面に形成されたままのＡｌＳｉ膜がアノード電極１０９となる。ＡｌＳｉ膜のエッチングは、ウェットエッチングまたはドライエッチングにより実施する。ＡｌＳｉ膜のエッチングを実施した後、レジストを除去する。
　次に、図示しないが、ターミネーション領域に設けられる電極を加工するためのレジストを除去した後、ターミネーション領域に保護膜を形成する。保護膜の形成法としては、例えば、ポリイミドの前駆体材料と感光材料とを含有する溶液を塗布し、ターミネーション領域を露光して前駆体をポリイミド化することにより、ターミネーション領域上にポリイミド保護膜を形成することができる。
　以上の工程により、アノード側の構造が完成する。以下はカソード側の構造を形成する工程である。
（裏面研削工程）
　まず、Ｓｉ基板１００であるＳｉウエハの裏面を研削し、ウエハ厚を薄くする。ウエハ厚は、ダイオード１の耐圧に応じて異なる。例えば、６００Ｖ耐圧品では７０μｍ程度、１２００Ｖ耐圧品では１２０μｍ程度である。研削のダメージ層が残らないように、機械的な研磨の後に、化学的なエッチングを実施することが好ましい。例えば、８インチウエハのようにＳｉ基板１００の口径が大きい場合には、ウエハ割れが起きにくいように、ＴＡＩＫＯ研削（「ＴＡＩＫＯ」は登録商標）と呼ばれる研削方法を用いることが好ましい。この研削方法は、ウエハ周囲にリング状にウエハ厚が厚い部分を残す研削方法である。なお、３．３ｋＶ以上の耐圧のダイオードについては、仕上がりのＳｉウエハ厚が厚いので、Ｓｉウエハの裏面の研削を行う必要はない。
（カソードバッファｎ層・カソードｎ層形成工程）
　図８は、カソードバッファｎ層１１１とカソードｎ層１１２を形成する工程を説明する図である。Ｓｉ基板１００の裏面を研削した後、Ｓｉ基板１００の裏面側からウエハ全面に、カソードバッファｎ層１１１およびカソードｎ層１１２を形成するためのｎ型不純物のイオンを順次注入する。カソードバッファｎ層１１１を形成するためのｎ型不純物のイオン注入は、カソードｎ層１１２を形成するためのｎ型不純物のイオン注入よりも、低濃度かつ高い打ち込みエネルギーで深く打ち込まれるように実施する。カソードバッファｎ層１１１を形成するためのｎ型不純物のイオン注入の条件は、例えば、イオン種をリン、エネルギーを７２０ｋｅＶ、ドースを１×１０１２／ｃｍ２とする。カソードｎ層１１２を形成するためのｎ型不純物のイオン注入の条件は、例えば、イオン種をリン、エネルギーを４５ｋｅＶ、ドースを１×１０１５／ｃｍ２とする。カソードバッファｎ層１１１を設けることにより、裏面の欠陥に起因した歩留まりの低下を抑えることができるが、設けなくても構わない。
　続いて、イオン注入したｎ型不純物を活性化させるためにレーザアニールを実施する。レーザアニールを用いて活性化することにより、Ｓｉ基板１００のアノード側である表面側に形成した電極および保護膜（不図示）が耐熱温度以上に加熱されずに、裏面側のｎ型不純物を活性化することができる。レーザアニールに用いるレーザは、アノードｐ層１０２とアノードｐ－層１０３を活性化するアニールに用いたものと同じレーザを用いればよい。
（カソード電極形成工程）
　レーザアニールを実施した後、カソード側である裏面にカソード電極１１３を形成する。カソード電極１１３は、金属等の適宜な導電性材料を用いて、アノード電極１０９と同様の方法で形成することができる。その後、必要に応じて、ウエハ全域についてのキャリアのライフタイムを調整するために、裏面側から電子線を照射し、さらに電子線照射によるダメージ回復のためにアニール処理を実施する。
（分割工程）
　最後にウエハをダイシングなどで分割してダイオード１のチップが完成する。
＜実施の形態１：イオン注入とレーザアニールの条件＞
　次に、アクティブ領域にアノードｐ層１０２とアノードｐ－層１０３と低ライフタイム領域層１０４を形成するイオン注入とレーザアニールの条件について説明する。イオン注入により生成される欠陥の濃度がピークとなる深さが、レーザアニールによりイオン注入されたｐ型不純物が活性化される深さよりも浅くなると、イオン注入の深さもしくはレーザアニールの活性化の深さが少しでもばらつくことによって、電気特性が大きくばらついてしまう。電気特性のばらつきを抑制するためには、イオン注入により生成される欠陥の濃度がピークとなる深さは、レーザアニールによりイオン注入されたｐ型不純物が活性化される深さよりも深くする必要がある。欠陥層の位置を深くすることにより、欠陥分布の深さ方向のばらつきおよびレーザアニールで活性化される深さ方向のばらつきによる、低ライフタイム領域層１０４に残存する欠陥量のばらつきを低減することができる。
　図９は、後記する条件で作製したダイオード１について、Ｓｉ基板１００の表面、すなわちアノード側から見た深さ方向のｐ型不純物の濃度プロファイル（実線）および活性化された不純物の濃度プロファイル（破線）を示す図である。図９を参照（必要に応じて適宜図１も参照）して、アノード側のｐ型半導体層の深さ方向の構造について説明する。
　ｐ型不純物の濃度プロファイルは、ダイオード１のＳｉ基板１００のアノード側の表面からの２次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いてｐ型不純物元素の濃度を測定することにより求めることができる。また、活性化された不純物の濃度プロファイルは、拡がり抵抗（ＳＲ：Ｓｐｅａｄｉｎｇ　Ｒｅｓｉｓｔａｎｃｅ）の深さ方向の分布を測定し、測定したＳＲ値をキャリア濃度に換算することにより求めることができる。
　本発明において、活性化率は、（ＳＲ測定で求めたキャリア濃度）／（ＳＩＭＳ測定で求めたｐ型不純物濃度）と定義することとする。キャリア濃度とは、ＳＲ測定で求めた活性化されたｐ型不純物の濃度のことである。
　Ｓｉ基板１００のアノード側の表面（深さ０μｍ）から０．３μｍ程度の深さまでの領域Ａは、ＳＩＭＳ測定により求めた不純物濃度およびＳＲ測定で求めたキャリア濃度が共に、１×１０１８ｃｍ－３程度の高濃度であり、かつ一定値である。この領域は、アノードｐ層１０２を形成するためにｐ型不純物としてのボロンを高濃度でイオン注入した領域であり、レーザアニールでＳｉ基板１００のアノード側の表面付近の結晶が溶融したためにボックス状のプロファイルになっている。この領域Ａがアノードｐ層１０２に相当する。
　領域Ａのキャリア濃度は、低すぎると導通時にアノード電極１０９からのホール注入が減りすぎてダイオード１の順方向電圧が上がってしまう。逆に高すぎると、導通時のアノード側のキャリア濃度が上がり、カソード側のキャリア濃度が下がるために、リカバリ時のピーク電流が大きくなり、跳ね上がり・振動が起こりやすくなってしまう。よって、アノードｐ層１０２のキャリア濃度は、１×１０１６ｃｍ－３以上、１×１０１９ｃｍ－３以下であることが望ましい。
　アノードｐ層１０２を示すボックス状のプロファイルの領域Ａにおけるｎ型不純物の活性化率は、レーザの照射エネルギーにもよるが、２０～１００％程度になる。なお、アノードｎ層１１２は、活性化率が１００％未満であっても、キャリア濃度自体が上記濃度範囲に入っていればよい。
　なお、Ｓｉ基板１００のアノード側の表面からの深さが０．３μｍ付近のｎ型不純物濃度およびキャリア濃度が急激に減少する領域の活性化率に関しては、現状では十分な精度が得られないため、詳細な検討は省略する。十分な精度が得られないのは、ＳＲ測定における深さ方向の原点について十分な精度が得られないことと、ＰＮ接合付近では空乏層の影響を受けてＳＲ測定の精度が落ちることとによるものである。
　Ｓｉ基板１００のアノード側の表面から０．３～１．７μｍまでの深さの領域（領域Ｂおよび領域Ｃ）は、アノードｐ－層１０３を形成するためにｐ型不純物を注入した領域である。この領域の中で、０．３～１．０μｍまでの深さの領域Ｂは、ＳＩＭＳ測定で求めたｐ型不純物濃度とＳＲ測定で求めたキャリア濃度とが一致しており、活性化率はほぼ１００％である。レーザ照射によってＳｉ基板１００のカソード側の表面を過熱した熱が１．０μｍの深さまで十分に伝わり、ｐ型不純物が十分に活性化されたためである。この領域Ｂが電気的に有効なアノードｐ－層１０３に相当する。
　１．０μｍよりも深い部分である領域Ｃは、ＳＩＭＳ測定で求めたｐ型不純物濃度と比べて、ＳＲ測定で求めたキャリア濃度が低く、ｐ型不純物の活性化率が低下している領域である。レーザ照射による熱がこの領域には十分に伝わらず、イオン注入による欠陥が残存して活性化率が低く、活性化率が１％未満となる領域が含まれている。欠陥が残存することにより、領域Ｃはキャリアのライフタイムが短い領域となっており、この領域Ｃが低ライフタイム領域層１０４に相当する。低ライフタイム領域層１０４は、例えば活性化率が１％未満の領域と定義することができる。活性化率を１％未満にすることにより、リカバリ時の跳ね上がり電圧・振動を抑制する十分な効果を得ることができる。
　１．７μｍ以上の深さの領域Ｄは、ｐ型不純物のイオン注入がされない領域であり、ｎ－ドリフト層１０１に相当する。
　図９に示した例においては、アノードｐ－層１０３を形成するためにイオン注入したｐ型不純物のピーク濃度の深さは１．５μｍ程度である。また、欠陥量のピーク深さは、ｐ型不純物としてボロンを高エネルギーでイオン注入した場合には、ボロンのピーク濃度の深さとほぼ同等であり、図９に示した例においては、１．５μｍ程度となる。欠陥のピーク濃度は、不純物濃度のピーク濃度の位置から知ることができ、また、Ｓｉ原子が変異するのに必要なエネルギー等を用いた計算やプロセスシミュレーションからも知ることができる。ここで欠陥と呼んでいるのは、イオン注入によって生成される再結合の元となる欠陥のことである。
　図９に示した例においては、レーザアニールによりイオン注入されたｐ型不純物が十分に活性化されて濃度がピークとなる深さは、１．０μｍ程度であり、欠陥のピーク濃度の深さ（１．５μｍ）の方が深くなっている。
　イオン注入により生成される欠陥の濃度がピークとなる深さを、レーザアニールにより活性化されるｐ型不純物のピーク濃度の深さよりも深くするためには、欠陥の分布をより深くするか、レーザアニールによりｐ型不純物が活性化される深さをより浅くする。
　欠陥の分布を深くするためには、イオン注入するｐ型不純物として、より軽い元素を用いるか、イオン注入のエネルギーを高くする。欠陥をイオン注入する元素としてプロトン（水素）やヘリウムを用いると、イオン注入の飛程が大きくなり過ぎるため、イオン注入の深さ方向の幅が大きくなり過ぎてしまい、かつ、大掛かりなサイクロトロンの粒子線照射装置を必要としてしまう。従って、ＬＳＩ（大規模集積回路）の製造において、ｐ型不純物層を形成するのに用いられるｐ型不純物元素の中で最も軽いボロンを用いるのが最も望ましい。また、イオン注入のエネルギーを高くするほどｐ型不純物を深く打ち込むことができる。このとき、イオン注入のエネルギーは、装置が可能な範囲内、および欠陥層を生成する際に必要な制御性を確保できる範囲内で高くすることが好ましい。
　レーザアニールによりｐ型不純物が活性化される深さをより浅くするには、レーザ照射でＳｉ基板１００に伝えるエネルギーを小さくするか、レーザの波長を短くする。例えば図９に示した例においては、レーザの照射エネルギーは１．５Ｊ／ｃｍ２であったが、この照射エネルギーを小さくすることにより、さらにｐ型不純物が活性化される深さが浅くなる。また、レーザの照射時間を短くしたり、回数を減らしたりすることによってもｐ型不純物が活性化される深さを浅くすることができる。
　レーザの波長に関しては、図６に示した例では、波長５３６ｎｍのＹＬＦレーザの第２高調波を用いたが、さらに波長の短い波長３０８ｎｍのＸｅＣｌエキシマレーザ、波長２４８ｎｍのＫｒＦエキシマレーザを用いることにより、ｐ型不純物が活性化される深さをさらに浅くすることができる。
＜実施の形態１：まとめ＞
　以上のように、本実施形態１に係るダイオード１は、アノードｐ層１０２よりもｐ型不純物の濃度が小さいアノードｐ－層１０３を備え、さらにアノードｐ－層１０３の上層の活性化率を下層の活性化率よりも高くすることにより、アノードｐ－層１０３の下部に低ライフタイム領域層１０４を形成した。低ライフタイム領域層１０４を形成するためにｐ型不純物を活性化させる深さは、アノードｐ－層１０３の厚さ内に収まればよいので、活性化の深さをアノードｐ層１０２の厚さと厳密に一致させる必要はない。すなわち、レーザアニールによる活性化の深さについて余裕ができるので、深さが僅かにずれてもダイオード１の電気特性が大きくばらつくことはない。すなわち、大規模なサイクロトロンなどの大型設備を用いることなく、電気特性のばらつきが少なくリカバリ時の跳ね上がり電圧・振動を抑制することができるダイオード１を得ることができる。
＜実施の形態２＞
　図１０は、本発明の実施形態２に係るダイオード１の側断面図である。図１０は図１と同様に、本実施形態２に係るダイオード１のアクティブ領域とターミネーション領域の模式的断面図を示す。図１０に示すように、本実施形態２に係るダイオード１においては、ＨＩＲＣ構造のｐ型ウェル１０５を、ターミネーション領域に加えてアクティブ領域の全面にも形成する。
　本実施形態２においては、図２から図８を参照して説明した製造方法と同様に、アノードｐ層１０２とアノードｐ－層１０３と低ライフタイム領域層１０４を形成する前に、アクティブ領域においてＨＩＲＣ構造のｐ型ウェル１０５を形成する。ｐ型ウェル１０５を形成する際にＳｉ基板１００に注入されるｐ型不純物のドースは、１×１０１１ｃｍ－２以上、１×１０１３ｃｍ－２以下とする。ターミネーション構造の耐圧を確保するために、ターミネーション領域のＦＬＲ構造は実施形態１と同じとし、本実施形態２に係るダイオード１のＦＬＲ構造のｐ型ウェル１０６のｐ型不純物濃度は、アクティブ領域におけるＨＩＲＣ構造のｐ型ウェル１０５のｐ型不純物濃度よりも高くすることが望ましい。ＨＩＲＣ構造のｐ型ウェル１０５とＦＬＲ構造のｐ型ウェル１０６は、別々に形成してもよいし、アクティブ領域のマスクを局所的に開口してＳｉ基板１００へのｐ型不純物の注入量を減らすことにより、同時に形成してもよい。
　本実施形態２に係るダイオード１は、ｐ型ウェル１０５が低ライフタイム領域層１０４を覆うので、逆方向電圧を印加したときの低ライフタイム領域層１０４にかかる電界が小さくなり、リーク電流を小さくできる。また、ｐ型ウェル１０５のｐ型不純物は低濃度であり、導通時のホールはアノードｐ層１０２から注入されるので、リカバリ時の跳ね上がり電圧・振動の抑制の効果は、実施形態１と同様に得ることができる。
＜実施の形態３＞
　図１１は、本発明の実施形態３に係るダイオード１の側断面図である。図１１は、本実施形態３に係るダイオード１のアクティブ領域の模式的断面図を示す。ターミネーション領域については記載を省略しているが、実施形態１～２と同様である。
　図１１に示すように、本実施形態３に係るダイオード１は、アノードｐ層１０２とアノードｐ－層１０３を、アクティブ領域の全面ではなく一部のみに形成する。レーザをアクティブ領域の全面ではなく、アクティブ領域の一部にのみに照射することにより、アクティブ領域の一部のみにアノードｐ層１０２とアノードｐ－層１０３を形成できる。アノードｐ層１０２とアノードｐ－層１０３は、Ｓｉ基板１００の表面から見てストライプ状に形成すると好適である。
　本実施形態３に係るダイオード１は、アクティブ領域の面内でアノードｐ層１０２とアノードｐ－層１０３が形成されていない領域があり、導通時にこの領域を通って電子がアノード電極へと抜けるので、アノードｐ層１０２からのホール注入量が減って、リカバリ時の跳ね上がり電圧・振動が更に抑制される。
　図１１に示したアクティブ領域の面内であってアノードｐ層１０２とアノードｐ－層１０３が形成されていない領域に、アノードｐ層１０２とアノードｐ－層１０３を形成した領域よりも弱いエネルギーのレーザを照射し、ｐ型不純物の活性化率が低いｐ－層を形成してもよい。これにより、このｐ－層を通って電子がアノード電極へと抜けるので、同様にリカバリ時の跳ね上がり電圧・振動が更に抑制される。さらに、ｐ－層を形成してＰＮ接合を設けることにより、接合の安定性が増し、歩留まりが向上する。
　なお、本実施形態３に係るダイオード１において、実施形態２に係るダイオード１と同様に、ＨＩＲＣ構造のｐ型ウェル１０５を、ターミネーション領域に加えアクティブ領域の全面に形成してもよい。これにより、逆方向電圧を印加したときに低ライフタイム領域層１０４にかかる電界が小さくなり、リーク電流を小さくできる。
＜実施の形態４＞
　図１２は、本発明の実施形態４に係るダイオード１の側断面図である。図１２は、本実施形態４に係るダイオード１のアクティブ領域の模式的断面図を示す。ターミネーション領域については記載を省略しているが、実施形態１～３と同様である。
　図１２に示すように、本実施形態４に係るダイオード１は、実施形態１に係るダイオード１の構成に加えて、カソード側にカソードバッファｎ層のｎ型不純物のイオン注入によって導入した欠陥がつくる低ライフタイム領域層１１７を設けてある。アノード側の構造は、実施形態１に係るダイオード１の構成と同じである。
　図１３は、本実施形態４において、Ｓｉ基板１００の裏面、すなわちカソード側から見た深さ方向のｎ型不純物の濃度プロファイル（実線：ＳＩＭＳにより測定）および活性化されたｎ型不純物の濃度プロファイル（破線：ＳＲ法により測定）を示す図である。図１３を参照して、カソード側のｎ型半導体層の深さ方向の構造について説明する。
　領域Ａは、ｎ型不純物が高濃度（１×１０１９ｃｍ－３以上）で活性化率が高い（２０～１００％）カソードｎ層１１２である。領域Ｂは、ｎ型不純物が低濃度（１×１０１６ｃｍ－３前後）で活性化率が高い（ほぼ１００％）カソードバッファｎ層１１１である。領域Ｃは、レーザ照射による熱がこの領域には十分に伝わらず、イオン注入による欠陥が残存して少数キャリアのライフタイムが短い低ライフタイム領域層１１７である。領域Ｄは、ｎ型不純物のイオン注入がされないｎードリフト層１０１である。
　実施形態１においては、電子線を照射してｎ－ドリフト層１０１全域のライフタイムを制御しないと、リカバリ時のリカバリ電流が回復する際のテイル電流が大きくなり、リカバリ損失が大きくなってしまう。本実施形態４においては、カソード側に低ライフタイム領域層１１７を設けることにより、リカバリ時にカソード側のｎ－ドリフト層１０１に残存したキャリアを減らして、テイル電流を小さくし、リカバリ損失を小さくすることができる。すなわち、電子線照射によってライフタイムを制御することなく、アノード側の低ライフタイム領域層１０４とカソード側の低ライフタイム領域層１１７を設けるだけで、リカバリ時の跳ね上がり電圧・振動を抑制し、リカバリ損失を低減することができる。
＜実施の形態５＞
　図１４は、本発明の実施形態５に係る電力変換装置１０の回路図である。図１４に示す電力変換装置１０は、実施形態１～４いずれかで説明したダイオード１を用いて電力を変換する装置である。
　図１４に示すように、電力変換装置１０は、モータ駆動用の３相インバータ回路を備える。半導体スイッチング素子であるＩＧＢＴ２００ａ～２００ｆには、それぞれ本発明に係るダイオード２０１ａ～２０１ｆが逆並列に接続されている。すなわち、ダイオード２０１ａ～２０１ｆはフリーホイールダイオードとして動作する。これらのダイオード２０１ａ～２０１ｆとしては、実施形態１～４いずれかに係るダイオード１が用いられる。ＩＧＢＴ２００ａ～２００ｃとＩＧＢＴ２００ｄ～２００ｆとが、それぞれ１個ずつ組み合わされて２個直列に接続され、すなわちＩＧＢＴとダイオードとの逆並列回路が２個直列に接続されて、それぞれ１相分のハーフブリッジ回路が構成されている。
　ハーフブリッジ回路は交流の相数分、本実施形態５では３相分備えられている。２個のＩＧＢＴ２００ａとＩＧＢＴ２００ｄとの直列接続点、すなわち２個の逆並列回路の直列接続点より、交流出力が出ており、Ｕ相の交流出力として誘導機や同期機などのモータ２０６と接続されている。他のハーフブリッジ回路も同様に、２個のＩＧＢＴの直列接続点から、それぞれＶ相およびＷ相の交流出力が出ており、モータ２０６と接続されている。
　上アーム側のＩＧＢＴ２００ａ～２００ｃのコレクタは共通接続され、整流回路２０３の直流高電位側と接続されている。下アーム側のＩＧＢＴ２００ｄ～２００ｆのエミッタは共通接続され、整流回路２０３のアース側と接続されている。整流回路２０３は、交流電源２０２の交流を直流に変換する。ＩＧＢＴ２００ａ～２００ｆは、オン・オフスイッチングすることにより、整流回路２０３から受電した直流を交流に変換してモータ２０６を駆動する。上アーム駆動回路２０４および下アーム駆動回路２０５は、それぞれ上アーム側のＩＧＢＴ２００ａ～２００ｃおよび下アーム側のＩＧＢＴ２００ｄ～２００ｆのゲートに駆動信号を与え、ＩＧＢＴ２００ａ～２００ｆをオン・オフ動作させる。
　本実施形態５によれば、本発明に係るダイオード１をフリーホイールダイオードとしてＩＧＢＴ２００ａ～２００ｆに逆並列に接続したので、スイッチング時のダイオードの跳ね上がり電圧・振動を抑制することができる。また、電圧変動により生じるノイズを低減することができる。さらに、ダイオード１のリカバリ電流が小さくなるのでスイッチング損失を低減でき、電力変換装置１０全体のエネルギー効率を向上させることができる。ダイオード１の跳ね上がり電圧・振動が小さい分、スイッチングを高速にし、電力変換装置１０全体のエネルギー効率を向上させることができる。
　本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。上記実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることもできる。また、ある実施形態の構成に他の実施形態の構成を加えることもできる。また、各実施形態の構成の一部について、他の構成を追加・削除・置換することもできる。
　たとえば、逆導通型の半導体スイッチング素子に内蔵されたダイオードとして本発明に係るダイオード１を適用してもよい。また、図１４に示した電力変換装置１０におけるＩＧＢＴ２００ａ～２００ｆに代えて、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、接合型バイポーラトランジスタ、接合型ＦＥＴ、静電誘導型トランジスタ、ＧＴＯサイリスタ（Ｇａｔｅ　Ｔｕｒｎ　Ｏｆｆ　Ｔｈｙｒｉｓｔｏｒ）などの半導体スイッチング素子を用いることができる。
　以下では、実施形態１に係るダイオード１を実施例１とし、実施形態４に係るダイオード１を実施例２として、動作特性を評価した結果を説明する。
（作成条件）
　実施例１と実施例２のダイオード１は、Ｓｉ基板１００として比抵抗２５Ω・ｃｍのｎ型Ｓｉウエハを用いる。Ｓｉ基板１００の表面のアノード側に、アノードｐ－層１０３を形成するためのｐ型不純物として、ボロンを、エネルギー７２０ｋｅＶ、オフ角０°、ドース１×１０１２／ｃｍ２で注入する。アノードｐ層１０２を形成するためのｐ型不純物として、ボロンを、エネルギー２５ｋｅＶ、オフ角７°、ドースを１×１０１４／ｃｍ２で注入する。その後、注入したｐ型不純物を活性化させるためのレーザアニールとして、波長５３６ｎｍのＹＬＦレーザの第２高調波を１．５Ｊ／ｃｍ２のエネルギーで照射した。
　Ｓｉ基板１００を裏面側から１２０μｍの厚さに薄くした後、Ｓｉ基板１００の裏面のカソード側に、カソードバッファｎ層１１１を形成するためのｎ型不純物としてリンを、エネルギー７２０ｋｅＶ、オフ角０°、ドース１×１０１２ｃｍ－２で注入する。また、カソードｎ層１１２のｎ型不純物としてリンを、エネルギー６０ｋｅＶ、オフ角７°、ドース１×１０１５ｃｍ－２で注入する。その後、注入したｎ型不純物を活性化させるためのレーザアニールとして、波長５３６ｎｍのＹＬＦレーザの第２高調波を照射した。実施例１については、レーザのエネルギーを２．０Ｊ／ｃｍ２とし、カソード側に低ライフタイム領域層１１７を有さない構造とした。実施例２については、レーザのエネルギーを１．５Ｊ／ｃｍ２とし、カソード側に低ライフタイム領域層１１７を有する構造とした。
　比較例１として、実施例１のダイオードにおいて、アノード側にイオン注入したｐ型不純物を活性化させるためのレーザアニールの照射エネルギーを２．０Ｊ／ｃｍ２と高くした。なお、比較例１におけるイオン注入の条件およびその他の条件は、実施例１における条件と同じである。すなわち、比較例１は、アノードｐ層１０２とアノードｐ－層１０３は有するが、アノード側の低ライフタイム領域層１０４を有さない。
　比較例２として、実施例１のダイオードにおいて、アノードｐ－層１０３を形成するためのｐ型不純物のイオンを注入せず、アノードｐ層１０２を形成するためのｐ型不純物のイオン注入のエネルギーを１３０ｋｅＶとした。なお、比較例２におけるレーザアニールの条件およびその他の条件は、実施例１における条件と同じである。すなわち、比較例２は、アノードｐ層１０２とアノード側の低ライフタイム領域層１０４は有するが、アノードｐ－層１０３を有さない。
（アノード側の低ライフタイム領域層１０４の効果）
　図１５は、実施例１（実線）および比較例１（破線）について、ダイオードの室温におけるリカバリ特性の電流波形および電圧波形を示す図である。図１５を参照して、アノード側の低ライフタイム領域層１０４の効果を確認する。アノード側の低ライフタイム領域層１０４は、実施例１には設けられており、比較例１にはない。
　図１５に示す波形においては、実施例１の方が、比較例１と比べ、リカバリのピーク電流が小さい。これは、アノード側の低ライフタイム領域層１０４によって、アノードｐ層からのホール注入量が減って、ｎ－ドリフト層１０１の中のアノード側のキャリア密度が少なくなるためである。リカバリのピーク電流が減った分、ＩＧＢＴのターンオン損失が減少する。さらに、リカバリ電流が減って、リカバリ電流が減少するときの電流の時間変化率ｄｉ／ｄｔが小さくなるため、実施例１の方が、比較例１よりも、ｄｉ／ｄｔと主回路インダクタンスによって引き起こされる電圧の跳ね上がりが小さくなる。また、実施例１においては、アノードｐ層からのホール注入量が減ってｎ－ドリフト層１０１の中のカソード側のキャリア密度が高くなるため、リカバリ時に空乏層が伸びた後にｎ－ドリフト層１０１の中のカソード側に残りキャリア数が多くなって、リカバリ時の振動が起こりにくくなる。
（アノードｐ－層１０３の効果）
　図１６は、実施例１（実線）および比較例２（破線）について、アノード側のレーザアニールでｐ型不純物が活性化する深さが変動したときの、１５０℃における順方向電圧とターンオン損失を示す図である。
　図１７は、実施例１（実線）および比較例２（破線）について、アノード側のレーザアニールでｐ型不純物が活性化する深さが変動したときの、室温におけるリカバリ時の跳ね上がり電圧を示す図である。
　実施例１においては、アノードｐ層１０２と低ライフタイム領域層１０４の間に、高エネルギーのイオン注入で形成したアノードｐ－層１０３が設けられている。比較例２においては、アノードｐ－層１０３がなく、アノードｐ層１０２と低ライフタイム領域層１０４が直接接している。
　図１６、図１７を見て分かるように、アノード側のレーザアニールでｐ型不純物が活性化する深さが変動したときの順方向電圧、ターンオン損失、跳ね上がり電圧が、実施例１ではほぼ変化しないのに対し、比較例２では変化が大きい。比較例２において変化が大きいのは、ｐ型不純物が活性化する深さが変わると、アノードの低ライフタイム領域層１０４に残存する欠陥量が大きく変わるためである。実施例１において変化が小さいのは、低ライフタイム領域層１０４の欠陥密度がピークとなっている深さがｐ型不純物が活性化する深さよりも深く、ｐ型不純物が活性化する深さが変わっても低ライフタイム領域層１０４に残存する欠陥量が大きく変わらないためである。すなわち、アノードのｐ型不純物が活性化する深さよりも、ｐ型不純物のイオン注入により形成する欠陥の密度がピークとなる深さを深くすることにより、順方向電圧、ターンオン損失、跳ね上がり電圧の電気特性のばらつきを抑制することができる。
（アノード側とカソード側の両方に低ライフタイム領域層を設ける効果）
　図１８は、実施例１（実線）および実施例２（破線）について、室温におけるリカバリ特性の電流波形および電圧波形を示す図である。図１８を参照して、図１２のようにアノード側とカソード側の両方に低ライフタイム領域層を設ける効果を確認する。実施例１においてはアノード側のみに低ライフタイム領域層１０４が設けられ、実施例２においてはアノード側とカソード側の両方に低ライフタイム領域層が設けられている。
　図１８に示す波形より、リカバリ時の跳ね上がり電圧およびリカバリのピーク電流は、実施例１と実施例２とで変わらない。これは、アノードの構造が同じでアノードからのホール注入量が変わらないためである。リカバリの後半のテイル電流は、実施例１と比べて実施例２では減少している。これは、カソード側に設けた低ライフタイム領域層１１７がリカバリの後半にカソード側に残存するキャリアを減らすためである。このテイル電流の減少により、実施例２においては、実施例１と比べ、リカバリ損失が減少する。実施例１でテイル電流を減らして、リカバリ損失を減少させるためには、電子線を照射してｎ－ドリフト層１０１全域のライフタイムを制御する必要がある。これに対し、実施例２においては、電子線を照射せずに、アノード側とカソード側の両方に同様のレーザアニールを行うことにより、リカバリ時の跳ね上がり電圧を抑えたままで、リカバリ損失を下げることができる。
　１：ダイオード、１０：電力変換装置、１００：Ｓｉ基板、１０１：ｎ－ドリフト層、１０２：アノードｐ層、１０３：アノードｐ－層、１０４：低ライフタイム領域層、１０５：ＨＩＲＣ構造のｐ型ウェル領域、１０６：ＦＬＲ構造のｐ型ウェル領域、１０７：ｎ型ウェル領域、１０８：酸化膜、１０９：アノード電極、１１０：フィールドプレート電極、１１１：カソードバッファｎ層、１１２：カソードｎ層、１１３：カソード電極、１１４～１１６：レジスト、１１７：低ライフタイム領域層、２００ａ～２００ｆ：ＩＧＢＴ、２０１ａ～２０１ｆ：ダイオード、２０２：交流電源、２０３：整流回路、２０４：上アーム駆動回路、２０５：下アーム駆動回路、２０６：モータ。

Claims (10)

  1. 　第１導電型の第１半導体層と、
    　前記第１半導体層に隣接して設けられ、前記第１半導体層よりも第１導電型の不純物の濃度が高い前記第１導電型の第２半導体層と、
    　前記第１半導体層に隣接し、前記第２半導体層が設けられた側と反対側に設けられた第２導電型の第３半導体層と、
    　前記第３半導体層に隣接し、前記第１半導体層と前記第３半導体層の間に設けられた第２導電型の第４半導体層と、
    　前記第３半導体層にオーミック接続する第１電極と、
    　前記第２半導体層にオーミック接続する第２電極と、
    　を備え、
    　前記第４半導体層は、前記第３半導体層よりも第２導電型の不純物の濃度が低く構成されており、
    　前記第４半導体層のなかには、前記第２導電型の二次イオン質量分析法で求められる不純物の濃度に対する拡がり抵抗の測定に基づいて求められるキャリア濃度の比が他の部分とは異なる層が形成されている
    　ことを特徴とするダイオード。
  2. 　前記第４半導体層のうち、前記第２導電型の不純物の濃度に対するキャリア濃度の比が他の部分とは異なる層は、前記第４半導体層の他の部分よりも少数キャリアのライフタイムが短い低ライフタイム領域層として形成されている
    　ことを特徴とする請求項１記載のダイオード。
  3. 　前記第４半導体層は、前記第３半導体層に隣接する低不純物層と、前記第１半導体層に隣接する前記低ライフタイム領域層とによって形成されており、
    　前記低ライフタイム領域層は、前記第２導電型の不純物の濃度に対するキャリア濃度の比が前記低不純物層よりも小さく形成されている
    　ことを特徴とする請求項２記載のダイオード。
  4. 　前記低ライフタイム領域層は、前記第４半導体層に対して第２導電型の不純物のイオンを注入することにより生成された欠陥を含む
    　ことを特徴とする請求項３記載のダイオード。
  5. 　前記第４半導体層は、
    　　前記第３半導体層が前記第１電極と接する面から見た、前記欠陥の密度が最大となる深さが、前記第３半導体層が前記第１電極と接する面から見た、前記低ライフタイム領域層と前記低不純物層の境界よりも深くなるように形成されている
    　ことを特徴とする請求項４記載のダイオード。
  6. 　前記低ライフタイム領域層が含有する前記第２導電型の不純物の元素種がボロンであることを特徴とする請求項１記載のダイオード。
  7. 　前記第１半導体層と前記低ライフタイム領域層との間に、前記第３半導体層よりも第２導電型の不純物濃度が低い第２導電型の第５半導体層が設けられている
    　ことを特徴とする請求項１記載のダイオード。
  8. 　前記第３半導体層と前記第４半導体層が、前記第１半導体基板のアノード側表面にストライプパターン状に形成されている
    　ことを特徴とする請求項１記載のダイオード。
  9. 　前記第１半導体層と前記第２半導体層との間において、前記第２半導体層が含有する第１導電型の不純物と同種の不純物を含有し、前記第１半導体層よりも少数キャリアのライフタイムが短い第６半導体層が設けられている
    　ことを特徴とする請求項１記載のダイオード。
  10. 　半導体スイッチング素子と、
    　前記半導体スイッチング素子に逆並列に接続された請求項１記載のダイオードと、
    　を備えることを特徴とする電力変換装置。
PCT/JP2013/082454 2013-01-18 2013-12-03 ダイオード、電力変換装置 WO2014112228A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201380069447.8A CN104904020B (zh) 2013-01-18 2013-12-03 二极管、电力变换装置
DE112013005426.4T DE112013005426B4 (de) 2013-01-18 2013-12-03 Diode und Leistungswandlungssystem
US14/646,375 US20150303268A1 (en) 2013-01-18 2013-12-03 Diode and power conversion device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-007770 2013-01-18
JP2013007770A JP5969927B2 (ja) 2013-01-18 2013-01-18 ダイオード、電力変換装置

Publications (1)

Publication Number Publication Date
WO2014112228A1 true WO2014112228A1 (ja) 2014-07-24

Family

ID=51209338

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/082454 WO2014112228A1 (ja) 2013-01-18 2013-12-03 ダイオード、電力変換装置

Country Status (5)

Country Link
US (1) US20150303268A1 (ja)
JP (1) JP5969927B2 (ja)
CN (1) CN104904020B (ja)
DE (1) DE112013005426B4 (ja)
WO (1) WO2014112228A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020145367A (ja) * 2019-03-08 2020-09-10 株式会社東芝 半導体装置
WO2023157330A1 (ja) * 2022-02-17 2023-08-24 富士電機株式会社 半導体装置およびその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531465B (zh) * 2013-09-13 2018-04-06 上海集成电路研发中心有限公司 快恢复二极管制备方法
JP6709062B2 (ja) * 2016-02-05 2020-06-10 株式会社 日立パワーデバイス 半導体装置、その製造方法、及びそれを用いた電力変換装置
US11222962B2 (en) * 2016-05-23 2022-01-11 HUNTECK SEMICONDUCTOR (SHANGHAI) CO. Ltd. Edge termination designs for super junction device
JP6251846B1 (ja) * 2016-11-25 2017-12-20 新電元工業株式会社 半導体装置の製造方法
JP6816624B2 (ja) * 2017-04-13 2021-01-20 株式会社デンソー 半導体装置の製造方法
DE102017118864A1 (de) 2017-08-18 2019-02-21 Infineon Technologies Austria Ag Leistungsdiode
JP2020038939A (ja) * 2018-09-05 2020-03-12 トレックス・セミコンダクター株式会社 縦型化合物半導体デバイスの製造方法
JP7103154B2 (ja) * 2018-10-19 2022-07-20 株式会社デンソー 半導体装置とその製造方法
CN110376143A (zh) * 2019-06-10 2019-10-25 华南师范大学 掺杂半导体的激活率确定方法、系统及存储介质
US11817304B2 (en) * 2019-12-30 2023-11-14 Micron Technology, Inc. Method of manufacturing microelectronic devices, related devices, systems, and apparatus
CN111900087B (zh) * 2020-08-31 2022-09-20 华虹半导体(无锡)有限公司 Igbt器件的制造方法
EP4016647B1 (en) * 2020-12-15 2024-02-07 Hitachi Energy Ltd Structure for a semiconductor device and method for producing a structure for a semiconductor device
EP4152413A1 (en) * 2021-09-15 2023-03-22 Hitachi Energy Switzerland AG Power diode and method for producing a power diode
IT202200000203A1 (it) * 2022-01-10 2023-07-10 St Microelectronics Srl Diodo con struttura di contatto includente una regione di barriera perfezionata e relativo procedimento di fabbricazione

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323488A (ja) * 1999-05-10 2000-11-24 Fuji Electric Co Ltd ダイオードおよびその製造方法
JP2003224281A (ja) * 2001-11-26 2003-08-08 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2007123300A (ja) * 2005-10-25 2007-05-17 Toyota Motor Corp 不純物活性化方法、レーザアニール装置、半導体装置とその製造方法
JP2008004866A (ja) * 2006-06-26 2008-01-10 Denso Corp 半導体装置の製造方法
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3287269B2 (ja) * 1997-06-02 2002-06-04 富士電機株式会社 ダイオードとその製造方法
JP5080744B2 (ja) 2006-03-17 2012-11-21 株式会社豊田中央研究所 半導体デバイス及びその製造方法
US9564623B2 (en) 2006-09-27 2017-02-07 Daramic Llc Battery separator with a conductive layer for extending the cycle life of a battery
JP2009004668A (ja) * 2007-06-25 2009-01-08 Toshiba Corp 半導体装置
JP2009289904A (ja) * 2008-05-28 2009-12-10 Toshiba Corp 半導体装置
EP2320451B1 (en) 2009-11-09 2013-02-13 ABB Technology AG Fast recovery Diode
JP2011166052A (ja) * 2010-02-15 2011-08-25 Toyota Central R&D Labs Inc 半導体素子とその半導体素子を備えた電力変換装置
JP5450490B2 (ja) 2011-03-24 2014-03-26 株式会社東芝 電力用半導体装置
US9082843B2 (en) * 2012-12-13 2015-07-14 Infineon Technologies Ag Semiconductor device with step-shaped edge termination, and method for manufacturing a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323488A (ja) * 1999-05-10 2000-11-24 Fuji Electric Co Ltd ダイオードおよびその製造方法
JP2003224281A (ja) * 2001-11-26 2003-08-08 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2007123300A (ja) * 2005-10-25 2007-05-17 Toyota Motor Corp 不純物活性化方法、レーザアニール装置、半導体装置とその製造方法
JP2008004866A (ja) * 2006-06-26 2008-01-10 Denso Corp 半導体装置の製造方法
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020145367A (ja) * 2019-03-08 2020-09-10 株式会社東芝 半導体装置
JP7244306B2 (ja) 2019-03-08 2023-03-22 株式会社東芝 半導体装置
WO2023157330A1 (ja) * 2022-02-17 2023-08-24 富士電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE112013005426T5 (de) 2015-07-30
US20150303268A1 (en) 2015-10-22
JP2014138182A (ja) 2014-07-28
CN104904020A (zh) 2015-09-09
CN104904020B (zh) 2017-11-24
JP5969927B2 (ja) 2016-08-17
DE112013005426B4 (de) 2024-03-28

Similar Documents

Publication Publication Date Title
JP5969927B2 (ja) ダイオード、電力変換装置
US11469297B2 (en) Semiconductor device and method for producing semiconductor device
JP6073092B2 (ja) ダイオード及び電力変換システム、並びにダイオードの製造方法
JP5679073B2 (ja) 半導体装置および半導体装置の製造方法
JP6078961B2 (ja) 半導体装置の製造方法
JP6144510B2 (ja) 半導体装置の製造方法
US8928030B2 (en) Semiconductor device, method for manufacturing the semiconductor device, and method for controlling the semiconductor device
JP5915756B2 (ja) 半導体装置および半導体装置の製造方法
JP2017201644A (ja) ダイオード、およびそれを用いた電力変換装置
JP6294175B2 (ja) 半導体装置およびそれを用いた電力変換システム
CN107431087A (zh) 半导体装置及其制造方法
WO2015072064A1 (ja) 絶縁ゲートバイポーラトランジスタおよびその製造方法
JP2014090072A (ja) 逆阻止ｍｏｓ型半導体装置及びその製造方法
CN107871777B (zh) 半导体装置和其制造方法以及电力变换系统
JP6101440B2 (ja) ダイオードおよびそれを用いた電力変換装置
JP6268117B2 (ja) 半導体装置およびその製造方法、並びに電力変換システム
Schustereder et al. Ion implantation challenges for power devices
WO2023112571A1 (ja) 半導体装置および電力変換装置
Zuchuan et al. Technical Research on High Power Silicon Carbide Schottky Barrier Diode

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13871652

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14646375

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112013005426

Country of ref document: DE

Ref document number: 1120130054264

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13871652

Country of ref document: EP

Kind code of ref document: A1