WO2015072064A1 - 絶縁ゲートバイポーラトランジスタおよびその製造方法 - Google Patents
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Definitions
- the present disclosure relates to an insulated gate bipolar transistor (IGBT, Insulated Gate Bipolar Transistor) and a manufacturing method thereof.
- IGBT Insulated Gate Bipolar Transistor
- IGBT which is a vertical power device
- Patent Document 1 An IGBT, which is a vertical power device
- IGBTs can be grasped as a structure in which a MOS field effect transistor (MOS-FET) and a bipolar transistor (BJT) are combined, and as a high-current / high-voltage power device, it can be used for a wide range of applications from industrial to household appliances. Has been applied.
- MOS-FET MOS field effect transistor
- BJT bipolar transistor
- the IGBT is largely classified into a so-called punch-through (PT) type IGBT, non-punch-through (NPT) type IGBT, and a field stop (FS) type IGBT that exists between the two. Can be separated.
- PT-type IGBTs have a P-conductivity (P +) thick substrate as a collector layer and an N-conductivity (N +) buffer layer inserted between the epitaxially formed N-conductivity (N-) drift layer It has a structure.
- PT-type IGBTs have a depletion layer (electric field) in contact with the collector side when off (reverse bias), and are expensive because an epitaxial wafer is used.
- the NPT type IGBT has a structure in which an N conductivity type (N ⁇ ) substrate (silicon wafer) is thinned to form a drift layer, and a P conductivity type (P +) collector layer is formed on the back surface.
- the NPT type IGBT is such that the depletion layer extended from the PN junction of the surface side P conductivity type layer and the N conductivity type drift layer does not come into contact with the collector layer at the time of OFF. Fewer defects and high reliability.
- the FS-type IGBT has an N-conductivity type (N ⁇ ) layer by inserting an N-conductivity type buffer layer called a field stop layer (hereinafter abbreviated as FS layer) between the drift layer and the collector layer of the NPT-type IGBT. )
- N ⁇ N-conductivity type
- FS layer N-conductivity type buffer layer
- the depletion layer extended from the PN junction on the surface side is in contact with the FS layer in the off state, and the FS layer functions as a stop for the depletion layer (electric field).
- the IGBT which is a vertical power device, has been reduced in thickness for the purpose of reducing loss.
- the FS type IGBT that can be thinned most is becoming a mainstream structure.
- FS type IGBT can be manufactured as follows, for example. First, phosphorus (P) or antimony (Sb) N-type dopants are implanted from the back side of a thin N-substrate to form an FS layer. Next, after activation by high-temperature annealing (600 ° C. or higher), a shallow P + collector layer is formed on the bottom surface of the N ⁇ substrate.
- P phosphorus
- Sb antimony
- annealing after dopant implantation on the back side is limited to a temperature below the deposition temperature (350 ° C.-425 ° C.) of the uppermost passivation layer.
- the FS layer is formed by hydrogen (H) ion implantation, and then a shallow P + collector layer is formed by boron (B) implantation.
- the wafer is annealed at 300-400 ° C. for 30-60 minutes.
- This annealing at 300 to 400 ° C. eliminates the damage caused by ion implantation, and hydrogen implanted in the FS layer behaves as an N + dopant.
- the implanted hydrogen can be activated by annealing at 300 to 400 ° C. without damaging the surface structure (metal and passivation). , And can function as an FS layer.
- the collector current decreases with a delay after the gate is turned off.
- the decrease in the collector current rapidly decreases to about 20% at the time of ON, and then slowly decreases with a tail.
- This phenomenon in which the collector current has a tail (tail current) is peculiar to the IGBT and is caused by residual holes in the drift layer injected at the time of ON.
- tail current is peculiar to the IGBT and is caused by residual holes in the drift layer injected at the time of ON.
- LT residual holes in the drift layer
- FS type IGBT which is the mainstream in recent years
- LT control of residual holes is not performed. This is because it is difficult to realize a complicated LT control structure in the FS-type IGBT in which thinning is the greatest merit.
- leakage current increases as defects are generated.
- the present disclosure is directed to an FS type IGBT that can be thinned and a manufacturing method thereof.
- An object of the present invention is to provide an FS-type IGBT that can accurately control the LT of residual holes with a simple structure, can suppress leakage current, and can perform high-speed switching with a small loss, and a manufacturing method thereof.
- An IGBT includes a drift layer made of an N-conductivity type semiconductor substrate, a P-conductivity type collector layer formed on a surface layer portion on the back side of the semiconductor substrate, and a gap between the drift layer and the collector layer. And an FS layer having an N conductivity type and a higher impurity concentration than the drift layer.
- the LT control layer is formed with a predetermined half width by ion implantation of helium (He).
- the FS layer is formed with a predetermined half width by hydrogen (H) ion implantation, and is configured such that the half width region of the LT control layer and the half width region of the FS layer overlap.
- the IGBT is an FS type IGBT that uses an N-conductivity type semiconductor substrate as a drift layer and is lower in cost than a PT type IGBT that uses an epitaxial wafer, and has few crystal defects and high reliability. Further, it can be made thinner than an NPT type IGBT having no FS layer. Furthermore, hydrogen ion implantation is used to form the IGBT FS layer. According to this, as described above, the implanted hydrogen can be activated and function as an N + dopant by low-temperature annealing at 300 to 400 ° C. that does not affect the structure on the surface side.
- an LT control layer is formed by ion implantation of helium.
- the LT control layer formed by ion implantation of helium can be locally formed in the thickness direction of the substrate, and does not cover a wide area like the LT control layer by electron beam irradiation. Further, it can be more localized in the thickness direction of the substrate as compared with the LT control layer formed by hydrogen ion implantation. Therefore, in an FS type IGBT using a thin semiconductor substrate as a drift layer, helium ion implantation is suitable for accurately forming the LT control layer.
- the presence of the LT control layer precisely formed by this helium ion implantation eliminates the residual holes existing in the drift layer early after turn-off, reduces tail current and loss, and speeds up switching. can do.
- the IGBT is configured such that the half width region of the LT control layer and the half width region of the FS layer overlap with each other as the relationship between the LT control layer by helium ion implantation and the FS layer by hydrogen ion implantation.
- the relationship between the LT control layer and the FS layer is based on the following result obtained by evaluation of leakage current by simulation. According to the simulation, when the FWHM region of the FS layer by hydrogen ion implantation is formed so as not to overlap the FWHM region of the LT control layer by helium ion implantation, a certain large leak current is generated.
- the leakage current decreases to about 25% when there is no overlap.
- the FS layer surface side boundary is located on the surface side of the LT control layer surface side boundary by a half or more of the half width of the LT control layer, the leakage current becomes zero.
- the semiconductor substrate is ground and polished from the back surface side so that the semiconductor substrate has a predetermined thickness. Then, as the first step of forming the structure on the back side, a collector layer is formed on the surface layer portion on the back side of the semiconductor substrate (collector layer forming step).
- collector layer forming step for example, a P-type impurity such as boron (B) is ion-implanted, and then the surface layer portion on the back surface side is annealed with a laser.
- first ion implantation step helium ions are implanted from the back side of the semiconductor substrate to form an LT control layer
- first ion implantation step the semiconductor substrate is once annealed (first annealing step).
- first annealing step hydrogen is ion-implanted from the back side of the semiconductor substrate to form an FS layer
- second ion implantation step the semiconductor substrate is annealed again (second annealing step).
- the back surface side of the semiconductor substrate is metallized to form a collector electrode.
- the annealing temperature in the first annealing step and the second annealing step may be 300 ° C. or higher and 425 ° C. or lower, which does not affect the structure on the surface side, and is particularly preferably 360 ° C. or higher and 400 ° C. or lower. .
- the same temperature range is suitable for the first annealing step and the second annealing step. Therefore, it is also conceivable that after the first ion implantation step for ion implantation of helium and the second ion implantation step for ion implantation of hydrogen are performed, these ion implantation layers are annealed simultaneously in one annealing step.
- the LT control layer that is the helium implantation layer after the first ion implantation step and the FS layer that is the hydrogen implantation layer after the second ion implantation step are annealed together, the LT reduction effect of the LT control layer disappears. It turned out to be.
- the first annealing step after the first ion implantation step for ion implantation of helium and the second annealing step after the second ion implantation step for ion implantation of hydrogen are separately performed. It is done as a process.
- the above-described IGBT and its manufacturing method are intended for FS-type IGBTs that can be thinned, and it is possible to precisely control the LT of residual holes with a simple structure and to suppress leakage current. It is. And it is FS type IGBT which can perform high-speed switching with little loss, and its manufacturing method.
- FIG. 2 is a circuit diagram of a power conversion device provided with a three-phase inverter circuit 20 that drives a three-phase AC motor 30 in an example applied to a drive circuit for an in-vehicle motor. It is the flowchart which showed the preferable manufacturing process in manufacturing IGBT10,11.
- FIG. 1 is a diagram illustrating an example of an IGBT according to an embodiment of the present disclosure, and is a diagram schematically illustrating a cross-sectional structure of the IGBT 10.
- the cross-sectional view and the horizontal axis scale are the same, and the impurity concentration distribution and the LT distribution of residual holes in each layer of the IGBT 10 are schematically shown on a logarithmic vertical scale.
- a representative maximum impurity concentration in each layer is indicated by a symbol such as 1E15 (1 ⁇ 10 15 / cm 3 ).
- a typical minimum LT value in each layer is indicated by a numerical value such as 0.05 ( ⁇ s).
- the IGBT 10 shown in FIG. 1 is an FS type IGBT. That is, a drift layer 1 composed of an N conductivity type (N ⁇ ) semiconductor substrate 1S, a P conductivity type (P +) collector layer 4 formed on the surface layer portion on the back surface side of the semiconductor substrate 1S, a drift layer 1 And an FS layer 6 formed between the collector layers 4.
- the FS layer 6 is of N conductivity type (N +) and is set to an impurity concentration higher than that of the drift layer 1.
- a collector electrode C is formed on the front surface of the semiconductor substrate 1S so as to be connected to the collector layer 4.
- the P conductivity type (P) layer 2 formed on the surface layer portion on the surface side of the semiconductor substrate 1 ⁇ / b> S is a channel forming layer and is selectively formed on the surface layer portion of the P conductivity type layer 2.
- the N conductivity type (N +) region 3 is an emitter region.
- the IGBT 10 of FIG. 1 is a trench gate type capable of increasing the cell density and reducing the on-voltage, and is an insulating trench formed so as to penetrate the P conductivity type layer 2 in contact with the N conductivity type region 3. It has a gate G.
- An emitter electrode E is formed on the front surface of the semiconductor substrate 1S so as to be commonly connected to the N conductivity type region 3 and the P conductivity type layer 2.
- the LT control layer 5 is formed with a predetermined half-value width by ion implantation of helium (He) in the thickness direction of the semiconductor substrate 1S.
- He helium
- the cross-sectional position LC in the LT control layer 5 indicated by the alternate long and short dash line in FIG. 1 coincides with the position where LT becomes the minimum value at the position where the concentration of the injected He reaches a peak.
- the cross-sectional position LC at which the He concentration reaches a peak is referred to as a He concentration peak position LC.
- the cross-sectional positions LUB and LLB at both ends of the LT control layer 5 indicated by dotted lines are positions at which the Gaussian distribution concentration of He injected on the front surface side and the back surface side becomes 1/2 of the peak value, respectively. It corresponds to the position where LT is twice the minimum value on the front side and the back side.
- the cross-sectional positions LUB and LLB that define the half width region of the LT control layer 5 are hereinafter referred to as the LT control layer surface side boundary LUB and the LT control layer back surface side boundary LLB.
- the thickness of the full width at half maximum of the LT control layer 5 can be calculated from the range value of each substance with respect to the ion implantation energy of He, but can also be confirmed by measuring the spreading resistance after ion implantation.
- the FS layer 6 is formed with a predetermined half-value width by ion implantation of hydrogen (H).
- H hydrogen
- FC the cross-sectional position FC at which the H concentration reaches a peak
- FC the cross-sectional position FC at which the H concentration reaches a peak
- FUB the cross-sectional position FUB at the surface side end of the FS layer 6 indicated by a dotted line is a position where the concentration of H implanted on the surface side is 1 ⁇ 2 of the peak value in which Gaussian distribution is performed.
- the cross-sectional position FUB on the surface side that defines the half-value width region of the FS layer 6 is hereinafter referred to as an FS layer surface-side boundary FUB.
- variable K indicated by an arrow in the drawing is introduced as a scale indicating the degree of overlap between the half width region of the LT control layer 5 and the half width region of the FS layer 6.
- the variable K is a value indicating the position of the FS layer surface side boundary FUB of the FS layer 6 with reference to the LT control layer back surface side boundary LLB of the LT control layer 5.
- the variable K is positive, and the half width region of the LT control layer 5 and the half width region of the FS layer 6 overlap each other.
- the variable K is negative and the half width region of the LT control layer 5 and the half width region of the FS layer 6 are not overlapped. .
- the IGBT shown in FIG. 1 is an FS type IGBT that uses an N-conductivity type semiconductor substrate 1S as a drift layer 1 and is lower in cost than a PT type IGBT that uses an epitaxial wafer, and has few crystal defects and is reliable. High nature. Further, it can be made thinner than an NPT type IGBT without the FS layer 6. Hydrogen ion implantation is used to form the FS layer 6 of the IGBT 10. According to this, the implanted hydrogen can be activated and function as an N + dopant by low-temperature annealing at 300 to 400 ° C. without affecting the structure on the surface side.
- the LT control layer 5 is formed by ion implantation of helium.
- the LT control layer 5 formed by helium ion implantation can be locally formed in the thickness direction of the substrate as shown in the figure, and does not cover a wide range like the LT control layer by electron beam irradiation. Further, it can be more localized in the thickness direction of the substrate as compared with the LT control layer formed by hydrogen ion implantation.
- helium ion implantation is suitable as in the IGBT 10 of FIG.
- the presence of the LT control layer 5 precisely formed by the helium ion implantation eliminates the residual holes existing in the drift layer 1 early after turn-off, thereby reducing the tail current and loss, and switching at high speed.
- the half width region of the LT control layer 5 and the half width region of the FS layer 6 overlap. It is configured as follows. That is, this is a relationship in which the variable K in the figure is positive.
- the relationship between the LT control layer 5 and the FS layer 6 is based on the following result obtained by evaluation of leakage current by simulation.
- FIG. 2 is a diagram showing the simulation result, and shows a result of simulating the off-state leakage current with respect to the variable K indicating the degree of overlap between the half width region of the LT control layer 5 and the half width region of the FS layer 6. is there.
- the front surface side and the back surface side are reversed left and right.
- the He concentration peak position LC is 120 ⁇ m from the surface side, and the half width region of the LT control layer 5 is 5 ⁇ m.
- the value of the variable K was changed by changing the H concentration peak position FC (depth from the back surface side). Note that the Gaussian distribution of the impurity concentration of the FS layer 6 was changed in accordance with the change of the H concentration peak position FC so that the total impurity amount of the FS layer 6 which is a necessary condition for the 1200 V breakdown voltage did not change.
- the FWHM region of the FS layer 6 by hydrogen ion implantation is formed so as not to overlap the FWHM region of the LT control layer 5 by helium ion implantation (K ⁇ 0), a certain large leak current is generated.
- FIG. 3 is a diagram showing an example of the IGBT 90 in which the variable K is negative. Also in FIG. 2, the variable K of the IGBT 90 in FIG. 3 is indicated by an arrow.
- the half width region of the FS layer 6 is formed so as not to overlap the half width region of the LT control layer 5, and the half width region of the LT control layer 5 is in the drift layer 1.
- a constant large leak current of about 8 ⁇ 10 ⁇ 13 A shown in FIG. 2 is generated.
- the half width region of the FS layer 6 overlaps the half width region of the LT control layer 5 (K> 0), and the FS layer surface side boundary FUB is half of the LT control layer 5.
- the leakage current starts to decrease rapidly as shown in FIG.
- the FS layer surface side boundary FUB coincides with the LT control layer surface side boundary LUB, and the half width region of the LT control layer 5 is just included in the half width region of the FS layer 6, the leakage occurs.
- the current drops to about 25% when there is no overlap.
- FIG. 4 is a diagram showing an example of the IGBT 11 in which the variable K is 1.5 ⁇ [half-value width of the LT control layer 5]. Also in FIG. 2, the variable K of the IGBT 11 in FIG. 4 is indicated by an arrow.
- the half width region of the LT control layer 5 is set to 5 ⁇ m. Therefore, when the variable K is 7.5 ⁇ m, most of the helium implanted to form the LT control layer 5 and the lattice defects formed thereby are included in the FWHM region of the FS layer 6. In the IGBT 11 in this state, the leakage current becomes zero as shown in FIG.
- the relationship between the overlap state of the LT control layer and the FS layer and the leakage current appearing in the simulation result of FIG. 2 is considered as follows.
- the depletion layer (electric field) extended from the PN junction between the P-type conductivity layer and the N-type conductivity drift layer on the surface side contacts the FS layer when the off-state (reverse bias) is applied. Act as a stop.
- lattice defects existing in the LT control layer formed by helium ion implantation serve as generation centers and recombination centers of electron-hole pairs. Therefore, when the FS layer is formed in the drift layer so as not to overlap the LT control layer as in the IGBT 90 of FIG.
- the FS layer surface side boundary becomes more than half the half width of the LT control layer with respect to the LT control layer surface side boundary as in the IGBT 11 of FIG. 4, most of the lattice defects of the LT control layer are reduced. It is included in the half-width region of the FS layer, and the leakage current becomes zero.
- the IGBTs 10 and 11 illustrated in FIG. 1 and FIG. 4 are FS type IGBTs that can be thinned, and can accurately control the LT of residual holes with a simple structure and suppress leakage current.
- the FS type IGBT can be provided with low loss and capable of high-speed switching.
- the FS type IGBT and the NPT type IGBT use an N-conductivity type semiconductor substrate as a drift layer, they are suitable for high breakdown voltage applications as compared with a PT type IGBT that uses an N-conductivity type thin epitaxial layer as a drift layer. ing. Therefore, the IGBTs 10 and 11 illustrated in FIGS. 1 and 4 are suitable for a drive circuit for an in-vehicle motor that is required to have a high breakdown voltage at a low cost.
- FIG. 5 is a circuit diagram of a power conversion device provided with a three-phase inverter circuit 20 that drives a three-phase AC motor 30 in an example applied to a drive circuit for a vehicle-mounted motor.
- the inverter circuit 20 surrounded by a one-dot chain line converts the voltage and current from the DC power supply 21 and supplies power to the three-phase AC motor 30 that is a load.
- a DC power supply 21 and a smoothing capacitor 22 are connected in parallel to the inverter circuit 20, and a constant power supply voltage is supplied while suppressing ripple reduction during switching and the influence of noise.
- the inverter circuit 20 has a configuration in which two SW elements connected in series of an upper arm and a lower arm are connected in parallel for three phases of the U phase, the V phase, and the W phase. 1 and the IGBTs 10 and 11 illustrated in FIG. 4 are used.
- a flywheel diode (hereinafter abbreviated as FWD) 23 for reflux is connected to the SW element in antiparallel. Then, the SW elements of the upper arm and lower arm of each phase are turned on / off in a predetermined order to generate a three-phase AC current, and the three-phase AC motor 30 is driven.
- FWD flywheel diode
- FIG. 2 shows the upper limit value of the variable K required to secure a breakdown voltage of 1200 V or higher.
- the upper limit value of the variable K is 32 ⁇ m. .
- FIG. 6 is a flowchart showing a preferable manufacturing process in manufacturing the IGBTs 10 and 11 illustrated in FIG. 1 and FIG. Hereinafter, the manufacturing process of FIG. 6 will be described with reference to the structure shown in FIG.
- step S1 of FIG. 6 first, the surfaces of the P conductivity type layer 2, the N conductivity type region 3, the insulating trench gate G, the emitter electrode E, and the like with respect to the N conductivity type (N ⁇ ) semiconductor substrate.
- the side structure is formed.
- step S2 after the structure on the front surface side is formed, the semiconductor substrate is ground and polished from the back surface side to obtain a semiconductor substrate 1S having a predetermined thickness. Note that the thickness of the semiconductor substrate 1S is about 75 to 90 ⁇ m at 900V withstand voltage and about 125 to 135 ⁇ m at 1200V withstand voltage.
- the collector layer 4 is formed on the surface layer portion on the back surface side of the semiconductor substrate 1S as the first step for forming the structure on the back surface side.
- a P-type impurity such as boron (B) is ion-implanted, and then the surface layer portion on the back surface side is annealed with a laser.
- the FWD 23 shown in FIG. 5 is formed on the same semiconductor substrate 1S, ion implantation of an N-type impurity serving as a cathode and ion implantation of an IGBT P-type impurity are selectively performed, and then performed by a laser. The surface layer part on the back side is annealed.
- helium He
- the amount of He-ray irradiation is about (1-3) ⁇ 10 11 / cm ⁇ 2 .
- the semiconductor substrate 1S is once annealed at an annealing temperature of 360 to 400 ° C. and an annealing time of 1 to 2 hours.
- step S6 after the first annealing process, hydrogen (H) is ion-implanted from the back surface side of the semiconductor substrate 1S to form the FS layer 6.
- the amount of H-ray irradiation is about 1 ⁇ (10 13 to 10 14 ) / cm ⁇ 2 .
- step S7 after the second ion implantation step, the semiconductor substrate 1S is annealed again at an annealing temperature of 360 to 400 ° C. and an annealing time of 1 to 2 hours.
- step S8 of FIG. 6 the back side of the semiconductor substrate 1S is metallized to form a collector electrode C.
- the annealing temperature in the first annealing step S5 and the second annealing step S7 may be 300 ° C. or more and 425 ° C. or less that does not affect the structure on the surface side. In particular, 360 ° C. or higher and 400 ° C. or lower is preferable. Thus, the same temperature range is suitable for the first annealing step S5 and the second annealing step S7.
- S7 is performed as a separate process.
- the LT control layer which is a helium implantation layer and the FS layer which is a hydrogen implantation layer are annealed at once, the LT reduction effect of the LT control layer is lost as described above. Can be considered.
- the first annealing step after the first ion implantation step does not recover lattice defects formed by helium implantation, but removes only unstable defects and removes the lattice defects functioning as so-called LT killer of residual holes. It is stabilized and fixed.
- the second annealing step after the second ion implantation step lattice defects formed by hydrogen implantation are recovered, and the implanted hydrogen functions as a donor.
- the LT control layer 5 and the FS layer 6 are formed so as to overlap each other like the IGBTs 10 and 11, when the first ion implantation step for injecting helium and the second ion implantation step for injecting hydrogen are continuously performed. Is as follows. That is, in the LT control layer formed by the first ion implantation process, hydrogen implanted by the second ion implantation process exists around unfixed lattice defects including unstable defects caused by helium ion implantation. Will do.
- the above-described IGBT and its manufacturing method are intended for FS-type IGBTs that can be thinned, and it is possible to precisely control the LT of residual holes with a simple structure and to suppress leakage current. It is. And it is FS type IGBT which can perform high-speed switching with little loss, and its manufacturing method.
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Abstract
絶縁ゲートバイポーラトランジスタは、N導電型の半導体基板(1S)からなるドリフト層(1)と、半導体基板の裏面側の表層部に形成されたP導電型のコレクタ層(4)と、ドリフト層とコレクタ層の間に形成されたN導電型でドリフト層より不純物濃度が高いフィールドストップ層(6)と、を備える。半導体基板の厚さ方向において、ライフタイム制御層(5)が、ヘリウムのイオン注入により、所定の半値幅で形成されるとともに、フィールドストップ層が、水素のイオン注入により、所定の半値幅で形成されている。ライフタイム制御層の半値幅領域とフィールドストップ層の半値幅領域とが、重なるように構成されている。
Description
本開示は、2013年11月12日に出願された日本出願番号2013-234260号に基づくもので、ここにその記載内容を援用する。
本開示は、絶縁ゲートバイポーラトランジスタ(IGBT、Insulated Gate Bipolar Transistor)およびその製造方法に関する。
縦型のパワーデバイスであるIGBTが、例えば、特許文献1に開示されている。IGBTは、MOS型電界効果トランジスタ(MOS-FET)とバイポーラトランジスタ(BJT)が複合化した構造として把えることができ、大電流・大電圧パワーデバイスの1つとして、産業用から家電用まで幅広く適用されてきている。
上記特許文献1にも記載されているように、IGBTは、いわゆるパンチスルー(PT)型IGBT、ノンパンチスルー(NPT)型IGBT、および両者の中間的存在のフィールドストップ(FS)型IGBTに大別できる。PT型IGBTは、P導電型(P+)の厚い基板をコレクタ層とし、エピタキシャルで形成されるN導電型(N-)のドリフト層との間に、N導電型(N+)のバッファ層を挿入した構造となっている。PT型IGBTは、オフ(逆バイアス)時において空乏層(電界)がコレクタ側に接触するもので、エピタキシャルウェハを使用するため高コストである。一方、NPT型IGBTは、N導電型(N-)の基板(シリコンウェハ)を薄くしてドリフト層とし、裏面にP導電型(P+)のコレクタ層が形成された構造となっている。NPT型IGBTは、オフ時において表面側のP導電型層とN導電型ドリフト層のPN接合から伸展した空乏層がコレクタ層に接触しないもので、フローティングゾーンウェハを使用するため低コストで、結晶欠陥が少なく信頼性が高い。また、FS型IGBTは、NPT型IGBTのドリフト層とコレクタ層の間に、フィールドストップ層(以下、FS層と略記)と呼ぶN導電型のバッファ層を挿入して、N導電型(N-)基板の厚さをさらに薄くした構造である。FS型IGBTは、オフ時において表面側のPN接合から伸展した空乏層がFS層に接触し、FS層が空乏層(電界)のストップとして機能する。縦型パワーデバイスであるIGBTは、損失低減を目的としてデバイス厚の薄型化が図られてきており、近年では最も薄型化できるFS型IGBTが主流の構造になりつつある。
FS型IGBTは、例えば、次のようにして製造することができる。まず、薄いN-基板の裏面側からリン(P)またはアンチモン(Sb)のN型ドーパントを注入して、FS層を形成する。次に、高温アニール(600℃以上)によって活性化した後、浅いP+コレクタ層をN-基板の底面に形成する。しかしながらこの方法では、次のような問題がある。ウェハの破損を減らすためには表面側を先に形成し、表面のメタライジングやパッシベーション層を形成した後で、裏面側にFS層を形成する必要がある。しかしながら、表面に金属層が形成されていると、裏面側におけるドーパント注入後のアニールは、最上面のパッシベーション層の堆積温度(350℃-425℃)を下回る温度に制限される。その結果、リンまたはアンチモンの注入ドーパントの一部だけしかアニールされず、アニール度合いが小さな温度範囲で大きく変化してしまう。この問題を解決するため、先の特許文献1では、水素(H)のイオン注入によってFS層を形成し、その後に浅いP+コレクタ層をボロン(B)の注入で形成する。そして最後に、ウェハを30-60分間、300-400℃でアニールするようにしている。この300-400℃のアニールによって、イオン注入のダメージが消え、FS層に注入された水素がN+ドーパントとして振舞う。このように、水素のイオン注入によってFS層を形成する場合には、300-400℃のアニールで注入水素を活性化することができ、表面側の構造(金属およびパッシベーション)に損傷を与えることなく、FS層として機能させることができる。
一般的なIGBTにおいては、ゲートをオフした後、コレクタ電流が遅れて低下する。このコレクタ電流の低下は、オン時の2割程度まで急激に低下した後、裾を引いてゆっくり低下していく。このコレクタ電流が裾を引く現象(テイル電流)は、IGBTに特有なもので、オン時に注入されたドリフト層における残留ホールに起因している。このIGBTに特有なテイル電流を低減して、該テイル電流に伴う損失の低減とスイッチングの高速化を図るため、従来から種々の手法が検討されてきている。
例えば、PT型IGBTやNPT型IGBTでは、ドリフト層に電子やイオンを照射してテイル電流の原因となるドリフト層中の残留ホールのライフタイム(以下、LTと略記)を短くし、残留ホールを早期に消滅させる方法が検討されている。一方、近年の主流であるFS型IGBTは、残留ホールのLT制御をしないことを前提として開発が進められてきた。これは、薄型化が最大のメリットであるFS型IGBTにおいて、複雑なLT制御構造の実現が困難なためである。また、LT制御のためドリフト層に電子やイオンを照射した場合、欠陥発生に伴って、リーク電流が増大するという問題もある。
本開示は、薄型化が可能なFS型IGBTおよびその製造方法を対象としている。そして、簡単な構造で残留ホールのLTを精密に制御できると共に、リーク電流を抑制でき、損失が小さく高速スイッチングが可能なFS型IGBTおよびその製造方法を提供することを目的としている。
本開示のある態様にかかるIGBTは、N導電型の半導体基板からなるドリフト層と、該半導体基板の裏面側の表層部に形成されたP導電型のコレクタ層と、ドリフト層とコレクタ層の間に形成されたN導電型でドリフト層より不純物濃度が高いFS層とを備える。
そして、半導体基板の厚さ方向において、LT制御層が、ヘリウム(He)のイオン注入により、所定の半値幅で形成されてなる構造とする。また、FS層は、水素(H)のイオン注入により、所定の半値幅で形成し、LT制御層の半値幅領域とFS層の半値幅領域とが重なるように構成する。
上記IGBTは、N導電型の半導体基板を薄くしてドリフト層として使用するFS型IGBTで、エピタキシャルウェハを使用するPT型IGBTに較べて低コストであり、結晶欠陥が少なく信頼性が高い。また、FS層を持たないNPT型IGBTと較べても、より薄型化が可能である。さらに、上記IGBTのFS層の形成には、水素のイオン注入が用いられている。これによれば、前述したように、表面側の構造に影響を与えない300-400℃の低温アニールで、注入した水素を活性化し、N+ドーパントとして機能させることが可能である。
さらに、上記IGBTにおいては、ヘリウムのイオン注入によって、LT制御層が形成されている。ヘリウムのイオン注入によって形成されるLT制御層は、基板の厚さ方向での局所的な形成が可能で、電子線照射によるLT制御層のように広範囲に亘ることはない。また、水素のイオン注入によって形成されるLT制御層と較べても、基板の厚さ方向でより局在化させることができる。従って、薄い半導体基板をドリフト層として用いるFS型IGBTにおいて、LT制御層を精密に形成するには、ヘリウムのイオン注入が好適である。上記IGBTでは、このヘリウムのイオン注入で精密形成されるLT制御層の存在で、ターンオフ後にドリフト層中に存在する残留ホールを早期に消滅させ、テイル電流と損失を低減して、スイッチングを高速化することができる。
また、上記IGBTにおいては、ヘリウムのイオン注入によるLT制御層と水素のイオン注入によるFS層の関係として、LT制御層の半値幅領域とFS層の半値幅領域とが重なるように構成される。このLT制御層とFS層の関係は、シミュレーションによるリーク電流の評価で得られた次の結果に基づいている。シミュレーションによれば、水素のイオン注入によるFS層の半値幅領域がヘリウムのイオン注入によるLT制御層の半値幅領域に重ならないように形成されているとき、一定の大きなリーク電流が発生する。そして、FS層の半値幅領域がLT制御層の半値幅領域に重なって、FS層の半値幅領域を規定するFS層表面側境界がLT制御層の半値幅領域内に入ってくると、リーク電流が急激に低減し始める。さらに重なりが大きくなり、FS層表面側境界がLT制御層の半値幅領域を規定するLT制御層表面側境界に一致して、LT制御層の半値幅領域がFS層の半値幅領域に丁度含まれるようになると、リーク電流は、重なりがない場合の25%程度まで低下する。そして、FS層表面側境界が、LT制御層表面側境界に対して、LT制御層の半値幅の1/2以上表面側に位置するようになると、リーク電流がゼロとなる。
また、上記IGBTを製造するにあたっては、以下の工程からなる製造方法を採用することが好ましい。
先に、N導電型の半導体基板に対して表面側の構造を形成した後、裏面側から研削・研磨して半導体基板を所定の厚さにしておく。そして、裏面側の構造形成の最初の工程として、半導体基板の裏面側の表層部に、コレクタ層を形成する(コレクタ層形成工程)。このコレクタ層形成工程では、例えば、ボロン(B)等のP型不純物をイオン注入した後、レーザで裏面側の表層部をアニールする。次に、上記コレクタ層形成工程の後、半導体基板の裏面側からヘリウムをイオン注入して、LT制御層を形成する(第1イオン注入工程)。次に、上記第1イオン注入工程の後、半導体基板を一旦アニールする(第1アニール工程)。次に、上記第1アニール工程の後、半導体基板の裏面側から水素をイオン注入して、FS層を形成する(第2イオン注入工程)。次に、上記第2イオン注入工程の後、半導体基板を再びアニールする(第2アニール工程)。そして、最後に、半導体基板の裏面側をメタライズして、コレクタ電極を形成する。
以上で、上記IGBTの製造が完了する。
上記の第1アニール工程および第2アニール工程におけるアニール温度は、表面側の構造に影響を与えない300℃以上、425℃以下であってよく、特に、360℃以上、400℃以下が好適である。このように、第1アニール工程と第2アニール工程は、同じ温度範囲が適している。従って、ヘリウムをイオン注入する第1イオン注入工程と水素をイオン注入する第2イオン注入工程を続けて行った後、1回のアニール工程で、これらイオン注入層を同時にアニールすることも考えられる。しかしながら、第1イオン注入工程後のヘリウム注入層であるLT制御層と第2イオン注入工程後の水素注入層であるFS層を一括してアニールすると、LT制御層のLT低減効果が消失してしまうことが判明した。このため、上記製造方法においては、ヘリウムをイオン注入する第1イオン注入工程の後の第1アニール工程と、水素をイオン注入する第2イオン注入工程の後の第2アニール工程を、それぞれ別の工程として行っている。
以上のようにして、上記したIGBTおよびその製造方法は、薄型化が可能なFS型IGBTを対象とし、簡単な構造で残留ホールのLTを精密に制御できると共に、リーク電流を抑制することが可能である。そして、損失が小さく高速スイッチングが可能なFS型IGBTおよびその製造方法となっている。
本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
本開示の実施形態に係るIGBTの一例を示す図で、IGBT10の断面構造を模式的に示した図である。
LT制御層5の半値幅領域とFS層6の半値幅領域の重なり度を示す変数Kに対して、オフ時のリーク電流をシミュレートした結果である。
変数Kが負となるIGBT90の例を示した図である。
変数Kが1.5×〔LT制御層5の半値幅〕となるIGBT11の例を示した図である。
車載用モータの駆動回路に適用した例で、三相交流モータ30の駆動を行う三相のインバータ回路20が備えられた電力変換装置の回路図である。
IGBT10,11を製造するにあたって、好ましい製造工程を示したフロー図である。
以下、本開示を実施するための形態を、図に基づいて説明する。
図1は、本開示の実施形態に係るIGBTの一例を示す図で、IGBT10の断面構造を模式的に示した図である。図1では、上記断面図と横軸スケールを同じにして、対数の縦軸スケールで、IGBT10の各層における不純物濃度分布および残留ホールのLT分布を模式的に示してある。尚、不純物濃度分布のグラフでは、各層における代表的な最大不純物濃度を1E15(1×1015/cm3)等の記号で示してある。また、LT分布のグラフでは、各層における代表的な最小LTの値を0.05(μs)等の数値で示してある。
図1に示すIGBT10は、FS型IGBTである。すなわち、N導電型(N-)の半導体基板1Sからなるドリフト層1と、該半導体基板1Sの裏面側の表層部に形成されたP導電型(P+)のコレクタ層4と、ドリフト層1とコレクタ層4の間に形成されるFS層6とを有している。FS層6は、N導電型(N+)で、ドリフト層1より高い不純物濃度に設定される。そして、半導体基板1Sの裏面側の表面には、コレクタ電極Cが、コレクタ層4に接続するように形成されている。
尚、図1のIGBT10において、半導体基板1Sの表面側の表層部に形成されたP導電型(P)層2は、チャネル形成層であり、P導電型層2の表層部に選択的に形成されているN導電型(N+)領域3は、エミッタ領域である。また、図1のIGBT10は、セル密度の増加とオン電圧の低減が可能なトレンチゲート型であり、N導電型領域3に接して、P導電型層2を貫通するように形成された絶縁トレンチゲートGを有している。そして、半導体基板1Sの表面側の表面には、エミッタ電極Eが、N導電型領域3とP導電型層2に共通接続するように形成されている。
さらに、図1のIGBT10は、半導体基板1Sの厚さ方向において、LT制御層5が、ヘリウム(He)のイオン注入により、所定の半値幅で形成されている。尚、図1において一点鎖線で示したLT制御層5中の断面位置LCが、注入されたHeの濃度がピークとなる位置で、LTが最小値となる位置に一致する。このHeの濃度がピークとなる断面位置LCを、以下、He濃度ピーク位置LCと呼ぶ。また、点線で示したLT制御層5の両端の断面位置LUB,LLBは、それぞれ、表面側と裏面側において注入されたHeのガウス分布する濃度がピーク値の1/2となる位置であり、表面側と裏面側においてLTが最小値の2倍となる位置に一致する。このように、LT制御層5の半値幅領域を規定する断面位置LUB,LLBを、以下、LT制御層表面側境界LUBおよびLT制御層裏面側境界LLBと呼ぶ。尚、LT制御層5の半値幅領域の厚さは、Heのイオン注入エネルギーに対する各物質での飛程値から計算できるが、イオン注入後の拡がり抵抗測定を行うことによっても確認可能である。
また、図1のIGBT10では、FS層6を、水素(H)のイオン注入により所定の半値幅で形成している。尚、図1において二点鎖線で示したFS層6中の断面位置FCが、注入されたHの濃度がピークとなる位置である。このHの濃度がピークとなる断面位置FCを、以下、H濃度ピーク位置FCと呼ぶ。また、点線で示したFS層6の表面側の端の断面位置FUBは、表面側において注入されたHの濃度がガウス分布するピーク値の1/2となる位置である。このように、FS層6の半値幅領域を規定する表面側の断面位置FUBを、以下、FS層表面側境界FUBと呼ぶ。
そして、図1のIGBT10は、上記したLT制御層5の半値幅領域とFS層6の半値幅領域が重なる構成としている。このLT制御層5の半値幅領域とFS層6の半値幅領域の重なり度を示す尺度として、図中に矢印で示した変数Kを導入する。変数Kは、LT制御層5のLT制御層裏面側境界LLBを基準とした、FS層6のFS層表面側境界FUBの位置を示す値である。FS層表面側境界FUBがLT制御層裏面側境界LLBより表面側にあるとき、変数Kは正で、LT制御層5の半値幅領域とFS層6の半値幅領域が重なる状態にある。FS層表面側境界FUBがLT制御層裏面側境界LLBより裏面側にあるときは、変数Kは負で、LT制御層5の半値幅領域とFS層6の半値幅領域が重ならない状態にある。
図1に示すIGBTは、N導電型の半導体基板1Sを薄くしてドリフト層1として使用するFS型IGBTで、エピタキシャルウェハを使用するPT型IGBTに較べて低コストであり、結晶欠陥が少なく信頼性が高い。また、FS層6を持たないNPT型IGBTと較べても、より薄型化が可能である。IGBT10のFS層6の形成には、水素のイオン注入が用いられている。これによれば、表面側の構造に影響を与えない300-400℃の低温アニールで、注入した水素を活性化し、N+ドーパントとして機能させることが可能である。
さらに、図1のIGBT10においては、ヘリウムのイオン注入によって、LT制御層5が形成されている。ヘリウムのイオン注入によって形成されるLT制御層5は、図示したように基板の厚さ方向での局所的な形成が可能で、電子線照射によるLT制御層のように広範囲に亘ることはない。また、水素のイオン注入によって形成されるLT制御層と較べても、基板の厚さ方向でより局在化させることができる。例えば、同じ17MeVのエネルギーでシリコン(Si)中にイオン注入した場合、水素では75μm程度の半値幅を持つガウス分布になるのに対し、ヘリウムでは3.5μm程度の半値幅を持つガウス分布になる。また、水素では95個/ion程度の欠陥生成率になるのに対し、ヘリウムでは275個/ion程度の欠陥生成率になる。従って、薄い半導体基板をドリフト層として用いるFS型IGBTにおいてLT制御層を精密に形成するには、図1のIGBT10のように、ヘリウムのイオン注入が好適である。IGBT10では、このヘリウムのイオン注入で精密形成されるLT制御層5の存在で、ターンオフ後にドリフト層1中に存在する残留ホールを早期に消滅させ、テイル電流と損失を低減して、スイッチングを高速化することができる。
また、図1のIGBT10においては、ヘリウムのイオン注入によるLT制御層5と水素のイオン注入によるFS層6の関係として、LT制御層5の半値幅領域とFS層6の半値幅領域とが重なるように構成されている。すなわち、図中の変数Kが正となる関係である。このLT制御層5とFS層6の関係は、シミュレーションによるリーク電流の評価で得られた次の結果に基づいている。
図2は、上記シミュレーション結果を示す図で、LT制御層5の半値幅領域とFS層6の半値幅領域の重なり度を示す変数Kに対して、オフ時のリーク電流をシミュレートした結果である。尚、図1と図2では、表面側と裏面側が左右で反転している。
図1のIGBT10は、1200V耐圧で設計されており、135μmの厚さの半導体基板1Sが用いられている。図2のシミュレーションでは、He濃度ピーク位置LCを表面側から120μmの位置とし、LT制御層5の半値幅領域を5μmとしている。また、H濃度ピーク位置FC(裏面側からの深さ)を変えることで、変数Kの値を変化させた。尚、1200V耐圧に必要な条件であるFS層6の合計の不純物量が変わらないように、H濃度ピーク位置FCの変更に伴って、FS層6の不純物濃度のガウス分布を変化させた。
図2に示すように、シミュレーションによれば、水素のイオン注入によるFS層6の半値幅領域がヘリウムのイオン注入によるLT制御層5の半値幅領域に重ならないように形成されている(K<0)とき、一定の大きなリーク電流が発生する。
図3は、変数Kが負となるIGBT90の例を示した図である。図2においても、図3のIGBT90の変数Kを矢印で示している。
図3のIGBT90では、FS層6の半値幅領域がLT制御層5の半値幅領域に重ならないように形成されており、LT制御層5の半値幅領域がドリフト層1中にある。この状態にあるIGBT90では、図2に示す8×10-13A程度の一定の大きなリーク電流が発生する。
そして、図1に示したIGBT10のように、FS層6の半値幅領域がLT制御層5の半値幅領域に重なって(K>0)、FS層表面側境界FUBがLT制御層5の半値幅領域内に入ってくると、図2のようにリーク電流が急激に低減し始める。さらに重なりが大きくなり、FS層表面側境界FUBがLT制御層表面側境界LUBに一致して、LT制御層5の半値幅領域がFS層6の半値幅領域に丁度含まれるようになると、リーク電流は、重なりがない場合の25%程度まで低下する。
そして、FS層表面側境界FUBが、LT制御層表面側境界LUBに対して、LT制御層5の半値幅の1/2以上表面側に位置するようになると(K≧1.5×〔LT制御層5の半値幅〕)、図2のようにリーク電流がゼロとなる。
図4は、変数Kが1.5×〔LT制御層5の半値幅〕となるIGBT11の例を示した図である。図2においても、図4のIGBT11の変数Kを矢印で示している。
図4のIGBT11において、LT制御層5の半値幅領域は5μmに設定されている。従って、変数Kが7.5μmになると、LT制御層5を形成するためイオン注入されたヘリウムとそれによって形成される格子欠陥のほとんどは、FS層6の半値幅領域に含まれるようになる。この状態にあるIGBT11では、図2に示すように、リーク電流がゼロとなる。
図2のシミュレーション結果に表れたLT制御層とFS層の重なり状態とリーク電流の関係は、以下のように考えられる。FS型IGBTでは、オフ(逆バイアス)時において、表面側のP導電型層とN導電型ドリフト層のPN接合から伸展した空乏層(電界)がFS層に接触し、FS層が空乏層のストップとして機能する。また、ヘリウムのイオン注入で形成したLT制御層に存在する格子欠陥は、電子正孔対の生成中心および再結合中心となる。従って、図3のIGBT90のように、FS層がLT制御層に重ならないようにドリフト層中に形成されている場合には、LT制御層の生成中心で発生した電子正孔対が空乏層中の電界でそれぞれ反対極の電極に引かれ、リーク電流になる。そして、図1のIGBT10のように、FS層の半値幅領域がLT制御層の半値幅領域に重なってくると、該重なり領域では、空乏層(電界)が形成されなくなる。このため、該重なり領域のLT制御層で発生した電子正孔対は、電界によって反対極の電極に引かれることなく、すぐに再結合して消滅してしまう。従って、重なりが大きくなるほどリーク電流が低減する。そして、図4のIGBT11のように、FS層表面側境界がLT制御層表面側境界に対してLT制御層の半値幅の1/2以上表面側になると、LT制御層の格子欠陥のほとんどがFS層の半値幅領域に含まれるようになり、リーク電流がゼロとなる。
以上のようにして、図1と図4に例示したIGBT10,11は、薄型化が可能なFS型IGBTであって、簡単な構造で残留ホールのLTを精密に制御できると共に、リーク電流を抑制でき、損失が小さく高速スイッチングが可能なFS型IGBTとすることができる。
また、FS型IGBTやNPT型IGBTは、N導電型の半導体基板をドリフト層として使用するため、N導電型の薄いエピタキシャル層をドリフト層として使用するPT型IGBTに較べて、高耐圧用途に適している。従って、図1と図4に例示したIGBT10,11は、低コストで高耐圧が要求される車載用モータの駆動回路に好適である。
図5は、車載用モータの駆動回路に適用した例で、三相交流モータ30の駆動を行う三相のインバータ回路20が備えられた電力変換装置の回路図である。
図5において、一点鎖線で囲って示したインバータ回路20は、直流電源21からの電圧および電流を変換して、負荷である三相交流モータ30に電力を供給する。インバータ回路20には、直流電源21と平滑コンデンサ22が並列接続されており、スイッチング時のリップルの低減やノイズの影響を抑制して、一定の電源電圧が供給される。インバータ回路20は、上アームと下アームの直列接続された2つのSW素子がU相、V相、W相の三相分並列接続された構成とされており、該SW素子に対して、図1や図4に例示したIGBT10,11が用いられる。また、該SW素子には、還流用のフライホイールダイオード(以下、FWDと略記)23が、それぞれ、逆並列に接続されている。そして、各相の上アームと下アームのSW素子を所定の順番でオンオフ制御して三相の交流電流を生成し、三相交流モータ30を駆動する。
図5に示したような車載用のモータを駆動する高電圧のインバータ回路に上記FS型IGBTを用いる場合には、600~1800Vの耐圧が必要とされる。この耐圧を実現できる半導体基板(N導電型ドリフト層)の厚さは、50μm以上、180μm以下の範囲である。図2では、1200V以上の耐圧を確保するうえで必要とされる変数Kの上限値が示されており、135μmの半導体基板1Sを使用するIGBT10,11では、変数Kの上限値が32μmである。
次に、本開示の実施形態に係るIGBTの製造方法について説明する。
図6は、図1や図4に例示したIGBT10,11を製造するにあたって、好ましい製造工程を示したフロー図である。以下、図6の製造工程について、図1に示した構造を参照しながら、IGBT10,11の製造方法について説明する。
図6のステップS1に示すように、先に、N導電型(N-)の半導体基板に対して、P導電型層2、N導電型領域3、絶縁トレンチゲートGおよびエミッタ電極E等の表面側の構造を形成しておく。次に、ステップS2に示すように、表面側の構造を形成した後、半導体基板を裏面側から研削・研磨して、所定厚さの半導体基板1Sとする。尚、半導体基板1Sの厚さは、900V耐圧では75~90μm程度であり、1200V耐圧では125~135μm程度である。
次に、ステップS3のコレクタ層形成工程に示すように、裏面側の構造形成の最初の工程として、半導体基板1Sの裏面側の表層部に、コレクタ層4を形成する。このコレクタ層形成工程では、例えば、ボロン(B)等のP型不純物をイオン注入した後、レーザで裏面側の表層部をアニールする。尚、同じ半導体基板1Sにおいて、図5に示したFWD23を形成する場合には、カソードとなるN型不純物のイオン注入と上記IGBTのP型不純物のイオン注入を選択的に行った後、レーザで裏面側の表層部をアニールする。
次に、図6のステップS4の第1イオン注入工程に示すように、上記コレクタ層形成工程の後、半導体基板1Sの裏面側からヘリウム(He)をイオン注入して、LT制御層5を形成する。He線照射量は、(1~3)×1011/cm-2程度である。次に、ステップS5の第1アニール工程に示すように、上記第1イオン注入工程の後、半導体基板1Sを、アニール温度:360~400℃、アニール時間:1~2時間で、一旦アニールする。
次に、ステップS6の第2イオン注入工程に示すように、上記第1アニール工程の後、半導体基板1Sの裏面側から水素(H)をイオン注入して、FS層6を形成する。H線照射量は、1×(1013~1014)/cm-2程度である。次に、ステップS7の第2アニール工程に示すように、上記第2イオン注入工程の後、半導体基板1Sを、アニール温度:360~400℃、アニール時間:1~2時間で、再びアニールする。
そして最後に、図6のステップS8に示すように、半導体基板1Sの裏面側をメタライズして、コレクタ電極Cを形成する。
以上で、IGBT10,11の製造が完了する。
図6に示したIGBT10,11の製造方法において、第1アニール工程S5および第2アニール工程S7におけるアニール温度は、表面側の構造に影響を与えない300℃以上、425℃以下であってよく、特に、360℃以上、400℃以下が好適である。このように、第1アニール工程S5と第2アニール工程S7は、同じ温度範囲が適している。従って、ヘリウム(He)をイオン注入する第1イオン注入工程と水素(H)をイオン注入する第2イオン注入工程を続けて行った後、1回のアニール工程で、これらイオン注入層を同時にアニールすることも考えられる。しかしながら、第1イオン注入工程後のヘリウム注入層であるLT制御層と第2イオン注入工程後の水素注入層であるFS層を一括してアニールすると、LT制御層のLT低減効果が消失してしまうことが判明した。このため、図6の製造方法においては、ヘリウムをイオン注入する第1イオン注入工程S4の後の第1アニール工程S5と、水素をイオン注入する第2イオン注入工程S6の後の第2アニール工程S7を、それぞれ別の工程として行っている。
尚、ヘリウム注入層であるLT制御層と水素注入層であるFS層を一括してアニールした場合、上記のようにLT制御層のLT低減効果が消失してしまう理由として、次のような要因が考えられる。
第1イオン注入工程後の第1アニール工程は、ヘリウムの注入によって形成される格子欠陥を回復させるものではなく、不安定な欠陥だけを取り除いて、残留ホールの所謂LTキラーとして機能する格子欠陥を安定化させて固定するものである。一方、第2イオン注入工程後の第2アニール工程は、水素の注入によって形成される格子欠陥を回復させて、注入した水素をドナーとして機能させるものである。
ここで、IGBT10,11のようにLT制御層5とFS層6を重なって形成する場合において、ヘリウムを注入する第1イオン注入工程と水素を注入する第2イオン注入工程を続けて行う場合には、次のようになる。すなわち、第1イオン注入工程によって形成されたLT制御層では、ヘリウムのイオン注入による不安定な欠陥を含めた固定されていない格子欠陥の周りに、第2イオン注入工程で注入された水素が存在することになる。このような状態のLT制御層とFS層を一括してアニールすると、水素の注入によってできたFS層の格子欠陥だけでなく、LT制御層で先に存在していたヘリウムの注入による格子欠陥も回復し、LT制御層のLT低減効果が消失してしまうものと推察している。
以上のようにして、上記したIGBTおよびその製造方法は、薄型化が可能なFS型IGBTを対象とし、簡単な構造で残留ホールのLTを精密に制御できると共に、リーク電流を抑制することが可能である。そして、損失が小さく高速スイッチングが可能なFS型IGBTおよびその製造方法となっている。
Claims (10)
- N導電型の半導体基板(1S)からなるドリフト層(1)と、
前記半導体基板の裏面側の表層部に形成されたP導電型のコレクタ層(4)と、
前記ドリフト層と前記コレクタ層の間に形成されたN導電型で前記ドリフト層より不純物濃度が高いフィールドストップ層(以下、FS層と略記)(6)と、を備える絶縁ゲートバイポーラトランジスタであって、
前記半導体基板の厚さ方向において、
ライフタイム制御層(以下、LT制御層と略記)(5)が、ヘリウム(He)のイオン注入により、所定の半値幅で形成されてなり、
前記FS層が、水素(H)のイオン注入により、所定の半値幅で形成されてなり、
前記LT制御層の半値幅領域と前記FS層の半値幅領域とが、重なるように構成されてなる絶縁ゲートバイポーラトランジスタ。 - 前記LT制御層の半値幅領域が、前記FS層の半値幅領域に含まれるように構成されてなる請求項1に記載の絶縁ゲートバイポーラトランジスタ。
- 前記FS層の半値幅領域を規定するFS層表面側境界(FUB)が、前記LT制御層の半値幅領域を規定するLT制御層表面側境界(LTU)に対して、LT制御層の半値幅の1/2以上表面側に位置するように構成されてなる請求項2に記載の絶縁ゲートバイポーラトランジスタ。
- 前記LT制御層の半値幅が、5μmである請求項3に記載の絶縁ゲートバイポーラトランジスタ。
- 前記半導体基板の厚さが、50μm以上、180μm以下である請求項1乃至4のいずれか一項に記載の絶縁ゲートバイポーラトランジスタ。
- 前記絶縁ゲートバイポーラトランジスタが、
前記半導体基板の表面側の表層部に形成されたP導電型層を貫通する絶縁トレンチゲート(G)を有した、トレンチゲート型である請求項1乃至5のいずれか一項に記載の絶縁ゲートバイポーラトランジスタ。 - 前記絶縁ゲートバイポーラトランジスタが、
車載用のモータを駆動するインバータ回路に用いられる請求項1乃至6のいずれか一項に記載の絶縁ゲートバイポーラトランジスタ。 - 請求項1乃至7のいずれか一項に記載の絶縁ゲートバイポーラトランジスタの製造方法であって、
前記半導体基板の裏面側の表層部に、前記コレクタ層を形成するコレクタ層形成工程(S3)と、
前記コレクタ層形成工程の後、前記半導体基板の裏面側からヘリウムをイオン注入して、前記LT制御層を形成する第1イオン注入工程(S4)と、
前記第1イオン注入工程の後、前記半導体基板をアニールする第1アニール工程(S5)と、
前記第1アニール工程の後、前記半導体基板の裏面側から水素をイオン注入して、前記FS層を形成する第2イオン注入工程(S6)と、
前記第2イオン注入工程の後、前記半導体基板をアニールする第2アニール工程(S7)と、を有してなる絶縁ゲートバイポーラトランジスタの製造方法。 - 前記第1アニール工程および前記第2アニール工程におけるアニール温度が、300℃以上、425℃以下である請求項8に記載の絶縁ゲートバイポーラトランジスタの製造方法。
- 前記アニール温度が、360℃以上、400℃以下である請求項9に記載の絶縁ゲートバイポーラトランジスタの製造方法。
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