TW201432916A - 半導體裝置及其製造方法 - Google Patents

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Abstract

藉由複數次的質子注入，在n型漂移層(2)的內部形成離基板背面的深度不同的複數的n型緩衝層(5，6，7)。將離基板背面最深的n型緩衝層(5)之離基板背面的深度設為比15μm更深。將在質子注入後進行的施體化及結晶缺陷回復用的熱處理的溫度設為400℃以上。在n型緩衝層(5)的載子濃度分布中，從載子濃度的峰值位置(5a)往陽極側的寬(W1)是比往陰極側的寬(W2)寬。夾在n型緩衝層(5，6，7)間的領域(15，16)的載子濃度是平坦，為n型矽基板(1)的載子濃度的1倍以上5倍以下。藉此，可謀求耐壓確保及發生損失的降低，抑制開關動作時的電壓．電流的振動。並且，可使結晶缺陷回復而縮小漏電流，可使熱暴走的風險降低。

Description

半導體裝置及其製造方法
此發明是關於具有質子(proton)注入所形成的緩衝層之PiN(p-intrinsic-n)二極體及IGBT(Insulated Gate Bipolar Transistor：絕緣閘型雙極電晶體)等的半導體裝置及其製造方法。
電力用半導體裝置有具有400V，600V，1200V，1700V，3300V或以上的耐壓之二極體或IGBT等。該等的元件是被利用在轉換器(converter)或變頻器(inverter)等的電力變換裝置，被要求低損失，低雜訊，高破壞耐量，而且低成本。
圖8是表示具有一般的n型緩衝層55之PiN二極體500的要部剖面圖。如圖8所示般，PiN二極體500是具備n型矽基板51的一部分之n型漂移層52，在n型矽基板51的第1主面形成有成為p型陽極層53的p型層，在與第1主面對向的第2主面是形成有成為n型陰極層54及n型緩衝層55的n型層。而且，在n型矽基板51的第1主面是以包圍p型陽極層53的方式形成有成為 高耐壓接合終端構造61的p型層62(p型護環層)。另外，圖8中的符號58是陽極電極，59是陰極電極，63是終端電極，64是絕緣膜。
在n型陰極層54，為了防止空乏層透過(空乏層到達陰極電極59)，而被要求必要的載子濃度及擴散深度。在n型漂移層52的內部，為了抑制空乏層的擴大，而例如形成有比n型漂移層52更高雜質濃度的n型緩衝層55。作為在離n型矽基板51的第2主面比n型陰極層54更深的位置接觸於n型陰極層54而形成n型緩衝層55的方法，有在用以形成n型緩衝層55的離子注入的摻雜劑使用擴散係數大的硒(Se)原子等的方法被提案。並且，作為形成n型緩衝層55的別的方法，有以比較低的加速電壓，藉由可取得深的飛程之氫(H)離子(質子)的注入來形成氫關聯施體(donor)的方法為人所知。
其次，說明有關此氫關聯施體。在藉由含有氧(O)原子的n型矽基板51(例如FZ(Float Zone)法所形成的塊狀基板(bulk substrate)(晶圓))中注入質子，藉此在藉由注入所產生的空孔(V)缺陷中結合氫(H)原子及氧(O)原子而成為複合缺陷，產生VOH(Vacancy-Oxide-Hydrogen)缺陷。此VOH缺陷會成為供給電子的施體(氫關聯施體)。而且，在注入質子後熱處理，藉此VOH缺陷密度會增加，施體濃度也會增加，形成比n型漂移層52更高雜質濃度的n型緩衝層55。
用以提高VOH缺陷的施體濃度之活化製程是 可在380℃程度的低溫退火(熱處理)下實現。為此，在弄薄厚度(薄厚化)前的厚晶圓預先形成在高溫製程下所被形成的正面構造，然後，從背面研磨晶圓而薄至製品厚度後，可在低溫退火下形成背面構造。藉由將用以形成背面構造的退火設為低溫退火，可在製品厚度薄的薄型二極體或薄型IGBT的製造工程中，在薄厚化前的厚晶圓形成預先構成正面構造的正面電極或鈍化膜。藉此，在弄薄晶圓的厚度之後的工程是只形成構成背面構造的背面電極。因此，可大幅度縮短使晶圓薄厚化之後的工程數。
並且，在PiN二極體500中，靠近p型陽極層53與n型陰極層54之間的n型矽基板51的內部的p陽極層53來形成n緩衝層55，而作為在陰極側剩下載子濃度低的層之構成。藉由此構成，可提高少數載子之電洞的蓄積效果。其結果，即使n型漂移層52(n型矽基板51之p型陽極層53與n型緩衝層55之間的領域)薄，還是可形成具有良好的軟恢復(soft-recovery)特性之二極體。
此n型緩衝層55是經複數次錯開飛程Rp來將質子打進n型矽基板51，藉此可等效地形成在深度方向具有寬的載子濃度分布之厚度厚的n型緩衝層。在下記專利文獻1是記載有關藉由質子注入所形成的n型層的載子濃度(雜質濃度)。但，有關降低質子注入所造成的結晶缺陷之方法未被記載。
在下記專利文獻2中，作為降低質子注入所造成的結晶缺陷之方法，記載有在350℃進行退火(熱處理) 的方法。在下記專利文獻3的圖2中，揭示有關在IGBT中，注入質子來形成的n型緩衝層。並且，記載有在質子通過的領域中藉由質子的施體化所形成的n型緩衝層的載子濃度不會低於基板的載子濃度。
在下記專利文獻4的圖3，4，5中也同樣記載具有質子的施體化的n型緩衝層之閘流體(Thyristor)，IGBT，二極體。並且，記載有為了使因質子注入而形成的結晶缺陷回復進行質子的施體化，而進行在200℃~550℃的溫度之熱處理。
在下記專利文獻5的圖2中，記載有在專利文獻5的圖4的二極體或圖5的IGBT所形成之質子的施體化的複數的n型緩衝層的載子濃度分布。並且，記載有在質子通過的領域中藉由質子的施體化所形成的n型緩衝層的載子濃度不會低於基板的載子濃度。
在下記專利文獻6中，記載有藉由將n型緩衝層形成於n型漂移層的中央部，可取得二極體的軟恢復特性。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特再公表2000-16408號公報
[專利文獻2]日本特開2000-77350號公報
[專利文獻3]美國專利公開第2006/205122號說明書
[專利文獻4]美國專利公開第2006/286753號說明書
[專利文獻5]美國專利公開第2006/81923號說明書
[專利文獻6]日本特開2003-152198號公報
然而，在低電流或低溫時那樣蓄積載子少時，電子濃度會接近施體濃度。因此，如前述般，即使將n型緩衝層55形成寬的載子濃度分布時，還是會在電子的負電荷及施體的正電荷保持電荷中性條件(電子濃度=施體濃度+電洞濃度)。其結果，少數載子之電洞的濃度會顯著降低，在逆回復時電洞的枯竭變快，使產生大的浪湧電壓(surge voltage)或振動。
並且，在使半導體裝置高耐壓化時，為了有效地抑制大的浪湧電壓或振動，n型緩衝層55的深度是需要比上述專利文獻5的圖2所示的15μm更深。
但，為了加深n型緩衝層55，需要提高質子注入的加速能量。一旦提高加速能量，則會因注入損傷而在結晶內產生缺陷。當此結晶缺陷在為了施體化的熱處理下回復不了時，殘留的結晶缺陷是作為對蓄積載子的壽命殺手(lifetime killer)作用，使少數載子(電洞)的濃度降低。如此一來，在PiN二極體500的逆回復時或IGBT的關上(turn-off)時等之類的開關動作時，少數載子之電洞的枯竭變快，在大的浪湧電壓或電壓．電流產生振動。此振動會作為放射雜訊來往外部放射而使產生EMC(Electro- Magnetic Compatibility)障礙等。並且，此結晶缺陷會成為使PiN二極體500或IGBT的漏電流增大的原因。
此發明是為了解消上述的以往技術所造成的問題點，而提供一種具有在質子注入下所被形成之比15μm更深的n型緩衝層，漏電流或發生損失小，且可抑制開關動作時的電壓．電流的振盪之高耐壓的半導體裝置及其製造方法。
為了解決上述的課題，達成本發明的目的，此發明的半導體裝置具有其次的特徵。
在n型半導體基板的內部設有n型漂移層。在前述n型半導體基板的第1主面的表面層，接觸於前述n型漂移層而設有p型層。在前述n型半導體基板的第2主面側，接觸於前述n型漂移層而設有n型層。前述n型層是以導入至前述n型半導體基板的氫被施體化而成之離前述n型半導體基板的第2主面的深度不同的複數的n型緩衝層所構成。複數的前述n型緩衝層之中，配置於最接近前述p型層的位置之最接近緩衝層的載子峰值濃度的位置是比15μm的位置更離開前述n型半導體基板的第2主面。而且，在深度方向相鄰之前述n型緩衝層間所夾的領域的載子濃度是比前述n型緩衝層的載子峰值濃度更低，且為前述n型半導體基板的載子濃度以上。
又，此發明的半導體裝置，在上述的發明 中，前述n型緩衝層，在深度方向相鄰之前述n型緩衝層間所夾的領域，及前述n型半導體基板的載子濃度是由展佈電阻所算出的值為佳。
又，此發明的半導體裝置，在上述的發明中，在深度方向相鄰之前述n型緩衝層間所夾的領域的載子濃度為前述n型半導體基板的載子濃度的1倍以上5倍以下為佳。
又，此發明的半導體裝置，在上述的發明中，在深度方向相鄰之前述n型緩衝層間所夾的領域的載子濃度分布是具有在深度方向載子濃度幾乎為一定的平坦部為佳。
又，此發明的半導體裝置，在上述的發明中，在前述n型緩衝層的載子濃度分布中，從載子峰值濃度的位置往前述p型層側的寬是比從載子峰值濃度的位置往前述n型半導體基板的第2主面側的寬還寬為佳。
又，此發明的半導體裝置，在上述的發明中，在深度方向相鄰之前述n型緩衝層所夾的領域的載子濃度是朝前述p型層側而變小為佳。
又，此發明的半導體裝置，在上述的發明中，將從前述n型半導體基板的第1主面到第2主面為止的厚度設為W0，將離前述n型半導體基板的第1主面之前述p型層的深度設為xj，將從前述p型層與前述n型漂移層的界面到前述最接近緩衝層為止的距離設為Z，將從前述n型半導體基板的第2主面到前述最接近緩衝層的載 子峰值濃度的位置為止的深度設為Y時，從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度Y為：Y=W0-(Z+xj)，
將從前述p型層與前述n型漂移層的界面到前述最接近緩衝層為止的距離Z設為Z=αW0時的係數α為0.4以上0.8以下為佳。
又，此發明的半導體裝置，在上述的發明中，前述係數α是0.45以上0.7以下為佳。又，此發明的半導體裝置，在上述的發明中，前述係數α是0.5以上0.6以下為佳。
又，此發明的半導體裝置，在上述的發明中，將矽的介電常數設為εS，將額定電壓設為Vrate，將額定電流密度設為Jrate，將電荷素量設為q，將載子的飽和速度設為vsat，將前述n型漂移層的摻雜濃度設為Nd，將離前述n型半導體基板的第1主面之前述p型層的深度設為xj，將從前述p型層與前述n型漂移層的界面到前述最接近緩衝層為止的距離設為Z，將從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度設為Y，將距離指標x0設為下記【式1】時，從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度Y是Y=W0-(Z+xj)，將從前述p型層與前述n型漂移層的界面到前述最接近緩衝層為止的距離Z設為Z=βx0時的係數β是0.6以上1.4以下為佳。
又，此發明的半導體裝置，在上述的發明中，前述係數β是0.7以上1.2以下為佳。又，此發明的半導體裝置，在上述的發明中，前述係數β是0.8以上1.0以下為佳。
又，此發明的半導體裝置，在上述的發明中，為絕緣閘型雙極電晶體，其係具有：將前述p型層設為p型陽極層，將前述n型層設為前述n型緩衝層及n型陰極層的pn二極體，或，將前述p型層設為p型阱層，選擇性地設在p型阱層的內部的n型射極層，及設在前述n型層之對於前述n型漂移層側相反側的表面層的p型集極層為佳。
又，為了解決上述的課題，達成本發明的目的，此發明的半導體裝置的製造方法是具有其次的特徵。首先，進行第1工程，其係於n型半導體基板的第1主面的表面層，形成p型層接觸於該p型層的主電極。其次，進行第2工程，其係從前述n型半導體基板的第2主面，以不同的加速能量來進行複數次的質子注入。其次，進行第3工程，其係利用熱處理來使藉由前述質子注入所注入 的質子施體化，形成離前述n型半導體基板的第2主面的深度不同的複數的n型緩衝層。而且，在前述第2工程中，藉由前述第3工程所形成的複數的前述n型緩衝層之中，以形成於最接近前述p型層的位置之最接近緩衝層的載子峰值濃度的位置比15μm的位置更離開前述n型半導體基板的前述第2主面之方式，進行前述質子的離子注入。
又，此發明的半導體裝置的製造方法，在上述的發明中，用以形成前述最接近緩衝層之前述質子注入的加速能量是1.0MeV以上8MeV以下為佳。
又，此發明的半導體裝置的製造方法，在上述的發明中，將矽的介電常數設為εS，將額定電壓設為Vrate，將額定電流密度設為Jrate，將電荷素量設為q，將載子的飽和速度設為vsat，將由前述n型半導體基板所構成的n型漂移層的摻雜濃度設為Nd，將離前述n型半導體基板的第1主面之前述p型層的深度設為xj，將從前述p型層與n型漂移層的界面到前述最接近緩衝層為止的距離設為Z，將從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度設為Y，且將距離指標x0設為下記式(2)時，從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度Y是Y=W0-(Z+xj)，且將從前述p型層與n型漂移層的界面到前述最接近緩衝層為止的距離Z設為Z=βx0，對應於前述係數β的值來設定用以形成前述最接 近緩衝層之前述質子注入的加速能量為佳。
又，此發明的半導體裝置的製造方法，在上述的發明中，額定電壓是600V，用以形成前述最接近緩衝層之前述質子注入的加速能量是1.1MeV以上1.8MeV以下為佳。
又，此發明的半導體裝置的製造方法，在上述的發明中，額定電壓是1200V，用以形成前述最接近緩衝層之前述質子注入的加速能量是1.6MeV以上2.8MeV以下為佳。
又，此發明的半導體裝置的製造方法，在上述的發明中，額定電壓是1700V，用以形成前述最接近緩衝層之前述質子注入的加速能量是1.9MeV以上3.4MeV以下為佳。
又，此發明的半導體裝置的製造方法，在上述的發明中，額定電壓是3300V，用以形成前述最接近緩衝層之前述質子注入的加速能量是3.0MeV以上5.1MeV以下為佳。
又，此發明的半導體裝置的製造方法，在上 述的發明中，額定電壓是4500V，用以形成前述最接近緩衝層之前述質子注入的加速能量是3.7MeV以上6.1MeV以下為佳。
又，此發明的半導體裝置的製造方法，在上述的發明中，額定電壓是6500V，用以形成前述最接近緩衝層之前述質子注入的加速能量是4.7MeV以上7.6MeV以下為佳。
又，此發明的半導體裝置的製造方法，在上述的發明中，前述第3工程是在400℃以上500℃以下的溫度，進行1小時以上10小時以下的前述熱處理為佳。
又，此發明的半導體裝置的製造方法，在上述的發明中，前述第3工程是在溫度為420℃以上450℃以下的溫度，進行1小時以上3小時以下的前述熱處理。
又，此發明的半導體裝置的製造方法，在上述的發明中，將用以形成前述最接近緩衝層之前述質子注入的加速能量E的常用對數值log(E)設為y，將用以形成前述最接近緩衝層的前述質子注入之離前述n型半導體基板的第2主面的飛程Rp的常用對數值log(Rp)設為x時，符合y=-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474為佳。
若根據本發明的半導體裝置及其製造方法，則可發揮抑制空乏層的擴大，謀求耐壓的確保及發生損失 的降低，及抑制開關動作時的電壓．電流的振動之效果。又，若根據本發明的半導體裝置及其製造方法，則在使結晶缺陷回復之下縮小漏電流，發揮使高溫動作時引起的熱暴走的風險降低之效果。
1‧‧‧n型矽基板
1a‧‧‧n型矽基板的背面
2‧‧‧n型漂移層
3‧‧‧p型陽極層
4‧‧‧n型陰極層
5，35‧‧‧複數的n型緩衝層之中，配置在離n型矽基板的背面最深的位置之n型緩衝層
5a‧‧‧複數的n型緩衝層之中，配置在離n型矽基板的背面最深的位置之n型緩衝層5的載子峰值濃度的位置
6，36‧‧‧複數的n型緩衝層之中，配置在其他的n型緩衝層的中間的位置之n型緩衝層
6a‧‧‧複數的n型緩衝層之中，配置在其他的n型緩衝層的中間的位置之n型緩衝層6的載子峰值濃度的位置
7，37‧‧‧複數的n型緩衝層之中，配置在離n型矽基板最淺的位置之n型緩衝層
7a‧‧‧複數的n型緩衝層之中，配置在離n型矽基板的背面最淺的位置之n型緩衝層7的載子峰值濃度的位置
8‧‧‧陽極電極
9‧‧‧陰極電極
11‧‧‧高耐壓接合終端構造
12‧‧‧p型層
13‧‧‧終端電極
14‧‧‧絕緣膜
15，16，45，46‧‧‧夾於n型緩衝層間的領域(載子積存領域)
17‧‧‧複數的n型緩衝層之中，配置在離n型矽基板的背面最淺的位置之n型緩衝層7與n型陰極層4所夾的領域
18‧‧‧退火爐
20‧‧‧n型層
22‧‧‧為了形成n型緩衝層而被注入的質子
23‧‧‧p型陽極層與n型漂移層的pn接合
31‧‧‧射極電極
32‧‧‧集極電極
33‧‧‧p型基極層
34‧‧‧n+型射極層
38‧‧‧n型場截止層
39‧‧‧p型集極層
42‧‧‧閘極電極
43‧‧‧閘極絕緣膜
47‧‧‧被n型緩衝層與n型場截止層所夾的領域(載子積存領域)
100‧‧‧PiN二極體
E1~E3‧‧‧加速能量
P1，P2，P3‧‧‧為了形成n型緩衝層而被注入的質子的飛程
Q1，Q2，Q3‧‧‧離n型緩衝層的基板背面的深度
T‧‧‧n型陰極層4的擴散深度
圖1是表示此發明的實施例1的半導體裝置的構成的剖面圖。
圖2是表示圖1(a)的切斷線A-A’的載子濃度分布的特性圖
圖3是表示施體濃度與振盪電壓臨界值VRRO的關係的特性圖。
圖4是表示此發明的實施例2的半導體裝置的製造途中的狀態的剖面圖。
圖5是接續於圖4，表示此發明的實施例2的半導體裝置的製造途中的狀態的剖面圖。
圖6是接續於圖5，表示此發明的實施例2的半導體裝置的製造途中的狀態的剖面圖。
圖7是接續於圖6，表示此發明的實施例2的半導體裝置的製造途中的狀態的剖面圖。
圖8是表示具有一般的n型緩衝層55的PiN二極體500的要部的剖面圖。
圖9是表示此發明的實施例1的半導體裝置的淨摻雜 濃度的特性圖。
圖10是表示係數α與被規格化的振盪電壓臨界值VRRO的關係的特性圖。
圖11是有關實施例1的額定電壓為1200V的二極體，顯示係數β與被規格化的振盪電壓臨界值VRRO的關係的特性圖。
圖12是表示此發明的實施例3的半導體裝置的構成的說明圖。
圖13是表示二極體的逆回復波形與振盪電壓臨界值VRRO的定義的模式圖。
圖14是表示有關此發明的實施例2的質子注入之質子的飛程Rp的對數(log(Rp))與質子的加速能量E的對數(log(E))的關係的特性圖。
圖15是按各額定電壓來表示有關離基板背面最深的n型緩衝層5的峰值位置為止的距離Y的圖表。
圖16是模式性地表示對於離背面的距離之載子濃度分布的特性圖。
以下參照附圖來詳細說明此發明的半導體裝置及其製造方法的合適的實施形態。在本說明書及附圖中，冠上n或p的層或領域是分別意思電子或電洞為多數載子。另外，在以下的實施形態的說明及附圖中，同樣的構成是附上同一符號，省略重複的說明，在以下的實施例 顯示實施形態。
(實施例1)
說明有關實施例1的半導體裝置的構造。圖1是表示此發明的實施例1的半導體裝置的構成的剖面圖。圖1(a)是要部剖面圖，圖1(b)是圖1(a)的D部擴大圖。在圖1(b)顯示各n型緩衝層5，6，7的深度。有關圖1的實施例1的半導體裝置是舉PiN二極體100為例。在此所舉的PiN二極體100的耐壓是1200V等級。另外，下記的載子濃度是由展佈電阻(SR)所算出的值。
此PiN二極體100是具備：p型陽極層3，其係配置於120μm程度的厚度的n型矽基板1的第1主面(正面)的表面層；及n型陰極層4，其係配置於第2主面(背面)。
在n型矽基板1的內部是設有從n型陰極層4往p型陽極層3配置於不同的深度之3個的n型緩衝層5，6，7。n型緩衝層5，6，7的雜質濃度是比n型矽基板1的雜質濃度更高。在n型矽基板1的正面是配置有連接至p型陽極層3的陽極電極8。在n型矽基板1的背面1a是配置有連接至n型陰極層4的陰極電極9。
在p型陽極層3之平行於基板主面的方向的外側，包圍設有p型陽極層3的活性領域來配置高耐壓接合終端構造11。高耐壓接合終端構造11是以包圍p型陽極層3的複數的環狀的p型層12，及配置於該等的p型 層12上的終端電極13，及隔開p型陽極層3與各p型層12的氧化膜等的絕緣膜14所構成。
3個的n型緩衝層5，6，7內，配置於離n型矽基板1的背面1a最深位置的n型緩衝層(以下稱為最深的n型緩衝層)5是形成於p型陽極層3與n型陰極層4之間的中央附近。具體而言，最深的n型緩衝層5的載子峰值濃度的位置5a是位於離n型陰極層4與陰極電極9的界面(n型矽基板1的背面1a)深度P1，此深度P1是離n型陰極層4與陰極電極9的界面60μm程度。
並且，陽極電極8及陰極電極9是以金屬電極所形成。n型矽基板1之p型陽極層3與最深的n型緩衝層5之間的領域會成為n型漂移層2。在深度方向相鄰的n型緩衝層5，6，7之間所夾的領域是後述的載子積存領域15，16。包含載子積存領域15，16，及配置於離n型矽基板1的背面1a最淺的深度的n型緩衝層(以下稱為最淺的n型緩衝層)7與n型陰極層4所夾的領域17，及n型陰極層4之全體的領域為n型層20。n型層20是例如從n型矽基板1的背面以不同的飛程來注入氫(H)離子(質子)的質子被施體化而成(氫關聯施體)的領域。
其次，說明有關上述PiN二極體100的n型緩衝層5，6，7的載子濃度分布。圖2是表示圖1(a)的A-A’的載子濃度分布的特性圖。在圖2是表示在n型矽基板1的內部形成3個n型緩衝層5，6，7的PiN二極體100的載子濃度分布。在圖2中，橫軸是離n型矽基板1 的背面1a的深度，橫軸的0是n型矽基板1的背面1a。n型陰極層4的擴散深度T是1μm程度(有關符號T，E1，E2，E3，Q1，Q2，Q3是參照圖1(b))。
在n型矽基板1的內部形成3個n型緩衝層5，6，7的製造條件是例如其次般。質子注入量是例如1×1013/cm2~2×1013/cm2程度。加速能量(E1，E2，E3)是分別例如2.3MeV，1.5MeV及0.5MeV，對應於各加速能量(E1，E2，E3)的飛程(P1，P2，P3)是分別為60μm，30μm及6μm。熱處理條件是溫度420℃，3小時。另外，比較例，有關將熱處理溫度設為380℃時也以點線來表示。比較例的熱處理溫度以外的條件是與實施例1同樣。
離在n型緩衝層5，6，7的各載子峰值濃度的位置(5a，6a，7a)所示的各n型緩衝層5，6，7的n型矽基板1的背面1a(圖2的橫軸0的位置)的深度(Q1，Q2，Q3)是分別為60μm，25μm，6μm。這是與質子注入的各飛程(P1，P2，P3)一致。所謂質子注入的飛程是從注入面(n型矽基板1的背面1a)到質子注入量成為峰值的位置(質子分布的峰值位置)為止的距離。質子是以飛程為中心拉開周邊部分的方式擴大於前後(在深度方向陽極側及陰極側)，飛程越長，周邊部分越寬。
並且，在最深的n型緩衝層5的載子濃度分布中，比最深的n型緩衝層5的載子峰值濃度的位置5a還往陽極側的第1寬W1是比往對於陽極側相反側的陰極側(n型矽基板1的背面1a側)的第2寬W2還寬(在比較例 是形成相反)。在此，所謂最深的n型緩衝層5的寬是最深的n型緩衝層5的載子峰值濃度的半值半寬(HWHM)，或載子峰值濃度的1/e(e是自然對數的底，納皮爾常數(Napier's constant)，約2.71828)的寬，哪個皆可。第1寬W1比第2寬W2更寬的理由是推測因為質子的注入所產生的損傷及所造成的缺陷，飛程的前方(陽極側)比後方(陰極側)少，飛程的後方(陰極側)殘留的缺陷多，載子濃度降低。從p型陽極層3與n型漂移層2之間的pn接合擴大的空乏層是最初到達最深的n型緩衝層5。此時，若第1寬W1比第2寬W2大，則最深的n型緩衝層5的載子濃度分布會在陽極側緩和。如此一來，在此領域的空乏層的擴大會緩和，電壓變化率dV/dt的增加也會變少。當電壓變化率dV/dt的增加陡峭時，產生電壓振動，但因為電壓變化率dV/dt的增加少，所以可抑制電壓振動。另一方面，當第1寬W1比第2寬W2更窄時，在空乏層最深的n型緩衝層5的載子峰值濃度的位置5a，空乏層的擴大突然停止，因此容易發生電壓振動。
並且，在深度方向之相鄰的n型緩衝層5，6，7間所夾的領域(載子積存領域)15，16的載子濃度分布是形成平坦(在深度方向雜質濃度均一)。在此，所謂「平坦(在深度方向雜質濃度均一)」，具體而言是以下的情形成立為佳。圖16是模式性地表示對於離背面的距離之載子濃度分布的特性圖。縱軸的標度是常用對數。在圖16(a)中，設為有某深度的n型緩衝層A(例如n型緩衝層 5)，及比n型緩衝層A還相鄰於基板背面側的n型緩衝層B(例如n型緩衝層6)。並且，將該等的n型緩衝層A及n型緩衝層B的載子濃度所分別成為最大的位置(峰值位置)XA與XB之間的距離設為LAB。其次，在XA與XB之間，長度(深度方向的長度)可想為aLAB的領域M。a是無次元的係數，比0大，比1小的值，設為0.3以上0.7以下的範圍。亦即，領域M的長度aLAB是XA與XB之間的距離LAB的30%以上70%以下的範圍之中的任一個值。在圖16的例中，例如係數a是0.4(領域M的長度aLAB為XA與XB之間的距離LAB的40%的長度)。而且，領域M是設為在XA與XB之間包含載子濃度成為最小的位置的領域。例如，載子濃度成為最小的位置可成為領域M的中心，偏離中心。
利用此領域M，將上述「平坦(在深度方向雜質濃度均一)」的定義定為以下般。領域M的載子濃度的分布為領域M的平均載子濃度Nmean的±20%的範圍，亦即只要0.8Nmean以上，1.2Nmean以下的範圍，n型緩衝層A與n型緩衝層B之間的載子濃度便為「平坦(在深度方向雜質濃度均一)」。所謂領域M的平均載子濃度Nmean是在領域M的範圍，在深度方向積分載子濃度而算出積分濃度，用領域M的長度aLAB除後的值。亦即，領域M之中的載子濃度全部是在領域M的平均載子濃度Nmean的±20%的範圍內，且只要在領域M中，在XA與XB之間含有載子濃度成為最小的位置即可。圖16(a)的情況，n型緩 衝層A與n型緩衝層B之間的載子濃度是平坦。另一方面，圖16(b)的情況，在領域M之中含有載子濃度成為最小的位置，但最小載子濃度，及領域M的兩端的位置的載子濃度會超過領域M的平均載子濃度Nmean的±20%的範圍。因此，就圖16(b)的例而言，n型緩衝層A與n型緩衝層B之間的載子濃度不平坦。
載子積存領域15，16是在二極體導通時積存蓄積載子的領域。此載子積存領域15，16的摻雜濃度是與n型矽基板1的摻雜濃度分布同樣地平坦為理想。並且，載子積存領域15，16的載子濃度是比n型緩衝層5，6，7的載子峰值濃度低，且相較於n型矽基板1的載子濃度，例如形成1倍以上5倍以下程度。藉由將載子積存領域15，16的載子濃度形成此範圍，可增多蓄積載子的殘存量。
另一方面，當載子積存領域15，16的載子濃度為n型矽基板1的載子濃度的1倍未滿5倍超過時，由於會發生其次的問題，因此較不理想。所謂載子積存領域15，16的載子濃度為n型矽基板1的載子濃度的1倍未滿，是意思載子積存領域15，16的載子濃度不平坦，結晶缺陷未充分回復。因此，在逆偏壓施加時，一旦從p型陽極層3與n型漂移層2之間的pn接合擴大的空乏層到達載子積存領域15，16，則載子積存領域15，16的殘留缺陷會成為載子的發生中心，漏電流會增大。並且，在導通時及逆回復時，載子積存領域15，16的殘留缺陷會成 為再結合中心，助長載子的減少及枯竭。
並且，當載子積存領域15，16的載子濃度為n型矽基板1的載子濃度的5倍超過時，施體之淨摻雜濃度會過高，在電子及施體離子符合中性條件的電洞會大幅度減少。其結果，電洞的枯竭變快，在逆回復時，電壓．電流會振動，產生放射雜訊。
根據以上的情形，將載子積存領域15，16的載子濃度設為n型矽基板1的載子濃度的1倍以上5倍以下程度，且使載子濃度分布形成平坦之下，可使電洞的枯竭放慢。其結果，可抑制在逆回復時產生的電壓．電流的振動，可抑制放射雜訊的發生。
並且，在深度方向相鄰的n型緩衝層5，6，7間所夾的載子積存領域15，16的載子濃度是朝n型陰極層4側變高為理想。亦即，配置於n型緩衝層5與n型緩衝層7的中間的位置之n型緩衝層(以下稱為中間的深度的n型緩衝層)6與最淺的n型緩衝層7所夾的載子積存領域16的載子濃度是比最深的n型緩衝層5與中間的深度的n型緩衝層6所夾的載子積存領域15的載子濃度更高(載子積存領域16的載子濃度>載子積存領域15的載子濃度)。在形成如此的載子濃度分布之下，從p型陽極層3與n型漂移層2之間的pn接合擴大的空乏層的延伸會被緩和地抑制朝陰極側，電洞的枯竭會變慢，逆回復時的電壓．電流的振動會被抑制。藉此，可抑制放射雜訊的發生。
並且，藉由使n型緩衝層5，6，7所夾的載子積存領域15，16的載子濃度形成比n型矽基板1高，從p型陽極層3與n型漂移層2之間的pn接合擴大的空乏層的擴大會被抑制。藉此，即使弄薄n型矽基板1的厚度，還是可確保耐壓，可減少發生損失。並且，被n型緩衝層5，6，7所夾的載子積存領域15，16的載子濃度高於n型矽基板1，是在此載子積存領域15，16的結晶缺陷回復成良好的證明，可降低漏電流。
並且，在上述的構成的PiN二極體100中，可取得良好的軟恢復特性，可降低浪湧電壓及放射雜訊。
其次，說明有關載子積存領域15，16的平均的施體濃度與振盪電壓臨界值VRRO的關係。所謂平均的施體濃度是例如前述般，亦可為包含成為載子積存領域15，16的內部的最小載子濃度的位置之領域M的平均濃度Nmean。圖3是表示施體濃度與振盪電壓臨界值VRRO的關係的特性圖。並且，圖13是表示二極體的逆回復波形與振盪電壓臨界值VRRO的定義的模式圖。振盪電壓臨界值VRRO的定義是如以下般。如圖13所示般，在電感負荷的斬波電路(chopper circuit)，將順方向電流IF固定於預定的值，假想在電路的浮遊電感Ls，電源電壓VCC的基礎下使二極體逆回復的情況。此時，一邊使電源電壓VCC慢慢地增加，一邊重複逆回復時，若電源電壓VCC形成比某值更高，則二極體的電壓及電流波形會振盪。將此逆回復波形剛好要振盪時的電源電壓VCC的值定義為振盪電壓 臨界值VRRO。二極體的逆回復時的振盪現象是成為放射雜訊的主要原因，因此必須儘可能抑制振盪。為了抑制逆回復時的振盪，振盪電壓臨界值VRRO儘可能高為理想。
如圖3所示般，在質子注入所生成的施體的濃度(施體濃度)低於n型矽基板1的載子濃度(電子濃度)時，結晶缺陷的回復不夠充分(結晶缺陷多)。因此，如前述般依再結合中心，載子的壽命變短，蓄積載子減少，助長逆回復時的載子的枯竭。其結果，二極體的逆回復時容易振盪，振盪電壓臨界值VRRO會降低。此逆回復時的振盪現象是當順方向電流IF比額定電流的1/10更低的值時，特別容易發生。
另一方面，若施體濃度(電子濃度)過高於n型矽基板1的載子濃度(電子濃度)，則會藉由n型矽基板1的多數載子之電子(負電荷)及貼附於n型矽基板1內的施體離子(正電荷)來保持中性。其結果，正電荷之少數載子的電洞的量會減少(施體離子多)。具體而言，若施體濃度超過n型矽基板1的載子濃度的5倍，則電洞的枯竭快，振盪電壓臨界值VRRO開始降低。因此，被複數的n型緩衝層5，6，7所夾的載子積存領域15，16的載子濃度相對於n型矽基板1的載子濃度，形成1倍以上5倍以下程度為佳。
更說明有關用以形成最深的n型緩衝層5之來自質子的背面1a的飛程Rp(亦即，從n型矽基板1的背面到最深的n型緩衝層5的載子峰值濃度的位置5a為 止的距離Y)。所謂離基板的背面最深的n型緩衝層5是位於最p型陽極層3側的n型緩衝層。逆回復時，從p型陽極層3與n型漂移層2之間的pn接合朝n型陰極層4來擴大n型漂移層2的空間電荷領域(廣義的空乏層)是在複數的n型緩衝層5，6，7之中，最初到達最深的n型緩衝層5。為了抑制逆回復振盪，此最深的n型緩衝層5的位置重要。
其次，說明有關PiN二極體100的淨摻雜濃度分布。圖9是表示此發明的實施例1的半導體裝置的淨摻雜濃度的特性圖。在圖9模式性地表示從PiN二極體100的p型陽極層3往n型陰極層4的深度方向之基板剖面的淨摻雜濃度分布。以成為n型矽基板1的正面之p型陽極層3與陽極電極8(未圖示)的界面作為原點，將n型矽基板1的最終的(製造製程完了後的)厚度簡稱為基板厚度，設為W0。n型漂移層2的摻雜濃度是n型矽基板1的摻雜濃度。將p型陽極層3與n型漂移層2之間的pn接合(以下簡稱為pn接合)23的擴散深度設為xj。所謂最深的n型緩衝層5是位於最p型陽極層3側的n型緩衝層，將離pn接合23最深的n型緩衝層5的最大濃度的位置(峰值位置5a)為止的距離設為Z。另一方面，n型矽基板1的背面是n型陰極層4與陰極電極9(未圖示)的界面，將由此基板背面來看之最深的n型緩衝層5的載子峰值濃度的位置5a為止的深度(以下稱為離基板背面最深的n型緩衝層5的峰值位置為止的距離)設為Y。此時，離基 板背面最深的n型緩衝層5的峰值位置為止的距離Y是表示為Y=W0-(xj+Z)。離此基板背面最深的n型緩衝層5的峰值位置為止的距離Y是成為從基板背面來注入質子時的飛程Rp。
離基板背面最深的n型緩衝層5的峰值位置為止的距離Y的理想範圍是振盪電壓臨界值VRRO形成充分高那樣的值的範圍為理想。首先，從pn接合23到最深的n型緩衝層5的峰值位置為止的距離Z相對於基板厚度W0是Z=αW0。α是無次元的係數。其次，調查振盪電壓臨界值VRRO與Z=αW0的關係。圖10是表示係數α與被規格化的振盪電壓臨界值VRRO的關係的特性圖。在圖10是顯示振盪電壓臨界值VRRO的α依存性。圖10的縱軸是以額定電壓Vrate來將振盪電壓臨界值VRRO規格化的值。在此振盪電壓臨界值VRRO的測定中，順方向電流密度JF是10A/cm2，電路的浮遊電感Ls是設為200nH。在實施例1中，額定電壓Vrate是1200V，額定電流密度Jrate是設為200A/cm2。亦即，順方向電流密度JF是額定電流密度Jrate的1/20。基板厚度W0是120μm。若係數α設為0.4以上0.8以下的範圍，則從pn接合23到最深的n型緩衝層5的峰值位置為止的距離Z是成為基板厚度W0的40%以上80%以下。其結果，根據上述的式，可將從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y設為0.2W0-xj以上0.6W0-xj以下。藉此，在從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y及比最深的n型 緩衝層5的峰值位置更基板背面側(陰極側)，可抑制空間電荷領域的擴大。其結果，振盪電壓臨界值VRRO可形成十分接近額定電壓的值。而且，只要係數α為0.45以上0.7以下，更理想是0.5以上0.6以下，振盪電壓臨界值VRRO便可為最高且安定地設為高的值。
該等的係數α的範圍為理想的理由是如以下般。
一般，二極體等的功率半導體元件是將額定電壓的1/2前後的電壓設為電源電壓VCC。在逆回復時，當二極體的兩電極間電壓(陽極-陰極間電壓)Vak成為電源電壓VCC程度時，逆回復電流也成為最大，但此時從二極體的pn接合23擴大至n型漂移層2的內部的空間電荷領域的寬x0，典型的是成為基板厚度W0的大概50%前後。並且，逆回復電流的最大值，雖也會依電路條件而定，但大概是與額定電流密度Jrate同程度。在空間電荷領域中，電洞會朝p型陽極層3追過，因此其速度是成為載子的飽和速度vsat(約8×106cm/s)，電洞濃度p在空間電荷領域內大概一定。空間電荷領域的平均電場強度的大小是例如1.5×105V/cm程度，在空間電荷領域的電流密度J是將電荷素量設為q，將電洞濃度設為p時，成為J=qvsatp。
另一方面，空間電荷領域的電場強度E的平均傾斜度是將最大電場強度設為Em，將半導體(在此是矽)的介電常數設為εS(就矽而言是11.9×ε0，ε0是真空的介電常數8.85×10-14F/cm)時，由Poisson's的式子成為 Em/x0=(q/εS)(p+Nd)。在此，Nd是n型矽基板1的摻雜濃度。電洞濃度p是如前述般大概一定，由前述的電流密度J，p=J/(qvsat)。電流密度J是如前述般為逆回復電流密度的最大值，在此為了使考察形成簡單，而設為額定電流密度Jrate。而且，當逆回復電流成為最大時，是二極體的兩電極間電壓Vak為一致於電源電壓VCC時，電源電壓VCC大概為額定電壓的1/2。由於空間電荷領域的電場強度的積分值是與Vak(=VCC)一致，因此為Vrate/2=(1/2)Em．x0 2。在此若由前述的Poisson's的式來消去Em，則x0是以下記式(3)來表示。
以上，此x0是可謂額定電壓，額定電流密度Jrate決定時之逆回復中的空間電荷領域的大概的寬。在本發明的實施例1是將此x0稱為距離指標x0。為了抑制逆回復時的振盪，以此距離指標x0來抑制空間電荷領域的擴大，具有效果性。特別是當二極體的兩電極間電壓Vak到達電源電壓VCC時，若可抑制超過的擴大，則可抑制在之後的逆回復過程中減少的蓄積載子(在電子及電洞大概相等的濃度存在之電性中性的領域的載子)的枯竭。如前述般，逆回復時的空間電荷領域的寬是在距離指標x0，為 基板厚度W0的大概50%前後。因此，包含將從pn接合23到最深的n型緩衝層5的峰值位置為止的距離Z設為基板厚度W0的一半的值0.5W0之0.4W0以上0.8W0以下的範圍內，亦即將最深的n型緩衝層5的峰值位置設為基板深度方向的中心附近或稍微離開中心的陰極側。藉此，可將從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y設為(0.2W0-xj)以上(0.6W0-xj)以下，可強力地抑制振盪現象。
而且，說明有關對於距離指標x0，從基板背面到離最深的n型緩衝層5的背面的峰值位置為止的距離Y是位於哪個程度的範圍為佳。藉由自基板的背面研磨等來決定基板的最終厚度時，為了形成n型緩衝層5，而從背面注入質子。因此，從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y會強力影響二極體的電性的諸特性，特別是逆回復等的開關特性。首先，將從pn接合23到最深的n型緩衝層5的峰值位置為止的距離Z設為Z=βx0。β是無次元的係數。圖11是針對實施例1的額定電壓為1200V的二極體來顯示係數β與被規格化的振盪電壓臨界值VRRO的關係的特性圖。在圖11是顯示振盪電壓臨界值VRRO的β依存性(亦即，離相對於距離指標x0的基板背面最深的n型緩衝層5的峰值位置的依存性)。圖11的縱軸是以額定電壓Vrate來使振盪電壓臨界值VRRO規格化的值。在係數β為0.6以上1.4以下的範圍中，從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y是成 為31.8μm以上80.5μm以下，在此範圍，振盪電壓臨界值VRRO是顯示高的值。而且，若係數β為0.7以上1.2以下，則從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y是成為44.0μm以上74.4μm以下，在從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y的範圍，振盪電壓臨界值VRRO可到達至額定電壓Vrate的80%以上。而且，若係數β為0.8以上1.0以下，則從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y是成為56.2μm以上68.3μm以下，在從此基板背面到最深的n型緩衝層5的峰值位置為止的距離Y的範圍，可將振盪電壓臨界值VRRO安定地形成高的值。另外，在圖11中，有關額定電壓為600V，3300V的情況，也顯示係數β與被規格化的振盪電壓臨界值VRRO的關係。在額定電壓為600V，3300V的情況，也是在與額定電壓為1200V同樣的係數β的範圍，可將振盪電壓臨界值VRRO安定地形成高的值。
如上述般，離基板背面最深的n型緩衝層5的峰值位置的距離Y是從對於基板厚度W0的pn接合23到最深的n型緩衝層5的峰值位置為止的距離Z的比例之係數α，或從對於距離指標x0的pn接合23到最深的n型緩衝層5的峰值位置為止的距離Z的比例之係數β的任一方為預定的範圍內可提高抑制振盪的效果。就以上的例子而言，係數α及係數β是對於振盪電壓臨界值VRRO看似等價，但絕非如此，而是彼此獨立。例如，若將基板厚度 W0形成比本實施例1的基板厚度120μm更厚，則有時振盪電壓臨界值VRRO會移動至比α=0.5更低處。這是因為除了振盪電壓臨界值VRRO對於距離指標x0的係數β的依存性比振盪電壓臨界值VRRO對於係數α的依存性更小以外，距離指標x0會相對性地靠p型陽極層3的位置。
並且，因基板厚度的增加，蓄積載子的存在領域也會沿著基板的深度方向而變寬，因此逆回復時的載子的枯竭會更被抑制，但順電壓降下或逆回復損失會隨基板厚度的增加而增加。於是，藉由將基板厚度W0形成比120μm更薄，該部分距離指標x0會相對地移動至n型陰極層4側，因此振盪電壓臨界值VRRO會移動至比α=0.5更高處。
而且，不僅基板厚度，有關開始逆回復時的順方向電流密度JF、電路的浮遊電感Ls也是係數α及係數β與振盪電壓臨界值VRRO的關係若干變化。然而，只要係數α及係數β分別位於前述的值的範圍，便可在順方向電流密度JF及電路的浮遊電感Ls各廣範圍形成充分高振盪電壓臨界值VRRO，可抑制振盪。
並且，此數值範圍也可適用在其他的額定電壓。在圖15中，針對距離指標x0及乘以相對於距離指標x0的係數β時之從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y，顯示各種的額定電壓的值。圖15是針對從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y來按各額定電壓顯示的圖表。在此，Y=W0- (βx0+xj)，xj=3.0μm。
雖也依額定電壓，但如在圖11也顯示般，可確認係數β位於前述的數值範圍之間，在哪個額定電壓也可提高振盪電壓臨界值VRRO。只要係數β為0.6以上1.4以下，便可維持充分高的振盪電壓臨界值VRRO。而且，只要係數β為0.7以上1.2以下，更理想是0.8以上1.0以下，在哪個額定電壓皆可維持安定的十分接近額定電壓Vrate的振盪電壓臨界值VRRO。
另外，在實施例1是舉形成3個n型緩衝層5，6，7的情況為例進行說明，但不限於3個，亦可形成2個的n型緩衝層，或形成4個以上的n型緩衝層。特別是在元件耐壓變高時，增加此n型緩衝層的數量為佳。此情況，至少有關最深的n型緩衝層5方面，第1寬W1與第2寬W2的關係，載子積存領域15的載子濃度及其分布，以及從基板背面(質子注入面)到最深的n型緩衝層5為止的距離Y等是位於上述理想的範圍為佳。
並且，依係數α或係數β的值，或電路條件等，也有時振盪電壓臨界值VRRO是形成比額定電壓Vrate更大，例如亦可十分接近耐壓的值。
(比較例)
說明有關在質子注入後的熱處理溫度為380℃的溫度下進行之圖2所示的比較例(點線)。在比較例中，用以形成3個的n型緩衝層之質子注入的各飛程是分別為離基板 背面50μm程度，25μm程度，10μm程度。並且，n型矽基板1本身的雜質濃度(載子濃度)是比實施例1低。
用以形成最深的n型緩衝層之質子注入是以高的加速能量來注入，因此在以離n型矽基板1的背面1a，50μm程度的飛程為中心的附近，廣泛(厚度)產生多數的結晶缺陷，在380℃的熱處理中，結晶缺陷的回復不夠充分。因此，最深的n型緩衝層的載子濃度是在其峰值位置之前(最深的n型緩衝層與鄰接於最深的n型緩衝層的陰極側的n型緩衝層之間)比n型矽基板1的載子濃度還大幅度地降低。並且，離最深的n型緩衝層的峰值位置之陽極側的第1寬W1’是比離最深的n型緩衝層的峰值位置之陰極側的第2寬W2’更窄。亦即，在此比較例中，由於結晶缺陷未充分回復，因此漏電流變大。而且，壽命變短，蓄積載子變少，因此電洞的枯竭快。並且，當空間電荷領域到達最深的n型緩衝層時，電壓變化率dV/dt會急增。因此，空間電荷領域的擴大會被強力地壓制，所以在逆回復時電壓．電流會振動，而產生令放射雜訊發生的不良情況。
如以上說明般，若根據實施例1，則可抑制空乏層的擴大，謀求耐壓的確保及發生損失的降低，可抑制開關動作時的電壓．電流的振動。又，若根據實施例1，則可藉由使結晶缺陷回復來縮小漏電流，可使在高溫動作時所引起的熱暴走的風險降低。
(實施例2)
其次，說明有關製造圖1的半導體裝置的方法，作為實施例2。圖4~圖7是表示此發明的實施例2的半導體裝置的製造途中的狀態的剖面圖。首先，如圖4所示般，例如在500μm程度的厚度的n型矽基板1的一方的主面的表面層，選擇性地形成p型陽極層3及高耐壓接合終端構造11的p型層12。其次，在n型矽基板1之p型陽極層3與p型層12所夾的領域的表面上及p型層12間所夾的領域的表面上，形成氧化膜的絕緣膜14。其次，在p型陽極層3上形成陽極電極8，在p型層12上形成終端電極13。其次，將n型矽基板1的另一方的面(n型矽基板1的背面1b)研削．研磨，而使n型矽基板1的厚度薄至120μm程度。
其次，如圖5所示般，從n型矽基板1的研削後的另一方的面(n型矽基板1的背面1a)，以2.2MeV，1.5MeV，0.5MeV的加速能量，1×1013cm-2程度的注入量(E1)來將質子注入(G1，G2，G3)予以注入3次。在質子注入(G1，G2，G3)之質子22的各飛程(P1，P2，P3)是分別離注入面(n型矽基板1的背面1a)60μm，25μm，6μm程度。
其次，如圖6所示般，將質子注入(G1，G2，G3)後的n型矽基板1設定在退火爐18內，例如以420℃的溫度來進行3小時的熱處理。藉由此熱處理，使在質子22的通過領域產生的結晶缺陷回復，謀求被導入至n型 矽基板1內的質子22的施體化，形成在圖2所示的n型緩衝層5，6，7。
其次，如圖7所示般，從退火爐18取出n型矽基板1，在n型矽基板1的另一方的面(背面1a)的表面層形成n型陰極層4。然後，在n型陰極層4上形成陰極電極9，而完成圖1所示的PiN二極體100。用以形成n型陰極層4的熱處理是例如以雷射退火等來進行，因此不影響從n型矽基板1的背面1a形成至比n型陰極層4更深的位置之各n型緩衝層5，6，7。另外，在研磨n型矽基板1的另一方的面而使n型矽基板1的厚度變薄後，複數的n型緩衝層的形成時(圖4的工程)，亦可藉由質子注入在n型矽基板1的另一方的面(背面1a)的表面層形成n型陰極層4。
藉由前述的製造製程，最深的n型緩衝層5的載子濃度的峰值位置5a是形成於離n型矽基板1的背面1a，60μm的深度。並且，被n型緩衝層5，6，7所夾的載子積存領域15，16的載子濃度是比n型矽基板1的載子濃度高又平坦。而且，在n型緩衝層5，6，7的載子濃度分布中，從最深的n型緩衝層5的載子濃度的峰值位置5a往陽極側的第1寬W1是比從最深的n型緩衝層5的載子濃度的峰值位置5a往陰極側的第2寬W2還寬。此理由是為了形成最深的n型緩衝層5，而質子注入G1的加速能量變高，質子注入量的分布形成夾著峰值位置而擴大至陽極側及陰極側。由於在質子22所存在的領域會 形成結晶缺陷，因此結晶缺陷也會擴大形成至比質子注入量的峰值位置還靠陽極側。擴大至比此質子注入量的峰值位置更深的陽極側而形成的結晶缺陷會回復，此領域也被施體化。因此，最深的n型緩衝層5的載子濃度分布是比峰值位置5a還往陽極側的第1寬W1會寬於比峰值位置5a還往陰極側的第2寬W2。
在圖2顯示質子注入(G1，G2，G3)後，在420℃附近的溫度之熱處理後，以周知的展佈電阻測定法(SR法)所測定之n型緩衝層5，6，7的載子濃度分布。若在熱處理溫度為420℃的溫度下實施，則被n型緩衝層5，6，7所夾的載子積存領域15，16的載子濃度是成為n型矽基板1的載子濃度以上。並且，在最深的n型緩衝層5的載子濃度分布中，比峰值位置5a還往陽極側的第1寬W1是大於比峰值位置5a還往陰極側的第2寬W2。
在質子注入(G1，G2，G3)後的熱處理中，熱處理溫度是400℃以上500℃以下的範圍內為佳，熱處理時間是1小時以上10小時以下的範圍內為佳。更理想是熱處理溫度420℃以上450℃以下的範圍內為佳，熱處理時間是1小時以上3小時以下為佳。
在此，發明者們發現有關矽的質子的飛程Rp(最深的n型緩衝層5的峰值位置5a，單位是μm)與質子的加速能量E(eV)的關係，將log(Rp)設為x，將log(E)設為y時，以下記式(4)來表示。
y=-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474．．．(4)
在圖14顯示將上述式(4)形成圖表者。圖14是表示此發明的實施例2的質子注入之質子的飛程Rp的對數(log(Rp))與質子的加速能量E的對數(log(E))的關係的特性圖。圖14的橫軸是log(Rp)，顯示對應於log(Rp)的軸數值的下側的括弧內的Rp(μm)。並且，圖14的縱軸是log(E)，顯示對應於log(E)的軸數值的左側的括弧內的E。上述式(4)是使log(Rp)及加速能量log(E)的各值合適於x(=log(Rp))的4次的多項式之式。
藉由使用上述式(4)取得從所望的基板背面到最深的n型緩衝層5的峰值位置為止的距離Y，因此可以該距離Y作為飛程Rp來求取必要的質子的加速能量E。以周知的展佈電阻測定法(SR法)來測定實際以藉由上述的式(4)來從預定的飛程Rp算出．設定的加速能量E來注入質子的試料時，預定值與實測值會很一致。並且，在圖15所示的各額定電壓中，即使是形成對應於從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y的理想值(範圍)之類的最深的n型緩衝層5時，還是可利用上述式(4)來算出加速能量E。例如，在圖15所示的各額定電壓中，從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y最深者是額定電壓6500V，且為對應於β=0.6的Y=454.4μm。對應於此距離Y的質子的加速能量E是7.6MeV，亦即約8.0MeV。另一方面，從基板背面到最深 的n型緩衝層5的峰值位置為止的距離Y最淺者是離基板背面比15μm更若干深，例如額定電壓600V，且對應於β=1.3的Y=17.5μm。對應於從此基板背面到最深的n型緩衝層5的峰值位置為止的距離Y之質子的加速能量E是1.1MeV，亦即約1.0MeV。以上，例如，質子的加速能量E是1.0MeV以上8.0MeV以下為佳。
另外，利用以上述式(4)所示的合適式來從所望的質子的飛程Rp設定質子注入的加速能量E，將質子注入至矽時之實際的加速能量E’與藉由展佈電阻(SR)測定法等所取得的實際的飛程Rp’(最深的n型緩衝層5的載子濃度的峰值位置)的關係是可思考成以下般。亦即，對於算出的加速能量E，只要實際的加速能量E’位於E±5%程度的範圍，實際的飛程Rp’也會收於算出的飛程Rp的±5%程度的範圍，成為測定誤差的範圍內。因此，實際的飛程Rp’自算出的飛程Rp的偏差對於特性影響十分小。因此，只要實際的加速能量E’位於算出的加速能量E的±5%的範圍，便可判斷成實際的飛程Rp’為如實質設定般的飛程Rp。在實際的加速器中，加速能量E及飛程Rp皆可收於上述測定誤差的範圍(±5%)，因此實際的加速能量E’及實際的飛程Rp’是完全可思考成按照以所望的飛程Rp及算出的加速能量E來表示之上述式(4)無礙。
並且，在圖15所示的各額定電壓中，也是以從基板背面到最深的n型緩衝層5的峰值位置為止的距離Y作為飛程Rp，以能夠成為對應於上述係數α或係數β 的值(範圍)之值的方式，藉由以上述式(4)所示的合適式來算出．設定用以形成最深的n型緩衝層5之質子注入的加速能量E為佳。具體而言，例如根據係數β的範圍，加速能量E為以下所示般較理想。
額定電壓為600V時，例如用以形成最深的n型緩衝層5的質子注入的加速能量E是1.1MeV以上1.8MeV以下，較理想是1.2MeV以上1.7MeV以下，更理想是1.4MeV以上1.6MeV。額定電壓為1200V時，例如用以形成最深的n型緩衝層5的質子注入的加速能量E是1.6MeV以上2.8MeV以下，較理想是1.9MeV以上2.6MeV以下，更理想是2.2MeV以上2.5MeV以下。
額定電壓為1700V時，例如用以形成最深的n型緩衝層5的質子注入的加速能量E是1.9MeV以上3.4MeV以下，較理想是2.4MeV以上3.3MeV以下，更理想是2.8MeV以上3.1MeV以下。額定電壓為3300V時，例如用以形成最深的n型緩衝層5的質子注入的加速能量E是3.0MeV以上5.1MeV以下，較理想是3.6MeV以上4.8MeV以下，更理想是4.1MeV以上4.6MeV以下。
額定電壓為4500V時，例如用以形成最深的n型緩衝層5的質子注入的加速能量E是3.7MeV以上6.1MeV以下，較理想是4.4MeV以上5.8MeV以下，更理想是5.0MeV以上5.6MeV以下。額定電壓為6500V時，例如用以形成最深的n型緩衝層5的質子注入的加速能量E是4.7MeV以上7.6MeV以下，較理想是5.5MeV以上 7.3MeV以下，更理想是6.2MeV以上6.9MeV以下。另外，並非限於上述額定電壓，上述以外例如400V，1400V，2500V等的額定電壓時，亦可以和上述同樣的方法來從所望的飛程Rp設定加速能量E。
藉由使用上述式(4)，可極精度佳從質子注入的飛程Rp算出必要的加速能量E，在質子注入時可設定加速能量。如此一來，可抑制PiN二極體100的逆回復時的電壓．電流的振動。並且，可抑制空乏層的擴大，即使弄薄n型矽基板1的厚度，還是可確保耐壓，可謀求發生損失的低減。而且，PiN二極體100的軟恢復特性會提升，浪湧電壓，放射雜訊會被減低。並且，在使藉由質子注入所產生的結晶缺陷回復下，可縮小漏電流，因此可使高溫動作時熱暴走的風險降低。
另外，在實施例2中是進行3次質子注入，但質子注入的次數是可任意設定。
以上，如說明般，若根據實施例2，則可取得與實施例1同樣的效果。
(實施例3)
其次，舉例說明有關本發明的實施例3的半導體裝置的構成，絕緣閘型雙極電晶體(IGBT)。圖12是表示此發明的實施例3的半導體裝置的構成的說明圖。圖12(a)是實施例3的半導體裝置的要部剖面圖。圖12(b)是圖12(a)的切斷線A-A’的淨摻雜濃度分布。
如圖12所示般，設有由n-型半導體基板所構成的n-型漂移層2，在n-型半導體基板的正面的表面層設有比n-型漂移層2更高雜質濃度的p型基極層33。在p型基極層33的內部是設有比p型基極層33更高雜質濃度的n+型射極層34。在n+型射極層34，p型基極層33及n-型漂移層2的3層，以能夠隔著閘極絕緣膜43來對向的方式形成有閘極電極42，例如設有周知的溝閘極型的MOS閘極(由金屬-氧化膜-半導體所構成的絕緣閘)構造。另外，即使取代溝閘極型的MOS閘極構造，而設有周知的planer gate型的MOS閘極構造也無妨。在n-型半導體基板的正面上，以能夠接觸於n+型射極層34及p型基極層33的方式形成有射極電極31。此射極電極31是藉由層間絕緣膜41來與閘極電極42電性絕緣。
在n-型半導體基板的背面側是形成有p型集極層39及n型場截止(field stop)層38。n型場截止層38是在離基板背面比p型集極層39更深的位置接觸於p型集極層39而設。此n型場截止層38是主要抑制在關閉狀態從p型集極層39流入的電洞，具有抑制漏電流的機能。在p型集極層39是有集極電極32接觸。在n-型漂移層2的內部是與實施例1同樣，配置有藉由質子的注入及熱處理來從基板背面以不同的深度形成的複數的n型緩衝層35，36，37。而且，在深度方向相鄰之複數的n型緩衝層35，36，37及n型場截止層38的各之間是形成有比該等的層更低雜質濃度的載子積存領域45，46，47。另 外，n型場截止層38是只要為n型的摻雜雜質即可，例如亦可含磷(P)，砷(As)，或質子(氫)的任一的雜質。
最深的n型緩衝層35的載子峰值濃度的位置之離p型集極層39與集極電極32的界面之距離(從基板背面到最深的n型緩衝層35的峰值位置為止的距離)Y是與實施例1同樣形成為理想。IGBT時，與二極體的逆回復不同，開啟狀態的電流的方向是從p型集極層39往n+型射極層34的方向。然而，使此開啟電流關上時的空間電荷領域之擴大的方向是從基板正面附近的p型基極層33與n型漂移層2之間的pn接合往基板背面的p型集極層39的方向。並且，在關上時通過空間電荷領域之電洞的方向是從基板背面往正面的方向。因此，該等的2點是與二極體的空間電荷領域電洞的動作同樣。因此，與在實施例1中產生的逆回復振盪同樣的物理性原因，關上振盪也會發生。相對於此，從基板背面到最深的n型緩衝層35的峰值位置為止的距離Y是形成與實施例1同樣為理想。
如以上說明般，若根據實施例3，則即使將半導體裝置的構造設為IGBT時，還是可與實施例1同樣使關上時的電洞的枯竭變慢，且在關上時發生的電壓及電流的振動也可抑制，可抑制放射雜訊的發生。
以上，本發明並非限於上述的實施形態，亦可在不脫離本發明的主旨範圍內實施各種的變更。
[產業上的利用可能性]
如以上般，本發明的半導體裝置及其製造方法是在變頻器等的電力變換裝置或各種產業用機械等的電源裝置等所使用的功率半導體裝置有用。
1‧‧‧n型矽基板
1a‧‧‧n型矽基板的背面
2‧‧‧n型漂移層
3‧‧‧p型陽極層
4‧‧‧n型陰極層
5‧‧‧複數的n型緩衝層之中，配置在離n型矽基板的背面最深的位置之n型緩衝層
5a‧‧‧複數的n型緩衝層之中，配置在離n型矽基板的背面最深的位置之n型緩衝層5的載子峰值濃度的位置
6‧‧‧複數的n型緩衝層之中，配置在其他的n型緩衝層的中間的位置之n型緩衝層
6a‧‧‧複數的n型緩衝層之中，配置在其他的n型緩衝層的中間的位置之n型緩衝層6的載子峰值濃度的位置
7‧‧‧複數的n型緩衝層之中，配置在離n型矽基板最淺的位置之n型緩衝層
7a‧‧‧複數的n型緩衝層之中，配置在離n型矽基板的背面最淺的位置之n型緩衝層7的載子峰值濃度的位置
8‧‧‧陽極電極
9‧‧‧陰極電極
11‧‧‧高耐壓接合終端構造
12‧‧‧p型層
13‧‧‧終端電極
14‧‧‧絕緣膜
15，16‧‧‧夾於n型緩衝層間的領域(載子積存領域)
17‧‧‧複數的n型緩衝層之中，配置在離n型矽基板的背面最淺的位置之n型緩衝層7與n型陰極層4所夾的領域
20‧‧‧n型層
100‧‧‧PiN二極體
E1~E3‧‧‧加速能量
P1，P2，P3‧‧‧為了形成n型緩衝層而被注入的質子的飛程
Q1，Q2，Q3‧‧‧離n型緩衝層的基板背面的深度
T‧‧‧n型陰極層4的擴散深度

Claims (25)

  1. 一種半導體裝置，其特徵係具備：n型漂移層，其係設在n型半導體基板的內部；p型層，其係於前述n型半導體基板的第1主面的表面層接觸於前述n型漂移層而設；及n型層，其係於前述n型半導體基板的第2主面側接觸於前述n型漂移層而設，前述n型層係以導入至前述n型半導體基板的氫被施體化而成之離前述n型半導體基板的第2主面的深度不同的複數的n型緩衝層所構成，複數的前述n型緩衝層之中，配置於最接近前述p型層的位置之最接近緩衝層的載子峰值濃度的位置係離前述n型半導體基板的第2主面比15μm的位置更深，在深度方向相鄰之前述n型緩衝層間所夾的領域的載子濃度係比前述n型緩衝層的載子峰值濃度更低，且為前述n型半導體基板的載子濃度以上。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述n型緩衝層，在深度方向相鄰之前述n型緩衝層間所夾的領域，及前述n型半導體基板的載子濃度係由展佈電阻所算出的值。
  3. 如申請專利範圍第1項之半導體裝置，其中，在深度方向相鄰之前述n型緩衝層間所夾的領域的載子濃度為前述n型半導體基板的載子濃度的1倍以上5倍以下。
  4. 如申請專利範圍第1項之半導體裝置，其中，在 深度方向相鄰之前述n型緩衝層間所夾的領域的載子濃度分布係具有在深度方向載子濃度幾乎為一定的平坦部。
  5. 如申請專利範圍第1項之半導體裝置，其中，在前述n型緩衝層的載子濃度分布中，從載子峰值濃度的位置往前述p型層側的寬係比從載子峰值濃度的位置往前述n型半導體基板的第2主面側的寬還寬。
  6. 如申請專利範圍第1項之半導體裝置，其中，在深度方向相鄰之前述n型緩衝層所夾的領域的載子濃度係朝前述p型層側而變小。
  7. 如申請專利範圍第1項之半導體裝置，其中，將從前述n型半導體基板的第1主面到第2主面為止的厚度設為W0，將離前述n型半導體基板的第1主面之前述p型層的深度設為xj，將從前述p型層與前述n型漂移層的界面到前述最接近緩衝層為止的距離設為Z，將從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度設為Y時，從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度Y為：Y=W0-(Z+xj)，將從前述p型層與前述n型漂移層的界面到前述最接近緩衝層為止的距離Z設為Z=αW0時的係數α為0.4以上0.8以下。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述係數α為0.45以上0.7以下。
  9. 如申請專利範圍第8項之半導體裝置，其中，前述係數α為0.5以上0.6以下。
  10. 如申請專利範圍第1項之半導體裝置，其中，將矽的介電常數設為εS，將額定電壓設為Vrate，將額定電流密度設為Jrate，將電荷素量設為q，將載子的飽和速度設為vsat，將前述n型漂移層的摻雜濃度設為Nd，將離前述n型半導體基板的第1主面之前述p型層的深度設為xj，將從前述p型層與前述n型漂移層的界面到前述最接近緩衝層為止的距離設為Z，將從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度設為Y，將距離指標x0設為【式1】時，從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度Y為：Y=W0-(Z+xj)，從前述p型層與前述n型漂移層的界面到前述最接近緩衝層為止的距離Z設為Z=βx0時的係數β為0.6以上1.4以下，
  11. 如申請專利範圍第10項之半導體裝置，其中，前述係數β為0.7以上1.2以下。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述係數β為0.8以上1.0以下。
  13. 如申請專利範圍第1~12項中的任一項所記載之半導體裝置，其中，為絕緣閘型雙極電晶體，其係具有：將前述p型層設為p型陽極層，將前述n型層設為前述n型緩衝層及n型陰極層的二極體，或，將前述p型層設為p型阱層，選擇性地設在p型阱層的內部的n型射極層，及設在前述n型層之對於前述n型漂移層側相反側的表面層的p型集極層。
  14. 一種半導體裝置的製造方法，其特徵係包含：第1工程，其係於n型半導體基板的第1主面的表面層，形成p型層及接觸於該p型層的主電極；第2工程，其係從前述n型半導體基板的第2主面，以不同的加速能量來進行複數次的質子注入；及第3工程，其係利用熱處理來使藉由前述質子注入所注入的質子施體化，形成離前述n型半導體基板的第2主面的深度不同的複數的n型緩衝層，在前述第2工程中，藉由前述第3工程所形成的複數的前述n型緩衝層之中，以形成於最接近前述p型層的位置之最接近緩衝層的載子峰值濃度的位置比15μm的位置更離開前述n型半導體基板的前述第2主面之方式，進行前述質子的離子注入。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中，用以形成前述最接近緩衝層之前述質子注入的 加速能量為1.0MeV以上8MeV以下。
  16. 如申請專利範圍第15項之半導體裝置的製造方法，其中，將矽的介電常數設為εS，將額定電壓設為Vrate，將額定電流密度設為Jrate，將電荷素量設為q，將載子的飽和速度設為vsat，將由前述n型半導體基板所構成的n型漂移層的摻雜濃度設為Nd，將離前述n型半導體基板的第1主面之前述p型層的深度設為xj，將從前述p型層與n型漂移層的界面到前述最接近緩衝層為止的距離設為Z，將從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度設為Y，且將距離指標x0設為下記【式2】時，從前述n型半導體基板的第2主面到前述最接近緩衝層的載子峰值濃度的位置為止的深度Y為：Y=W0-(Z+xj)，將從前述p型層與n型漂移層的界面到前述最接近緩衝層為止的距離Z設為Z=βx0，對應於係數β的值來設定用以形成前述最接近緩衝層之前述質子注入的加速能量，
  17. 如申請專利範圍第15項之半導體裝置的製造方法，其中，額定電壓為600V，用以形成前述最接近緩衝層之前述質子注入的加速能 量為1.1MeV以上1.8MeV以下。
  18. 如申請專利範圍第15項之半導體裝置的製造方法，其中，額定電壓為1200V，用以形成前述最接近緩衝層之前述質子注入的加速能量為1.6MeV以上2.8MeV以下。
  19. 如申請專利範圍第15項之半導體裝置的製造方法，其中，額定電壓為1700V，用以形成前述最接近緩衝層之前述質子注入的加速能量為1.9MeV以上3.4MeV以下。
  20. 如申請專利範圍第15項之半導體裝置的製造方法，其中，額定電壓為3300V，用以形成前述最接近緩衝層之前述質子注入的加速能量為3.0MeV以上5.1MeV以下。
  21. 如申請專利範圍第15項之半導體裝置的製造方法，其中，額定電壓為4500V，用以形成前述最接近緩衝層之前述質子注入的加速能量為3.7MeV以上6.1MeV以下。
  22. 如申請專利範圍第15項之半導體裝置的製造方法，其中，額定電壓為6500V，用以形成前述最接近緩衝層之前述質子注入的加速能量為4.7MeV以上7.6MeV以下。
  23. 如申請專利範圍第14項之半導體裝置的製造方法，其中，在前述第3工程中，係以400℃以上500℃以下的溫度，進行1小時以上10小時以下的前述熱處理。
  24. 如申請專利範圍第23項之半導體裝置的製造方法，其中，在前述第3工程中，係以420℃以上450℃以下的溫度，進行1小時以上3小時以下的前述熱處理。
  25. 如申請專利範圍第14~24項中的任一項所記載之半導體裝置的製造方法，其中，將用以形成前述最接近緩衝層之前述質子注入的加速能量E的常用對數值log(E)設為y，將用以形成前述最接近緩衝層的前述質子注入之離前述n型半導體基板的第2主面的飛程Rp的常用對數值log(Rp)設為x時，符合y=-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474。
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