JP2006157057A - 半導体装置 - Google Patents
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Abstract
【課題】pin構造を有する半導体装置のオン電圧を小さくする。
【解決手段】pin構造を有する半導体装置において、p層102とn-型半導体基板101との間のpn接合に逆バイアスを印加して生じる空乏層が伸びる範囲での、p層102の不純物量に対するn-型半導体基板101の不純物量の比を2/3以下とする。これにより半導体装置の厚さを薄くすることができるので、オン電圧を小さくすることができる。
【選択図】図10
【解決手段】pin構造を有する半導体装置において、p層102とn-型半導体基板101との間のpn接合に逆バイアスを印加して生じる空乏層が伸びる範囲での、p層102の不純物量に対するn-型半導体基板101の不純物量の比を2/3以下とする。これにより半導体装置の厚さを薄くすることができるので、オン電圧を小さくすることができる。
【選択図】図10
Description
本発明は、pin構造を有する半導体装置、例えばダイオード、トランジスタ、サイリスタに関する。
図15は従来のpinダイオードの構造を示し、同図(a)は断面図、同図(b)は不純物濃度プロファイルである。例えばシリコンを主成分とするn-型半導体基板601は、その一主面側(図中左側)にp層602を、他の主面側(図中右側)にn+層603を、それぞれ備えている。p層602は例えばボロンやガリウムを、n+層603は例えば燐を、それぞれ不純物として採用し、熱処理を行って所定の深さまで拡散して得ることができる。p層602及びn+層603にはそれぞれn-型半導体基板601と反対側に、電気抵抗の小さい金属から成るアノード電極604、カソード電極605が設けられている。
n-型半導体基板601の不純物はほぼ均一に分布しており、不純物濃度勾配は非常に小さい。またp層602及び及びn+層603は、その形成がn-型半導体基板601の2つの主面に対する不純物拡散で行われるので、いずれの不純物濃度も、n-型半導体基板601に近づくほど減少する不純物濃度勾配を有している。例えばn+層603の不純物濃度勾配は、約4×1018cm-4である。ここで不純物濃度勾配は、n+層603における不純物濃度の最大値の90%である第1の濃度を有する位置から、最大値の50%である第2の濃度を有する位置までの距離で、第1の濃度と第2の濃度の差を除した値を採用している。
一般にpn接合を有するダイオードに対して、外部回路の瞬間的な切替えによって、順方向に電流が流れている状態から逆バイアスを加えようとすると、過渡的にある期間だけ大きな逆電流が流れる。これはダイオードには少数キャリア蓄積現象があって、電流が一旦零になっても、直ちには逆方向に回復しないことによる。この逆電流は接合近傍に過剰キャリアとして残っていた小数キャリアがある濃度以下に減少して、空乏層が確立されるまで続く。
空乏層が確立すると、これが逆電圧を支え始め、空乏層の広がりに対応して逆電圧が徐々に増加すると共に逆電流が徐々に減少する。そして素子電圧が逆バイアスに印加された電圧に定常的に等しくなって逆回復動作が完了する。逆回復動作において流れる逆電流は、逆バイアス値と外部回路のインダクタンスで決まる電流減少率で減少する。
図15に示されたダイオードでは、p層602とn-型半導体基板601とが形成するpn接合近傍で、プロトン照射等によりキャリア再結合の中心が形成され、pn接合近傍のライフタイムを局部的に短く制御することで順電圧を低く、且つ逆回復電流が小さく、di/dt耐量の高い特性を図っている。またn-型半導体基板601は、全体に重金属の拡散や電子線照射等が施され、キャリアのライフタイムが短くなるように制御されている。
なお、逆回復時の波形を改善する為に半導体層と濃度とを制御する技術が、例えば特許文献1に開示されている。
しかしながら逆バイアス電圧が高い場合、逆回復動作の完了時近傍で、ダイオードの印加電圧が急激に振動し、周辺の電気機器の誤動作をもたらすようなノイズを発生させるという問題がある。図16は図15に示されたダイオードの逆回復動作前後の電圧VA、電流IAの時間変化を示すグラフであり、外部回路によって順バイアスから逆バイアスへと切り替えられた時刻を零としている。切り替え後約8μsにおいて、ダイオードの電流が定常的に零となり始め、その直後に2000Vを越える振幅ΔVの電圧振動が生じていることがわかる。
このような電圧振動はダイオードと外部回路が形成するLCR直列回路の共振によって生じると考えられる。このLCR直列回路は、ダイオードの空乏層と過剰キャリアをパラメータにした容量成分Cと、ダイオードに対する印加電圧と洩れ電流及び過剰キャリアの再結合電流をパラメータにした抵抗成分Rと、外部回路のインダクタンス成分Lとによって形成される。
ダイオードの容量成分Cと抵抗成分Rは時間的に変化する。特に抵抗成分Rは、空乏層外にある過剰キャリアが消滅すると急激に変化する。よってLCR回路の共振条件に達し、図16に示されたように電圧が振動すると考えられる。又、空乏層がn+層603に到達すると容量成分Cが急激に変化し、これがトリガーとなって電圧振動を発生させる場合もある。
このような電圧振動はダイオードに限らず、スイッチング速度の速いGCT(gate controlled turn-off)サイリスタなどでも、ターンオフ動作での電圧上昇時に生じうる。かかる電圧振動は、周辺の電気機器の誤動作をもたらすようなノイズの原因になるという問題がある。
本発明は上記のような問題を解決するためになされたもので、逆回復動作時やターンオフ動作時に印加電圧に振動の発生が少ない半導体装置を提供することを目的とする。またオン電圧を小さくすることも目的とする。
この発明にかかる半導体装置は、第1導電型の第1半導体層と、第2導電型の第2半導体層と、前記第1半導体層と前記第2半導体層の間に介在して前記第2半導体層よりも不純物濃度の低い前記第2導電型の半導体基板とを備える。前記第1半導体層と前記半導体基板との間のpn接合に逆バイアスを印加して生じる空乏層が伸びる範囲での、前記第1半導体層の不純物量に対する前記半導体基板の不純物量の比が2/3以下である。
この発明にかかる半導体装置によれば、半導体装置の厚さを薄くすることができるので、オン電圧を小さくすることができる。
実施の形態1.
図1は本発明の実施の形態1にかかるpinダイオードの構造を示し、同図(a)は断面図、同図(b)は不純物濃度プロファイルである。例えばシリコンを主成分とするn-型半導体基板101は、その一主面側(図中左側)にp層102を、他の主面側(図中右側)にn+層103を、それぞれ備えている。p層102は例えばボロンやガリウムを、n+層103は例えば燐を、それぞれ不純物として採用し、熱処理を行って所定の深さまで拡散して得ることができる。p層102及びn+層103にはそれぞれn-型半導体基板101と反対側に、電気抵抗の小さい金属から成るアノード電極104、カソード電極105が設けられている。
図1は本発明の実施の形態1にかかるpinダイオードの構造を示し、同図(a)は断面図、同図(b)は不純物濃度プロファイルである。例えばシリコンを主成分とするn-型半導体基板101は、その一主面側(図中左側)にp層102を、他の主面側(図中右側)にn+層103を、それぞれ備えている。p層102は例えばボロンやガリウムを、n+層103は例えば燐を、それぞれ不純物として採用し、熱処理を行って所定の深さまで拡散して得ることができる。p層102及びn+層103にはそれぞれn-型半導体基板101と反対側に、電気抵抗の小さい金属から成るアノード電極104、カソード電極105が設けられている。
p層102とn-型半導体基板101とが形成するpn接合近傍で、プロトン照射等によりキャリア再結合の中心が形成され、pn接合近傍のライフタイムを局部的に短く制御することで順電圧を低く、且つ逆回復電流が小さく、di/dt耐量の高い特性を図っている。またn-型半導体基板101は、全体に重金属の拡散や電子線照射等が施され、キャリアのライフタイムが短くなるように制御されている。
n-型半導体基板101の不純物はほぼ均一に分布しており、不純物濃度勾配は非常に小さい。またp層102及び及びn+層103は、その形成がn-型半導体基板101の2つの主面に対する不純物拡散で行われるので、いずれの不純物濃度も、n-型半導体基板101に近づくほど減少する不純物濃度勾配を有している。
しかし、図15に示されたダイオードとは異なり、n+層103の不純物濃度勾配は、2×1018cm-4以下に設定される。
図2及び図3は、図1に示されたダイオードの逆回復動作前後の電圧VA、電流IAの時間変化を示すグラフであり、外部回路によって順バイアスから逆バイアスへと切り替えられた時刻を零としている。図2、図3はそれぞれn+層103の不純物濃度勾配が2×1018cm-4、9×1017cm-4に設定された場合を示しており、アノード電極104とカソード電極105との間の距離、n+層103への不純物の総導入量並びにp層102の厚さ及び不純物プロファイルは図16に示された場合と揃えている。
図2、図3共に切り替え後約8μsにおいて、ダイオードの電流が定常的に零となり始め、その直後に電圧振動が生じている。しかし図2ではその振幅ΔVが数百V程度であって、図16に示された場合と比較して約1/5と大幅に抑えられている。また図3に示された場合では更に振幅ΔVが抑制されている。振幅ΔVは500V以下ならば外部回路がノイズによる影響を受け難いので、n+層103の不純物濃度勾配は、2×1018cm-4以下に設定されることが望ましい。
図4はn+層103の不純物濃度勾配と逆回復動作時の電圧振動の振幅ΔVとの関係を示したグラフであり、×印は実測値を示す。n+層103の不純物濃度勾配を緩やかにすることで、逆回復動作時の電圧振動が軽減されるのが分る。これは逆回復動作時、pn接合から伸びる空乏層がn+層103に到達した場合、n+層103の不純物濃度勾配が小さいほど、空乏層の拡大が急激には停止し難いことによると考えられる。
また、n+層103の形成においては、通常、燐や砒素などをn-型半導体基板101に対してイオン注入もしくは1000℃程度の熱処理により付着させた後に、1100℃以上の高温での熱処理により所定の深さまで拡散していく。よって緩やかな不純物濃度勾配を得るためには不純物を導入した後の熱処理時間を長く採る必要がある。この故に、n+層103への不純物の総導入量が変わらず、p層102及びn+層103を形成する前のn-型半導体基板101の厚さ及びp層102の厚さも固定されれば、n+層103の厚さは不純物濃度勾配が小さいほど厚くなる。従ってp層102及びn+層103を形成した後のn-型半導体基板101の厚さは、不純物濃度勾配が緩やかな程、薄くなる。よってp層102及びn+層103を形成する前のn-型半導体基板101の厚さにほぼ等しいアノード電極104とカソード電極105との間の距離と、n+層103への不純物の総導入量並びにp層102の厚さ及び不純物プロファイルとを揃えれば、不純物濃度勾配が小さいほどn-型半導体基板101が薄くなり、空乏層がn+層103へ到達する時間が早くなる。このこともn+層103の不純物濃度勾配を緩やかにすることで逆回復動作時の電圧振動が軽減される間接的な原因であると考えられる。
実施の形態2.
図5は図15(b)、図1(b)に対応したpinダイオードの不純物濃度プロファイルである。図中のグラフ101a,101bはn-型半導体基板101の、グラフ102a,102bはp層102の、103a,103bはn+層103の、それぞれの不純物濃度プロファイルを示している。
図5は図15(b)、図1(b)に対応したpinダイオードの不純物濃度プロファイルである。図中のグラフ101a,101bはn-型半導体基板101の、グラフ102a,102bはp層102の、103a,103bはn+層103の、それぞれの不純物濃度プロファイルを示している。
グラフ101a,102a,103aと、グラフ101b,102b,103bとはそれぞれ別個に構成されたpinダイオードの不純物濃度プロファイルを示している。そしてn+層103の内でn-型半導体基板101から最も遠い位置での表面不純物濃度は、前者及び後者のダイオードのそれぞれにおいてN2,N1(<N2)に設定されている。
上述のようにn+層103の形成においては、通常、燐や砒素などをn-型半導体基板101に対してイオン注入もしくは1000℃程度の熱処理により付着させた後に、1100℃以上の高温での熱処理により所定の深さまで拡散していく。従って、あるn+層103の不純物濃度勾配を得る場合、高い表面不純物濃度N2を有するn+層103を備えたダイオードよりも、低い表面不純物濃度N1を有するn+層103を備えたダイオードの方が、n+層103の厚さは薄くなる。従って、n+層103を短時間で形成するためには、その表面不純物濃度を小さくする事が望ましい。
勿論、上述の傾向は、実施の形態1にかかるpinダイオードについても当てはまる。図6はn+層103の表面不純物濃度とn+層103の厚さ、即ち拡散深さとの関係を示すグラフであり、n+層103の不純物濃度勾配が2×1018cm-4に設定された場合を示している。図中○印は実測値を示す。表面不純物濃度が5×1015cm-3の場合の拡散深さは約40μmであるのに対し、表面不純物濃度1×16cm-3の場合では、拡散深さが約75μm必要である。拡散に必要な熱処理の時間は、拡散温度を1250℃とした場合、深さ40μmの拡散においては約25時間であるのに対し、深さ75μmの拡散においては約85時間である。作業者の生活リズムが1日、即ち24時間であることに鑑みれば、拡散時間はほぼ24時間程度にする事が望ましい。従って実施の形態1にかかるダイオードのようにn+層103の不純物濃度勾配が2×1018cm-4以下に設定された場合には、n+層103の表面不純物濃度は5×1015cm-3以下とし、拡散深さを40μm以下にすることが望ましい。
なお、図7にn+層103の表面不純物濃度とスイッチング1回当たりの逆回復損失との関係もグラフとして示した。図中○印は実測値を示す。このようにn+層103の表面不純物濃度を低減することは、損失の抑制という観点からも望ましい。
実施の形態3.
図8はpinダイオードにおいてn型半導体のカソード電極と接触する位置における不純物濃度、即ち表面不純物濃度と、そのダイオードのオン電圧との関係を示すグラフであり、図中●印は実測値を示す。n型半導体はシリコンを主成分とし、カソード電極はアルミを主成分とする場合が示されている。カソード電極に接触するn型半導体の表面不純物濃度が5×1017cm-3以上であればほぼオン電圧は3.0Vで一定となるのに対し、表面不純物濃度が5×1017cm-3未満であれば、表面不純物濃度の低下と共にオン電圧は急激に上昇する。これはカソード電極とこれに接触するn型半導体との間でのオーミックコンタクトが良好に採れるか否かの差に起因すると考えられる。従って、カソード電極に接触するn型半導体の表面不純物濃度は5×1017cm-3以上とし、良好なオーミックコンタクトを得ることが望ましい。
図8はpinダイオードにおいてn型半導体のカソード電極と接触する位置における不純物濃度、即ち表面不純物濃度と、そのダイオードのオン電圧との関係を示すグラフであり、図中●印は実測値を示す。n型半導体はシリコンを主成分とし、カソード電極はアルミを主成分とする場合が示されている。カソード電極に接触するn型半導体の表面不純物濃度が5×1017cm-3以上であればほぼオン電圧は3.0Vで一定となるのに対し、表面不純物濃度が5×1017cm-3未満であれば、表面不純物濃度の低下と共にオン電圧は急激に上昇する。これはカソード電極とこれに接触するn型半導体との間でのオーミックコンタクトが良好に採れるか否かの差に起因すると考えられる。従って、カソード電極に接触するn型半導体の表面不純物濃度は5×1017cm-3以上とし、良好なオーミックコンタクトを得ることが望ましい。
しかし、実施の形態2で説明した5×1015cm-3以下という低い表面不純物濃度を有するn+層103に対してカソード電極105を直接に接触させると、良好なオーミックコンタクトが採れにくい。
図9は本発明の実施の形態3にかかるpinダイオードの構造を示す断面図である。本発明の実施の形態1にかかるpinダイオード(図1(a)参照)に対して、n+層103とカソード電極105との間にn++層106を介在させた構造を有している。従って、n+層103の不純物濃度の内、n-型半導体基板101から最も遠い、従ってn++層106に最も近い側での値、即ちn+層103の表面不純物濃度を5×1015cm-3以下に設定しつつも、n++層106の表面不純物濃度を5×1017cm-3以上に設定することにより、n+層103の不純物濃度勾配を容易に2×1018cm-4以下に設定し、かつカソード電極105との良好なオーミックコンタクトを得ることができる。従って、逆回復動作が完了した後の電圧振幅は小さく、かつオン電圧が小さなpinダイオードを実現することができる。
実施の形態4.
図10は本実施の形態を説明する図であり、図10(a)は図15(b)、図1(b)に対応したpinダイオードの不純物濃度プロファイルを示し、グラフ101c,102c,103cはそれぞれn-型半導体基板101、p層102、n+層103の不純物濃度プロファイルを示している。また図10(b)は逆バイアスを印加した定格電圧保持時のpinダイオードの各位置における電界強度プロファイルを示し、特にグラフE1は図10(a)と位置を整合させて示している。
図10は本実施の形態を説明する図であり、図10(a)は図15(b)、図1(b)に対応したpinダイオードの不純物濃度プロファイルを示し、グラフ101c,102c,103cはそれぞれn-型半導体基板101、p層102、n+層103の不純物濃度プロファイルを示している。また図10(b)は逆バイアスを印加した定格電圧保持時のpinダイオードの各位置における電界強度プロファイルを示し、特にグラフE1は図10(a)と位置を整合させて示している。
逆バイアス印加時のpinダイオードではn-型半導体基板101とp層102との間のpn接合から伸びた空乏層がn+層103にまで達しており、空乏層中において電界強度E1が大きくなっている。図10では空乏層は領域A、領域B、領域Cに跨って広がる。
領域Bはn-型半導体基板101全体に広がり、領域Aはn-型半導体基板101と接触している位置からp層102へと部分的に進入しており、領域Dはn-型半導体基板101と接触している位置からn+層103へと部分的に進入している。そして領域Aにおける不純物量(以下、これにも符号Aを付記する)は、領域Bにおける不純物濃度(以下、これにも符号Bを付記する)と領域Dにおける不純物量(以下、これにも符号Dを付記する)との和以下になる。そして領域Aのn-型半導体基板101から遠い方の端は、不純物量Aとグラフ102cとによって、また領域Dのn-型半導体基板101から遠い方の端は、不純物量Dとグラフ103cとによって、それぞれ決定されることになる。
安価な製造コストを実現するため、さほど微細加工プロセスを用いずに製造する大電力素子では微細な異物等が付着しても定格耐圧の低下が発生しないことが望まれる。そのための工夫として、p層102は100μm程度と、他の種類の素子に比べ、極めて厚く形成される。このように形成した素子では定格電圧保持時には、不純物量Aはp層102における不純物量の総和の、不純物量Dはn+層103における不純物量の、いずれも1/2程度となる。
図10(b)においてグラフE1,E2は、不純物量Bの不純物量Aに対する比B/Aがそれぞれ1,2/3の場合の電界強度を示している。後者は前者よりも電界強度が屈曲する位置がp層102側に近く、pinダイオードの厚さを薄くすることができるので、オン電圧を小さくすることができる。
図11は比B/Aと、オン電圧との関係のシミュレーション結果を示すグラフであり、B/A=1/3,2/3,3/3の値でオン電圧をシミュレーションした。B/A≦2/3ではオン電圧は比B/Aによらずにほぼ3Vの一定値を採るが、B/A>2/3ではオン電圧は比B/Aの上昇と共に急上昇する。よって比B/Aは2/3以下に設定することが望ましい。
図12は不純物量Dの不純物量Aに対する比D/Aと、漏れ電流との関係のシミュレーション結果を示すグラフであり、比B/Aは2/3に設定している。D/A=1/3,1/2,2/2,3/2の値で漏れ電流をシミュレーションした。漏れ電流は、D/A≧2/2においてD/Aの増大に伴って急激に減少するので、比D/Aは1以上に設定することが望ましい。更には、一般に漏れ電流が10mA以下であればデバイス動作上の悪影響が無視できるので、D/A≧3/2とすることがより望ましい。
実施の形態の変形.
上記各実施の形態ではpin構造のダイオードを例示して説明したが、pin構造を有した他の半導体素子についても適用することができる。
上記各実施の形態ではpin構造のダイオードを例示して説明したが、pin構造を有した他の半導体素子についても適用することができる。
図13はpin構造を有するトランジスタの構造を示す断面図である。当該トランジスタはp層402と、n+層403と、p層402及びn+層403に挟まれたn-層401と、n-層401と共にn+層403を挟むp+層404と、n+層403と共にn-層401を挟む電極405と、n-層401と共にp層402を挟む電極406と、n+層403と共にp+層404を挟む電極407とを備えている。電極405,406,407はそれぞれベース電極、エミッタ電極、コレクタ電極として機能する。
当該トランジスタは、そのp層402、n-層401、n+層403において、pin構造を有しており、実施の形態1乃至実施の形態4に示された技術を適用し、ターンオフ時の電圧振動を抑制することができる。
図14はpin構造を有するGCTサイリスタの構造を示す断面図である。当該GCTサイリスタは、p層502と、n+層503と、p層502及びn+層503に挟まれたn-層501と、n-層501と共にn+層503を挟むp+層504と、n-層501と共にp層502を挟むn層505と、p層502と共にn層505を挟む電極506と、n-層501と共にp層502を挟む電極507と、n+層503と共にp+層504を挟む電極508とを備えている。電極506,507,508はそれぞれカソード電極、ゲート電極、アノード電極として機能する。当該サイリスタは、そのp層502、n-層501、n+層503においてpin構造を有しており、実施の形態1乃至実施の形態4に示された技術を適用し、逆回復動作時の電圧振動を抑制することができる。
101 n-型半導体基板、401,501 n-層、102,402,502 p層、103,403,503 n+層、106 n++層、A,B,D 領域及び不純物量。
Claims (3)
- 第1導電型の第1半導体層と、第2導電型の第2半導体層と、前記第1半導体層と前記第2半導体層の間に介在して前記第2半導体層よりも不純物濃度の低い前記第2導電型の半導体基板とを備え、
前記第1半導体層と前記半導体基板との間のpn接合に逆バイアスを印加して生じる空乏層が伸びる範囲での、前記第1半導体層の不純物量に対する前記半導体基板の不純物量の比が2/3以下であることを特徴とする半導体装置。 - 前記空乏層が伸びる範囲での、前記第1半導体層の不純物量に対する前記第2半導体層の不純物量の比が1以上であることを特徴とする、請求項1記載の半導体装置。
- 前記空乏層が伸びる範囲での、前記第1半導体層の不純物量に対する前記第2半導体層の不純物量の比が3/2以上であることを特徴とする、請求項2記載の半導体装置。
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JP (1) | JP2006157057A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2014199465A1 (ja) * | 2013-06-12 | 2014-12-18 | 三菱電機株式会社 | 半導体装置 |
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JPH01501030A (ja) * | 1986-09-30 | 1989-04-06 | オイペック・オイロペーイッシェ・ゲゼルシャフト・フュール・ライスツングスハルプライター・エムベーハー・ウント・コンパニイ・コマンディートゲゼルシャフト | アノード側p領域と、隣接する低ドーピングされたnベース領域とを有する半導体構成素子 |
-
2006
- 2006-03-07 JP JP2006060754A patent/JP2006157057A/ja active Pending
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