JP2016154218A - トランジスタセルおよびエンハンスメントセルを有する半導体装置 - Google Patents

トランジスタセルおよびエンハンスメントセルを有する半導体装置 Download PDF

Info

Publication number
JP2016154218A
JP2016154218A JP2015249516A JP2015249516A JP2016154218A JP 2016154218 A JP2016154218 A JP 2016154218A JP 2015249516 A JP2015249516 A JP 2015249516A JP 2015249516 A JP2015249516 A JP 2015249516A JP 2016154218 A JP2016154218 A JP 2016154218A
Authority
JP
Japan
Prior art keywords
gate
control signal
semiconductor device
cell
drift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015249516A
Other languages
English (en)
Other versions
JP6080938B2 (ja
Inventor
ヨハネス ゲオルク ラヴェン，
Georg Laven Johannes
ヨハネス ゲオルク ラヴェン，
ローマン バブルスキ，
Baburske Roman
ローマン バブルスキ，
マッテオ ダイネーゼ，
Dainese Matteo
マッテオ ダイネーゼ，
クリスティアン イエーガー，
Jaeger Christian
クリスティアン イエーガー，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2016154218A publication Critical patent/JP2016154218A/ja
Application granted granted Critical
Publication of JP6080938B2 publication Critical patent/JP6080938B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】トランジスタセルおよびエンハンスメントセルを有する半導体装置を提供する。【解決手段】トランジスタセルＴＣとエンハンスメントセルＥＣとを含む。各トランジスタセルＴＣは、ドリフト構造１２０と第１のｐｎ接合ｐｎ１を形成するボディ区域１１５を含む。トランジスタセルＴＣは、第１の制御信号Ｃ１が第１の閾値Ｖｔｈｘを越えるとボディ区域１１５内に反転チャネルを形成する。反転チャネルはドリフト構造１２０と第１の負荷電極３１０との接続の一部を形成する。遅延ユニット４００は、その後縁が第１の制御信号Ｃ１の後縁に対して遅延された第２の制御信号Ｃ２を生成する。エンハンスメントセルＥＣは、第２の制御信号Ｃ２が第１の閾値より低い第２の閾値を下回るとドリフト構造１２０内に反転層を形成する。反転層は少数電荷キャリアエミッタとして効果的である。【選択図】図５Ａ

Description

ＲＣ−ＩＧＢＴ（逆導通型絶縁ゲートバイポーラトランジスタ：ｒｅｖｅｒｓｅ ｃｏｎｄｕｃｔｉｎｇ ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）などのトランジスタセルおよびダイオード機能の両方を含む半導体装置では、可動電荷キャリアが順方向バイアスｐｎ接合に沿った低ドープ半導体領域に溢れ、高濃度電荷キャリアプラズマを形成してダイオードの低順方向抵抗を生じる。ｐｎ接合における順方向バイアスが逆方向バイアスへ変化すると、逆回復電流が電荷キャリアプラズマを解放しこれにより半導体装置の動的スイッチング損失に寄与する。順方向バイアスから逆方向バイアスへの変化に先立つ不飽和（ｄｅｓａｔｕｒａｔｉｏｎ）期間中に、ゲート制御ＭＯＳ（金属酸化膜半導体：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）チャネルが逆回復電流および動的スイッチング損失を低減するために電荷キャリアプラズマを減衰し得る。不飽和期間の終わりと逆方向バイアスへの変化との間の安全期間は、「半導体装置が、整流が始まる前に、閉じたＭＯＳチャネルにより遮断能力を適時に回復する」ということを確実にする。安全期間中に、電荷キャリアプラズマは、安全期間が不飽和期間の影響をある程度阻止するように部分的に回復し得る。
ＭＯＳゲート制御チャネルおよびダイオード機能の両方を含む半導体装置のスイッチング特性を改善することが望ましい。
この目的は独立請求項の主題により達成される。従属請求項は別の実施形態に関する。
一実施形態によると、半導体装置は、ドリフト構造と第１のｐｎ接合を形成するボディ区域を含むトランジスタセルを含む。第１の制御信号が第１の閾値を越えるとトランジスタセルはボディ区域内に反転チャネルを形成し、反転チャネルはドリフト構造と第１の負荷電極との接続の一部を形成する。遅延ユニットは、その後縁が第１の制御信号の後縁に対して遅延された第２の制御信号を生成する。第２の制御信号が第１の閾値より低い第２の閾値を下回ると、エンハンスメントセル（ｅｎｈａｎｃｅｍｅｎｔ ｃｅｌｌ）がドリフト構造内に反転層を形成する。反転層は少数電荷キャリアエミッタとして効果的である。
別の実施形態によると、電力モジュールは２つのスイッチング素子を有するハーフブリッジ回路を含む。スイッチング素子の少なくとも１つは、ドリフト構造と第１のｐｎ接合を形成するボディ区域を含むトランジスタセルを有する半導体装置を含む。第１の制御信号が第１の閾値を越えると、トランジスタセルはボディ区域内に反転チャネルを形成し、反転チャネルはドリフト構造と第１の負荷電極との接続の一部を形成する。遅延ユニットは、その後縁が第１の制御信号の後縁に対して遅延された第２の制御信号を生成する。第２の制御信号が第１の閾値より低い第２の閾値を下回ると、エンハンスメントセルがドリフト構造内に反転層を形成する。反転層は少数電荷キャリアエミッタとして効果的である。
別の実施形態によると、半導体装置は、第２の制御信号が第２の閾値を下回るとドリフト構造内に反転層を形成するエンハンスメントセルを含む。反転層は少数電荷キャリア導体として効果的である。遅延ユニットは、その後縁が第２の制御信号の後縁に対して遅延された第１の制御信号を生成する。トランジスタセルは、ドリフト構造と第１のｐｎ接合を形成するボディ区域を含む。第１の制御信号が第２の閾値以上に第１の閾値を越えると、トランジスタセルはボディ区域内に反転チャネルを形成する。反転チャネルは、ドリフト構造と第１の負荷電極との接続の一部である。
当業者は、以下の詳細な明細書を読み添付図面を見ると更なる特徴と利点を認識する。
添付図面は本発明をさらに理解するために含まれており、本明細書に援用されその一部を構成する。添付図面は、本発明のいくつかの実施形態を例示し、本明細書とともに本発明の原理を説明することに役立つ。本発明の他の実施形態および意図する利点は、以下の詳細明細書を参照することにより良く理解されるので、容易に理解される。
第１の状態における一実施形態によるトランジスタセルとエンハンスメントセルとを有する半導体装置の一部の概略断面図を示す。 第２の状態における図１Ａの半導体装置の一部の概略断面図を示す。 図１Ａおよび図１Ｂの半導体装置の不飽和サイクルを示すための概略タイムチャートである。 トランジスタおよびエンハンスメントセルの不均一分布を有する一実施形態による半導体装置の概略平面図である。 一実施形態によるトランジスタおよびエンハンスメントセルのゲート構造の異なる垂直拡張部に関するトランジスタおよびエンハンスメントセルを有する半導体装置の一部の概略断面図である。 一実施形態による強化ゲート誘電体部を有するトランジスタセルに関する半導体装置の一部の概略断面図である。 一実施形態によるドリフト構造内に遮断反転層を有するトランジスタセルに関する半導体装置の一部の断面図を含む。 一実施形態によるそのゲート誘電体が嘴部分を含むトランジスタセルに関する半導体装置の一部の断面図を含む。 一実施形態によるドリフト構造内にドープ遮断区域を有するトランジスタセルに関する半導体装置の一部の断面図を含む。 ソース区域を持たないエンハンスメントセルに関係する一実施形態による半導体装置の一部の断面図を含む。 ドリフト構造とドープ区域間にドープ遮断区域を有するエンハンスメントセルに関する一実施形態による半導体装置の一部の概略断面図を含む。 半導体ダイオードに関する実施形態によるトランジスタおよびエンハンスメントセルを有する半導体装置の一部の概略断面図である。 図４Ａの半導体ダイオードの不飽和サイクルを示す概略タイムチャートである。 ＲＣ−ＩＧＢＴに関する実施形態によるエンハンスメントおよびトランジスタセルを含む半導体装置の一部の概略断面図である。 図５ＡのＲＣ−ＩＧＢＴの不飽和サイクルを示す概略タイムチャートである。 アイドルセルに関する実施形態によるＲＣ−ＩＧＢＴの一部の概略断面図である。 トランジスタセルの垂直突起内に形成されたエンハンスメントセルに関係する一実施形態によるＲＣ−ＩＧＢＴの一部の概略断面図である。 狭い部分を有するメサ部に関係する一実施形態によるＲＣ−ＩＧＢＴの一部の概略断面図である。 狭い部分を有するメサ部に関係する別の実施形態によるＲＣ−ＩＧＢＴの一部の概略断面図である。 一実施形態による遅延ユニットの概略ブロック図である。 図８Ａの遅延ユニットの動作モードを示す簡略タイムチャートである。 整流素子を有する一実施形態による遅延ユニットの概略回路図である。 図８Ｃの遅延ユニットの動作モードを示す簡略タイムチャートである。 別の実施形態による非逆導通型（ｎｏｎ−ｒｅｖｅｒｓｅ ｃｏｎｄｕｃｔｉｎｇ）ＩＧＢＴの一部の概略断面図である。 図９ＡのＩＧＢＴの不飽和サイクルを示す概略簡略タイムチャートである。 一実施形態による図９Ａの非逆導通型ＩＧＢＴの遅延ユニットの概略回路図である。 別の実施形態によるスイッチドモード電源の概略回路図である。 ｎ型ハイサイドスイッチを有する一実施形態によるハーフブリッジ回路の概略回路図である。 第１および第２のトレンチを形成した後に、厚い底部を有するゲート誘電体に関係する一実施形態による半導体装置を製造する方法を示すための半導体基板の一部の概略断面図である。 補助マスク層を蒸着した後の図１１Ａの半導体基板部の概略断面図である。 補助酸化物層を窪ませた後の図１１Ｂの半導体基板部の概略断面図である。 第１および第２のゲート誘電体を形成した後の図１１Ｃの半導体基板部の概略断面図である。 トレンチエッチマスクの副層を除去した後に、スペーサマスクを使用することにより嘴部分を有するゲート誘電体を形成することに関係する一実施形態による半導体装置を製造する方法を示すための半導体基板の一部の概略断面図である。 スペーサマスク層を形成した後の図１２Ａの半導体基板部の概略断面図である。 スペーサマスクを形成するためにスペーサマスク層をパターン化した後の図１２Ｂの半導体基板部の概略断面図である。 第２のトレンチ内のスペーサマスクの一部を除去した後の図１２Ｃの半導体基板部の概略断面図である。 犠牲酸化物層を窪ませた後の図１２Ｄの半導体基板部の概略断面図である。 第１および第２のゲート誘電体を形成した後の図１２Ｅの半導体基板部の概略断面図である。 第１および第２のトレンチの多結晶半導体材料を窪ませた後の、多結晶半導体材料のスペーサに基づく一実施形態による半導体装置を製造する方法を示すための半導体基板の一部の概略断面図である。 第１のトレンチの垂直突起内に開口を有するマスクライナエッチマスクを形成した後の図１３Ａの半導体基板部の概略断面図である。 第１のトレンチの上側部分にスペーサマスクを選択的に形成した後の図１３Ｂの半導体基板部の概略断面図である。 第１のトレンチ内に多結晶スペーサを形成した後の図１３Ｃの半導体基板部の概略断面図である。 多結晶スペーサを酸化した後の図１３Ｄの半導体基板部の概略断面図である。 第１および第２のゲート誘電体を形成した後の図１３Ｅの半導体基板部の概略断面図である。 損傷注入後の別の実施形態による半導体装置を製造する方法を示すための半導体基板の一部の概略断面図である。 第１および第２のトレンチを形成した後の図１４Ａの半導体基板部の概略断面図である。 犠牲酸化物層を形成した後の図１４Ｂの半導体基板部の概略断面図である。 第１および第２のゲート誘電体を形成した後の図１４Ｃの半導体基板部の概略断面図である。
以下の詳細な説明では、実施形態の一部をなす添付図面であって本発明が実施され得る特定の実施態様を例示として示す添付図面を参照する。本発明の趣旨と範囲から逸脱することなく他の実施形態を利用し得ることと構造的または論理的変更をなし得ることとを理解すべきである。例えば、一実施形態について例示または説明される特徴は、さらに別の実施形態をもたらすために他の実施形態に対しまたはそれに関連して使用され得る。本発明はこのような修正および変形を含むように意図されている。これらの例は特定の言語を使用して説明されるが、特定の言語は添付の特許請求範囲を制限するものと解釈されてはでない。図面はスケーリングされていなく、例示目的のためだけである。明確のために、同じまたは同様な要素は、別途記載のない限り、様々な図面内の対応する参照符号により示された。
用語「有する」、「含む」、「備える」、「なる」などは、開放型であり、述べられた構造、要素または特徴の存在を示すが、追加要素または特徴を排除するものではない。単数形式の冠詞は文脈が明確に指示しない限り単数の物だけでなく複数の物を含むように意図されている。
用語「電気的に接続された」は、電気的に接続された要素間の恒久的低オーム性接続、例えば、当該要素間の直接接触、または金属および／または高ドープ半導体を介した低オーム性接続を指す。用語「電気的に接続された」は、信号送信に適合化された１つまたは複数の介在要素が電気的に接続された素子（例えば、第１の状態において低オーム性接続を与え第２の状態において高オーム性電気的減結合を一時的に与えるように制御可能な素子）間に設けられ得るということを含む。
添付図面は、ドーピングタイプ「ｎ」または「ｐ」の隣に「−」または「＋」を示すことにより相対的ドーピング濃度を示す。例えば、「ｎ−」は「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、一方「ｎ＋」ドーピング領域は「ｎ」ドーピング領域より高いドーピング濃度を有する。同じ相対的ドーピング濃度のドーピング領域は必ずしも同じ絶対的ドーピング濃度を有しない。例えば、２つの異なる「ｎ」ドーピング領域が同じまたは異なる絶対的ドーピング濃度を有し得る。
図１Ａは、例えばＭＧＤ（ＭＯＳゲート制御ダイオード：ＭＯＳ ｇａｔｅｄ ｄｉｏｄｅ）、ＲＣ−ＩＧＢＴ、またはＭＧＤまたはＲＣ−ＩＧＢＴ機能に加えて電子回路をさらに含む装置であり得る半導体装置５００の一部を示す。
半導体装置５００は、その半導体部分が半導体ボディ１００内に形成されるトランジスタセルＴＣとエンハンスメントセルＥＣとを含む。半導体ボディ１００は、単結晶シリコン（Ｓｉ）、炭化珪素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）または任意の他のＡＩＩＩＢＶ半導体などの結晶質半導体材料から形成される。
トランジスタセルＴＣはＦＥＴ（電界効果トランジスタ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）セルであり、導電性の第１のゲート電極１５５と、半導体ボディ１００から第１のゲート電極１５５を分離する第１のゲート誘電体１５１とを有する第１のゲート構造１５０を含む。各トランジスタセルＴＣはさらにボディ区域１１５とソース区域１１０を含み、ボディ区域１１５は、ドリフト構造１２０と第１のｐｎ接合ｐｎ１を形成しソース区域１１０と第２のｐｎ接合ｐｎ２を形成する。ボディ区域１１５とソース区域１１０は、第１の負荷端子Ｌ１を形成してもよいしそれへ電気的に接続または結合されてもよい第１の負荷電極３１０へ電気的に接続される。ドリフト構造１２０は、第２の負荷端子Ｌ２を形成してもよいしそれへ電気的に接続または結合され得る第２の負荷電極３２０へ電気的に接続または結合される。
エンハンスメントセルＥＣはまたＦＥＴセルであり、各エンハンスメントセルＥＣは、第２のゲート電極１６５を有する第２のゲート構造１６０と、半導体ボディ１００から第２のゲート電極１６５を電気的に分離する第２のゲート誘電体１６１とを含む。第２のゲート構造１６０はドリフト構造１２０に直接隣接する。
第１および第２のゲート構造１５０、１６０は、半導体ボディ１００の外形の外側に形成されるプレーナゲート構造であり得る。図示の実施形態によると、第１および第２のゲート構造１５０、１６０は前面側から半導体ボディ１００内に延在するトレンチ構造である。
第１および第２のゲート構造１５０、１６０は異なる、同様の、または同一の寸法を有し得る。一実施形態によると、第２のゲート構造１６０とドリフト構造１２０との界面領域は、第１のゲート構造１５０とドリフト構造１２０との界面領域より著しくより大きい（例えば、少なくとも２倍大きい）かもしれない。
第１および第２のゲート電極１５５、１６５は、多結晶シリコンなどの導電材料からなる均質構造であってもよいし、１つまたは複数の金属含有層を含む層構造を有してもよい。一実施形態によると、第１および第２のゲート電極１５５、１６５は同じ材料で設けられ得る。
第１および第２のゲート誘電体１５１、１６１は、半導体酸化物などの１つの誘電体材料からなる均質構造であってもよいし、誘電体材料の２つ以上の層を含む層構造を有してもよい。誘電体材料は、一例として熱成長半導体酸化物例えば熱成長酸化珪素、蒸着半導体酸化物例えば蒸着酸化珪素、窒化珪素、酸窒化珪素を含み得る。一実施形態によると、第１および第２のゲート誘電体１５１、１６１は同じ材料で設けられ得る。
ボディ区域１１５は、ドリフト構造１２０およびソース区域１１０の第１の導電型の反対の第２の導電型を有するドープ領域である。ボディ区域１１５はドリフト構造１２０からソース区域１１０を分離する。
トランジスタセルＴＣとエンハンスメントセルＥＣに加えて、半導体装置５００はさらに、例えばトランジスタセルＴＣとエンハンスメントセルＥＣの制御と異なるやり方で制御されるセル、または半導体装置５００の負荷電流にも不飽和にも寄与しないアイドルセルを含み得る。
以下の説明は、第１の導電型がｎ型であり第２の導電型がｐ型であるｎチャネルＦＥＴセルを有する実施形態に言及する。同様な考察は、第１の導電型がｐ型であり第２の導電型がｎ型であるｐチャネルＦＥＴセルに基づく実施形態に当てはまる。
図１Ａは、第１のゲート電極１５５の電位を変化させる第１の制御信号Ｃ１によるトランジスタセルＴＣの制御に関わる。第１の制御信号Ｃ１が第１の閾値を越えると、トランジスタセルＴＣは第１のゲート構造１５０に沿って反転チャネル１１５ｘを形成する。反転チャネル１１５ｘはドリフト構造１２０からそれぞれのソース区域１１０へボディ区域１１５を貫通する、ドリフト構造１２０は単極電荷キャリア流れを通じて第１の負荷電極３１０へ接続される。反転チャネル３１５ｘは第１の制御信号Ｃ１が第１の閾値を下回るとターンオフされる。
図１Ｂは、第２のゲート電極１６５の電位を変化させる第２の制御信号Ｃ２によるエンハンスメントセルＥＣの制御に関わる。第２の制御信号Ｃ２が第１の閾値未満の第２の閾値を下回ると、エンハンスメントセルＥＣはドリフト構造１２０内の第２のゲート構造１６０に沿って反転層１２０ｙを形成する。
反転層１２０ｙは、ボディ区域１１５の導電型のドープ領域を介し第１の負荷電極３１０へ電気的に接続される。ドープ領域は、以下に詳細に説明するようにトランジスタセルＴＣのボディ区域１１５または追加電荷キャリアキャリア輸送区域であり得る。反転層１２０ｙは、第１のｐｎ接合ｐｎ１のバイポーラ導通モードにおいてボディ区域１１５の全電荷キャリアエミッタ効率に寄与する。反転層１２０ｙは第２の制御信号Ｃ２が第２の閾値を越えるとターンオフされる。
第１の制御信号Ｃ１は、その前縁および後縁が第１の制御信号Ｃ１の最小スイッチングサイクルと比較して急峻なほぼ矩形信号であり得る。遅延ユニット４００は第１の制御信号Ｃ１から第２の制御信号Ｃ２を導出してもよいし、ゲート信号から第１および第２の制御信号Ｃ１、Ｃ２の両方を導出してもよい。遅延ユニット４００は、第１の制御信号Ｃ１の当該後縁に対して第２の制御信号Ｃ２の後縁を遅延させる。
図１Ｃのタイムチャートは、第１のｐｎ接合ｐｎ１に基づくダイオード機能を有する図１Ａおよび図１Ｂの半導体装置５００の不飽和サイクルを示す。
ｔ＝ｔ０で、第１のｐｎ接合ｐｎ１は、第１および第２の負荷端子Ｌ１、Ｌ２間の正電圧ＶＬ１Ｌ２で順方向バイアスされる。第２の閾値電圧Ｖｔｈｙ未満の第１の制御信号Ｃ１の低レベルＶＬはトランジスタセルＴＣをターンオフする。第２の閾値電圧Ｖｔｈｙ未満の第２の制御信号Ｃ２の低レベルＶＬはエンハンスメントセルＥＣ内の反転層１２０ｙをターンオンする。半導体装置５００は、両タイプの電荷キャリアがドリフト構造１２０内の電荷キャリアプラズマに寄与し反転層１２０ｙがホールエミッタ効率および電荷キャリアプラズマ密度を増加する強化型バイポーラ導通モードにある。強化型バイポーラ導通モードでは、ダイオード両端の順方向電圧ＶＦ１は低く、半導体ボディ１００の蓄積電荷Ｑｓｓは高い。
ｔ＝ｔ１で、第１の制御信号Ｃ１は、反転チャネル１１５ｘがトランジスタセルＴＣのボディ区域１１５内に形成される第１の閾値電圧Ｖｔｈｘより高い高レベルＶＨへ変化する。反転チャネル１１５ｘは、トランジスタセルＴＣ内の第１のｐｎ接合ｐｎ１をバイパスし、ドリフト構造１２０内への電荷キャリアの注入を禁じる。その代りに、反転チャネル１１５ｘは、ドリフト構造１２０と第１の負荷端子Ｌ１間の単極電荷キャリア流れを助長する。
蓄積電荷Ｑｓｓだけでなくドリフト構造１２０内の電荷キャリアプラズマ密度も著しく低下する不飽和期間が始まる。はじめに、反転チャネル１１５ｘはさらに、第１および第２の負荷端子Ｌ１、Ｌ２間の電圧ＶＬ１Ｌ２をある程度低減し得る。次に、低減された電荷キャリアプラズマ密度は、ＶＬ１Ｌ２が順方向電圧ＶＦ１より高い値まで増加する程度までドリフト構造１２０内の導電率を低下する。
第２の制御信号Ｃ２は、エンハンスメントセルＥＣがドリフト構造１２０内の反転層１２０ｙをターンオフするように第１の制御信号Ｃ１に直ちに追随し得る。エンハンスメントセルＥＣがボディ区域１１５の導電型のドープ区域を介し二次反転層を形成する限り、このような二次反転層は、第１の負荷端子Ｌ１への接続が無いままであり、半導体装置５００の遮断能力への影響が無い、または少ない影響があるだけである。
ｔ＝ｔ２で、第１の制御信号Ｃ１は第２の閾値電圧Ｖｔｈｙ未満の低レベルＶＬへ急峻に下がる。不飽和期間は、トランジスタセルＴＣの反転チャネル１１５ｘがターンオフされて終わる。第１のｐｎ接合ｐｎ１がもはやバイパスされない状態で、半導体装置５００がその全遮断能力を回復する安全期間が始まる。ボディ区域１１５はドリフト構造１２０中へ電荷キャリアを注入することを再開し得、電荷キャリアプラズマ密度は再び増加し得る。
遅延ユニット４００が第１の制御信号Ｃ１の後縁に対して第２の制御信号Ｃ２の後縁を遅延させるので、第２の制御信号Ｃ２は、エンハンスメントセルＥＣがドリフト構造１２０内に反転層１２０ｙを直ちに形成しないように第２の閾値Ｖｔｈｙを直ちに下回らない。したがって、蓄積電荷Ｑｓｓだけでなく電荷キャリアエミッタ効率もｔ＝ｔ２で始まる一定期間の間低いままである。
ｔ＝ｔ３で、順方向バイアスは逆方向バイアスへ変化し、負の阻止電圧Ｖｂｌｋが第１および第２の負荷電極Ｌ１、Ｌ２間に印加される。反転チャネル１１５ｘがターンオフされるので、半導体装置５００は全阻止電圧Ｖｂｌｋを直ちに維持し得る。第２の制御信号Ｃ２がｔ２〜ｔ３の安全期間中に第２の閾値電圧Ｖｔｈｙを下回らないように第２の制御信号Ｃ２が十分に緩やかに下がれば、蓄積電荷Ｑｓｓは半導体装置５００が整流するときに依然として低い。逆回復電流およびスイッチング損失は、同期制御されるトランジスタおよびエンハンスメントセルを有する装置内よりも低い。
半導体装置５００は、整流前のトランジスタセルＴＣの安全なターンオフと、不飽和期間の終了と整流の開始間の安全期間中の低い電荷キャリアエミッタ効率と、当該ダイオードの強化型バイポーラ導通モードの高い電荷キャリアエミッタ効率とを共存させる。換言すれば、不飽和期間と安全期間を含む不飽和サイクルは、順方向阻止能力の迅速な再確立と高い不飽和効率とを両立させる。
第２の閾値電圧は、安全期間中に負電圧レベルが第１のゲート電極１５５へ印加されるように負電圧であり得る。結果として、０Ｖの不飽和電圧を有する装置と比較して、半導体装置５００は寄生ターンオン事象に対してより頑強である。３レベル手法以外に、半導体装置５００は、一般的でない３レベルゲートドライバの代わりにより一般的な２レベルゲートドライバが使用されるように追加の不飽和レベル無しに済ます。
ｔ＝ｔ４で、第２の制御信号Ｃ２は第２の閾値電圧Ｖｔｈｙを下回る。第１および第２の負荷電極Ｌ１、Ｌ２間の電圧ＶＬ１Ｌ２が変化してｔ＝ｔ４後にだけ順方向バイアスへ戻ると、半導体装置５００は低い順方向電圧ＶＦ１を有する強化型バイポーラ導通モードに直ちに変化し得る。
安全期間中、第２の制御信号Ｃ２の遅延された後縁は「エンハンスメントセルＥＣがドリフト構造１２０内に反転層１２０ｙを形成しない」という効果をもたらす。一方、第１の制御信号Ｃ１の無遅延後縁は「トランジスタセルＴＣがドリフト構造１２０内に別の反転層を形成する」という効果をもたらし得る。別の反転層はホールエミッタ効率を局所的に増加し得、ｔ１〜ｔ２の不飽和期間の影響をある程度阻止し得る。この効果は、エンハンスメントセルＥＣに対するトランジスタセルＴＣの合計面積比が低ければ、無視可能かもしれない。
エンハンスメントおよびトランジスタセルＥＣ、ＴＣは一様にまたは非一様に分散され得る。半導体ダイオードまたはＲＣ−ＩＧＢＴを参照する実施形態によると、エンハンスメントセルＥＣの分布密度はトランジスタおよびエンハンスメントセルＴＣ、ＥＣを含むトランジスタセルアレイの端までの距離が短くなるにつれて低下し得る。逆遮断型ＩＧＢＴに関しては、エンハンスメントセルの分布密度は、トランジスタセルアレイの端までの距離が短くなるにつれて増加し得る。
図１Ｄは、エンハンスメントセルＥＣとエンハンスメントセルＥＣの外側のトランジスタセルＴＣとを含むトランジスタセルアレイ６１０を有する半導体装置５００を示す。トランジスタおよびエンハンスメントセルＴＣ、ＥＣを含まない端領域６９０は、トランジスタセルアレイ６１０を囲みチップ端を画定する半導体ボディ１００の側面１０３からトランジスタセルアレイ６１０を分離する。トランジスタセルアレイ６１０はさらに、例えばゲート接続、例えばゲートパッド、ゲートランナ、ゲートリングまたはゲートフィンガへ割り当てられたアイドル領域６５０に隣接する。
端領域６９０およびアイドル領域６５０までの距離が短くなるにつれて、順方向バイアスｐｎ接合（例えば、順方向バイアス半導体ダイオード）または逆方向バイアスＲＣ−ＩＧＢＴの場合には、エンハンスメントセルＥＣの分布密度は、アイドル領域６５０および端領域６９０の電荷キャリアによる洪水現象（ｆｌｏｏｄｉｎｇ）を低減するために徐々にまたは段階的に低下し得る。
図２Ａ〜２Ｅは、安全期間中に低い電荷キャリアエミッタ効率を有するトランジスタセルＴＣと、ボディ区域１１５の導電型の電荷キャリア輸送区域１１７を含むエンハンスメントセルＥＣとを表す。電荷キャリア輸送区域１１７は、ドリフト構造１２０と別の第１のｐｎ接合ｐｎ１を形成し、ドリフト構造１２０内の反転層１２０ｙと第１の負荷電極３１０とを電気的に接続する。電荷キャリア輸送区域１１７は、トランジスタセルＴＣのボディ区域１１５に直接隣接してもよいし、ボディ区域１１５から離されて形成されてもよい。
第１および第２のゲート構造１５０、１６０は、第１の面１０１からトランジスタセルＴＣの半導体部分とエンハンスメントセルＥＣとを含む半導体ボディ１００内へ延在する。第１の面１０１に対する法線は垂直方向を定義する。第１の面１０１と平行な方向は水平方向である。
トランジスタセルＴＣは、第１のゲート構造１５０に沿ってドリフト構造１２０内にいかなる別の反転層１２０ｘも形成されないようにまたは短い別の反転層１２０ｘだけが形成されるように、またはドリフト構造１２０内の別の反転層１２０ｘが第１の負荷電極３１０への接続無しに形成されるように、形成され得る。以下の実施形態の説明は図１Ａ〜１Ｂの実施形態の説明を包含しそれに続くものである。
図２Ａにおいて、トランジスタセルＴＣの第１のゲート構造１５０は、エンハンスメントセルＥＣの第２のゲート構造１６０より低度にドリフト構造１２０と重なる。第１のゲート構造１５０とドリフト構造１２０間の界面領域は第２のゲート構造１６０とドリフト構造１２０間の界面領域の最大で２分の１である。第１のゲート構造１５０に沿ってドリフト構造１２０内に形成された反転層１２０ｘは、第２のゲート構造１６０に沿ってドリフト構造１２０内に形成された反転層１２０ｙより著しく短いまたは狭い。図示の実施形態によると、第１のゲート構造１５０の垂直方向延在部は第２のゲート構造１６０の垂直方向延在部より小さい。
一実施形態によると、第１および第２のゲート構造１５０、１６０は２つの異なる連続トレンチエッチで形成され、第２のゲート構造１６０の合計トレンチエッチ時間は第１のゲート構造１５０より長い。ドリフト構造１２０が、ボディ区域１１５に隣接するより高い濃度でドープされた障壁区域１２５を含む場合、第２のゲート構造１６０は障壁区域１２５を貫通し得、第１のゲート構造１５０は障壁区域１２５内で終了し得る。別の実施形態によると、第１および第２のゲート構造１５０、１６０の異なる垂直方向延在部は、第２のゲート構造１６０が第１のゲート構造１５０より広く形成される単一のトレンチエッチング工程で実現される。
図２Ｂは、第１のゲート誘電体１５１が、ボディ区域１１５から第１のゲート電極１５０を分離する第１の部分１５１ａとドリフト構造１２０から第１のゲート電極１５５を分離する第２の部分１５１ｂとを含むトランジスタセルＴＣを表す。第２の部分１５１ｂは、ドリフト構造１２０内の別の反転層１２０ｘの形成が第１の制御信号Ｃ１の低レベルにおいて抑制されるように形成される。例えば、第２の部分１５１ｂは第１の部分１５１ａとは別の材料から形成され得る。一実施形態によると、第１および第２の部分１５１ａ、１５１ｂは同じ材料（例えば、熱成長半導体酸化物）から形成され得、第２の部分１５１ｂの厚さは第１の部分１５１ａの厚さより少なくとも５０％（例えば、少なくとも１００％）厚い。
図２Ｃにおいて、遮断部１２２は、少なくとも第１の制御信号Ｃ１が半導体装置５００のデータシートで低レベルに規定された最大許容電圧範囲を越えない場合、第１のゲート構造１５０の一部に沿ってドリフト構造１２０内に形成される別の反転層１２０ｘの少なくとも一部をボディ区域１１５ｘから切断する。遮断部１２２はドリフト構造１２０内にまたはそれに沿ってかつ第１のｐｎ接合ｐｎ１近くに形成される。
図２Ｄは、嘴部分１５１ｃを有する第１のゲート誘電体１５１を示す。嘴部分１５１ｃは、嘴部分１５１ｃの外側の第１のゲート誘電体１５１の部分より厚い。嘴部分１５１ｃはドリフト構造１２０内に反転層を形成するための閾値電圧を局所的に低減する。嘴部分１５１ｃは図２Ｃの遮断部１２２として効果的であり得る。
ドリフト構造１２０は、低ドープドリフト区域１２１と、ドリフト区域１２１とボディ区域１１５との間に挟まれたより高い濃度でドープされた障壁区域１２５とを含み得る。嘴部分１５１ｃは隣接障壁区域１２５に直接隣接し得る。嘴部分１５１ｃは、第１のゲート構造１５０内に、ドリフト構造１２０内に、またはその両方に延在し得る。
図２Ｅは、第１のゲート構造１５０に直接隣接するドリフト構造１２０の一部分に形成された高ドープ遮断区域１２３を有するトランジスタセルＴＣを示す。高ドープ遮断区域１２３はドリフト構造１２０内に反転層を形成するための閾値電圧を局所的に増加する。高ドープ遮断区域１２３は局所閾値電圧を第１の制御信号Ｃ１の最低レベル未満へシフトし得る。
安全期間中に全遮断能力を回復するために、エンハンスメントセルＥＣは、第２の制御信号Ｃ２が第１の閾値（トランジスタセルＴＣが反転チャネル１１５ｘを形成する）を越えた場合でもドリフト構造１２０と第１の負荷電極３１０とを接続する反転チャネルを形成しない。エンハンスメントセルＥＣは、電荷キャリア輸送区域１１７内に二次反転層を全く形成しなくてもよいし、第１の負荷電極３１０への接続が無いような二次反転層だけを形成してもよい。
図３Ａにおいて、エンハンスメントセルＥＣは、電荷キャリア輸送区域１１７と、第１の負荷電極３１０から誘電体構造２１０内の開口を通って電荷キャリア輸送区域１１７中に延在するコンタクト構造３０５とを含む。第２の制御信号Ｃ２が第１の閾値を越えると、エンハンスメントセルＥＣは電荷キャリア輸送区域１１７内の第２のゲート構造１６０に沿って二次反転層１１７ｙを形成する。
エンハンスメントセルＥＣは、ドリフト構造１２０から分離されたいかなるドープ区域も持たなく、ドリフト構造１２０の導電型を有し、第１の負荷電極３１０へ電気的に接続される。換言すれば、エンハンスメントセルＥＣは、二次反転層１１７ｙが第１の負荷電極３１０と電気的に接続され得るいかなるドープ区域も持たない。
電荷キャリア輸送区域１１７は、誘電体構造２１０との界面に沿った第２のゲート構造１６０の第１の端部分に直接隣接する半導体ボディ１００の部分を埋める。二次反転層１１７ｙはドリフト構造１２０から誘電体構造２１０へ電荷キャリア輸送区域１１７を貫通する。
図３Ｂにおいて、エンハンスメントセルＥＣは、第１のコンタクト構造３０５を介し第１の負荷電極３１０へ電気的に接続されたドープ領域１１２を含む。エンハンスメントセルＥＣはさらに、第２のゲート構造１６０に沿って形成された高ドープの第２の遮断区域１１３であって電荷キャリア輸送区域１１７とユニポーラホモ接合を形成する高ドープの第２の遮断区域１１３を含む。第２の遮断区域１１３は、二次反転層１１７ｙを形成するための閾値電圧を局所的に増加し、第２の制御信号Ｃ２の最高許容レベルより高い値（すなわち、高レベルを越えた値）へシフトする。ドープ領域１１２は、トランジスタセルＴＣが反転チャネル１１５ｘを形成する場合でもドリフト構造１２０から切断されたままである。
電荷キャリア輸送区域１１７から第２のゲート電極１６５を分離する第２のゲート誘電体１６１の第１の部分はドリフト構造１２０から第２のゲート電極１６５を分離する第２の部分より厚いかもしれない。
図４Ａは、その半導体ボディ１００が結晶質半導体材料、例えばＳｉ、ＳｉＣ、Ｇｅ、ＳｉＧｅ、ＧａＮ、ＧａＡｓまたは任意の他のＡＩＩＩＢＶ半導体に基づく不飽和（ｄｅｓａｔｕｒａｂｌｅ）半導体ダイオード５０１に関する。
前面側では、半導体ボディ１００は、ほぼ平面で有り得るまたは同一平面部により架設された平面により与えられ得る第１の面１０１を有する。対向する裏側の平坦な第２の面１０２は第１の面１０１と平行である。
第１と第２の面１０１、１０２間の最小距離は半導体ダイオード５０１の規定電圧遮断能力を達成するように選択される。同距離は少なくとも２０μｍであり得る。例えば、第１と第２の面１０１、１０２間の距離は、約１２００Ｖの阻止電圧に対し規定された半導体ダイオード５０１では９０μｍ〜１１０μｍの範囲内であり得る。より高い遮断能力を有する半導体ダイオード５０１に関係する他の実施形態は、数１００μｍの厚さを有する半導体ボディに１００を提供し得る。
断面に垂直な面では、半導体ボディ１００は、数ミリメートルの範囲内の辺長を有する矩形形状を有し得る。第１の面１０１に対する法線は垂直方向を定義し、垂直方向に対する直交方向は水平方向である。
半導体ボディ１００は、第１の導電型のドリフト構造１２０と、ドリフト構造１２０と第２の面１０２との間に挟まれた台座（ｐｅｄｅｓｔａｌ）層１３０とを含む。
示された実施形態では、第１の導電型はｎ型であり、第２の導電型はｐ型である。以下に概説される同様な考察は、第１の導電型がｐ型であり第２の導電型がｎ型である実施形態に当てはまる。
ドリフト構造１２０は、低ドープドリフト区域１２１と、ドリフト区域１２１と台座層１３０との間に挟まれたより高い濃度でドープされたバッファ区域または電界停止区域１２９とを含み得る。ドリフト区域１２１内のドーパント濃度は、その垂直方向延在部の少なくとも一部の第１の面１０１までの距離の増加とともに徐々にまたは段階的に増加または低下し得る。他の実施形態によると、ドリフト区域１２１内のドーパント濃度はほぼ一様であり得る。ドリフト区域１２１内の平均ドーパント濃度は１Ｅ１２ｃｍ−３〜１Ｅ１５ｃｍ−３の間例えば５Ｅ１２ｃｍ−３〜５Ｅ１３ｃｍ−３の範囲内であり得る。バッファ区域または電界停止区域１２９内の平均ドーパント濃度は、ドリフト区域１２１内の平均ドーパント濃度より少なくとも５倍、例えば少なくとも１０倍高い。
台座層１３０は、ドリフト区域１２１と同じ導電型を有し、ドリフト構造１２０とユニポーラホモ接合を形成する。第２の面１０２に沿った台座層１３０の最大ドーパント濃度は、第２の面１０２に直接隣接する金属構造とのオーム接触を保証するように十分に高い。
トランジスタセルＴＣの半導体部分は、ドリフト構造１２０と第１のｐｎ接合ｐｎ１を形成するボディ区域１１５と、ボディ区域１１５と第２のｐｎ接合ｐｎ２を形成するソース区域１１０とを含む。エンハンスメントセルＥＣの半導体部分は、ドリフト構造１２０と別の第１のｐｎ接合ｐｎ１を形成する電荷キャリア輸送区域１１７を含む。電荷キャリア輸送区域１１７中の合計ドーパント量（実効ドーズ量）は、半導体装置５００に規定される動作条件において、電荷キャリア輸送区域１１７とドリフト構造１２０間の第１のｐｎ接合ｐｎ１から延在する空乏領域が第１の面１０１へ達するまたは第１の面１０１から半導体ボディ１００内に延在するコンタクト構造へ達するのを電荷キャリア輸送区域１１７が防止するように設定され得る。例えば、電荷キャリア輸送区域１１７内の合計ドーパント量は、約５Ｅ１２ｃｍ−２のｐ型注入ドーズ量と、注入された領域の一部を除去するコンタクト溝の後続エッチとの結果であり得る。
示された実施形態では、電荷キャリア輸送区域１１７のうちの少なくともいくつかはボディ区域１１５のうちの１つとそれぞれ直接隣接する。他の実施形態によると、電荷キャリア輸送区域１１７はボディ区域１１５から分離され得る。電荷キャリア輸送区域１１５は第１の面１０１に直接隣接し得、第１の面１０１とドリフト構造１２０間に挟まれ得る。
ドリフト構造１２０は、ボディ区域１１５とドリフト区域１２１間におよび／または電荷キャリア輸送区域１１７とドリフト構造１２０間に挟まれた障壁区域１２５を含み得る。障壁区域１２５は第１の導電型を有する。障壁区域１２５はドリフト区域１２１とユニポーラホモ接合を形成し得る。障壁区域１２５内の平均ドーパント濃度はドリフト区域１２１内の平均ドーパント濃度より少なくとも１０倍高い。一実施形態によると、障壁区域１２５内の平均ドーパント濃度は、１Ｅ１６ｃｍ−３〜１Ｅ１８ｃｍ−３の範囲例えば１Ｅ１７ｃｍ−３〜５Ｅ１７ｃｍ−３の範囲であり得る。ドーパントは燐（Ｐ）、砒素（Ａｓ）、セレン（Ｓｅ）および／または硫黄（Ｓ）原子／イオンであり得る。障壁区域１２５は、ボディ区域１１５および電荷キャリア輸送区域１１７へ向けられた側に、ドリフト区域１２１のドーパント濃度を有する低ドープ部を含んでも含まなくてもよい。
第１のｐｎ接合ｐｎ１が順方向バイアスされると、電荷キャリア輸送区域１１７だけでなくボディ区域１１５も障壁区域１２５を介しドリフト区域１２１内に少数電荷キャリアを注入する。障壁区域１２５内のドーピングが高ければ高いほどボディおよび電荷キャリアの輸送区域１１５、１１７のエミッタ効率は低くなる。電荷キャリア輸送区域１１７だけでなくボディ区域１１５もアノード領域として効果的である。台座層１３０はカソード領域として効果的である。
第１および第２のゲート構造１５０、１６０は第１の面１０１から半導体ボディ１００内に少なくともドリフト構造１２０まで延在し得る。示された実施形態によると、第１および第２のゲート構造１５０、１６０はドリフト構造１２０内に延在する。第１のゲート構造１５０は、導電性第１のゲート電極１５５と、半導体ボディ１００から第１のゲート電極１５５を分離する第１のゲート誘電体１５１とを含む。第２のゲート構造１６０は、導電性第２のゲート電極１６５と、半導体ボディ１００から第２のゲート電極１６５を分離する第２のゲート誘電体１６１とを含む。
第１のゲート誘電体１５１の厚さは一様であり得る。他の実施形態によると、第２の面１０２へ向けられた第１のゲート誘電体１５１の第２の部分は第１の面１０１へ向けられた第１の部分より厚いかもしれない。
第１のゲート電極１５５および第２のゲート電極１６５は均質な構造であってよよいし、１つまたは複数の金属含有層を含む層構造を有してもよい。一実施形態によると、第１および第２のゲート電極１５５、１６５の少なくとも１つは高ドープ多結晶シリコン層を含み得る。第１および第２のゲート電極１５５、１６５は同じ材料からなり得、同じ構成を有し得、同じ蒸着およびパターン化処理から生じ得る。
第１および第２のゲート誘電体１５１、１６１のそれぞれは、半導体酸化物（例えば、熱成長または蒸着酸化珪素）、半導体窒化物（例えば、蒸着または熱成長窒化珪素）、または酸窒化半導体（例えば、酸窒化珪素）を含み得るまたはそれからなり得る。第１および第２のゲート誘電体１５１、１６１は同じ材料からなり得、同じ構成を有し得、同じ蒸着およびパターン化処理から生じ得る。隣接ゲート構造１５０、１６０間の半導体ボディ１００の一部は、ボディ区域１１５、ソース区域１１０、電荷キャリア輸送区域１１７、ドリフト区域１２１の一部、および妥当な場合は障壁区域１２５を含むメサ部１７０を形成する。
第１のゲート構造１５０と、ソースおよびボディ区域１１０、１１５を含む隣接メサ部１７０の隣接部分とがトランジスタセルＴＣを形成する。第２のゲート構造１６０と、電荷キャリア輸送区域１１７を含む隣接メサ部１７０の隣接部分とがエンハンスメントセルＥＣを形成する。
半導体ダイオード５０１のトランジスタセルＴＣは、ボディ区域１１５へ接続されるとともに順方向バイアスモードでホールエミッタ効率を強化する反転層をドリフト構造１２０内に形成しないように配置され得る。トランジスタセルＴＣは例えば図２Ａ〜２Ｅを参照して説明したトランジスタセルＴＣのうちの任意のものを具現化し得る。
半導体ダイオード５０１のエンハンスメントセルＥＣは、電荷キャリア輸送区域１１７内に反転チャネル（第１の閾値を越えた正電圧が第２のゲート構造１６０へ印加されると少数電荷キャリアがドリフト構造１２０と第１の負荷電極３１０間を流れ得る）を形成しないように配置され、図３Ａおよび３Ｂを参照して説明したエンハンスメントセルＥＣのうちの任意のものを具現化し得る。
示された実施形態によると、電荷キャリア輸送区域１１７は、第１の面１０１と電荷キャリア輸送区域１１７間で、当該メサ部１７０が少なくとも第２のゲート構造１６０に沿って第１の導電型のいかなるドープ領域も持たないように、第１の面１０１において第２のゲート構造１６０に直接隣接し得る。誘電体構造２１０は、電荷キャリア輸送区域１１７と第２のゲート構造１６０間の界面の垂直突起の両側の第１の面１０１上にそれぞれ形成され得る。第２のゲート構造１６０の外側端の第１の面１０１に沿った第１の導電型のドープ領域が無い結果、電荷キャリア輸送区域１１７を通る電子経路が禁じられる。
第１の面１０１と、第１および第２のゲート構造１５０、１６０の底部との間の距離は１μｍ〜３０μｍ（例えば、３μｍ〜７μｍ）の範囲であり得る。メサ部１７０の横方向幅は０．０５μｍ〜１０μｍ（例えば、０．１５μｍ〜１μｍ）の範囲であり得る。第１の面１０１と第１のｐｎ接合ｐｎ１間の距離は０．５μｍ〜５μｍ（例えば、１μｍ〜１．５μｍ）の範囲であり得る。
半導体ダイオード５０１のアノード電極を形成する第１の負荷電極３１０は、ボディ区域１１５、ソース区域１１０および電荷キャリア輸送区域１１７へ電気的に接続される。第１の負荷電極３１０は半導体ダイオード５０１のアノード端子Ａを形成してもよいしそれへ電気的に結合されてもよい。
第２の負荷電極３２０は第２の面１０２および台座層１３０に直接隣接する。第２の負荷電極３２０は半導体ダイオード５０１のカソード端子Ｋを形成してもよいし、それへ電気的に接続されてもよい。
第１および第２の負荷電極３１０、３２０のそれぞれは、主構成成分としてアルミニウム（Ａｌ）、銅（Ｃｕ）、またはアルミニウムまたは銅の合金（例えば、ＡｌＳｉ、ＡｌＣｕまたはＡｌＳｉＣｕ）からなり得るまたはそれを含み得る。他の実施形態によると、第１および第２の負荷電極３１０、３２０のうちの少なくとも１つは、主構成成分としてニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）および／またはパラジウム（Ｐｄ）を含み得る。例えば、第１および第２の負荷電極３１０、３２０のうちの少なくとも１つは２つ以上の副層を含み得る。各副層は、主構成成分としてＮｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｗ、およびＰｄのうちの１つまたは複数（例えば、シリサイド、窒化物、および／または合金）を含む。
誘電体構造２１０は第１の負荷電極３１０と半導体ボディ１００間に挟まれ得る。誘電体構造２１０は、半導体酸化物（例えば、酸化珪素）、半導体窒化物（例えば、窒化珪素）、または酸窒化半導体（例えば、酸窒化珪素）のうちの１つまたは複数の層（半導体ボディ１００上に熱成長された層または蒸着層であり得る）を含み得る。コンタクト構造３０５は、誘電体構造２１０の開口を貫通し、第１の負荷電極３１０とソース区域１１０、ボディ区域１１５および電荷キャリア輸送区域１１７とを電気的に接続する。
第１および第２のゲート電極１５５、１６５は遅延ユニット４００へ電気的に接続または結合される。遅延ユニット４００は、第１のゲート電極１５５へ印可された第１の制御信号Ｃ１の当該後縁に対して、第２のゲート電極１６５へ印可された第２の制御信号Ｃ２の後縁を遅延させる。一実施形態によると、第１の制御信号Ｃ１は、ゲート端子Ｇを介しまたは内部ゲート駆動回路のドライバ出力を介し遅延ユニット４００へ供給され得る。
示された実施形態によると、遅延ユニット４００は、ゲート端子Ｇまたは内部ゲート駆動回路のドライバ出力へ電気的に接続され得る。遅延ユニット４００は第１の制御信号Ｃ１および第２の制御信号Ｃ２の両方を出力する。
トランジスタセルＴＣは、第１の制御信号Ｃ１が正の第１の閾値電圧Ｖｔｈｘを越えると、ソース区域１１０とドリフト構造１２０間にＭＯＳゲート制御反転チャネルを形成する。第１の閾値電圧Ｖｔｈｘは一例として５．５〜６．５Ｖであり得る。
エンハンスメントセルＥＣは、第２の制御信号Ｃ２が第１の閾値電圧Ｖｔｈｘを越えた場合に、ドリフト構造１２０を第１の負荷電極３１０へ接続する反転チャネルを形成しない。その代りに、エンハンスメントセルＥＣは、第２の制御信号Ｃ２が第２の閾値Ｖｔｈｙ（一例として−５．５Ｖ〜−６．５Ｖであり得る）を下回ると、第２のゲート構造１６０に沿ったドリフト構造１２０内に反転層を形成する。
第１の制御信号Ｃ１は交互に高レベル（約＋１５Ｖであり得る）と低レベル（約−１５Ｖであり得る）となり得る。第２の制御信号Ｃ２は、同じ高レベルおよび低レベルを有する同様な信号であり得る。
トランジスタセルＴＣは、第１の制御信号Ｃ１が第２の閾値Ｖｔｈｙを下回ると、ドリフト構造１２０内の第１のゲート構造１５０に沿って別の反転層を形成してもよいししなくてもよい。
示された実施形態では、第１のゲート誘電体１５１は嘴部分１５１ｃを含み、嘴部分１５１ｃでは第１のゲート誘電体１５１は嘴部分１５１ｃの外側より広い。嘴部分１５１ｃの幅は、いかなる反転層も第１の制御信号Ｃ１の最低許容信号レベルでは嘴部分に沿って形成されないように選択される。
第１および第２の制御信号Ｃ１、Ｃ２が導出されるゲート信号は矩形信号であり得る。第１の制御信号Ｃ１は、その端がゲート信号内の当該端に対して若干遅延され得るほぼ矩形の信号であり得る。第２の制御信号Ｃ２は、その後縁が第１の制御信号Ｃ１の当該後縁に対して著しく遅延されるほぼ矩形の信号である。第２の制御信号Ｃ２の前縁は第１の制御信号Ｃ１の当該前縁に対して若干遅延され得る。一実施形態によると、もっぱら、第２の制御信号Ｃ２の後縁は第１の制御信号Ｃ１の当該後縁に対して遅延される。
図４Ｂは、図４Ａの半導体ダイオード５０１の図１Ｃのグラフを反映する。
第１の制御信号Ｃ１は、交互に負の低レベルＶＧＬと正の高レベルＶＧＨとなる矩形信号である。第２の制御信号Ｃ２は第１の制御信号Ｃ１の前縁に追随する。後縁において、遅延ユニット４００は第１の制御信号Ｃ１に対し第２の制御信号Ｃ２を遅延させる。
ｔ＝ｔ０で、図４Ａの半導体ダイオード５０１は順方向バイアスされ、半導体ダイオード５０１を通る負荷電流に寄与する両タイプの電荷キャリアを有するバイポーラ導通モードとなる。エンハンスメントセルＥＣは活性状態であり、電荷キャリア輸送区域１１７を介し第１の負荷電極３１０（アノード電極として効果的である）へ接続されるｐ型反転層を形成する。エンハンスメントセルＥＣはドリフト構造１２０内の電荷キャリアプラズマ密度だけでなくアノードエミッタ効率も著しく向上し、バイポーラ導通モードを強化する。ドリフト区域１２１内の高密度電荷キャリアプラズマの結果、強化型バイポーラ導通モードではアノードカソード間電圧ＶＡＫは第１のｐｎ接合ｐｎ１の低順方向電圧ＶＦ１と高蓄積電荷Ｑｓｓにより規定される。
ｔ１〜ｔ２間に、不飽和パルスがゲート端子Ｇへ印加される。トランジスタセルＴＣは、ボディ区域１１５を通る反転チャネル（第１のｐｎ接合ｐｎ１をバイパスする）を直ちに形成する。同時に、エンハンスメントセルＥＣの反転層はスイッチオフされる。電荷キャリアプラズマ密度と蓄積電荷Ｑｓｓは低下する。
ｔ＝ｔ２で、不飽和パルスは終了し、半導体ダイオード５０１が阻止電圧を直ちに維持することができるようにトランジスタセルＴＣが反転チャネルをターンオフすることにより安全期間が始まる。同時に、遅延ユニット４００は、エンハンスメントセルＥＣの反転層を所定期間の間無効に保つ。エンハンスメントセルＥＣのアノード効率は、電荷キャリアプラズマ密度と蓄積電荷Ｑｓｓが低度にだけ増加するように低いままである。その結果、安全期間中、順方向電圧ＶＦ２は強化型バイポーラ導通モードよりも高い。
半導体ダイオード５０１が逆方向バイアスへ変化した後だけ第２の制御信号Ｃ２が第２の閾値電圧Ｖｔｈｙを下回るように遅延ユニット４００の時定数が選択されれば、残りの蓄積電荷Ｑｓｓは整流時に低く、スイッチング損失は第２の制御信号Ｃ２の後縁の遅延の無い基準ダイオードと比較して著しく低減される。
図５ＡはＲＣ−ＩＧＢＴ５０２を表す。ＲＣ−ＩＧＢＴ５０２の台座層１３０は、第２の導電型の第１の区域１３１と第１の導電型の第２の区域１３２とを含む。第１および第２の区域１３１、１３２はドリフト構造１２０から第２の負荷電極３２０へ延在する。第１の区域１３１は、ＩＧＢＴモードの導通段階にドリフト構造１２０内に少数電荷キャリアを注入する裏側エミッタ区域として効果的である。第２の区域１３２は、ＲＣ（逆導通）モード中に裏側エミッタ区域をバイパスするコレクタショート（ｃｏｌｌｅｃｔｏｒ ｓｈｏｒｔ）として効果的である。
第１の区域１３１は、ＲＣ−ＩＧＢＴ５０２の二相性（ｂｉｍｏｄａｌ）領域内の第２の区域１３２と交互に切り替わり得る。二相性領域に加えて、ＲＣ−ＩＧＢＴ５０２は、第２の導電型のパイロット区域を有するパイロット領域を含み得る。パイロット区域の水平延長部分は第１の区域１３１の水平延長部分より大きい。第１および第２の区域１３１、１３２内の、そして妥当な場合はパイロット区域内のドーパント濃度は第２の負荷電極３２０に対する低オーム接触を保証するように十分に高い。例えば、ｐドープ区域１３１、１３２内の第２の面１０２に沿った最大ドーパント濃度は少なくとも１Ｅ１６ｃｍ−３（例えば、少なくとも５Ｅ１７ｃｍ−３）であり得、ｎドープ区域１３１、１３２内の最大ドーパント濃度は少なくとも１Ｅ１８ｃｍ−３（例えば、少なくとも５Ｅ１９ｃｍ−３）であり得る。
第１および第２の区域１３１、１３２は、トランジスタおよびエンハンスメントセルＴＣ、ＥＣを含むトランジスタセルアレイを通って第１の水平方向に沿って延在するストライプであり得る。他の実施形態によると、第１の区域１３１は第２の区域１３２により形成されたグリッド内に点状に埋め込まれ得、その逆も同様である。
さらなる詳細に関し、図４Ａの半導体ダイオード５０１の説明を参照すると、第１の負荷電極３１０はエミッタ電極Ｅを形成するまたはそれに電気的に接続または結合され、第２の負荷電極３２０はコレクタ端子Ｃを形成するまたはそれへ電気的に接続される。
図５Ｂは、図５Ａに示すＲＣ−ＩＧＢＴの図１Ｃのタイムチャートを示す。第１の制御信号Ｃ１は、交互に負の低レベルＶＬと正の高レベルＶＨとなる矩形信号である。第２の制御信号Ｃ２は第１の制御信号Ｃ１の前縁に直ちに追随する。後縁において、遅延ユニット４００は第１の制御信号Ｃ１に対し第２の制御信号Ｃ２を遅延させる。
ｔ＝ｔ０で、図５ＡのＲＣ−ＩＧＢＴ５０２は逆方向バイアスされ、第１のｐｎ接合ｐｎ１により形成された内部ＲＣダイオードは順方向バイアスされ、ＲＣ−ＩＧＢＴ５０２はバイポーラ導通モードとなる。両タイプの電荷キャリアはＲＣ−ＩＧＢＴ５０２を通る逆電流に寄与する。エンハンスメントセルＥＣは活性状態であり、電荷キャリア輸送区域１１７を介し第１の負荷電極３１０（エミッタ電極として効果的である）へ接続されるｐ型反転層を形成する。エンハンスメントセルＥＣは、ＲＣダイオードのｐ型アノード領域のエミッタ効率を増加し、バイポーラのＲＣモードを強化する。ドリフト区域１２１内の高い電荷キャリアプラズマ密度は、高い蓄積電荷Ｑｓｓを生じ、コレクタエミッタ間電圧ＶＣＥはＲＣダイオードの低順方向電圧ＶＦ１により規定される。
ｔ＝ｔ１で、不飽和パルスが第１の制御信号Ｃ１へ印加される。トランジスタセルＴＣはボディ区域１１５を通る反転チャネルを直ちに形成する。反転チャネルは、ＲＣダイオードの第１のｐｎ接合ｐｎ１をバイパスする。エンハンスメントセルＥＣはドリフト構造１２０内のｐ型反転層をスイッチオフする。結果として、電荷キャリアプラズマ密度と蓄積電荷Ｑｓｓは低下する。
ｔ＝ｔ２で、第１の制御信号Ｃ１は、ＲＣ−ＩＧＢＴ５０２が阻止電圧を直ちに維持し得るようにトランジスタセルＴＣの反転チャネルをターンオフする低レベルＶＬへ直ちに戻る。第２の制御信号Ｃ２の後縁の遅延は、「エンハンスメントセルＥＣがドリフト構造１２０内のｐ型反転層を所定期間の間形成しない」という効果がある。当該期間の間、エンハンスメントセルＥＣのエミッタ効率は、ｔ＝ｔ２から始まって、電荷キャリアプラズマ密度と蓄積電荷Ｑｓｓが低度にだけ増加するように低いままである。その結果、安全期間中、ＲＣダイオードの順方向電圧ＶＦ２の絶対値は強化ＲＣモードよりも著しく高い。
ＲＣ−ＩＧＢＴ５０２がｔ＝ｔ３で逆方向バイアスから順方向バイアスへ変化する前に第２の制御信号Ｃ２が第２の閾値電圧Ｖｔｈｙを下回らないように所定期間が選択されれば、整流時の残留蓄積電荷Ｑｓｓは、スイッチング損失が第２の制御信号Ｃ２の後縁の遅延の無い基準ＲＣ−ＩＧＢＴと比較して著しく低減されるように低い。
図４Ａおよび図５Ａの実施形態では、電荷キャリア輸送区域１１７はボディ区域１１５に直接隣接する。１つの電荷キャリア輸送区域１１７と１つのボディ区域１１５が同じメサ部１７０内にそれぞれ形成される。
図６は、電荷キャリア輸送区域１１７から分離されて形成されたボディ区域１１５を有する実施形態を表す。
２つの隣接トランジスタセルＴＣの半導体部分は、隣接する第１のゲート構造１５０間のトランジスタメサ部１７０ａ内に形成される。２つの隣接エンハンスメントセルＥＣの電荷キャリア輸送区域１１７は、隣接する第２のゲート構造１６０間のダイオードメサ部１７０ｂ内に形成され得る。加えて、ＲＣ−ＩＧＢＴ５０２は、第１の負荷電極３１０への直接電気的接続の無いアイドルメサ部１７０ｃを有するアイドルセルＩＣを含み得る。アイドルメサ部１７０ｃは、一例として、２つの第１のゲート構造１５０間または２つの第２のゲート構造１６０間の第１および第２のゲート構造１５０、１６０間に形成され得、第１の負荷電極３１０への電気的接続の無いＰドープ領域１１８を含んでもよいし含まなくてもよい。
一実施形態によると、アイドルメサ部１７０ｃは、第１の面１０１からドリフト構造１２０内に延在するフィールド電極構造１８０に直接隣接し得る。フィールド電極構造１８０は、フィールド電極１８５と、半導体ボディ１００からフィールド電極１８５を電気的に分離するフィールド誘電体１８１とをそれぞれ含み得る。フィールド電極構造１８０は、第１および第２のゲート構造１５０、１６０のうちの少なくとも１つの寸法と同様または同一の水平および垂直方向寸法を有し得る。
フィールド電極１８５は、多結晶シリコンなどの導電材料からなる均質構造であってもよいし、１つまたは複数の金属含有層をそれぞれ含む層構造を有してもよい。一実施形態によると、フィールド電極１８５は第１および第２のゲート電極１５５、１６５のうちの少なくとも１つと同じ材料で設けられ得る。
フィールド誘電体１８１は、半導体酸化物などの１つの誘電体材料からなる均質構造であってもよいし、２つ以上の層の誘電体材料を含む層構造を有してもよく、誘電体材料は、一例として熱成長半導体酸化物（例えば、熱成長酸化珪素）、蒸着半導体酸化物（例えば、蒸着酸化珪素、窒化珪素、酸窒化珪素）を含む。一実施形態によると、フィールド誘電体１８１は第１および第２のゲート誘電体１５１、１６１のうちの少なくとも１つと同じ材料で設けられ得る。フィールドまたはゲート構造１５０、１６０、１８０のアイドルメサ部１７０ｃおよび隣接部分はアイドルセルＩＣを形成する。
エンハンスメントおよびトランジスタセルＥＣ、ＴＣは並んで形成され少なくとも１つの水平方向に沿って交互に配置され得る。図７Ａ〜７Ｃは、エンハンスメントセルＥＣの少なくともいくつかがトランジスタセルＴＣとともに垂直方向に積層される実施形態を表す。
図７Ａでは、ＲＣ−ＩＧＢＴ５０２は、第１の面１０１と第２のゲート構造１６０間の第２のゲート構造１６０の垂直突起内に第２のゲート構造１６０および第１のゲート構造１５０を含む複合ゲート構造１９０を含む。補助誘電体２０５は第１のゲート構造１５０と第２のゲート構造１６０とを分離する。補助誘電体２０５は第１のｐｎ接合ｐｎ１と位置がほぼ合わせられ得る。
一実施形態によると、第１の部分では第１のゲート構造１５０がトランジスタセルＴＣの反転チャネルとドリフト構造１２０との接続を促進するためにドリフト構造１２０と重なるように、第２の部分では第２のゲート電極１６５がｐ型反転層とボディ区域１１５との接続を促進するためにボディ区域１１５と重なるように、第１の誘電体２０５と第１の面１０１との距離は、断面に垂直な水平方向で交互に切り替わる。
別の実施形態によると、トランジスタセルＴＣを含む第１の部分では第１のゲート構造１５０がトランジスタセルＴＣの反転チャネルとドリフト構造１２０との接続を促進するためにドリフト構造１２０と重なるように、エンハンスメントセルＥＣを含む第２の部分では第２のゲート電極１６５がｐ型反転層とボディ区域１１５との接続を促進するためにボディ区域１１５と重なるように、第１の誘電体２０５と第１の面１０１との距離は断面に垂直な水平方向で交互に切り替わらない。セル毎に、上および下側部分内の電極同士は、例えば第１の誘電体２０５内の開口によりまたは例えばメタライゼーション面内のワイヤ接続により互いに電気的に接続または結合され得る。
図７ＢのＲＣ−ＩＧＢＴ５０２は膨らんだ第２のゲート構造１６０だけでなく膨らんだ複合ゲート構造１９０も含む。ゲート構造１６０、１８０間のメサ部１７０は、ソース区域１１０とボディ区域１１５と電荷キャリア輸送区域１１７とを含む広い部分と、同広い部分とドリフト構造１２０の隣接する部分との間の狭い部分とを含む。非強化モードの間、ゲート構造１６０、１９０の膨らんだ部分はボディ区域１１５と電荷キャリア輸送区域１１７を遮蔽し、例えば不飽和サイクルの安全期間中の非強化バイポーラ導通モード内のアノードエミッタ効率をさらに低下する。
図７Ｃの実施形態によると、複合ゲート構造１９０は互いに直接隣接しそれらの間の活性メサ部１７０ａを画定する。示された実施形態によると、ボディ区域１１５を通る反転チャネルがドリフト区域１２１へ接続され得るように補助誘電体２０５が第１の面１０１から十分に離間されるトランジスタセルＴＣと、ドリフト区域１２１内に形成された反転層がボディ区域１１５へ接続され得るように補助誘電体２０５が第１の面の十分近くに形成されるエンハンスメントセルＥＣとを画定するために補助誘電体２０５は異なる距離に形成される。
図８Ａ〜８Ｃは遅延ユニット４００の実施形態を表す。遅延ユニット４００は、ゲートノードへ電気的に接続または結合される第１の経路４１０とゲートノードへ電気的に接続または結合される第２の経路４２０とを含み得る。ゲートノードはゲート端子Ｇまたは内部ゲート駆動回路のドライバ出力であり得る。第１の経路４１０は、ゲート端子Ｇを介しまたは内部ゲート駆動回路を介しゲートノードへ印可されるゲート信号ＶＧにほぼ追随する第１の制御信号Ｃ１を出力する。第１の制御信号Ｃ１は、矩形信号であり得るゲート信号ＶＧの最小パルス長だけゲート信号に対し若干遅延され得る。第２の経路４２０はゲート信号に応答して第２の制御信号Ｃ２を出力し、第２の制御信号Ｃ２の後縁は、第１の制御信号Ｃ１の当該後縁に対して著しく遅延される。
図８Ｂは、図８Ａの信号ＶＧ、Ｃ１、Ｃ２のタイムチャートを示す。第２の制御信号Ｃ２の後縁は、ゲート信号ＶＧにほぼ追随する第１の制御信号Ｃ１の後縁に対してΔｔだけ遅延される。
図８Ｃは、遅延ユニット４００の実施形態を示す。第１の経路４１０は、トランジスタセルのゲート導体配線の固有抵抗であり得る第１の内部抵抗４１１を含む。第２の経路４２０は、エンハンスメントセルのゲート配線の固有線路抵抗に加えて個別抵抗体素子を含み得る第２の内部抵抗４２２を含む。加えて、第２の経路４２０は、第２の内部抵抗４２２と並列に電気的に接続された整流素子４２３を含み得、ゲート信号ＶＧの前縁の第２の内部抵抗４２２をバイパスする。第２の内部抵抗４２２は第１の内部抵抗４１１より大きい。整流素子４２３は、半導体ボディ１００から第１の負荷電極を分離する層間絶縁膜内に蒸着された多結晶シリコンに基づく半導体ダイオードであり得る。
図８Ｄは、図８Ｃの遅延ユニット４００により出力される第１および第２の制御信号Ｃ１、Ｃ２を示す。
図９Ａ〜９Ｃは、非逆導通型ＩＧＢＴ５０３を表す。ＩＧＢＴ５０３の台座層１３０はドリフト構造１２０の導電型と反対の導電型を有する隣接層であり得る。他の実施形態によると、台座層１３０はドリフト構造１２０の導電型のマイクロチャネルを含み得、マイクロチャネル（例えば、遮断モード中に完全に空乏化されるマイクロチャネル）は非逆導通型ＩＧＢＴ５０３の逆方向遮断能力に悪影響を与えない。前の実施形態の遅延ユニット４００以外に、非逆導通型ＩＧＢＴ５０３の遅延ユニット４００は、第２の制御信号Ｃ２の当該後縁に対して第１の制御信号Ｃ１の後縁を遅延させる。さらなる詳細については、前図のＲＣ−ＩＧＢＴ５０２の説明が参照される。
図９Ｂは、図９ＡのＩＧＢＴ５０３のトランジスタおよびエンハンスメントセルＴＣ、ＥＣの振る舞いへの遅延ユニット４００の影響を示す。第２の制御信号Ｃ２は、交互に負の低レベルＶＬと正の高レベルＶＨとなる矩形信号であり得る。第１の制御信号Ｃ１は第２の制御信号Ｃ２の前縁に直ちに追随し得る。遅延ユニット４００は第２の制御信号Ｃ２の当該後縁に対して第１の制御信号Ｃ１の後縁を遅延させる。
ｔ＝ｔ０で、図９Ａの非逆導通型ＩＧＢＴ５０３はコレクタおよびエミッタ端子Ｃ、Ｅ間の正のコレクタエミッタ間電圧ＶＣＥで順方向バイアスされる。ＩＧＢＴ５０３のバイポーラ導通モードは低コレクタエミッタ飽和電圧ＶＣＥｓａｔを生じる。
ｔ＝ｔ１で、第２の制御信号Ｃ２は第２の閾値Ｖｔｈｙ未満に直ちに下がる。エンハンスメントセルＥＣはドリフト構造１２０内にｐ型反転層を形成することにより活性状態となる。ｐ型反転層とボディおよび電荷キャリア輸送区域１１５、１１７を通して、ホールは、電荷キャリアプラズマ密度と蓄積電荷Ｑｓｓが低下するようにエミッタ側へ能動的に排出される。同時に、遅延ユニット４００は、トランジスタセルＴＣのＭＯＳゲート制御チャネルが依然として活性状態となるように第１の制御信号Ｃ１の後縁を第１の閾値Ｖｔｈｘより高く維持する。電荷キャリアプラズマ密度の低下のために、コレクタエミッタ間電圧ＶＣＥは若干増加する。
ｔ＝ｔ２で、第１の制御信号Ｃ１が第１の閾値Ｖｔｈｘを下回ると、ＩＧＢＴ５０３はＩＧＢＴモードのバイポーラ導通期間（オン状態）からＩＧＢＴモード（オフ状態）の遮断期間へ変化し、コレクタエミッタ間電圧ＶＣＥは印加された阻止電圧Ｖｂｌｋに一致する。
遅延ユニット４００は、第１の経路が第２の制御信号Ｃ２を出力し第１の経路が第１の制御信号Ｃ１を出力する図８Ａ〜８Ｄに関して論述されたようなＲＣ−ＩＧＢＴの遅延ユニット４００のうちの任意のものであり得る。
一実施形態によると、少なくともＩＧＢＴオン状態の終了段階では、印加ゲート信号は、ＩＧＢＴ５０３のスイッチング速度より著しく高い速度で高レベルＶＨと低レベルＶＬ間で変化し得る。パルスパターンは、第１の制御信号Ｃ１を第１の閾値Ｖｔｈｘより高く維持し得るが、第２の制御信号Ｃ２を第２の閾値Ｖｔｈｙ未満までパルス化する。
図１０Ａは、スイッチング装置７１１として使用される前述の実施形態のＲＣ−ＩＧＢＴ５０２または逆遮断型ＩＧＢＴ５０３の１つを有するスイッチドモード電源７０１に関する。ゲート駆動回路７２０は出力端子Ｇｏｕｔにゲート信号を生成する。ゲート信号はスイッチング装置７１１のゲート端子Ｇへ供給される。スイッチング装置７１１は、第１の電圧と第１の周波数ｆ１でソースから受信されたエネルギーを誘導素子７４１（例えば、変圧器巻線またはストレージチョーク）内に格納することと、蓄積エネルギーを第２の周波数ｆ２および／または第２の電圧レベルＶ２で負荷７４２へ解放することとを制御する。ここで、ｆ１および／またはｆ２は０Ｈｚであり得る。ゲート信号は、負荷条件へ連続的に適応化され得る周波数の矩形信号であり得る。ゲート駆動回路７２０はさらに、例えばコレクタエミッタ間電圧が反転される前またはスイッチング装置７１１を通る負荷電流がターンオフされる前に不飽和パルスを出力し得る。
スイッチドモード電源７０１はハードスイッチング型のものであり得る。別の実施形態によると、スイッチドモード電源は、スイッチング装置７１１の負荷端子Ｃ、Ｅの両端電圧が０Ｖであるまたは０Ｖ近くであるときだけスイッチングするスイッチング装置７１１との共振タイプのものであり得る。スイッチドモード電源７０１は一例としてバックまたはブースト変換器タイプのものであり得る。一実施形態によると、スイッチドモード電源はＤＣ／ＤＣ変換器であり得る。
図１０Ｂは、その負荷電流経路がＶｄｄとＧｎｄ間に直列に接続される２つの半導体スイッチング装置７１１、７１２に基づく１つまたは複数のハーフブリッジ回路７１０を含む電子回路７０２を表す。半導体スイッチング装置７１１、７１２はＲＣ−ＩＧＢＴであり得る。半導体スイッチング装置７１１、７１２のうちの少なくとも１つは前図のＲＣ−ＩＧＢＴ５０２のうちの１つあってもよいし、それを含んでもよい。ハーフブリッジ回路７１０または完全電子回路７０２は電力モジュール内に集積化され得る。例えば、半導体スイッチング装置７１１、７１２はＤＢＣ（直接銅張：ｄｉｒｅｃｔ ｂｏｎｄｅｄ ｃｏｐｐｅｒ）基板などのパワーエレクトロニクス基板上に取り付けられ得る（例えば半田付けされ得る）。
電子回路７０２は、第１の駆動端子Ｇｏｕｔ１に第１のゲート信号を第２の駆動端子Ｇｏｕｔ２に第２のゲート信号を生成し駆動するゲート駆動回路７２０を含み得る。第１および第２の駆動端子Ｇｏｕｔ１、Ｇｏｕｔ２は半導体スイッチング装置７１１、７１２のゲート端子Ｇへ電気的に結合または接続される。ゲート駆動回路７２０は、規則的スイッチングサイクル中に第１および第２のスイッチング装置７１１、７１２が交互にオン状態となるようにゲート信号を制御する。不飽和サイクル中に、ゲート駆動回路７２０は、スイッチング装置７１２、７１１の他方をターンオフすることにより整流を開始する前に、当該装置の逆導通型ダイオードを不飽和にするためにスイッチング装置７１１、７１２の一方へ不飽和パルスを供給し得る。
図１０Ｂでは、スイッチング装置７１１、７１２は、第１のスイッチング装置７１１のエミッタ端子Ｅと第２のスイッチング装置７１２のコレクタ端子Ｃとが切り替え端子Ｓｗへ電気的に接続されたｎ−ＩＧＢＴである。別の実施形態によると、正電源電圧Ｖｄｄと切り替え端子Ｓｗ間に電気的に接続された第１のスイッチング装置７１１はｐ−ＩＧＢＴであり得る。
図１１Ａ〜１１Ｄは、上述のような半導体装置のトランジスタセルの強化部分によりゲート誘電体を形成する一連の工程を示す。
半導体基板５００ａは、単結晶シリコンＳｉ、ＳｉＣ、Ｇｅ、ＳｉＧｅ、ＧａＮ、ＧａＡｓまたは別のＡＩＩＩＢＶ半導体であり得る結晶質半導体材料の半導体層１００ａからなるまたはそれを含む。半導体基板５００ａは半導体層１００ａに加えて別の半導体および誘電体層を含み得る。一実施形態によると、半導体基板５００ａはシリコンウェーハである。半導体層１００ａは、シリコン結晶を切断することにより得られるシリコンディスク、または単結晶基板上にエピタキシーにより完全にまたは部分的に形成された半導体層のいずれかであり得る。半導体層１００ａは、異なる導電型または同じ導電型であるが平均ドーパント濃度が異なる２つ以上の副層を含み得る。
半導体層１００ａは半導体基板５００ａの前面側にプレーナ加工面１０１ａを形成する。加工面１０１ａに対する法線は垂直方向を定義し、垂直方向に対する直交方向は水平方向である。
ハードマスク層または積層が加工面１０１ａ上に形成（例えば、蒸着）され得る。開口が、トレンチエッチマスク６０２を形成するためにリソグラフィによりハードマスク層または積層内に形成され得る。トレンチエッチマスクを使用することにより、第１および第２のトレンチ１５０ｚ、１６０ｚが半導体層１００ａ内にエッチングされ得る。
図１１Ａは、加工面１０１ａから半導体層１００ａ内に延在する第１および第２のトレンチ１５０ｚ、１６０ｚだけでなくトレンチエッチマスク６０２も示す。トレンチエッチマスク６０２は、一例として、酸化珪素または窒化珪素からなる単層マスク、または多層マスク例えば熱成長酸化珪素層、蒸着または熱成長酸窒化珪素または窒化珪素層、およびＴＥＯＳ（オルトケイ酸テトラエチル：ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）に基づく蒸着酸化珪素層を含む複合マスクであり得る。
トレンチエッチマスク６０２は完全に除去され得、熱酸化処理は、第１および第２のトレンチ１５０ｚ、１６０ｚを裏打ちするとともに加工面１０１ａを覆う薄い補助酸化物層を形成し得る。補助酸化物層は除去され得、第１および第２のトレンチ１５０ｚ、１６０ｚの端は丸くされ、第１および第２のトレンチ１５０ｚ、１６０ｚの側壁は滑らかにされる。コンフォーマル犠牲酸化物層６１２が前面側に成長および／または蒸着され得る。犠牲酸化物層６１２と異なる材料からなるマスクライナ６２２が犠牲酸化物層上に蒸着され得る。
図１１Ｂは、第１および第２のトレンチ１５０ｚ、１６０ｚを裏打ちする犠牲酸化物層６１２および犠牲酸化物層６１２を覆うマスクライナ６２２を示す。
犠牲酸化物層６１２は１つまたは複数の半導体酸化物層（例えば、熱成長酸化珪素と蒸着酸化物）を含み得、蒸着酸化物は、例えば、前駆体材料としてＴＥＯＳを使用することにより形成された蒸着酸化珪素であり得る。別の実施形態によると、除去される代わりに、補助酸化物層は犠牲酸化物層６１２またはその一部を形成し得る。マスクライナ６２２は一例として窒化珪素層であり得る。
その残り部分が第１のトレンチ構造１５０ｚ内およびその周囲のマスクライナ６２２の部分を覆うとともに第２のトレンチ構造１６０ｚ内およびその周囲のマスクライナ６２２の部分を露出させるマスクライナエッチマスクを形成するために補助マスク層がリソグラフィにより蒸着されパターン化され得る。第１のトレンチ１５０ｚ内およびその周囲にウエットエッチマスク６２３を形成するためにドライエッチング工程がマスクライナ６２２の露出部分を除去する。次に、選択的ウエットエッチが、犠牲酸化物層６１２の露出部分を除去し得、ウエットエッチマスク６２３の端から始まり、ウエットエッチマスク６２３により覆われた犠牲酸化物層６１２の部分を除去し得る。犠牲酸化物層６１２のエッチの前、後または中に、マスクライナエッチマスクは除去される。
図１１Ｃは、ウエットエッチ後の犠牲酸化物層６１２の残り部分６１３を示す。残り部分６１３はウエットエッチマスク６２３の端から少し離れて形成される。凹部はウエットエッチマスク６２３の下を切り取る。ウエットエッチマスク６２３は除去され得、別の誘電体ライナ６３２が半導体層１００ａの露出部分上に蒸着および／または熱成長され得る。
図１１Ｄに示すように、別の誘電体ライナ６３２の一部は第２のトレンチ１６０ｚ内に一様厚さの第２のゲート誘電体１６１を形成する。第１のトレンチ１５０ｚ内では、別の誘電体ライナ６３２の一部が第１のトレンチ１５０ｚの上側部分に第１のゲート誘電体１５１の薄い第１の部分１５１ａを、そして犠牲酸化物層６１２の残り部分６１３と組み合わせて第１のトレンチ１５０ｚの底部に第１のゲート誘電体１５１の第２の強化部分１５１ｂを形成する。
図１２Ａ〜１２Ｆは、第１のトレンチ１５０ｚのトレンチ側壁の選択部分に沿って第１のゲート誘電体１６１の嘴部分を設ける実施形態を表す。
トレンチエッチマスク６０２は、図１１Ａを参照して説明したように半導体層１００ａ上に形成され得、トレンチエッチマスク６０２は窒化物含有層を含む複合マスクであり得る。第１および第２のトレンチ１５０ｚ、１６０ｚを形成した後、トレンチエッチマスク６０２の副層が除去され得る。例えば、トレンチエッチマスク６２０は、半導体層１００ａ上に蒸着または成長された酸化珪素または酸窒化層６０２ａ、酸化珪素または酸窒化層６０２ａ上に形成された窒化珪素層６０２ｂ、および窒化珪素層６０２ｂ上に蒸着されたＴＥＯＳ酸化物層を含むＯＮＯ（酸素−窒化物−酸素：ｏｘｙｇｅｎ−ｎｉｔｒｉｄｅ−ｏｘｙｇｅｎ）マスクである。
ＴＥＯＳ酸化物層を剥ぎ取った後、トレンチエッチマスク６０２の窒化珪素層６０２ｂおよび酸化珪素または酸窒化層６０２ａは第１および第２のトレンチ１５０ｚ、１６０ｚ間の半導体層１００ａのメサ部１７０を覆う。
図１２Ａは、メサ部１７０の上のトレンチエッチマスク６０２の残り部分６０３だけでなく第１および第２のトレンチ１５０ｚ、１６０ｚも示す。トレンチエッチマスク６０２の残り部分６０３は窒化珪素層６０２ｂであってもよいし、それを含んでもよい。第１および第２のトレンチ１５０ｚ、１６０ｚの露出側壁は、第１および第２のトレンチ１５０ｚ、１６０ｚを裏打ちする犠牲酸化物ライナ６１４を形成するために熱酸化される。犠牲酸化物ライナ６１４の形成および除去は、第１および第２のトレンチ１５０ｚ、１６０ｚの端を丸くし、トレンチ側壁を滑らかにする。
マスクライナ６２２（例えば、窒化珪素層）が蒸着される。
第１および第２のトレンチ１５０ｚ、１６０ｚの外側で、マスクライナ６２２はトレンチエッチマスクの残り部分６０３を覆う。第１および第２のトレンチ１５０ｚ、１６０ｚ内では、マスクライナ６２２は図１２Ｂに示すようにトレンチ側壁上の犠牲酸化物ライナ６１４を覆う。
異方性エッチング工程が、メサ部１７０の上および第１および第２のトレンチ１５０ｚ、１６０ｚの底部のマスクライナ６２２の水平部分を除去する。トレンチエッチマスクの残り部分６０３はメサ部１７０をエッチングから遮蔽し得る。
図１２Ｃは、第１および第２のトレンチ１５０ｚ、１６０ｚの底部の犠牲酸化物ライナ６１４の部分だけでなくメサ部１７０上のトレンチエッチマスク６０３の残り部分も露出させるスペーサマスクを形成するパターン化されたマスクライナ６２３を示す。補助マスク層が、第１のトレンチ１５０ｚを覆うまたは埋めるとともに第２のトレンチ１６０ｚを露出するマスクライナエッチマスク６４３を形成するためにリソグラフィにより蒸着されパターン化される。異方性乾式エッチが第２のトレンチ１６０ｚ内のパターン化されたマスクライナ６２３の部分を除去する。
図１２Ｄでは、マスクライナエッチマスク６４３は第１のトレンチ１５０ｚを埋める。パターン化されたマスクライナ６２３の残り部分は第１のトレンチ１５０ｚ内に選択的にウエットエッチマスク６２４を形成する。マスクライナエッチマスク６４３は、トレンチエッチマスクのいくつかの残り部分だけでなく第２のトレンチ１６０ｚ内の犠牲酸化物ライナ６１４の部分も露出する。
犠牲酸化物ライナ６１４の露出部分は除去され得る。次に、マスクライナエッチマスク６４３が除去され得る。ウエットエッチは第１のトレンチ１５０ｚ内の犠牲酸化物ライナ６１４を窪ませる。この凹部は、加工面１０１ａおよび溝の底のウエットエッチマスク６２４の外側端で始まる。
図１２Ｅは、第１のトレンチ１５０ｚの側壁の中央部分の図１２Ｄの犠牲酸化物ライナ６１４の残り部分６１５を示す。凹部はウエットエッチマスク６２４の下を切り取る。
ウエットエッチマスク６２４は除去され得、別の酸化工程または蒸着工程が図１２Ｆに示すように第１および第２のゲート誘電体１５１、１６１を形成し得る。犠牲酸化物ライナ６１４の残り部分６１５は、第１のゲート誘電体１５１の嘴部分１５１ｃの少なくとも一部を形成する。
図１３Ａ〜１３Ｆは、第１のトレンチの側壁の部分に沿った多結晶シリコンスペーサ構造の酸化を表す。
第１および第２のトレンチ１５０ｚ、１６０ｚは、図１１Ａを参照して説明したように半導体基板５００ａの半導体層１００ａ内へエッチングされる。トレンチエッチは、窒化物含有層（例えば、窒化珪素層）からなるまたはそれを含むトレンチエッチマスクを使用する。第１および第２のトレンチ１５０ｚ、１６０ｚを形成した後、トレンチエッチマスクの副層（例えば、ＴＥＯＳ酸化物などの酸化物含有部分）は図１２Ａにまた示すように除去され得る。
犠牲酸化物ライナ６１４が、第１および第２のトレンチ１５０ｚ、１６０ｚの露出側壁上に熱成長され得、多結晶半導体材料（例えば、多結晶シリコン）が例えばプラズマエッチングを使用することにより蒸着され窪ませられ得る。
図１３Ａは、第１および第２のトレンチ１５０ｚ、１６０ｚの下部を埋めるとともに加工面１０１ａと埋め込み多結晶半導体材料６５２の上端間の第１および第２のトレンチ１５０ｚ、１６０ｚの上側部分の犠牲酸化物ライナ６１４の一部を露出する埋め込み多結晶半導体材料６５２を示す。
メサ部１７０の垂直方向のトレンチエッチマスクの残り部分６０３、犠牲酸化物ライナ６１４の露出部分、および埋め込み多結晶半導体材料６５２を覆うマスクライナ６２２（例えば、窒化珪素層）が蒸着され得る。マスクライナエッチマスク６４３を形成するために、補助マスク材料がリソグラフィにより蒸着されパターン化され得る。
図１３Ｂは、第２のトレンチ１６０ｚ内のマスクライナ６２２の一部を覆うマスクライナエッチマスク６４３であって第１のトレンチ１５０ｚ内およびその周囲のマスクライナ６２２の一部を露出する開口６４３ａを含むマスクライナエッチマスク６４３示す。
開口６４３ａを通して、異方性エッチが第１のトレンチ１５０ｚ内およびその周囲のマスクライナ６２２の露出水平部分を除去する。
図１３Ｃは、第１のトレンチ１５０ｚの上部にスペーサマスク６２５を形成するマスクライナ６２２の残り部分を示す。スペーサマスク６２５は第１のトレンチ１５０ｚ内の埋め込み多結晶半導体材料６５２を露出する。
異方性エッチング工程例えばＲＩＥ（反応イオンエッチ）工程は、第１のトレンチ１５０ｚ内の埋め込み多結晶半導体材料６５２の一部を除去し、犠牲酸化物ライナ６１４上で止まる。
図１３Ｄに示すように、第１のトレンチ１５０ｚ内の埋め込み多結晶半導体材料６５２の残りがスペーサマスク６２５の垂直突起内に多結晶シリコンスペーサ６７２を形成する。
異方性エッチング工程はまた、マスクライナエッチマスク６４３を除去し得る。代替的に、マスクライナエッチマスク６４３は別のエッチング工程において除去される。多結晶シリコンスペーサ６７２の少なくとも一部を酸化物スペーサ６７３に変換するために別の熱酸化が行われ得る。
図１３Ｅは、第１のトレンチ１５０ｚの側壁の一部に沿って形成された酸化物スペーサ６７３を示す。熱酸化は、第１のトレンチ１５０ｚの底部に沿った犠牲酸化物ライナ６１４の一部を強化し得る。
マスクライナスペーサマスク６２５、第２のトレンチ１６０ｚ内の埋め込み多結晶半導体材料６５２の残り、およびトレンチエッチマスクの残り６０３は除去され得る。犠牲酸化物ライナ６１４は除去され得、別の酸化工程または蒸着工程が、第１および第２のゲート誘電体１５１、１６１を形成する別の誘電体層６３２を形成し得る、酸化物スペーサ６７３は嘴部分１５１ｃの第１のゲート誘電体１５１の少なくとも一部を形成する。
図１３Ｆは、第１のゲート誘電体１５１を有する第１のトレンチ１５０ｚと第２のゲート誘電体１６１を有する第２のトレンチ１６０ｚを示す。第１のゲート誘電体１５１は垂直側壁の一部に沿って嘴部分１５１ｃを含む。第１のゲート誘電体１５１は第１のトレンチ１５０ｚの底部に強化部分を含み得る。
図１４Ａ〜１４Ｄは、ディープ損傷注入（ｄｅｅｐ ｄａｍａｇｅ ｉｍｐｌａｎｔ）工程を使用することによる嘴部分を有するゲート誘電体の形成を表す。
図１４Ａは、図１１Ａを参照して説明したように半導体層１００ａ上に注入マスク層を蒸着することにより、そしてリソグラフィにより注入マスク層をパターン化することにより形成された注入マスク６８３を示す。注入マスク６８３は、第１のトレンチの形成に割り当てられる第１の領域１５０ｘを露出し、第２のトレンチの形成に割り当てられる第２の領域１６０ｘを遮蔽する。損傷注入は注入マスク６８３内の開口６８３ａを通じて行われる。損傷注入は一例としてアルゴン（Ａｒ）、水素（Ｈ）またはヘリウム（Ｈｅ）イオンを使用し、加工面１０１ａから一定距離に埋め込み損傷区域６８４を形成する。損傷注入は障壁区域の形成のための注入と重なり得る。代替的に、例えば、酸化速度を増進するためのフッ素（Ｆ）または別の元素が注入され得る。
注入マスク６８３は除去され得る。トレンチエッチマスク層または積層が、トレンチマスク６０２を形成するためにリソグラフィにより蒸着されパターン化され得る。トレンチエッチマスク６０２を使用することにより、第１および第２のトレンチ１５０ｚ、１６０ｚは半導体層１００ａ内にエッチングされる。
図１４Ｂは、加工面１０１ａから半導体層１００ａ内に延在する第１および第２のトレンチ１５０ｚ、１６０ｚを示す。第１のトレンチ１５０ｚは半導体層１００ａ内の損傷区域６８４を横断する。
トレンチエッチマスク６０２は除去され得、熱酸化工程がゲート誘電体または犠牲酸化物層６１２のいずれかを形成する。損傷区域６８４により形成された側壁部分に沿って、酸化速度は無損傷半導体材料により形成された側壁部分に沿った酸化速度よりも高い。
図１４Ｃは、第１および第２のトレンチ１５０ｚ、１６０ｚ間のメサ部１７０の上面だけでなく第１および第２のトレンチ１５０ｚ、１６０ｚも裏打ちする犠牲酸化物層６１２を示す。損傷された半導体材料内のより高い酸化速度のおかげで、犠牲酸化物層６１２は、図１４Ａの損傷区域６８４の位置と垂直方向延在部により画定された第１のトレンチ１５０ｚの側壁部分に沿って嘴部分６８５を含む。トレンチ側壁を滑らかにするために等方性エッチング工程が嘴部分６８５の外側の犠牲酸化物層６１２の薄い部分を除去し得る。別の酸化工程または蒸着工程は、第１および第２のゲート誘電体１５１、１６１を形成する別の誘電体層６３２を形成し得、嘴部分６８５は第１のゲート誘電体１５１の嘴部分１５１ｃの少なくとも一部を形成する。
図１４Ｄは、第１のゲート誘電体１５１を有する第１のトレンチ１５０ｚと第２のゲート誘電体１６１を有する第２のトレンチ１６０ｚとを示す。第１のゲート誘電体１５１は垂直側壁の一部に沿って嘴部分１５１ｃを含む。
ここでは特定の実施形態が示され説明されたが、様々な代替および／または等価実施形態が本発明の範囲から逸脱することなく、図示され説明された特定の実施形態を置換し得るということが、当業者により理解される。本出願は、本明細書で論述された特定の実施形態への任意の適合化またはその変形もカバーするように意図されている。したがって、本発明は特許請求の範囲とその均等物だけにより制限されることが意図されている。
１００ 半導体ボディ
１００ａ 半導体層
１０１ 第１の面
１０１ａ 加工面
１１０ ソース区域
１１３ 第２の遮断区域
１１５ ボディ区域
１１５ｘ 反転チャネル
１１７ 電荷キャリア輸送区域
１１７ｙ 二次反転層
１１８ Ｐドープ領域
１２０ ドリフト構造
１２０ｘ 別の反転層
１２０ｙ 反転層
１２１ ドリフト区域
１２３ 高ドープ遮断区域
１２５ 障壁区域
１２９ 電界停止区域
１３０ 台座層
１３１ 第１の区域
１３２ 第２の区域
１５０ 第１のゲート構造
１５０ｘ 第１の領域
１５０ｚ 第１のトレンチ
１５１ 第１のゲート誘電体
１５１ａ 第１の部分
１５１ｂ 第２の部分
１５１ｃ 嘴部分
１５５ 第１のゲート電極
１６０ 第２のゲート構造
１６０ｘ 第２の領域
１６０ｚ 第２のトレンチ
１６１ 第２のゲート誘電体
１６５ 第２のゲート電極
１７０ メサ部
１７０ａ 活性メサ部
１７０ｂ ダイオードメサ部
１７０ｃ アイドルセル部
１８０ ゲート構造
１８１ フィールド誘電体
１８５ フィールド電極
１９０ 複合ゲート構造
２０５ 絶縁体層
２１０ 誘電体構造
３０５ コンタクト構造
３１０ 第１の負荷電極
３２０ 第２の負荷電極
４００ 遅延ユニット
４１０ 第１の経路
４１１ 第１の内部抵抗
４２０ 第２の経路
４２２ 第２の内部抵抗
４２３ 整流素子
５００ 半導体装置
５００ａ 半導体基板
５０１ 半導体ダイオード
５０２ ＲＣ−ＩＧＢＴ
５０３ 逆遮断型ＩＧＢＴ
６０２ トレンチエッチマスク
６０２ａ 酸窒化層
６０２ｂ 窒化珪素層
６０３ 残り部分
６１０ トランジスタセルアレイ
６１２ コンフォーマル犠牲酸化物層
６１３ 残り部分
６１４ 犠牲酸化物ライナ
６１５ 残り部分
６２２ マスクライナ
６２３ ウエットエッチマスク
６２４ ウエットエッチマスク
６２５ スペーサマスク
６３２ 別の誘電体ライナ
６４３ マスクライナエッチマスク
６４３ａ 開口
６５０ アイドル領域
６５２ 埋め込み多結晶半導体材料
６７２ 多結晶シリコンスペーサ
６７３ 酸化物スペーサ
６８３ 注入マスク
６８３ａ 開口
６８４ 損傷区域
６８５ 嘴部分
６９０ 端領域
７０１ スイッチドモード電源
７０２ 電子回路
７１０ ハーフブリッジ回路
７１１，７１２ スイッチング素子
７２０ ゲート駆動回路
７４１ 誘導素子
７４２ 負荷

Claims (23)

  1. ドリフト構造（１２０）とともに第１のｐｎ接合（ｐｎ１）を形成するボディ区域（１１５）を含むトランジスタセル（ＴＣ）であって、第１の制御信号（Ｃ１）が第１の閾値（Ｖｔｈｘ）を越えると前記ドリフト構造（１２０）と第１の負荷電極（３１０）間の接続部の一部を形成する反転チャネル（１１５ｘ）を前記ボディ区域（１１５）内に形成するように構成された、トランジスタセル（ＴＣ）と、
    その後縁が前記第１の制御信号（Ｃ１）の後縁に対して遅延される第２の制御信号（Ｃ２）を生成するように構成された遅延ユニット（４００）と、
    前記第２の制御信号（Ｃ２）が前記第１の閾値（Ｖｔｈｘ）より低い第２の閾値（Ｖｔｈｙ）を下回ると前記ドリフト構造（１２０）内に反転層（１２０ｙ）を形成するように構成されたエンハンスメントセル（ＥＣ）であって、前記反転層（１２０ｙ）は少数電荷キャリアエミッタとして効果的である、エンハンスメントセル（ＥＣ）とを含む半導体装置。
  2. 前記エンハンスメントセル（ＥＣ）は、前記ドリフト構造（１２０）とともに別の第１のｐｎ接合（ｐｎ１）を形成する電荷キャリア輸送区域（１１７）を含む、請求項１に記載の半導体装置。
  3. 前記電荷キャリア輸送区域（１１７）は前記ボディ区域（１１５）に直接隣接する、請求項２に記載の半導体装置。
  4. 前記電荷キャリア輸送区域（１１７）はボディ区域（１１５）から分離される、請求項２に記載の半導体装置。
  5. 前記エンハンスメントセル（ＥＣ）は、前記第２の制御信号（Ｃ２）が前記第１の閾値（Ｖｔｈｘ）を越えると前記第１の負荷電極（３１０）から電気的に切断される二次反転層（１１７ｙ）を前記電荷キャリア輸送区域（１１７）内に形成するように構成される、請求項２乃至４のいずれか一項に記載の半導体装置。
  6. 前記エンハンスメントセル（ＥＣ）は、前記電荷キャリア輸送区域（１１７）とユニポーラホモ接合を形成するとともに前記二次反転層（１１７ｙ）を遮断する高ドープ第２の遮断区域（１１３）を含む、請求項５に記載の半導体装置。
  7. 前記エンハンスメントセル（ＥＣ）は、前記電荷キャリア輸送区域（１１７）とｐｎ接合を形成するとともに前記第１の負荷電極（３１０）と電気的に接続されるいかなるドープ区域も欠く、請求項５または６に記載の半導体装置。
  8. 前記トランジスタセル（ＴＣ）は前記第１の制御信号（Ｃ１）が印加される第１のゲート構造（１５０）を含み、
    前記トランジスタセル（ＴＣ）は前記第１の制御信号（Ｃ１）が前記第２の閾値（Ｖｔｈｙ）を下回ると前記ドリフト構造（１２０）内に別の反転層（１２０ｘ）を形成するように構成され、
    前記別の反転層（１２０ｘ）の少なくとも一部は前記ボディ区域（１１５）から切断される、請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記トランジスタセル（ＴＣ）は、前記第１のゲート構造（１５０）に沿って高ドープの第１の遮断区域（１２３）を含み、
    前記第１の遮断区域（１２３）は、前記ドリフト構造（１２０）とユニポーラホモ接合を形成するとともに前記ボディ区域（１１５）から前記別の反転層（１２０ｘ）の少なくとも一部を切断する、請求項８に記載の半導体装置。
  10. 前記第１のゲート構造（１５０）は、第１のゲート電極（１５５）と、前記ボディ区域（１１５）と前記ドリフト構造（１２０）から前記第１のゲート電極（１５５）を分離する第１のゲート誘電体（１５１）とを含み、
    前記第１のゲート誘電体（１５１）は幅が増加された嘴部分（１５１ｃ）を含み、
    前記嘴部分（１５１ｃ）は、前記第１の制御信号（Ｃ１）の低レベル（ＶＬ）時に前記ボディ区域（１１５）から前記別の反転層（１２０ｘ）の少なくとも一部を切断する、請求項８または９に記載の半導体装置。
  11. 前記嘴部分（１５１ｃ）は前記第１のゲート構造（１５０）から外側に延在する、請求項１０に記載の半導体装置。
  12. 前記トランジスタセル（ＴＣ）は前記第１の制御信号（Ｃ１）が印加される第１のゲート構造（１５０）を含み、
    前記第１のゲート構造（１５０）は、第１のゲート電極（１５５）と、第１のゲート誘電体（１５１）と、前記ボディ区域（１１５）から前記第１のゲート電極（１５５）を分離する前記第１のゲート誘電体（１５１）の第１の部分（１５１ａ）と、前記ドリフト構造（１２０）から前記第１のゲート電極（１５５）を分離する前記第１のゲート誘電体（１５１）の第２の部分（１１５ｂ）とを含み、
    前記第２の部分（１５１ｂ）は、前記第１の部分（１５１ａ）より厚く、前記第１の制御信号（Ｃ１）の低レベル（ＶＬ）時に前記ドリフト構造（１２０）内の前記第１のゲート構造（１５０）に沿って反転層の形成することを抑制するように構成される、請求項１乃至７のいずれか一項に記載の半導体装置。
  13. 前記トランジスタセル（ＴＣ）は前記第１の制御信号（Ｃ１）が印加される第１のゲート構造（１５０）を含み、
    前記第１のゲート構造（１５０）は、第１のゲート電極（１５５）と、前記ボディ区域（１１５）と前記ドリフト構造（１２０）から前記第１のゲート電極（１５５）を分離する第１のゲート誘電体（１５１）とを含み、
    前記エンハンスメントセル（ＥＣ）は、前記第２の制御信号（Ｃ２）が印加される第２のゲート構造（１６０）を含み、
    前記第１のゲート構造（１５０）は前記第２のゲート構造（１６０）より低度に前記ドリフト構造（１２０）と重畳する、請求項１乃至７のいずれか一項に記載の半導体装置。
  14. 前記エンハンスメント層（ＥＣ）の前記反転層（１２０ｙ）は、前記第２の制御信号（Ｃ２）が前記第２の閾値（Ｖｔｈ２）を下回ると、前記トランジスタセル（ＴＣ）の前記ボディ区域（１１５）に直接隣接する、請求項１に記載の半導体装置。
  15. 前記トランジスタセル（ＴＣ）は前記第１の制御信号（Ｃ１）が印加される第１のゲート構造（１５０）を含み、
    前記第１のゲート構造（１５０）は、第１のゲート電極（１５５）と、前記ボディ区域（１１５）から前記第１のゲート電極（１５５）を分離する第１のゲート誘電体（１５１）とを含み、
    前記エンハンスメントセル（ＥＣ）は、前記第２の制御信号（Ｃ２）が印加される第２のゲート構造（１６０）を含み、
    前記第２のゲート構造（１６０）は、第２のゲート電極（１６５）と、前記ドリフト構造（１２０）から前記第２のゲート電極（１６５）を分離する第２のゲート誘電体（１６１）と、前記第１のゲート構造（１５０）と前記第２のゲート構造（１６０）間に挟まれた絶縁体層（２０５）とを含む、請求項１４に記載の半導体装置。
  16. 複数のトランジスタセル（ＴＣ）およびエンハンスメントセル（ＥＣ）がトランジスタセルアレイ（６１０）を形成し、
    前記トランジスタセル（ＴＣ）と前記エンハンスメントセル（ＥＣ）の少なくとも一方の分布密度は前記トランジスタセルアレイ（６１０）の端までの距離の減少とともに変化する、請求項１乃至１５のいずれか一項に記載の半導体装置。
  17. 前記トランジスタセルアレイ（６１０）内に形成されるアイドルセル（ＩＣ）をさらに含む、請求項１６に記載の半導体装置。
  18. 前記ドリフト構造（１２０）は、低ドープドリフト区域（１２１）と、前記ドリフト区域（１２１）と前記ボディ区域（１２５）間に挟まれた高ドープ障壁区域（１２５）とを含む、請求項１乃至１７のいずれか一項に記載の半導体装置。
  19. 前記遅延ユニット（４００）は、ゲートノードへ接続される第１の経路（４１０）と、前記ゲートノードへ接続される第２の経路（４２０）とを含み、
    前記ゲートノードへ印可される信号に応じて前記第１の経路（４１０）は前記第１の制御信号（Ｃ１）を、前記第２の経路（４２０）は前記第２の制御信号（Ｃ２）をそれぞれ出力する、請求項１乃至１８のいずれか一項に記載の半導体装置。
  20. 前記第１の経路（４１０）は第１の内部抵抗（４１１）を含み、前記第２の経路（４２０）は前記第１の内部抵抗（４１１）より大きな第２の内部抵抗（４２２）を含む、請求項１９に記載の半導体装置。
  21. 前記第２の経路（４２０）は前記第１の内部抵抗（４１１）と並列に整流素子（４２３）を含み、
    前記整流素子（４２３）は信号前縁の前記第１の内部抵抗（４１１）をバイパスする、請求項１９または２０に記載の半導体装置。
  22. ２つのスイッチング素子（７１１、７１２）を含むハーフブリッジ回路（７１０）を含む電力モジュールであって、前記スイッチング素子（７１１、７１２）の少なくとも１つは、
    ドリフト構造（１２０）とともに第１のｐｎ接合（ｐｎ１）を形成するボディ区域（１１５）を含むトランジスタセル（ＴＣ）であって、第１の制御信号（Ｃ１）が第１の閾値（Ｖｔｈｘ）を越えると前記ドリフト構造（１２０）と第１の負荷電極（３１０）間の接続部の一部を形成する反転チャネル（１１５ｘ）を前記ボディ区域（１１５）内に形成するように構成された、トランジスタセル（ＴＣ）と、
    その後縁が前記第１の制御信号（Ｃ１）の後縁に対して遅延される第２の制御信号（Ｃ２）を生成するように構成された遅延ユニット（４００）と、
    前記第２の制御信号（Ｃ２）が前記第１の閾値（Ｖｔｈｘ）より低い第２の閾値（Ｖｔｈｙ）を下回ると前記ドリフト構造（１２０）内に反転層（１２０ｙ）を形成するように構成されたエンハンスメントセル（ＥＣ）であって、前記反転層（１２０ｙ）は少数電荷キャリアエミッタとして効果的である、エンハンスメントセル（ＥＣ）とを含む電力モジュール。
  23. 第２の制御信号（Ｃ２）が第２の閾値（Ｖｔｈｙ）を下回ると、ドリフト構造（１２０）内に反転層（１２０ｙ）を形成するように構成されたエンハンスメントセル（ＥＣ）であって、前記反転層（１２０ｙ）は少数電荷キャリア導体として効果的である、エンハンスメントセル（ＥＣ）と、
    その後縁が前記第２の制御信号（Ｃ２）の後縁に対して遅延される第１の制御信号（Ｃ１）を生成するように構成された遅延ユニット（４００）と、
    前記ドリフト構造（１２０）とともに第１のｐｎ接合（ｐｎ１）を形成するボディ区域（１１５）を含むトランジスタセル（ＴＣ）であって、前記第１の制御信号（Ｃ１）が前記第２の閾値（Ｖｔｈｙ）より高い第１の閾値（Ｖｔｈｘ）を越えると前記ドリフト構造（１２０）と第１の負荷電極（３１０）間の接続部の一部を形成する反転チャネル（１１５ｘ）を前記ボディ区域（１１５）内に形成するように構成された、トランジスタセル（ＴＣ）とを含む半導体装置。
JP2015249516A 2014-12-23 2015-12-22 トランジスタセルおよびエンハンスメントセルを有する半導体装置 Active JP6080938B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102014119543.4A DE102014119543B4 (de) 2014-12-23 2014-12-23 Halbleitervorrichtung mit transistorzellen und anreicherungszellen sowie leistungsmodul
DE102014119543.4 2014-12-23

Publications (2)

Publication Number Publication Date
JP2016154218A true JP2016154218A (ja) 2016-08-25
JP6080938B2 JP6080938B2 (ja) 2017-02-15

Family

ID=56099954

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015249516A Active JP6080938B2 (ja) 2014-12-23 2015-12-22 トランジスタセルおよびエンハンスメントセルを有する半導体装置

Country Status (4)

Country Link
US (2) US9997602B2 (ja)
JP (1) JP6080938B2 (ja)
CN (1) CN105720054B (ja)
DE (1) DE102014119543B4 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018052099A1 (ja) * 2016-09-14 2018-03-22 富士電機株式会社 Ｒｃ－ｉｇｂｔおよびその製造方法
JP2018117025A (ja) * 2017-01-17 2018-07-26 富士電機株式会社 半導体装置
JP2019054091A (ja) * 2017-09-14 2019-04-04 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
JP2019057702A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体装置
US10439054B2 (en) 2017-06-29 2019-10-08 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
US10600867B2 (en) 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
JP2020155582A (ja) * 2019-03-20 2020-09-24 株式会社東芝 半導体装置及び半導体回路
JP2021093392A (ja) * 2019-12-06 2021-06-17 株式会社東芝 半導体装置及びその製造方法
US11374119B2 (en) 2019-11-01 2022-06-28 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
US11563112B2 (en) 2019-11-01 2023-01-24 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
JP7547780B2 (ja) 2020-05-15 2024-09-10 富士電機株式会社 半導体装置
DE102024104061A1 (de) 2023-03-15 2024-09-19 Mitsubishi Electric Corporation Halbleitervorrichtung, Halbleitervorrichtungssteuerungsverfahren und Halbleitervorrichtungsfertigungsverfahren

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024413B2 (en) * 2013-01-17 2015-05-05 Infineon Technologies Ag Semiconductor device with IGBT cell and desaturation channel structure
CN107251233B (zh) * 2015-09-16 2021-04-06 富士电机株式会社 半导体装置
DE102015117994B8 (de) 2015-10-22 2018-08-23 Infineon Technologies Ag Leistungshalbleitertransistor mit einer vollständig verarmten Kanalregion
CN105226090B (zh) * 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
DE102015121563B4 (de) * 2015-12-10 2023-03-02 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102016112017B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
DE102016112020B4 (de) * 2016-06-30 2021-04-22 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen
DE102016112016A1 (de) 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102016117264B4 (de) 2016-09-14 2020-10-08 Infineon Technologies Ag Leistungshalbleiterbauelement mit Steuerbarkeit von dU/dt
DE102016219020B4 (de) 2016-09-30 2019-11-07 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren zum Bearbeiten einer Leistungshalbleitervorrichtung
JP6981777B2 (ja) * 2017-05-29 2021-12-17 株式会社 日立パワーデバイス 半導体装置
JP2018207057A (ja) * 2017-06-09 2018-12-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN109524396B (zh) * 2017-09-20 2023-05-12 株式会社东芝 半导体装置
US20190103394A1 (en) * 2017-09-29 2019-04-04 Qualcomm Incorporated Thermally conscious standard cells
DE102017129955B4 (de) 2017-12-14 2021-10-07 Infineon Technologies Austria Ag Halbleitervorrichtung mit einem barrierengebiet sowie elektrische vorrichtung
DE102017130092A1 (de) 2017-12-15 2019-06-19 Infineon Technologies Dresden Gmbh IGBT mit vollständig verarmbaren n- und p-Kanalgebieten
US10586845B1 (en) * 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
JP7319500B2 (ja) * 2019-01-04 2023-08-02 株式会社東芝 制御回路、半導体装置及び電気回路装置
EP3712961A1 (en) * 2019-03-22 2020-09-23 ABB Schweiz AG Reverse conducting insulated gate power semiconductor device having low conduction losses
JP7319601B2 (ja) 2019-11-01 2023-08-02 株式会社東芝 半導体装置
DE102020121771A1 (de) * 2020-08-19 2022-02-24 Infineon Technologies Ag Erste gate-elektrode und zweite gate-elektrode enthaltendehalbleitervorrichtung
JP7319754B2 (ja) * 2020-08-19 2023-08-02 株式会社東芝 半導体装置
JP7410829B2 (ja) * 2020-09-15 2024-01-10 株式会社東芝 半導体装置
JP7472068B2 (ja) 2021-03-19 2024-04-22 株式会社東芝 半導体装置及び半導体回路
US20230155013A1 (en) * 2021-11-18 2023-05-18 Renesas Electronics Corporation Semiconductor device
DE102022105387A1 (de) 2022-03-08 2023-09-14 Infineon Technologies Ag Dual-gate-leistungshalbleitervorrichtung und verfahren zum steuern einerdual-gate-leistungshalbleitervorrichtung
CN118136675B (zh) * 2024-05-07 2024-07-05 南京第三代半导体技术创新中心有限公司 具备电场调制结构的双沟槽碳化硅mosfet器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163469A (ja) * 1996-11-29 1998-06-19 Toshiba Corp ダイオードおよびその駆動方法
JP2012151470A (ja) * 2011-01-17 2012-08-09 Infineon Technologies Austria Ag 半導体素子および逆導通ｉｇｂｔ
JP2013098415A (ja) * 2011-11-02 2013-05-20 Denso Corp 半導体装置
JP2013251395A (ja) * 2012-05-31 2013-12-12 Denso Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3278496B2 (ja) * 1993-06-14 2002-04-30 株式会社東芝 半導体装置およびその駆動方法
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP4823435B2 (ja) 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
KR100830982B1 (ko) 2004-05-12 2008-05-20 도요다 지도샤 가부시끼가이샤 Ｉｇｂｔ
US7330055B2 (en) * 2004-10-26 2008-02-12 Qortek, Inc. Circuit with high power density applicability
JP5089191B2 (ja) 2007-02-16 2012-12-05 三菱電機株式会社 半導体装置およびその製造方法
US20090096027A1 (en) * 2007-10-10 2009-04-16 Franz Hirler Power Semiconductor Device
JP4840482B2 (ja) 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
JP5228800B2 (ja) * 2008-10-29 2013-07-03 株式会社デンソー 絶縁ゲート型半導体装置の駆動回路
JP2011151350A (ja) * 2009-12-22 2011-08-04 Renesas Electronics Corp 半導体装置の製造方法、及び半導体装置
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
US9209109B2 (en) * 2013-07-15 2015-12-08 Infineon Technologies Ag IGBT with emitter electrode electrically connected with an impurity zone

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163469A (ja) * 1996-11-29 1998-06-19 Toshiba Corp ダイオードおよびその駆動方法
JP2012151470A (ja) * 2011-01-17 2012-08-09 Infineon Technologies Austria Ag 半導体素子および逆導通ｉｇｂｔ
JP2013098415A (ja) * 2011-11-02 2013-05-20 Denso Corp 半導体装置
JP2013251395A (ja) * 2012-05-31 2013-12-12 Denso Corp 半導体装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629685B2 (en) 2016-09-14 2020-04-21 Fuji Electric Co., Ltd. RC-IGBT and manufacturing method thereof
WO2018052099A1 (ja) * 2016-09-14 2018-03-22 富士電機株式会社 Ｒｃ－ｉｇｂｔおよびその製造方法
JP2023036996A (ja) * 2017-01-17 2023-03-14 富士電機株式会社 半導体装置、半導体モジュールおよび半導体装置のターンオン方法
JP2021122076A (ja) * 2017-01-17 2021-08-26 富士電機株式会社 半導体装置
JP7494953B2 (ja) 2017-01-17 2024-06-04 富士電機株式会社 半導体モジュール
JP2018117025A (ja) * 2017-01-17 2018-07-26 富士電機株式会社 半導体装置
US10600867B2 (en) 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
US10439054B2 (en) 2017-06-29 2019-10-08 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
US11239350B2 (en) 2017-09-14 2022-02-01 Mitsubishi Electric Corporation Semiconductor device, method of manufacturing semiconductor device, power conversion device
JP2019054091A (ja) * 2017-09-14 2019-04-04 三菱電機株式会社 半導体装置、半導体装置の製造方法、電力変換装置
JP2019057702A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体装置
CN111725310A (zh) * 2019-03-20 2020-09-29 株式会社东芝 半导体装置及半导体电路
JP7199270B2 (ja) 2019-03-20 2023-01-05 株式会社東芝 半導体装置及び半導体回路
JP2020155582A (ja) * 2019-03-20 2020-09-24 株式会社東芝 半導体装置及び半導体回路
US11374119B2 (en) 2019-11-01 2022-06-28 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
US11563112B2 (en) 2019-11-01 2023-01-24 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
US11837654B2 (en) 2019-11-01 2023-12-05 Kabushiki Kaisha Toshiba Method for controlling semiconductor device
JP2021093392A (ja) * 2019-12-06 2021-06-17 株式会社東芝 半導体装置及びその製造方法
JP7319491B2 (ja) 2019-12-06 2023-08-02 株式会社東芝 半導体装置及びその製造方法
JP7547780B2 (ja) 2020-05-15 2024-09-10 富士電機株式会社 半導体装置
DE102024104061A1 (de) 2023-03-15 2024-09-19 Mitsubishi Electric Corporation Halbleitervorrichtung, Halbleitervorrichtungssteuerungsverfahren und Halbleitervorrichtungsfertigungsverfahren

Also Published As

Publication number Publication date
US10825906B2 (en) 2020-11-03
US9997602B2 (en) 2018-06-12
CN105720054B (zh) 2019-09-17
JP6080938B2 (ja) 2017-02-15
US20180277642A1 (en) 2018-09-27
DE102014119543B4 (de) 2018-10-11
DE102014119543A1 (de) 2016-06-23
CN105720054A (zh) 2016-06-29
US20160190123A1 (en) 2016-06-30

Similar Documents

Publication Publication Date Title
JP6080938B2 (ja) トランジスタセルおよびエンハンスメントセルを有する半導体装置
CN110061050B (zh) 半导体器件和具有势垒区的绝缘栅双极型晶体管
US9252211B2 (en) Semiconductor device and manufacturing method thereof
US11631765B2 (en) Method of manufacturing insulated gate semiconductor device with injection suppression structure
JP6678810B2 (ja) 炭化珪素半導体装置および電力変換装置
US8816355B2 (en) Semiconductor device
US10134835B2 (en) Power semiconductor device having fully depleted channel regions
CN110061051B (zh) 半导体器件和有隔离源区的反向导电绝缘栅双极晶体管
US7659576B2 (en) Semiconductor device and method of manufacturing the same
JP5105476B2 (ja) シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法
JP5384878B2 (ja) 半導体装置およびその製造方法
JP6650431B2 (ja) 半導体装置およびその製造方法
CN103383966A (zh) 具有改善的鲁棒性的半导体器件
US8866222B2 (en) Charge compensation semiconductor device
CN103915485A (zh) 电荷补偿半导体器件
JP2011176026A (ja) 半導体素子の製造方法
JP2023011834A (ja) 半導体装置および電力変換装置
JP4925596B2 (ja) 窒化物半導体装置
CN104009081B (zh) 功率半导体器件及其制造方法
JPS60247969A (ja) 自己消弧形半導体素子
JP2018137389A (ja) 半導体装置
JPH10335649A (ja) 半導体装置およびその製造方法
KR101471351B1 (ko) 하이브리드 수직형 질화갈륨 다이오드의 구조 및 그 제조 방법
CN114284355A (zh) 双栅极mis-hemt器件、双向开关器件及其制备方法
JPH06296034A (ja) 半導体整流装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170117

R150 Certificate of patent or registration of utility model

Ref document number: 6080938

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250