JP2020155582A - 半導体装置及び半導体回路 - Google Patents

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Abstract

【課題】スイッチング損失の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１及び第２の面と、第１の面側から第２の面側に順に、第１導電形の第１の半導体領域と、第２導電形の第２の半導体領域と、第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第３の半導体領域と、第１導電形の第４の半導体領域と、第２導電形の第５の半導体領域と、を有し、第１の面の側の第１のトレンチ及び第２のトレンチと、を有する半導体層と、第１のトレンチの第１のゲート電極と、第５の半導体領域に接する第１のゲート絶縁膜と、第２のトレンチの中の第２のゲート電極と、第２のゲート絶縁膜と、第１の面の側の第１の電極と、第２の面の第２の電極と、第１のゲート電極と電気的に接続される第１のゲート電極パッドと、第２のゲート電極と電気的に接続される第２のゲート電極パッドと、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
ＩＧＢＴでは、ゲート電極に閾値電圧以上の正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形のドリフト領域に電子が注入されると同時に、コレクタ領域からｎ形のドリフト領域にホールが注入される。これにより、コレクタ電極とエミッタ電極間に電子とホールをキャリアとする電流が流れる。
ＩＧＢＴのオン抵抗を低減するためには、オン状態のｎ形のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ｎ形のドリフト領域のキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。
オン抵抗の低減と、スイッチング損失の低減の両立を図る方法として、ダブルゲート駆動が提案されている。ダブルゲート駆動は、ゲートの駆動系統を２系統にし、２つのゲートの駆動タイミングを変えることで、ＩＧＢＴのスイッチング時間を短縮し、スイッチング損失を低減させる技術である。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが可能となる。
特開２０１３−２５１２９６号公報 特開２０１３−９８４１５号公報 特開平８−３１６４７９号公報
本発明が解決しようとする課題は、スイッチング損失の低減を可能とする半導体装置及び半導体回路を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、第１導電形の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第３の半導体領域と、前記第３の半導体領域と前記第１の面との間に設けられた第１導電形の第４の半導体領域と、前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、前記第１の面の側に設けられ、前記第２の面からの第１の距離が、前記第２の面から前記第４の半導体領域までの距離よりも小さい第１のトレンチと、前記第１の面の側に設けられ、前記第２の面からの第２の距離が、前記第２の面から前記第４の半導体領域までの距離よりも小さい第２のトレンチと、を有する半導体層と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１のゲート電極と前記第４の半導体領域との間、前記第１のゲート電極と前記第５の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられ、前記第５の半導体領域と離間する第２のゲート絶縁膜と、前記半導体層の前記第１の面の側に設けられ、前記第５の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備える。
第１の実施形態の半導体回路の模式図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式上面図。 第１の実施形態の半導体装置の駆動方法の説明図。 比較例の半導体装置の模式図。 第２の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の模式断面図。 第５の実施形態の半導体装置の一部の模式断面図。 第６の実施形態の半導体装置の一部の模式断面図。 第７の実施形態の半導体装置の一部の模式断面図。 第８の実施形態の半導体装置の一部の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ−形との表記がある場合、ｎ＋形、ｎ形、ｎ−形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ−形の表記がある場合、ｐ＋形、ｐ形、ｐ−形の順で、ｐ形の不純物濃度が低くなっていることを意味する。
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられ、第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられた第１導電形の第４の半導体領域と、第４の半導体領域と第１の面との間に設けられた第２導電形の第５の半導体領域と、第１の面の側に設けられ、第２の面からの第１の距離が、第２の面から第４の半導体領域までの距離よりも小さい第１のトレンチと、第１の面の側に設けられ、第２の面からの第２の距離が、第２の面から第４の半導体領域までの距離よりも小さい第２のトレンチと、を有する半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第４の半導体領域との間、第１のゲート電極と第５の半導体領域との間に設けられ、第５の半導体領域に接する第１のゲート絶縁膜と、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第３の半導体領域との間、第２のゲート電極と第４の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の第１の面の側に設けられ、第５の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備える。
第１の実施形態の半導体回路は、上記半導体装置と、上記半導体装置を駆動し、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、を備える。
第１の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。
第１の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ１００である。ＩＧＢＴ１００は、ダブルゲート駆動が可能なＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第１の実施形態の制御回路は、ゲートドライバ回路１５０である。
図１は、第１の実施形態の半導体回路の模式図である。図１は、第１のトレンチ、第２のトレンチ、第１のゲート電極、第２のゲート電極、第１のゲート電極パッド、第２のゲート電極パッド、及び、制御回路の配置と接続関係を示す。図２は、第１の実施形態の半導体装置の一部の模式断面図である。図３は、第１の実施形態の半導体装置の一部の模式上面図である。図３は、第１の面Ｐ１における上面図である。図２は、図３のＡＡ’断面である。
第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１のゲート電極５１、第２のゲート電極５２、第１の絶縁層６１、第２の絶縁層６２、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２を備える。
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、コレクタ領域２８（第１の半導体領域）、バッファ領域３０、ドリフト領域３２（第２の半導体領域）、バリア領域３３（第３の半導体領域）、ベース領域３４（第４の半導体領域）、エミッタ領域３６（第５の半導体領域）、コンタクト領域３８が設けられる。
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、第１の面Ｐ１の法線方向を第３の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第３の方向の距離と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。
エミッタ電極１２は、エミッタ領域３６及びコンタクト領域３８に電気的に接続される。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４は、ｐ形のコレクタ領域２８に電気的に接続される。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
コレクタ領域２８は、ｐ形の半導体領域である。コレクタ領域２８は、コレクタ電極１４に電気的に接続される。コレクタ領域２８は、コレクタ電極１４に接する。
コレクタ領域２８は、ＩＧＢＴ１００のオン状態の際にホールの供給源となる。
バッファ領域３０は、ｎ形の半導体領域である。バッファ領域３０は、コレクタ領域２８と第１の面Ｐ１との間に設けられる。バッファ領域３０は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能を有する。バッファ領域３０を設けない構成とすることも可能である。
ドリフト領域３２は、ｎ−形の半導体領域である。ドリフト領域３２は、コレクタ領域２８と第１の面Ｐ１との間に設けられる。ドリフト領域３２は、バッファ領域３０と第１の面Ｐ１との間に設けられる。ドリフト領域３２のｎ形不純物濃度は、バッファ領域３０のｎ形不純物濃度より低い。
ドリフト領域３２は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ドリフト領域３２は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
バリア領域３３は、ｎ形の半導体領域である。バリア領域３３は、ドリフト領域３２と第１の面Ｐ１との間に設けられる。バリア領域３３は、ドリフト領域３２とベース領域３４との間に設けられる。バリア領域３３のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。バリア領域３３のｎ形不純物の最大濃度は、ドリフト領域３２のｎ形不純物濃度の１００倍以上であることが好ましい。バリア領域３３のｎ形不純物の最大濃度位置（図２中のＣｍａｘ）は、例えば、第１のゲートトレンチ２１と第２のゲートトレンチ２２との間、及び、第２のゲートトレンチ２２と第２のゲートトレンチ２２との間に位置する。
ドリフト領域３２よりもｎ形不純物濃度の高いバリア領域３３を、第１の面Ｐ１側に設けることにより、ＩＧＢＴ１００がオン状態の際に、ドリフト領域３２の中のホールのエミッタ電極１２への排出が制限される。したがって、ドリフト領域の第１の面Ｐ１側のキャリア濃度が高くなる。よって、バリア領域３３は、ＩＧＢＴ１００のオン抵抗を低減する機能を有する。
なお、ドリフト領域３２とバリア領域３３とは、同じｎ形不純物領域であり、ｎ形不純物濃度はドリフト領域３２からバリア領域３３に向かって連続的に高くなる。
ベース領域３４は、ｐ形の半導体領域である。ベース領域３４は、ドリフト領域３２と第１の面Ｐ１との間に設けられる。ベース領域３４は、バリア領域３３と第１の面Ｐ１との間に設けられる。
ベース領域３４の深さは、例えば、４μｍ以下である。ベース領域３４の第１のゲート電極５１と対向する領域には、ＩＧＢＴ１００のオン状態の際に反転層が形成される。ベース領域３４はトランジスタのチャネル領域として機能する。
エミッタ領域３６は、ｎ＋形の半導体領域である。エミッタ領域３６は、ベース領域３４と第１の面Ｐ１との間に設けられる。エミッタ領域３６は、第１の面Ｐ１において、第１の方向に延伸する。
エミッタ領域３６は、第１のゲート絶縁膜４１に接する。エミッタ領域３６は、第２のゲート絶縁膜４２と離間する。エミッタ領域３６は、第２のゲート絶縁膜４２と接していない。エミッタ領域３６のｎ形不純物濃度は、ドリフト領域３２のｎ形不純物濃度より高い。
エミッタ領域３６は、エミッタ電極１２に電気的に接続される。エミッタ領域３６は、エミッタ電極１２に接する。エミッタ領域３６は、第１のゲート電極５１を有するトランジスタのオン状態の際に電子の供給源となる。
コンタクト領域３８は、ｐ＋形の半導体領域である。コンタクト領域３８は、ベース領域３４と第１の面Ｐ１との間に設けられる。コンタクト領域３８は、第１の面Ｐ１において、第１の方向に延伸する。コンタクト領域３８は、エミッタ電極１２に電気的に接続される。
第１のゲートトレンチ２１は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。第１のゲートトレンチ２１は、ストライプ形状を有する。複数の第１のゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。
第１のゲートトレンチ２１は、ベース領域３４及びバリア領域３３を貫通し、ドリフト領域３２に達する。第１のゲートトレンチ２１の深さは、例えば、４μｍ以上８μｍ以下である。
第１のゲート電極５１は、第１のゲートトレンチ２１の中に設けられる。第１のゲート電極５１は、例えば、半導体又は金属である。第１のゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極５１は、第１のゲート電極パッド１０１に電気的に接続される。
第１のゲート絶縁膜４１は、第１のゲート電極５１と半導体層１０との間に設けられる。第１のゲート絶縁膜４１は、第１のゲート電極５１とドリフト領域３２との間、第１のゲート電極５１とバリア領域３３との間、第１のゲート電極５１とベース領域３４との間、及び、第１のゲート電極５１とエミッタ領域３６との間に設けられる。第１のゲート絶縁膜４１は、ドリフト領域３２、バリア領域３３、ベース領域３４、及び、エミッタ領域３６に接する。第１のゲート絶縁膜４１は、例えば、酸化シリコンである。
第２のゲートトレンチ２２は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延伸する。第２のゲートトレンチ２２は、ストライプ形状を有する。第２のゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。
第２のゲートトレンチ２２は、ベース領域３４及びバリア領域３３を貫通し、ドリフト領域３２に達する。第２のゲートトレンチ２２の深さは、例えば、４μｍ以上８μｍ以下である。
第２のゲート電極５２は、第２のゲートトレンチ２２の中に設けられる。第２のゲート電極５２は、例えば、半導体又は金属である。第２のゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。第２のゲート電極５２は、第２のゲート電極パッド１０２に電気的に接続される。
第２のゲート絶縁膜４２は、第２のゲート電極５２と半導体層１０との間に設けられる。第２のゲート絶縁膜４２は、第２のゲート電極５２とドリフト領域３２との間、第２のゲート電極５２とバリア領域３３との間、第２のゲート電極５２とベース領域３４との間、及び、第２のゲート電極５２とコンタクト領域３８との間に設けられる。第２のゲート絶縁膜４２は、ドリフト領域３２、バリア領域３３、及び、ベース領域３４に接する。第２のゲート絶縁膜４２は、エミッタ領域３６に接しない。第２のゲート絶縁膜４２は、エミッタ領域３６と離間する。第２のゲート絶縁膜４２は、例えば、酸化シリコンである。
なお、第２のゲート絶縁膜４２が、第１のゲートトレンチ２１と第２のゲートトレンチ２２の間に設けられたエミッタ領域３６に接する構成とすることも可能である。
２つの第１のゲートトレンチ２１の間に、３つの第２のゲートトレンチ２２が挟まれる。
第１のゲートトレンチ２１と第２のゲートトレンチ２２は、同一の形状を有する。第２の面Ｐ２から第１のゲートトレンチ２１までの第１の距離（図２中ｄ１）と、第２の面Ｐ２から第２のゲートトレンチ２２までの第２の距離（図２中ｄ２）は、略同一である。言い換えれば、第１のゲートトレンチ２１の深さと第２のゲートトレンチ２２の深さは、略同一である。
第１の距離ｄ１は、第２の面からベース領域３４までの距離（図２中ｄ４）よりも小さい。第２の距離ｄ２は、第２の面からベース領域３４までの距離ｄ４よりも小さい。言い換えれば、第１のゲートトレンチ２１の深さは、ベース領域３４の深さよりも深い。第２のゲートトレンチ２２の深さは、ベース領域３４の深さよりも深い。
第１の距離ｄ１は、例えば、第２の面Ｐ２からバリア領域３３の中のｎ形不純物の最大濃度位置Ｃｍａｘまでの距離（図２中ｄ３）よりも小さい。第２の距離ｄ２は、例えば、第２の面Ｐ２からバリア領域３３の中のｎ形不純物の最大濃度位置Ｃｍａｘまでの距離ｄ３よりも小さい。言い換えれば、第１のゲートトレンチ２１の深さは、バリア領域３３の中のｎ形不純物の最大濃度位置Ｃｍａｘの深さよりも深い。第２のゲートトレンチ２２の深さは、バリア領域３３の中のｎ形不純物の最大濃度位置Ｃｍａｘの深さよりも深い。
第２の面Ｐ２と第１のゲート電極５１との間の第１のゲート絶縁膜４１の厚さが、第２の面Ｐ２と第２のゲート電極５２との間の第２のゲート絶縁膜４２の厚さよりも厚い。言い換えれば、第１のゲートトレンチ２１の底面上の第１のゲート絶縁膜４１の厚さが、第２のゲートトレンチ２２の第２のゲート絶縁膜４２の底面上の厚さよりも厚い。
第２の面Ｐ２と第１のゲート電極５１との間の第１のゲート絶縁膜４１の厚さは、例えば、第２の面Ｐ２と第２のゲート電極５２との間の第２のゲート絶縁膜４２の厚さの３倍以上１０倍以下である。言い換えれば、第１のゲートトレンチ２１の底面上の第１のゲート絶縁膜４１の厚さが、第２のゲートトレンチ２２の第２のゲート絶縁膜４２の底面上の厚さの３倍以上１０倍以下である。
第２の面Ｐ２と第１のゲート電極５１との間の第１のゲート絶縁膜４１の厚さは、第１のゲート電極５１とベース領域３４との間の第１のゲート絶縁膜４１の厚さよりも厚い。言い換えれば、第１のゲートトレンチ２１の底面上の第１のゲート絶縁膜４１の厚さは、第１のゲートトレンチ２１の側面上の厚さよりも厚い。
第２の面Ｐ２と第１のゲート電極５１との間の第１のゲート絶縁膜４１の厚さは、例えば、第１のゲート電極５１とベース領域３４との間の第１のゲート絶縁膜４１の厚さの３倍以上１０倍以下である。言い換えれば、第１のゲートトレンチ２１の底面上の第１のゲート絶縁膜４１の厚さは、第１のゲートトレンチ２１の側面上の厚さの３倍以上１０倍以下である。
第２の面Ｐ２から第１のゲート電極５１までの距離（図２中のｄ５）は、例えば、第２の面Ｐ２からバリア領域３３の中のｎ形不純物の最大濃度位置Ｃｍａｘまでの距離ｄ３よりも大きく、第２の面Ｐ２からベース領域３４までの距離（図２中のｄ４）よりも小さい。
第２の面Ｐ２から第２のゲート電極５２までの距離（図２中のｄ６）は、例えば、第２の面Ｐ２からバリア領域３３の中のｎ形不純物の最大濃度位置Ｃｍａｘまでの距離ｄ３よりも小さい。
第１のゲートトレンチ２１の底面上と側面上で異なる厚さの第１のゲート絶縁膜４１は、例えば、第１のプロセスステップで第１のゲートトレンチ２１の底部を絶縁膜で埋め込んだ後に、第２のプロセスステップで薄い絶縁膜を形成することにより形成できる。
第１のゲート絶縁膜４１が薄い部分の深さは、第２のゲート絶縁膜４２が薄い部分の深さよりも浅い。第１のゲート絶縁膜４１が薄い部分の深さは、ベース領域３４の深さよりも深い。
第１の絶縁層６１は、第１のゲート電極５１とエミッタ電極１２との間に設けられる。
第１の絶縁層６１は、第１のゲート電極５１とエミッタ電極１２との間を電気的に分離する。第１の絶縁層６１は、例えば、酸化シリコンである。
第２の絶縁層６２は、第２のゲート電極５２とエミッタ電極１２との間に設けられる。第２の絶縁層６２は、第２のゲート電極５２とエミッタ電極１２との間を電気的に分離する。第２の絶縁層６２は、例えば、酸化シリコンである。
第１のゲート電極パッド１０１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１０１は、第１のゲート電極５１に電気的に接続される。第１のゲート電極パッド１０１と第１のゲート電極５１は、例えば、図示しない金属配線で接続される。第１のゲート電極パッド１０１には、第１のゲート電圧（Ｖｇ１）が印加される。
第２のゲート電極パッド１０２は、第２のゲート電極５２に電気的に接続される。第２のゲート電極パッド１０２と第２のゲート電極５２は、例えば、図示しない金属配線で接続される。第２のゲート電極パッド１０２には、第２のゲート電圧（Ｖｇ２）が印加される。
ゲートドライバ回路１５０は、例えば、ＩＧＢＴ１００と同一のモジュール内、又は、ＩＧＢＴ１００と同一の回路基板上に設けられる。ゲートドライバ回路１５０は、ＩＧＢＴ１００を駆動する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電極パッド１０１及び第２のゲート電極パッド１０２に、所望の第１のゲート電圧（Ｖｇ１）及び所望の第２のゲート電圧（Ｖｇ２）を、所望のタイミングで印加する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電圧（Ｖｇ１）をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧（Ｖｇ２）を第１の電圧から第２の電圧に変化させる。第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。
次に、ＩＧＢＴ１００の駆動方法について説明する。
図４は、第１の実施形態の半導体装置の駆動方法の説明図である。図４は、第１のゲート電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。
以下、第１のゲート電極５１を有するトランジスタの構造と、第２のゲート電極５２を有する構造は、明確に分離された構造ではないが、動作説明の便宜上、第１のゲート電極５１を有するトランジスタという記載をするものとする。
ＩＧＢＴ１００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ１００のオフ状態では、第１のゲート電極パッド１０１には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第１のゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。
ターンオフ電圧（Ｖｏｆｆ）は、第１のゲート電極５１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。
オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域３４には、ｎ形反転層は形成されない。
ＩＧＢＴ１００のオフ状態では、第２のゲート電極パッド１０２には、初期電圧（Ｖ０）が印加されている。初期電圧（Ｖ０）は、例えば、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するドリフト領域３２にｐ形反転層が形成されない電圧である。初期電圧（Ｖ０）は、例えば、０Ｖ又は正電圧である。
ＩＧＢＴ１００をオン状態にする際（図４の時刻ｔ１）に、第１のゲート電極パッド１０１にターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧（Ｖｏｎ）となる。第１のゲート電極５１にもターンオン電圧（Ｖｏｎ）が印加される。
ターンオン電圧（Ｖｏｎ）とは、第１のゲート電極５１を有するトランジスタの閾値電圧を超える正電圧である。ターンオン電圧（Ｖｏｎ）は、例えば、１５Ｖである。第１のゲート電極５１へのターンオン電圧（Ｖｏｎ）の印加により、第１のゲート電極５１を有するトランジスタがオン状態になる。
ＩＧＢＴ１００をオン状態にする際（図４の時刻ｔ１）に、第２のゲート電極パッド１０２には、第１の電圧（Ｖ１）が印加される。第２のゲート電圧（Ｖｇ２）は、第１の電圧（Ｖ１）となる。
第１の電圧（Ｖ１）は、例えば、初期電圧（Ｖ０）よりも高い正電圧である。第１の電圧（Ｖ１）は、例えば、ターンオン電圧（Ｖｏｎ）に等しい。第２のゲート電極パッド１０２に第１の電圧（Ｖ１）が印加されることにより、第２のゲート絶縁膜４２に接するバリア領域３３にｎ形蓄積層が形成される。
ＩＧＢＴ１００をオフ状態にする際（図４の時刻ｔ３）に、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。
第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。第２のゲート電極パッド１０２に印加する電圧を時刻ｔ２に、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。
第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、−１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート絶縁膜４２に接するドリフト領域３２及び第２のゲート絶縁膜４２に接するバリア領域３３にｐ形反転層が形成される。
時刻ｔ２と時刻ｔ３との間は、例えば、０．１マイクロ秒以上３マイクロ秒以下である。時刻ｔ２と時刻ｔ３との間は、例えば、１マイクロ秒である。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＩＧＢＴのオン抵抗を低減するためには、オン状態のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ドリフト領域からのキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが望まれる。
第１の実施形態のＩＧＢＴ１００は、第１のゲートトレンチ２１内の第１のゲート電極５１と、第２のゲートトレンチ２２内の第２のゲート電極５２とを備える。第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）は独立に制御される。
ＩＧＢＴ１００は、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）を負電圧にする。第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するドリフト領域３２及び第２のゲート絶縁膜４２に接するバリア領域３３にｐ形反転層が形成される。
第２のゲート電圧（Ｖｇ２）を負電圧にすることで、ドリフト領域３２よりもｎ形不純物濃度がドリフト領域３２よりも高いバリア領域３３にもｐ形反転層を形成することが可能となる。
ドリフト領域３２のホールが、このｐ形反転層を通ってエミッタ電極１２へ排出される。したがって、ドリフト領域３２の第１の面Ｐ１側のキャリア蓄積量が少なくなる。
第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる際（図４の時刻ｔ３）には、既に、ドリフト領域３２の第１の面Ｐ１側のキャリア蓄積量が少なくなっているため、ターンオフ時間が短くなる。よって、ＩＧＢＴ１００のスイッチング損失を低減することが可能となる。
上述のように、バリア領域３３を設けることで、オン状態の際に、ドリフト領域３２の中のホールがエミッタ電極１２への排出が制限され、オン抵抗が低減する。更に、ＩＧＢＴ１００では、第２のゲート電極パッド１０２に第１の電圧（Ｖ１）が印加されることにより、オン状態の際に、第２のゲート絶縁膜４２に接するバリア領域３３にｎ形蓄積層が形成される。ｎ形蓄積層が形成されることで、更に、バリア領域３３を通ってエミッタ電極１２へホールが排出されることが制限される。したがって、更にオン抵抗が低減する。
一般に、バリア領域３３を設けることで、ＩＧＢＴのオン抵抗が低減する。しかし、ドリフト領域のキャリア濃度が大きくなるため、ドリフト領域からのホールの排出が遅くなり、ターンオフ時間が長くなるおそれがある。
第１の実施形態のＩＧＢＴ１００では、ターンオフ時にバリア領域３３にｐ形反転層を形成することで、ドリフト領域３２からのホールの排出が促進され、ターンオフ時間を短くすることが可能となる。よって、スイッチング損失を低減することが可能となる。
なお、第１の電圧（Ｖ１）を、例えば、０Ｖとすることも可能である。
図５は、比較例の半導体装置の模式図である。図５は、第１の実施形態の図２に対応する模式断面図である。
比較例の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ９００である。
比較例のＩＧＢＴ９００は、第１のゲートトレンチ２１の底面上の第１のゲート絶縁膜４１の厚さが、第２のゲートトレンチ２２の第２のゲート絶縁膜４２の底面上の厚さと同一である点で第１の実施形態のＩＧＢＴ１００と異なっている。また、比較例のＩＧＢＴ９００は、第１のゲートトレンチ２１の底面上の第１のゲート絶縁膜４１の厚さが、第１のゲートトレンチ２１の側面上の厚さと同一である点で第１の実施形態のＩＧＢＴ１００と異なっている。
第１の実施形態のＩＧＢＴ１００は、第１のゲートトレンチ２１の底面上の第１のゲート絶縁膜４１の厚さを厚くすることで、第１のゲート電極５１のゲート容量がＩＧＢＴ９００と比較して低減される。このため、ＩＧＢＴ９００と比較して、例えば、ゲート−コレクタ間の容量が低減される。したがって、ターンオン時間及びターンオフ時間を短くすることが可能となる。よって、スイッチング損失を低減することが可能となる。
なお、第２のゲート電極５２とドリフト領域３２及びバリア領域３３との間の第２のゲート絶縁膜４２は、ターンオフ時にドリフト領域３２及びバリア領域３３にｐ形反転層を形成する観点から、薄いことが好ましい。しかし、第１のゲート電極５１とドリフト領域３２及びバリア領域３３との間の第１のゲート絶縁膜４１は、仮に厚くなってもＩＧＢＴの特性上の大きな問題は生じない。
ＩＧＢＴ１００のゲート容量を低減する観点から、第２の面Ｐ２と第１のゲート電極５１との間の第１のゲート絶縁膜４１の厚さは、第２の面Ｐ２と第２のゲート電極５２との間の第２のゲート絶縁膜４２の厚さの３倍以上であることが好ましく、５倍以上であることがより好ましい。
ＩＧＢＴ１００のゲート容量を低減する観点から、第２の面Ｐ２と第１のゲート電極５１との間の第１のゲート絶縁膜４１の厚さは、例えば、第１のゲート電極５１とベース領域３４との間の第１のゲート絶縁膜４１の厚さの３倍以上であることが好ましく、５倍以上であることがより好ましい。
以上、第１の実施形態のＩＧＢＴによれば、オン抵抗の低減と、スイッチング損失の低減が可能となる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１のゲート電極と第３の半導体領域との間の第１のゲート絶縁膜の厚さが、第２のゲート電極と第３の半導体領域との間の第２のゲート絶縁膜の厚さよりも厚い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を一部省略する。
図６は、第２の実施形態の半導体装置の一部の模式断面図である。
第２の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ２００である。
ＩＧＢＴ２００の第１のゲート電極５１とバリア領域３３（第３の半導体領域）との間の第１のゲート絶縁膜４１の厚さは、第２のゲート電極５２とバリア領域３３との間の第２のゲート絶縁膜４２の厚さよりも一部厚い。
ＩＧＢＴ２００の第２の面Ｐ２と第１のゲート電極５１との間の第１のゲート絶縁膜４１の厚さも、第２の面Ｐ２と第２のゲート電極５２との間の第２のゲート絶縁膜４２の厚さよりも厚い。
第２の実施形態のＩＧＢＴ２００によれば、第１の実施形態のＩＧＢＴ１００と同様、ＩＧＢＴ２００のゲート容量が低減する。そして、第１のゲートトレンチ２１の底部が、完全には第１のゲート絶縁膜４１で埋め込まれない構造のため、第１の実施形態のＩＧＢＴ１００と比較して製造が容易となる。
以上、第２の実施形態のＩＧＢＴによれば、オン抵抗の低減と、スイッチング損失の低減が可能となる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１のトレンチとの間に第２のトレンチを挟み、第１の面の側に設けられ、第２の面からの第３の距離が、第２の面から第４の半導体領域までの距離よりも小さい第３のトレンチを有し、第３のトレンチの中に設けられ、第２のゲート電極パッドと電気的に接続された第３のゲート電極を有し、第２のトレンチと第３のトレンチに挟まれる第３の半導体領域は、第１の面に接する点で、第２の実施形態と異なっている。以下、第１の実施形態及び第２の実施形態と重複する内容については、記述を一部省略する。
図７は、第３の実施形態の半導体装置の一部の模式断面図である。
第３の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ３００である。
ＩＧＢＴ３００では、第１のゲートトレンチ２１（第１のトレンチ）との間に、第２のゲートトレンチ２２（第２のトレンチ）の一つを挟む、別の第２のゲートトレンチ２２（第３のトレンチ）が設けられる。第２の面Ｐ２から別の第２のゲートトレンチ２２（第３のトレンチ）までの第３の距離（図７中のｄ７）は、第２の面からベース領域３４までの距離（図７中のｄ４）よりも小さい。
第２のゲートトレンチ２２（第２のトレンチ）と、別の第２のゲートトレンチ２２（第３のトレンチ）は、第２の方向に隣り合う。
ＩＧＢＴ３００は、別の第２のゲートトレンチ２２（第３のトレンチ）の中には、第２のゲート電極パッド１０２と電気的に接続された第２のゲート電極５２（第３のゲート電極）が設けられる。
第２のゲートトレンチ２２（第２のトレンチ）と、別の第２のゲートトレンチ２２（第３のトレンチ）との間のバリア領域３３は、第１の面Ｐ１に接する。言い換えれば、隣り合う２つの第２のゲートトレンチ２２の間には、ベース領域３４及びコンタクト領域３８が存在しない。
隣り合う２つの第２のゲートトレンチ２２の間に、ベース領域３４及びコンタクト領域３８が存在しないことで、ＩＧＢＴ３００がオン状態の際に、ドリフト領域３２の中のホールのエミッタ電極１２への排出が更に制限される。したがって、ドリフト領域３２の第１の面Ｐ１側のキャリア濃度が高くなる。よって、ＩＧＢＴ３００のオン抵抗が更に低減する。
第３の実施形態のＩＧＢＴ３００によれば、第１及び第２の実施形態のＩＧＢＴ１００、ＩＧＢＴ２００と同様、ＩＧＢＴ３００のゲート容量が低減する。そして、隣り合う２つの第２のゲートトレンチ２２の間には、ベース領域３４及びコンタクト領域３８が存在しない構造のため、更にオン抵抗が低減する。
なお、第２のゲートトレンチ２２の間にコンタクト領域３８を設ける構成とすることも可能である。この場合、ベース領域３４は存在しないため、バリア領域３３とコンタクト領域３８が接することになる。
以上、第３の実施形態のＩＧＢＴによれば、オン抵抗の低減と、スイッチング損失の低減が可能となる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の距離が第２の距離よりも大きい点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を一部省略する。
図８は、第４の実施形態の半導体装置の一部の模式断面図である。
第４の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ４００である。
第２の面Ｐ２から第１のゲートトレンチ２１までの第１の距離（図８中ｄ１）は、第２の面Ｐ２から第２のゲートトレンチ２２までの第２の距離（図８中ｄ２）よりも大きい。言い換えれば、第１のゲートトレンチ２１の深さは、第２のゲートトレンチ２２の深さよりも浅い。
第１の距離ｄ１は、例えば、第２の面Ｐ２からバリア領域３３の中のｎ形不純物の最大濃度位置（図８中のＣｍａｘ）までの距離（図８中のｄ３）よりも大きい。言い換えれば、第１のゲートトレンチ２１の深さは、バリア領域３３の中のｎ形不純物の最大濃度位置Ｃｍａｘの深さよりも浅い。
また、第１のゲートトレンチ２１と第２のゲートトレンチ２２に挟まれるベース領域３４（第４の半導体領域）は、ドリフト領域３２と接する。言い換えれば、第１のゲートトレンチ２１と第２のゲートトレンチ２２に挟まれるベース領域３４（第４の半導体領域）と、第２の面Ｐ２との間には、バリア領域３３が設けられない。第１のゲートトレンチ２１と第２の面Ｐ２との間には、バリア領域３３が設けられない。
第４の実施形態のＩＧＢＴ４００は、第１のゲートトレンチ２１を浅くすることにより、第１のゲート電極５１と対向する半導体層１０の面積が低減する。このため、第１のゲート電極５１のゲート容量が低減される。したがって、ターンオン時間及びターンオフ時間を短くすることが可能となる。よって、スイッチング損失を低減することが可能となる。
ＩＧＢＴ４００の耐圧の低下を抑制する観点からは、第１のゲートトレンチ２１と第２の面Ｐ２との間には、バリア領域３３が設けないことが好ましい。
以上、第４の実施形態のＩＧＢＴによれば、オン抵抗の低減と、スイッチング損失の低減が可能となる。
（第５の実施形態）
第５の実施形態の半導体装置は、第２のゲート電極から第１の電極までの距離が、第１のゲート電極から第１の電極までの距離より大きい点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を一部省略する。
図９は、第５の実施形態の半導体装置の一部の模式断面図である。
第５の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ５００である。
ＩＧＢＴ５００は、第２のゲート電極５２からエミッタ電極１２までの距離が、第１のゲート電極５１からエミッタ電極１２までの距離より大きい。第２の絶縁層６２の第３の方向の厚さが、第１の絶縁層６１の第３の方向の厚さよりも厚い。
第２の面Ｐ２から第２の絶縁層６２までの距離（図９中のｄ８）は、例えば、第２の面Ｐ２からエミッタ領域３６（第５の半導体領域）までの距離（図９中のｄ９）よりも小さい。また、第２の面Ｐ２から第２の絶縁層６２までの距離（図９中のｄ８）は、例えば、第２の面Ｐ２からベース領域３４までの距離（図９中のｄ４）よりも大きい。
ＩＧＢＴ５００は、第２のゲート電極５２からエミッタ電極１２までの距離が、第１のゲート電極５１からエミッタ電極１２までの距離より大きいことにより、第２のゲート電極５２と対向する半導体層１０の面積が低減する。このため、第２のゲート電極５２のゲート容量が低減される。したがって、第２のゲート電極パッド１０２に印加する電圧を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる時刻ｔ２（図４参照）から、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する時刻ｔ３（図４参照）までの時間を短縮することができる。
以上、第５の実施形態のＩＧＢＴによれば、第１の実施形態と同様、第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）を独立に制御することで、オン抵抗の低減と、スイッチング損失の低減が可能となる。さらに、第２のゲート電極パッド１０２に印加する電圧を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる時刻ｔ２（図４参照）から、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する時刻ｔ３（図４参照）までの時間を短縮することができる。
（第６の実施形態）
第６の実施形態の半導体装置は、第２のゲート電極と第４の半導体領域との間の第２のゲート絶縁膜の厚さは、第１のゲート電極と第４の半導体領域との間の第１のゲート絶縁膜の厚さより厚い点で、第１の実施形態及び第５の実施形態と異なっている。以下、第１の実施形態及び第５の実施形態と重複する内容については、記述を一部省略する。
図１０は、第６の実施形態の半導体装置の一部の模式断面図である。
第６の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ６００である。
ＩＧＢＴ６００は、第２のゲート電極５２とベース領域３４との間の第２のゲート絶縁膜４２の厚さが、第１のゲート電極５１とベース領域３４との間の第１のゲート絶縁膜４１の厚さより厚い。また、第２のゲート電極５２とベース領域３４との間の第２のゲート絶縁膜４２の厚さが、第２のゲート電極５２とバリア領域３３との間の第２のゲート絶縁膜４２の厚さより厚い。
第２のゲート電極５２とベース領域３４との間の第２のゲート絶縁膜４２の厚さは、例えば、第１のゲート電極５１とベース領域３４との間の第１のゲート絶縁膜４１の厚さの２倍以上５倍以下である。また、第２のゲート電極５２とベース領域３４との間の第２のゲート絶縁膜４２の厚さは、例えば、第２のゲート電極５２とバリア領域３３との間の第２のゲート絶縁膜４２の厚さの２倍以上５倍以下である。
ＩＧＢＴ６００は、第２のゲート絶縁膜４２の厚さが、第２のゲートトレンチ２２の上部で厚くなることにより、第２のゲート電極５２のゲート容量が低減する。したがって、第２のゲート電極パッド１０２に印加する電圧を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる時刻ｔ２（図４参照）から、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する時刻ｔ３（図４参照）までの時間を短縮することができる。
ＩＧＢＴ６００によれば、第２のゲートトレンチ２２の上部にも第２のゲート電極５２が存在する。したがって、第５の実施形態のＩＧＢＴ５００に比べ、例えば、第２のゲート電極５２への電気的接続を取ることが容易になる。
以上、第６の実施形態のＩＧＢＴによれば、第１の実施形態と同様、第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）を独立に制御することで、オン抵抗の低減と、スイッチング損失の低減が可能となる。さらに、第２のゲート電極パッド１０２に印加する電圧を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる時刻ｔ２（図４参照）から、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する時刻ｔ３（図４参照）までの時間を短縮することができる。
（第７の実施形態）
第７の実施形態の半導体装置は、第２のトレンチの中に、第２のゲート電極と第１の電極との間に設けられ、第２のゲート電極と離間し、第１の電極に電気的に接続される第１の導電層を、備える点で、第１の実施形態及び第５の実施形態と異なっている。以下、第１の実施形態及び第５の実施形態と重複する内容については、記述を一部省略する。
図１１は、第７の実施形態の半導体装置の一部の模式断面図である。
第７の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ７００である。
ＩＧＢＴ７００は、第２のゲート電極５２とエミッタ電極１２との間に、上部電極７１（第１の導電層）を有する。上部電極７１は、第２のゲートトレンチ２２の中に設けられる。
上部電極７１は、第２のゲート電極５２と離間する。上部電極７１は、例えば、第２の絶縁層６２で囲まれる。
上部電極７１は、第２のゲート電極５２と電気的に分離される。上部電極７１は、エミッタ電極１２に電気的に接続される。
ＩＧＢＴ７００は、上部電極７１を備えることにより、第２のゲート電極５２と対向する半導体層１０の面積が低減する。このため、第２のゲート電極５２のゲート容量が低減される。したがって、第２のゲート電極パッド１０２に印加する電圧を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる時刻ｔ２（図４参照）から、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する時刻ｔ３（図４参照）までの時間を短縮することができる。
以上、第７の実施形態のＩＧＢＴによれば、第１の実施形態と同様、第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）を独立に制御することで、オン抵抗の低減と、スイッチング損失の低減が可能となる。さらに、第２のゲート電極パッド１０２に印加する電圧を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる時刻ｔ２（図４参照）から、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する時刻ｔ３（図４参照）までの時間を短縮することができる。
（第８の実施形態）
第８の実施形態の半導体装置は、第１のトレンチの中に、第１のゲート電極と第２の面との間に設けられ、第１のゲート電極と離間し、第１の電極に電気的に接続される第２の導電層を、更に備える点で、第１の実施形態及び第７の実施形態と異なっている。以下、第１の実施形態及び第７の実施形態と重複する内容については、記述を一部省略する。
図１２は、第８の実施形態の半導体装置の一部の模式断面図である。
第８の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ８００である。
ＩＧＢＴ８００は、第１のゲート電極５１と第２の面Ｐ２との間に、下部導電層７２（第２の導電層）を有する。下部導電層７２は、第１のゲートトレンチ２１の中に設けられる。下部導電層７２と半導体層１０との間には、第３の絶縁層６３が設けられる。
下部導電層７２は、第１のゲート電極５１と電気的に分離される。下部導電層７２は、エミッタ電極１２に電気的に接続される。
ＩＧＢＴ８００は、下部導電層７２を備えることにより、第１のゲート電極５１と対向する半導体層１０の面積が低減する。このため、第１のゲート電極５１のゲート容量が低減される。したがって、ターンオン時間及びターンオフ時間を短くすることが可能となる。よって、スイッチング損失を低減することが可能となる。
以上、第８の実施形態のＩＧＢＴによれば、オン抵抗の低減と、スイッチング損失の低減が可能となる。
第１ないし第８の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第８の実施形態においては、トレンチが平行に配置されているストライプ形状の場合を例に説明したが、トレンチが交差するメッシュ形状のトレンチ、又は、ドット形状のトレンチにも本発明を適用することは可能である。
第１ないし第８の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。第１導電形をｎ形、第２導電形をｐ形とする場合、例えば、第２の電圧（Ｖ２）は正電圧となる。
第１ないし第８の実施形態においては、２つの第１のゲートトレンチ２１の間に、３つの第２のゲートトレンチ２２が挟まれる場合を例に説明したが、第１のゲートトレンチ２１と第２のゲートトレンチ２２の配置や比率は、上記形態に限定されるものではない。
第１ないし第８の実施形態においては、第１のゲートトレンチ２１以外のトレンチの中のゲート電極は、すべて、第２のゲート電極パッド１０２に電気的に接続される場合を例に説明した。しかし、例えば、第１のゲートトレンチ２１以外の一部のトレンチの中のゲート電極を、エミッタ電極１２に電気的に接続する構成とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
２１ 第１のゲートトレンチ（第１のトレンチ）
２２ 第２のゲートトレンチ（第２のトレンチ、第３のトレンチ）
２８ コレクタ領域（第１の半導体領域）
３２ ドリフト領域（第２の半導体領域）
３３ バリア領域（第３の半導体領域）
３４ ベース領域（第４の半導体領域）
３６ エミッタ領域（第５の半導体領域）
４１ 第１のゲート絶縁膜
４２ 第２のゲート絶縁膜
５１ 第１のゲート電極
５２ 第２のゲート電極、第３のゲート電極
６１ 第１の絶縁層
６２ 第２の絶縁層
７１ 上部導電層（第１の導電層）
７２ 下部導電層（第２の導電層）
１００ ＩＧＢＴ（半導体装置）
１０１ 第１のゲート電極パッド
１０２ 第２のゲート電極パッド
１５０ ゲートドライバ回路（制御回路）
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
６００ ＩＧＢＴ（半導体装置）
７００ ＩＧＢＴ（半導体装置）
８００ ＩＧＢＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄ７ 第３の距離

Claims (21)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
    第１導電形の第１の半導体領域と、
    前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記第２の半導体領域と前記第１の面との間に設けられ、前記第２の半導体領域よりも第２導電形不純物濃度の高い第２導電形の第３の半導体領域と、
    前記第３の半導体領域と前記第１の面との間に設けられた第１導電形の第４の半導体領域と、
    前記第４の半導体領域と前記第１の面との間に設けられた第２導電形の第５の半導体領域と、
    前記第１の面の側に設けられ、前記第２の面からの第１の距離が、前記第２の面から前記第４の半導体領域までの距離よりも小さい第１のトレンチと、
    前記第１の面の側に設けられ、前記第２の面からの第２の距離が、前記第２の面から前記第４の半導体領域までの距離よりも小さい第２のトレンチと、
    を有する半導体層と、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第４の半導体領域との間、前記第１のゲート電極と前記第５の半導体領域との間に設けられ、前記第５の半導体領域に接する第１のゲート絶縁膜と、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の前記第１の面の側に設けられ、前記第５の半導体領域に電気的に接続された第１の電極と、
    前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
    前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、
    を備えた半導体装置。
  2. 前記第２のゲート絶縁膜は、前記第５の半導体領域と離間する請求項１記載の半導体装置。
  3. 前記第２の距離が、前記第２の面から前記第３の半導体領域の中の第２導電形不純物の最大濃度位置までの距離よりも小さい請求項１又は請求項２記載の半導体装置。
  4. 前記第２の面と前記第１のゲート電極との間の前記第１のゲート絶縁膜の厚さが、前記第２の面と前記第２のゲート電極との間の前記第２のゲート絶縁膜の厚さよりも厚い請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２の面と前記第１のゲート電極との間の前記第１のゲート絶縁膜の厚さが、前記第２の面と前記第２のゲート電極との間の前記第２のゲート絶縁膜の厚さの３倍以上である請求項４記載の半導体装置。
  6. 前記第２の面から前記第１のゲート電極までの距離が、前記第２の面から前記第３の半導体領域の中の第２導電形不純物の最大濃度位置までの距離よりも大きく、前記第２の面から前記第２のゲート電極までの距離が、前記第２の面から前記第３の半導体領域の中の第２導電形不純物の最大濃度位置までの距離よりも小さい請求項４又は請求項５記載の半導体装置。
  7. 前記第１のゲート電極と前記第３の半導体領域との間の前記第１のゲート絶縁膜の厚さが、前記第２のゲート電極と前記第３の半導体領域との間の前記第２のゲート絶縁膜の厚さよりも厚い請求項４又は請求項５記載の半導体装置。
  8. 前記半導体層は、前記第１のトレンチとの間に前記第２のトレンチを挟み、前記第１の面の側に設けられ、前記第２の面からの第３の距離が、前記第２の面から前記第４の半導体領域までの距離よりも小さい第３のトレンチを有し、
    前記第３のトレンチの中に設けられ、前記第２のゲート電極パッドと電気的に接続された第３のゲート電極を有し、
    前記第２のトレンチと前記第３のトレンチに挟まれる前記第３の半導体領域は、前記第１の面に接する請求項４ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第１の距離が前記第２の距離よりも大きい請求項１ないし請求項３いずれか一項記載の半導体装置。
  10. 前記第１の距離が、前記第２の面から前記第３の半導体領域の中の第２導電形不純物の最大濃度位置までの距離よりも大きい請求項９記載の半導体装置。
  11. 前記第１のトレンチと前記第２のトレンチに挟まれる前記第４の半導体領域は、前記第２の半導体領域と接する請求項９又は請求項１０記載の半導体装置。
  12. 前記第２のゲート電極から前記第１の電極までの距離が、前記第１のゲート電極から前記第１の電極までの距離より大きい請求項１ないし請求項３いずれか一項記載の半導体装置。
  13. 前記第１のゲート電極と前記第１の電極との間の第１の絶縁層と、
    前記第２のゲート電極と前記第１の電極との間の第２の絶縁層と、を備え、
    前記第２の絶縁層の前記第１の面の法線方向の厚さが、前記第１の絶縁層の前記第１の面の法線方向の厚さよりも厚い請求項１２記載の半導体装置。
  14. 前記第２の面から前記第２の絶縁層までの距離は、前記第２の面から前記第５の半導体領域までの距離よりも小さい請求項１３記載の半導体装置。
  15. 前記第２のゲート電極と前記第４の半導体領域との間の前記第２のゲート絶縁膜の厚さは、前記第１のゲート電極と前記第４の半導体領域との間の前記第１のゲート絶縁膜の厚さよりも厚い請求項１ないし請求項３いずれか一項記載の半導体装置。
  16. 前記第２のゲート電極と前記第４の半導体領域との間の前記第２のゲート絶縁膜の厚さは、前記第２のゲート電極と前記第３の半導体領域との間の前記第２のゲート絶縁膜の厚さよりも厚い請求項１５記載の半導体装置。
  17. 前記第２のゲート電極と前記第４の半導体領域との間の前記第２のゲート絶縁膜の厚さは、前記第２のゲート電極と前記第３の半導体領域との間の前記第２のゲート絶縁膜の厚さの３倍以上である請求項１６記載の半導体装置。
  18. 前記第２のトレンチの中に、前記第２のゲート電極と前記第１の電極との間に設けられ、前記第２のゲート電極と離間し、前記第１の電極に電気的に接続された第１の導電層を、更に備える請求項１ないし請求項３いずれか一項記載の半導体装置。
  19. 前記第１のトレンチの中に、前記第１のゲート電極と前記第２の面との間に設けられ、前記第１のゲート電極と離間し、前記第１の電極に電気的に接続された第２の導電層を、更に備える請求項１８記載の半導体装置。
  20. 前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である請求項１ないし請求項１９いずれか一項記載の半導体装置。
  21. 請求項１ないし請求項１９いずれか一項記載の半導体装置と、
    前記半導体装置を駆動し、前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、
    を備えた半導体回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7447769B2 (ja) 2020-11-13 2024-03-12 三菱電機株式会社 半導体素子、半導体装置
JP7472068B2 (ja) 2021-03-19 2024-04-22 株式会社東芝 半導体装置及び半導体回路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7242491B2 (ja) 2019-09-20 2023-03-20 株式会社東芝 半導体装置及び半導体回路
JP7461218B2 (ja) * 2020-05-22 2024-04-03 ローム株式会社 半導体装置
DE102020121309A1 (de) * 2020-08-13 2022-02-17 Infineon Technologies Ag Erste und zweite grabenstrukturen enthaltende leistungs-halbleitervorrichtung
JP2023106740A (ja) * 2022-01-21 2023-08-02 株式会社東芝 駆動装置及び半導体モジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016154218A (ja) * 2014-12-23 2016-08-25 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トランジスタセルおよびエンハンスメントセルを有する半導体装置
WO2018109794A1 (ja) * 2016-12-12 2018-06-21 三菱電機株式会社 半導体装置の駆動方法および駆動回路
JP2018190948A (ja) * 2016-10-17 2018-11-29 富士電機株式会社 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03288218A (ja) 1990-04-03 1991-12-18 Mitsubishi Electric Corp 半導体集積回路装置
US5751024A (en) 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JPH10256550A (ja) * 1997-01-09 1998-09-25 Toshiba Corp 半導体装置
JP3927111B2 (ja) 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP4626131B2 (ja) * 2003-07-11 2011-02-02 富士電機システムズ株式会社 絶縁ゲート型半導体装置
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
JP5135719B2 (ja) * 2006-06-05 2013-02-06 富士電機株式会社 トレンチ型絶縁ゲート半導体装置
DE102009005914B4 (de) * 2008-01-28 2014-02-13 Denso Corporation Halbleitervorrichtung mit Halbleiterelement mit isoliertem Gate und bipolarer Transistor mit isoliertem Gate
JP5916978B2 (ja) 2009-04-17 2016-05-11 富士電機株式会社 半導体装置
JP5229288B2 (ja) * 2010-09-20 2013-07-03 株式会社デンソー 半導体装置およびその制御方法
JP5831598B2 (ja) * 2010-12-08 2015-12-09 株式会社デンソー 絶縁ゲート型半導体装置
JP5594276B2 (ja) 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
JP5742672B2 (ja) 2011-11-02 2015-07-01 株式会社デンソー 半導体装置
EP2787534B1 (en) * 2011-11-28 2020-09-23 Fuji Electric Co., Ltd. Insulated gate semiconductor device and method for manufacturing same
JP6064371B2 (ja) 2012-05-30 2017-01-25 株式会社デンソー 半導体装置
JP5941448B2 (ja) * 2013-09-11 2016-06-29 株式会社東芝 半導体装置
JP2015072950A (ja) 2013-10-01 2015-04-16 株式会社東芝 半導体装置
JP2016181617A (ja) 2015-03-24 2016-10-13 株式会社デンソー 半導体装置
WO2017010393A1 (ja) 2015-07-16 2017-01-19 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6634860B2 (ja) 2016-02-10 2020-01-22 株式会社デンソー 半導体装置
US10636877B2 (en) 2016-10-17 2020-04-28 Fuji Electric Co., Ltd. Semiconductor device
JP7091204B2 (ja) 2018-09-19 2022-06-27 株式会社東芝 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016154218A (ja) * 2014-12-23 2016-08-25 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トランジスタセルおよびエンハンスメントセルを有する半導体装置
JP2018190948A (ja) * 2016-10-17 2018-11-29 富士電機株式会社 半導体装置
WO2018109794A1 (ja) * 2016-12-12 2018-06-21 三菱電機株式会社 半導体装置の駆動方法および駆動回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7447769B2 (ja) 2020-11-13 2024-03-12 三菱電機株式会社 半導体素子、半導体装置
JP7472068B2 (ja) 2021-03-19 2024-04-22 株式会社東芝 半導体装置及び半導体回路

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