JP2023138192A - 半導体装置及び半導体回路 - Google Patents

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Abstract

【課題】スイッチング損失の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第３のトレンチと、第３のトレンチの中に設けられた第３のゲート電極と、第１のゲート電極と電気的に接続された第１の電極パッドと、第２のゲート電極と電気的に接続された第２の電極パッドと、第３のゲート電極と電気的に接続された第３の電極パッドと、を備え、第３のトレンチに接し第３のゲート電極と対向する導電形半導体領域の厚さが、第１のトレンチに接し第１のゲート電極と対向する導電形半導体領域の厚さより薄く、第３のトレンチに接し第３のゲート電極と対向する導電形半導体領域の厚さが、第２のトレンチに接し第２のゲート電極と対向する導電形半導体領域の厚さより薄い。【選択図】図５

Description

本発明の実施形態は、半導体装置及び半導体回路に関する。
電力用の半導体装置の一例として、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
ＩＧＢＴでは、スイッチング損失を低減することが期待される。
特開２０２０－１６１７８６号公報
本発明が解決しようとする課題は、スイッチング損失の低減を可能とする半導体装置及び半導体回路を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層と、前記半導体層の中に設けられた第１導電形の第１の半導体領域と、前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第１のトレンチと、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、及び前記第１のゲート電極と前記第４の半導体領域との間に設けられた第１のゲート絶縁膜と、前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第２のトレンチと、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間、及び前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する少なくとも一つの第３のトレンチと、前記少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、前記第３のゲート電極と前記第２の半導体領域との間、前記第３のゲート電極と前記第３の半導体領域との間、及び前記第３のゲート電極と前記第４の半導体領域との間に設けられた第３のゲート絶縁膜と、前記半導体層に対し前記第１の面の側に設けられ、前記第４の半導体領域に接する第１の電極と、前記半導体層に対し前記第２の面の側に設けられ、前記第１の半導体領域に接する第２の電極と、前記半導体層に対し前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続された第１の電極パッドと、前記半導体層に対し前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続された第２の電極パッドと、前記半導体層に対し前記第１の面の側に設けられ、前記第３のゲート電極と電気的に接続された第３の電極パッドと、を備え、前記第３の半導体領域は、前記第１のトレンチに接する第１の部分と、前記第２のトレンチに接する第２の部分と、前記少なくとも一つの第３のトレンチに接する第３の部分と、を含み、前記第３の部分の前記第１の面から前記第２の面に向かう方向の厚さは、前記第１の部分の前記方向の厚さより薄く、前記第３の部分の前記第１の面から前記第２の面に向かう方向の厚さは、前記第２の部分の前記方向の厚さより薄い。
第１の実施形態の半導体回路の模式図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の模式上面図。 第１の実施形態の半導体装置の一部の模式断面図。 第１の実施形態の半導体装置の一部の拡大模式断面図。 第１の実施形態の半導体装置の駆動方法の説明図。 第１の実施形態の変形例の半導体装置の一部の拡大模式断面図。 第２の実施形態の半導体装置の一部の模式断面図。 第２の実施形態の半導体装置の一部の拡大模式断面図。 第３の実施形態の半導体装置の一部の模式断面図。 第３の実施形態の半導体装置の一部の拡大模式断面図。 第４の実施形態の半導体装置の一部の模式断面図。 第４の実施形態の半導体装置の一部の拡大模式断面図。 第５の実施形態の半導体装置の一部の模式断面図。 第５の実施形態の半導体装置の一部の模式上面図。 第５の実施形態の半導体装置の一部の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
本明細書中、ｎ＋形、ｎ形、ｎ－形との表記がある場合、ｎ＋形、ｎ形、ｎ－形の順でｎ形不純物濃度が低くなっていることを意味する。また、ｐ＋形、ｐ形、ｐ－形の表記がある場合、ｐ＋形、ｐ形、ｐ－形の順で、ｐ形不純物濃度が低くなっていることを意味する。ｎ＋形、ｎ形、ｎ－形をまとめて単にｎ形と記載する場合がある。また、ｐ＋形、ｐ形、ｐ－形をまとめて単にｐ形と記載する場合がある。
本明細書中、ｎ形不純物濃度は、実際のｎ形不純物濃度を示すのではなく、補償後の実効的なｎ形不純物濃度を示す。同様に、ｐ形不純物濃度は、実際のｐ形不純物濃度を示すのではなく、補償後の実効的なｐ形不純物濃度を示す。例えば、実際のｎ形不純物濃度が、実際のｐ形不純物濃度よりも大きい場合は、実際のｎ形不純物濃度からｐ形不純物濃度を引いた濃度を、ｎ形不純物濃度とする。ｐ形不純物濃度についても同様である。
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
本明細書中、半導体装置の中の第１のゲート電極を用いて駆動されるトランジスタ部分を「第１のゲート電極を有する第１のトランジスタ」と表現する場合がある。同様に、第２のゲート電極を用いて駆動されるトランジスタ部分を「第２のゲート電極を有する第２のトランジスタ」、第３のゲート電極を用いて駆動されるトランジスタ部分を「第３のゲート電極を有する第３のトランジスタ」と表現する場合がある。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられた第１導電形の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第２の半導体領域との間、第１のゲート電極と第３の半導体領域との間、及び第１のゲート電極と第４の半導体領域との間に設けられた第１のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第２の半導体領域との間、第２のゲート電極と第３の半導体領域との間、及び第２のゲート電極と第４の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する少なくとも一つの第３のトレンチと、少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、第３のゲート電極と第２の半導体領域との間、第３のゲート電極と第３の半導体領域との間、及び第３のゲート電極と第４の半導体領域との間に設けられた第３のゲート絶縁膜と、半導体層に対し第１の面の側に設けられ、第４の半導体領域に接する第１の電極と、半導体層に対し第２の面の側に設けられ、第１の半導体領域に接する第２の電極と、半導体層に対し第１の面の側に設けられ、第１のゲート電極と電気的に接続された第１の電極パッドと、半導体層に対し第１の面の側に設けられ、第２のゲート電極と電気的に接続された第２の電極パッドと、半導体層に対し第１の面の側に設けられ、第３のゲート電極と電気的に接続された第３の電極パッドと、を備える。そして、第３の半導体領域は、第１のトレンチに接する第１の部分と、第２のトレンチに接する第２の部分と、少なくとも一つの第３のトレンチに接する第３の部分と、を含み、第３の部分の第１の面から第２の面に向かう方向の厚さは、第１の部分の方向の厚さより薄く、第３の部分の第１の面から第２の面に向かう方向の厚さは、第２の部分の方向の厚さより薄い。
第１の実施形態の半導体回路は、上記半導体装置を駆動する制御回路を備える。
第１の実施形態の半導体装置は、ＩＧＢＴ１００である。ＩＧＢＴ１００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第１の実施形態の制御回路は、ゲートドライバ回路１５０である。第１の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。半導体回路は、例えば、ＩＧＢＴ１００とゲートドライバ回路１５０が実装された半導体モジュールである。
図１は、第１の実施形態の半導体回路の模式図である。
図２は、第１の実施形態の半導体装置の一部の模式断面図である。図２は、図１のＡＡ’断面である。
図３は、第１の実施形態の半導体装置の一部の模式上面図である。図３は、第１の面Ｆ１における上面図である。図２は、図３のＡＡ’断面である。
図４は、第１の実施形態の半導体装置の一部の模式断面図である。図４は、図３のＢＢ’断面である。
第１の実施形態の半導体回路は、ＩＧＢＴ１００とゲートドライバ回路１５０とを有する。ＩＧＢＴ１００は、トランジスタ領域１０１を有する。トランジスタ領域１０１には、異なるタイミングで動作する複数のトランジスタが設けられる。
ＩＧＢＴ１００は、半導体装置の一例である。ゲートドライバ回路１５０は、制御回路の一例である。
第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第３のゲート絶縁膜４３、第１のゲート電極５１、第２のゲート電極５２、第３のゲート電極５３、層間絶縁層６１、第１のゲート電極パッド１０４（第１の電極パッド）、第２のゲート電極パッド１０５（第２の電極パッド）、第３のゲート電極パッド１０６（第３の電極パッド）を備える。
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第３のゲートトレンチ２３（第３のトレンチ）、コレクタ領域２６（第１の半導体領域）、ドリフト領域２７（第２の半導体領域）、ベース領域２８（第３の半導体領域）、エミッタ領域２９（第４の半導体領域）、コンタクト領域３０、バリア領域３１（第５の半導体領域）が設けられる。
ベース領域２８は、第１の部分２８ａ、第２の部分２８ｂ、及び第３の部分２８ｃを含む。バリア領域３１は、第４の部分３１ａ、第５の部分３１ｂ、及び第６の部分３１ｃを含む。
半導体層１０は、第１の面Ｆ１と、第１の面Ｆ１に対向する第２の面Ｆ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
本明細書中、第１の面Ｆ１に平行な一方向を第１の方向と称する。また、第１の面Ｆ１に平行で第１の方向に直交する方向を第２の方向と称する。また、第１の面Ｆ１から第２の面Ｆ２に向かう方向を第３の方向と称する。
また、本明細書中、「深さ」とは、第１の面Ｆ１を基準とする第２の面Ｆ２に向かう方向の距離と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｆ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｆ１に接する。エミッタ電極１２は、例えば、金属である。
エミッタ電極１２は、エミッタ領域２９に接する。エミッタ電極１２は、エミッタ領域２９に電気的に接続される。
エミッタ電極１２は、コンタクト領域３０に接する。エミッタ電極１２は、コンタクト領域３０に電気的に接続される。エミッタ電極１２は、コンタクト領域３０を経由してベース領域２８に電気的に接続される。
コレクタ電極１４は、半導体層１０の第２の面Ｆ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｆ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４は、コレクタ領域２６に接する。コレクタ電極１４は、コレクタ領域２６に電気的に接続される。
コレクタ領域２６は、ｐ＋形の半導体領域である。コレクタ領域２６は、第２の面Ｆ２に接する。コレクタ領域２６は、コレクタ電極１４に電気的に接続される。コレクタ領域２６は、コレクタ電極１４に接する。コレクタ領域２６は、ＩＧＢＴ１００のオン状態の際にホールの供給源となる。
ドリフト領域２７は、ｎ－形の半導体領域である。ドリフト領域２７は、コレクタ領域２６と第１の面Ｆ１との間に設けられる。
ドリフト領域２７は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ドリフト領域２７は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
ベース領域２８は、ｐ形の半導体領域である。ベース領域２８は、ドリフト領域２７と第１の面Ｆ１との間に設けられる。ベース領域２８は、コレクタ領域２６との間にドリフト領域２７を挟む。
ベース領域２８の深さは、例えば、５μｍ以下である。ベース領域２８の第１のゲート電極５１と対向する領域、ベース領域２８の第２のゲート電極５２と対向する領域、及びベース領域２８の第３のゲート電極５３と対向する領域には、ＩＧＢＴ１００のオン状態の際にｎ形反転層が形成される。ベース領域２８はトランジスタのチャネル領域として機能する。
バリア領域３１は、ｎ形の半導体領域である。バリア領域３１は、ドリフト領域２７とベース領域２８との間に設けられる。バリア領域３１のｎ形不純物濃度は、ドリフト領域２７のｎ形不純物濃度よりも高い。
バリア領域３１は、ＩＧＢＴ１００のオン状態の際にドリフト領域２７のキャリア蓄積量を増加させる機能を有する。バリア領域３１を設けることで、ＩＧＢＴ１００のオン抵抗が低減し、ＩＧＢＴ１００の定常損失が低減する。
エミッタ領域２９は、ｎ＋形の半導体領域である。エミッタ領域２９は、ベース領域２８と第１の面Ｆ１との間に設けられる。
エミッタ領域２９は、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、及び第３のゲート絶縁膜４３に接する。
エミッタ領域２９のｎ形不純物濃度は、ドリフト領域２７のｎ形不純物濃度より高い。
エミッタ領域２９は、エミッタ電極１２に接する。エミッタ領域２９は、エミッタ電極１２に電気的に接続される。エミッタ領域２９は、ＩＧＢＴ１００のオン状態の際に電子の供給源となる。
コンタクト領域３０は、ｐ＋形の半導体領域である。コンタクト領域３０は、ベース領域２８と第１の面Ｆ１との間に設けられる。コンタクト領域３０は、エミッタ電極１２に接する。コンタクト領域３０は、エミッタ電極１２に電気的に接続される。
コンタクト領域３０のｐ形不純物濃度は、ベース領域２８のｐ形不純物濃度よりも高い。
第１のゲートトレンチ２１は、半導体層１０の第１の面Ｆ１の側に設けられる。第１のゲートトレンチ２１は、半導体層１０に設けられた溝である。第１のゲートトレンチ２１は、半導体層１０の一部である。
第１のゲートトレンチ２１は、図３に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第１のゲートトレンチ２１は、ストライプ形状を有する。複数の第１のゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。
第１のゲートトレンチ２１は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、バリア領域３１に接する。第１のゲートトレンチ２１は、ベース領域２８を貫通し、ドリフト領域２７に達する。第１のゲートトレンチ２１の深さは、例えば、８μｍ以下である。
第１のゲート電極５１は、第１のゲートトレンチ２１の中に設けられる。第１のゲート電極５１は、例えば、半導体又は金属である。第１のゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極５１は、第１のゲート電極パッド１０４に電気的に接続される。
第１のゲート絶縁膜４１は、第１のゲート電極５１と半導体層１０との間に設けられる。第１のゲート絶縁膜４１は、第１のゲート電極５１とドリフト領域２７との間、第１のゲート電極５１とベース領域２８との間、第１のゲート電極５１とエミッタ領域２９との間及び、第１のゲート電極５１とバリア領域３１との間に設けられる。第１のゲート絶縁膜４１は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、及び、バリア領域３１に接する。第１のゲート絶縁膜４１は、例えば、酸化シリコンである。
第２のゲートトレンチ２２は、半導体層１０の第１の面Ｆ１の側に設けられる。第２のゲートトレンチ２２は、半導体層１０に設けられた溝である。第２のゲートトレンチ２２は、半導体層１０の一部である。
第２のゲートトレンチ２２は、図３に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第２のゲートトレンチ２２は、ストライプ形状を有する。複数の第２のゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。
第２のゲートトレンチ２２は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、バリア領域３１に接する。第２のゲートトレンチ２２は、ベース領域２８を貫通し、ドリフト領域２７に達する。第２のゲートトレンチ２２の深さは、例えば、８μｍ以下である。
第２のゲート電極５２は、第２のゲートトレンチ２２の中に設けられる。第２のゲート電極５２は、例えば、半導体又は金属である。第２のゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第２のゲート電極５２は、第２のゲート電極パッド１０５に電気的に接続される。
第２のゲート絶縁膜４２は、第２のゲート電極５２と半導体層１０との間に設けられる。第２のゲート絶縁膜４２は、第２のゲート電極５２とドリフト領域２７との間、第２のゲート電極５２とベース領域２８との間、第２のゲート電極５２とエミッタ領域２９、及び、第２のゲート電極５２とバリア領域３１との間に設けられる。第２のゲート絶縁膜４２は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、及び、バリア領域３１に接する。第２のゲート絶縁膜４２は、例えば、酸化シリコンである。
第３のゲートトレンチ２３は、半導体層１０の第１の面Ｆ１の側に設けられる。第３のゲートトレンチ２３は、半導体層１０に設けられた溝である。第３のゲートトレンチ２３は、半導体層１０の一部である。
第３のゲートトレンチ２３は、図３に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第３のゲートトレンチ２３は、ストライプ形状を有する。複数の第３のゲートトレンチ２３は、第１の方向に直交する第２の方向に繰り返し配置される。
第３のゲートトレンチ２３は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、バリア領域３１に接する。第３のゲートトレンチ２３は、ベース領域２８を貫通し、ドリフト領域２７に達する。第３のゲートトレンチ２３の深さは、例えば、８μｍ以下である。
第３のゲート電極５３は、第３のゲートトレンチ２３の中に設けられる。第３のゲート電極５３は、例えば、半導体又は金属である。第３のゲート電極５３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第３のゲート電極５３は、第３のゲート電極パッド１０６に電気的に接続される。
第３のゲート絶縁膜４３は、第３のゲート電極５３と半導体層１０との間に設けられる。第３のゲート絶縁膜４３は、第３のゲート電極５３とドリフト領域２７との間、第３のゲート電極５３とベース領域２８との間、第３のゲート電極５３とエミッタ領域２９との間、及び、第３のゲート電極５３とバリア領域３１との間に設けられる。第３のゲート絶縁膜４３は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、及び、バリア領域３１に接する。第３のゲート絶縁膜４３は、例えば、酸化シリコンである。
層間絶縁層６１は、第１のゲート電極５１とエミッタ電極１２との間に設けられる。層間絶縁層６１は、第１のゲート電極５１とエミッタ電極１２との間を電気的に分離する。層間絶縁層６１は、第２のゲート電極５２とエミッタ電極１２との間に設けられる。
層間絶縁層６１は、第２のゲート電極５２とエミッタ電極１２との間を電気的に分離する。層間絶縁層６１は、第３のゲート電極５３とエミッタ電極１２との間に設けられる。層間絶縁層６１は、第３のゲート電極５３とエミッタ電極１２との間を電気的に分離する。層間絶縁層６１は、例えば、酸化シリコンである。
第１のゲート電極パッド１０４は、半導体層１０の第１の面Ｆ１の側に設けられる。第１のゲート電極パッド１０４は、第１のゲート電極５１に電気的に接続される。第１のゲート電極パッド１０４と第１のゲート電極５１は、例えば、図示しない金属配線で接続される。
第１のゲート電極パッド１０４には、第１のゲート電圧（Ｖｇ１）が印加される。
第１のゲート電極パッド１０４には、例えば、第１のターンオン電圧（Ｖｏｎ１）、第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。
第２のゲート電極パッド１０５は、半導体層１０の第１の面Ｆ１の側に設けられる。第２のゲート電極パッド１０５は、第２のゲート電極５２に電気的に接続される。第２のゲート電極パッド１０５と第２のゲート電極５２は、例えば、図示しない金属配線で接続される。
第２のゲート電極パッド１０５には、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート電極パッド１０５には、例えば、第２のターンオン電圧（Ｖｏｎ２）、第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。
第３のゲート電極パッド１０６は、半導体層１０の第１の面Ｆ１の側に設けられる。第３のゲート電極パッド１０６は、第３のゲート電極５３に電気的に接続される。第３のゲート電極パッド１０６と第３のゲート電極５３は、例えば、図示しない金属配線で接続される。
第３のゲート電極パッド１０６には、第３のゲート電圧（Ｖｇ３）が印加される。第３のゲート電極パッド１０６には、例えば、第３のターンオン電圧（Ｖｏｎ３）、第３のターンオフ電圧（Ｖｏｆｆ３）が印加される。
ゲートドライバ回路１５０は、例えば、ＲＣ－ＩＧＢＴ１００と同一の回路基板上又は別の回路基板上に設けられる。ゲートドライバ回路１５０は、ＩＧＢＴ１００を駆動する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電極パッド１０４、第２のゲート電極パッド１０５、及び第３のゲート電極パッド１０６に、所望の第１のゲート電圧（Ｖｇ１）、所望の第２のゲート電圧（Ｖｇ２）、及び所望の第３のゲート電圧（Ｖｇ３）を、所望のタイミングで印加する機能を有する。
ゲートドライバ回路１５０は、第１のゲート電極パッド１０４に第１のターンオン電圧（Ｖｏｎ１）を印加し、第２のゲート電極パッド１０５に第２のターンオン電圧（Ｖｏｎ２）を印加し、第３のゲート電極パッド１０６に第３のターンオン電圧（Ｖｏｎ３）を印加し、第１のゲート電極パッド１０４に第１のターンオン電圧（Ｖｏｎ１）を印加し、第２のゲート電極パッド１０５に第２のターンオン電圧（Ｖｏｎ２）を印加し、第３のゲート電極パッド１０６に第３のターンオン電圧（Ｖｏｎ３）を印加した後に、第３のゲート電極パッド１０６に第３のターンオフ電圧（Ｖｏｆｆ３）を印加し、第３のゲート電極パッド１０６に第３のターンオフ電圧（Ｖｏｆｆ３）を印加した後に、第２のゲート電極パッド１０５に第２のターンオフ電圧（Ｖｏｆｆ２）を印加し、第２のゲート電極パッド１０５に第２のターンオフ電圧（Ｖｏｆｆ２）を印加した後に、第１のゲート電極パッド１０４に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する。
図５は、第１の実施形態の半導体装置の一部の拡大模式断面図である。図５は、図２の一部の拡大図である。
図５に示すように、ベース領域２８は、第１の部分２８ａ、第２の部分２８ｂ、及び第３の部分２８ｃを含む。
第１の部分２８ａは、ベース領域２８の第１のゲートトレンチ２１に接する部分である。第１の部分２８ａは、第１のゲート絶縁膜４１に接する。第１の部分２８ａは、第１のゲート電極５１に対向する。
第１の部分２８ａは、第１のゲート電極５１、第１のゲート絶縁膜４１、及び第１の部分２８ａを有する第１のトランジスタのチャネル領域として機能する。第１のトランジスタは、第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）によって駆動されるトランジスタである。
第２の部分２８ｂは、ベース領域２８の第２のゲートトレンチ２２に接する部分である。第２の部分２８ｂは、第２のゲート絶縁膜４２に接する。第２の部分２８ｂは、第２のゲート電極５２に対向する。
第２の部分２８ｂは、第２のゲート電極５２、第２のゲート絶縁膜４２、及び第２の部分２８ｂを有する第２のトランジスタのチャネル領域として機能する。第２のトランジスタは、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）によって駆動されるトランジスタである。
第３の部分２８ｃは、ベース領域２８の第３のゲートトレンチ２３に接する部分である。第３の部分２８ｃは、第３のゲート絶縁膜４３に接する。第３の部分２８ｃは、第３のゲート電極５３に対向する。
第３の部分２８ｃは、第３のゲート電極５３、第３のゲート絶縁膜４３、及び第３の部分２８ｃを有する第３のトランジスタのチャネル領域として機能する。第３のトランジスタは、第３のゲート電極５３に印加される第３のゲート電圧（Ｖｇ３）によって駆動されるトランジスタである。
第３の部分２８ｃの第３の方向の厚さ（図５中のｔ３）は、第１の部分２８ａの第３の方向の厚さ（図５中のｔ１）より薄い。第３の部分２８ｃの第３の方向の厚さｔ３は、例えば、第１の部分２８ａの第３の方向の厚さｔ１の２０％以上７０％以下である。
また、第３の部分２８ｃの第３の方向の厚さ（図５中のｔ３）は、第２の部分２８ｂの第３の方向の厚さ（図５中のｔ２）より薄い。第３の部分２８ｃの第３の方向の厚さｔ３は、例えば、第２の部分２８ｂの第３の方向の厚さｔ２の２０％以上７０％以下である。
図５に示すように、バリア領域３１は、第４の部分３１ａ、第５の部分３１ｂ、及び第６の部分３１ｃを含む。
第４の部分３１ａは、バリア領域３１の第１のゲートトレンチ２１に接する部分である。第４の部分３１ａは、第１のゲート絶縁膜４１に接する。第４の部分３１ａは、第１のゲート電極５１に対向する。第４の部分３１ａは、ドリフト領域２７と第１の部分２８ａとの間に設けられる。
第５の部分３１ｂは、バリア領域３１の第２のゲートトレンチ２２に接する部分である。第５の部分３１ｂは、第２のゲート絶縁膜４２に接する。第５の部分３１ｂは、第２のゲート電極５２に対向する。第５の部分３１ｂは、ドリフト領域２７と第２の部分２８ｂとの間に設けられる。
第６の部分３１ｃは、バリア領域３１の第３のゲートトレンチ２３に接する部分である。第６の部分３１ｃは、第３のゲート絶縁膜４３に接する。第６の部分３１ｃは、第３のゲート電極５３に対向する。第６の部分３１ｃは、ドリフト領域２７と第３の部分２８ｃとの間に設けられる。
第６の部分３１ｃの第３の方向の厚さ（図５中のｔ６）は、第４の部分３１ａの第３の方向の厚さ（図５中のｔ４）より厚い。第６の部分３１ｃの第３の方向の厚さｔ６は、例えば、第４の部分３１ａの第３の方向の厚さｔ４の１５０％以上である。
また、第６の部分３１ｃの第３の方向の厚さ（図５中のｔ６）は、第５の部分３１ｂの第３の方向の厚さ（図５中のｔ５）より厚い。第６の部分３１ｃの第３の方向の厚さｔ６は、例えば、第５の部分３１ｂの第３の方向の厚さｔ５の１５０％以上である。
次に、ＩＧＢＴ１００の駆動方法の一例について説明する。
図６は、第１の実施形態の半導体装置の駆動方法の説明図である。図６は、第１のゲート電極パッド１０４に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０５に印加される第２のゲート電圧（Ｖｇ２）と、第３のゲート電極パッド１０６に印加される第３のゲート電圧（Ｖｇ３）と、のタイミングチャートである。
ＩＧＢＴ１００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
ＩＧＢＴ１００のオフ状態では、第１のゲート電極パッド１０４には、第１のターンオフ電圧（Ｖｏｆｆ１）が印加されている。第１のゲート電圧（Ｖｇ１）が第１のターンオフ電圧（Ｖｏｆｆ１）となる。したがって、第１のゲート電極５１にも第１のターンオフ電圧（Ｖｏｆｆ１）が印加されている。
第１のターンオフ電圧（Ｖｏｆｆ１）は、第１のゲート電極５１を有する第１のトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。
オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域２８には、ｎ形反転層は形成されない。
ＩＧＢＴ１００のオフ状態では、第２のゲート電極パッド１０５には、第２のターンオフ電圧（Ｖｏｆｆ２）が印加されている。第２のゲート電圧（Ｖｇ２）が第２のターンオフ電圧（Ｖｏｆｆ２）となる。したがって、第２のゲート電極５２にも第２のターンオフ電圧（Ｖｏｆｆ２）が印加されている。
第２のターンオフ電圧（Ｖｏｆｆ２）は、第２のゲート電極５２を有する第２のトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。
オフ状態では、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するベース領域２８には、ｎ形反転層は形成されない。
ＩＧＢＴ１００のオフ状態では、第３のゲート電極パッド１０６には、第３のターンオフ電圧（Ｖｏｆｆ３）が印加されている。第３のゲート電圧（Ｖｇ３）が第３のターンオフ電圧（Ｖｏｆｆ３）となる。したがって、第３のゲート電極５３にも第３のターンオフ電圧（Ｖｏｆｆ３）が印加されている。
第３のターンオフ電圧（Ｖｏｆｆ３）は、第３のゲート電極５３を有する第３のトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖである。
オフ状態では、第３のゲート電極５３と対向し、第３のゲート絶縁膜４３に接するベース領域２８には、ｎ形反転層は形成されない。
時刻Ｔ１に、第１のゲート電極パッド１０４に第１のターンオン電圧（Ｖｏｎ１）を印加する。第１のゲート電圧（Ｖｇ１）が第１のターンオン電圧（Ｖｏｎ１）となる。第１のゲート電極５１にも第１のターンオン電圧（Ｖｏｎ１）が印加される。
第１のターンオン電圧（Ｖｏｎ１）とは、第１のゲート電極５１を有する第１のトランジスタの閾値電圧を超える正電圧である。第１のターンオン電圧（Ｖｏｎ１）は、例えば、１５Ｖである。第１のゲート電極５１への第１のターンオン電圧（Ｖｏｎ１）の印加により、第１のゲート電極５１を有する第１のトランジスタがオン状態になる。
オン状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域２８に、ｎ形反転層が形成される。
時刻Ｔ１に、第２のゲート電極パッド１０５に第２のターンオン電圧（Ｖｏｎ２）を印加する。第２のゲート電圧（Ｖｇ２）が第２のターンオン電圧（Ｖｏｎ２）となる。第２のゲート電極５２にも第２のターンオン電圧（Ｖｏｎ２）が印加される。
第２のターンオン電圧（Ｖｏｎ２）とは、第２のゲート電極５２を有する第２のトランジスタの閾値電圧を超える正電圧である。第２のターンオン電圧（Ｖｏｎ２）は、例えば、１５Ｖである。第２のゲート電極５２への第２のターンオン電圧（Ｖｏｎ２）の印加により、第２のゲート電極５２を有する第２のトランジスタがオン状態になる。
オン状態では、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するベース領域２８に、ｎ形反転層が形成される。
時刻Ｔ１に、第３のゲート電極パッド１０６に第３のターンオン電圧（Ｖｏｎ３）を印加する。第３のゲート電圧（Ｖｇ３）が第３のターンオン電圧（Ｖｏｎ３）となる。第３のゲート電極５３にも第３のターンオン電圧（Ｖｏｎ３）が印加される。
第３のターンオン電圧（Ｖｏｎ３）とは、第３のゲート電極５３を有する第３のトランジスタの閾値電圧を超える正電圧である。第３のターンオン電圧（Ｖｏｎ３）は、例えば、１５Ｖである。第３のゲート電極５３への第３のターンオン電圧（Ｖｏｎ３）の印加により、第３のゲート電極５３を有する第３のトランジスタがオン状態になる。
オン状態では、第３のゲート電極５３と対向し、第３のゲート絶縁膜４３に接するベース領域２８に、ｎ形反転層が形成される。
時刻Ｔ１以降、ＩＧＢＴ１００がオン状態になる。
時刻Ｔ２に、第３のゲート電極パッド１０６に第３のターンオフ電圧（Ｖｏｆｆ３）を印加する。第３のゲート電圧（Ｖｇ３）が第３のターンオフ電圧（Ｖｏｆｆ３）となる。第３のゲート電極５３にも第３のターンオフ電圧（Ｖｏｆｆ３）が印加される。
第３のゲート電極５３への第３のターンオフ電圧（Ｖｏｆｆ３）の印加により、第３のゲート電極５３を有する第３のトランジスタがオフ状態になる。
時刻Ｔ３に、第２のゲート電極パッド１０５に第２のターンオフ電圧（Ｖｏｆｆ２）を印加する。第２のゲート電圧（Ｖｇ２）が第２のターンオフ電圧（Ｖｏｆｆ２）となる。第２のゲート電極５２にも第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。
第２のゲート電極５２への第２のターンオフ電圧（Ｖｏｆｆ２）の印加により、第２のゲート電極５２を有する第２のトランジスタがオフ状態になる。
例えば、第２のターンオフ電圧（Ｖｏｆｆ２）が負電圧の場合、第２のゲート絶縁膜４２に接するドリフト領域２７にｐ形反転層が形成される。第２のターンオフ電圧（Ｖｏｆｆ２）は、例えば、－１５Ｖ以上０Ｖ未満である。
時刻Ｔ４に、第１のゲート電極パッド１０４に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する。第１のゲート電圧（Ｖｇ１）が第１のターンオフ電圧（Ｖｏｆｆ１）となる。第１のゲート電極５１にも第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。
第１のゲート電極５１への第１のターンオフ電圧（Ｖｏｆｆ１）の印加により、第１のゲート電極５１を有する第１のトランジスタがオフ状態になる。
時刻Ｔ４以降では、第１のゲート電極５１を有する第１のトランジスタ、第２のゲート電極５２を有する第２のトランジスタ、第３のゲート電極５３を有する第３のトランジスタの全てがオフ状態となる。
次に、第１の実施形態の半導体装置及び半導体回路の作用及び効果について説明する。
第１の実施形態のＩＧＢＴ１００は、トランジスタ領域１０１に、第１のゲート電極５１を有する第１のトランジスタ、第２のゲート電極５２を有する第２のトランジスタ、及び第３のゲート電極５３を有する第３のトランジスタを備える。そして、それぞれのトランジスタを独立して駆動させることが可能である。この構成により、ＩＧＢＴ１００のターンオン損失及びターンオフ損失を低減できる。
時刻Ｔ１に、第１のゲート電極５１を有する第１のトランジスタ、第２のゲート電極５２を有する第２のトランジスタ、及び第３のゲート電極５３を有する第３のトランジスタが全てオン状態になる。第１のゲート電極５１を有する第１のトランジスタ、第２のゲート電極５２を有する第２のトランジスタ、及び第３のゲート電極５３を有する第３のトランジスタが全てオン状態になることで、トランジスタ領域１０１では、ドリフト領域２７にエミッタ領域２９から電子が注入される。これに対応してコレクタ領域２６からドリフト領域２７に正孔が注入される。
例えば、第３のゲート電極５３を有する第３のトランジスタを備えない場合に比べ、エミッタ領域２９からドリフト領域２７に注入される電子の量が増加する。したがって、ＩＧＢＴ１００のターンオン時間が短縮できる。よって、ＩＧＢＴ１００のターンオン損失が低減する。
時刻Ｔ２において、第３のゲート電極５３を有する第３のトランジスタがオフ状態になる。時刻Ｔ２において、第３のゲート電極５３を有する第３のトランジスタによるドリフト領域２７への電子の注入が止まる。時刻Ｔ２以降、第３のゲート電極５３を有する第３のトランジスタはダミーゲートとして機能することになる。
第３のゲート電極５３を有する第３のトランジスタによるドリフト領域２７への電子の注入が止まることで、ドリフト領域２７のエミッタ領域２９側のキャリア密度が低下する。したがって、ＩＧＢＴ１００の飽和電流が抑制できる。よって、例えば、ＩＧＢＴ１００の短絡耐量が向上する。
時刻Ｔ３において、第２のゲート電極５２を有する第２のトランジスタがオフ状態になる。その後、時刻Ｔ４において、第１のゲート電極５１を有する第１のトランジスタがオフ状態になる。時刻Ｔ４において、ＩＧＢＴ１００がオフ状態になる。
時刻Ｔ３において、第２のゲート電極５２を有する第２のトランジスタをオフ状態にすることで、ドリフト領域２７のキャリア密度が低減する。このため、第１のゲート電極５１を有する第１のトランジスタをオフ状態にした後に、排出すべきキャリアの量が低減される。
したがって、ＩＧＢＴ１００のターンオフ時間が短縮できる。よって、ＩＧＢＴ１００のターンオフ損失が低減する。
特に、第２のゲート電極５２に印加される第２のターンオフ電圧（Ｖｏｆｆ２）が負電圧の場合、第２のゲート絶縁膜４２に接するドリフト領域２７にｐ形反転層が形成される。したがって、時刻Ｔ４までの間にドリフト領域２７からエミッタ電極１２へのホールの排出が促進され、第１のゲート電極５１を有する第１のトランジスタをオフ状態にした後に、排出すべきキャリアの量が更に低減される。よって、ＩＧＢＴ１００のターンオフ損失が更に低減する。
第１の実施形態のＩＧＢＴ１００は、ベース領域２８の第３の部分２８ｃの第３の方向の厚さ（図５中のｔ３）は、第１の部分２８ａの第３の方向の厚さ（図５中のｔ１）より薄い。したがって、第３のゲート電極５３を有する第３のトランジスタのチャネル長が、第１のゲート電極５１を有する第１のトランジスタのチャネル長よりも短くなる。したがって、第３のゲート電極５３を有する第３のトランジスタの閾値電圧は、ショートチャネル効果により、第１のゲート電極５１を有する第１のトランジスタの閾値電圧よりも低くなる。
また、第１の実施形態のＩＧＢＴ１００は、ベース領域２８の第３の部分２８ｃの第３の方向の厚さ（図５中のｔ３）は、第２の部分２８ｂの第３の方向の厚さ（図５中のｔ２）より薄い。したがって、第３のゲート電極５３を有する第３のトランジスタのチャネル長が、第２のゲート電極５２を有する第２のトランジスタのチャネル長よりも短くなる。したがって、第２のゲート電極５２を有する第２のトランジスタの閾値電圧は、ショートチャネル効果により、第２のゲート電極５２を有する第２のトランジスタの閾値電圧よりも低くなる。
第３のゲート電極５３を有する第３のトランジスタの閾値電圧は、第１のゲート電極５１を有する第１のトランジスタの閾値電圧及び第２のゲート電極５２を有する第２のトランジスタの閾値電圧よりも低くなる。このため、例えば、時刻Ｔ１に同時に、第１のゲート電極５１、第２のゲート電極５２、及び第３のゲート電極５３にターンオン電圧を印加した場合、第３のゲート電極５３を有する第３のトランジスタが早くオン動作を開始する。したがって、ドリフト領域２７に注入される電子の量が速く増加する。したがって、ＩＧＢＴ１００のターンオン時間が更に短縮できる。よって、ＩＧＢＴ１００のターンオン損失が更に低減する。
第３のゲート電極５３を有する第３のトランジスタの閾値電圧を低下させる観点から、第３の部分２８ｃの第３の方向の厚さｔ３は、第１の部分２８ａの第３の方向の厚さｔ１の７０％以下であることが好ましく、５０％以下であることがより好ましい。第３のゲート電極５３を有する第３のトランジスタの閾値電圧を低下させる観点から、第３の部分２８ｃの第３の方向の厚さｔ３は、第２の部分２８ｂの第３の方向の厚さｔ２の７０％以下であることが好ましく、５０％以下であることがより好ましい。
（変形例）
図７は、第１の実施形態の変形例の半導体装置の一部の拡大模式断面図である。図７は、第１の実施形態の図５に対応する図である。
第１の実施形態の変形例の半導体装置は、ＩＧＢＴ１０１である。変形例のＩＧＢＴ１０１は、バリア領域３１の第６の部分３１ｃのｎ形不純物濃度が、第４の部分３１ａのｎ形不純物濃度よりも高く、第６の部分３１ｃのｎ形不純物濃度が、第５の部分３１ｂのｎ形不純物濃度よりも高い点で、第１の実施形態のＩＧＢＴ１００と異なる。
第６の部分３１ｃのｎ形不純物濃度は、例えば、第４の部分３１ａのｎ形不純物濃度の１２０％以上２００％以下である。また、第５の部分３１ｂのｎ形不純物濃度は、例えば、第４の部分３１ａのｎ形不純物濃度の１２０％以上２００％以下である。
第６の部分３１ｃのｎ形不純物濃度が、第４の部分３１ａのｎ形不純物濃度よりも高いことで、第３のゲート電極５３を有する第３のトランジスタの閾値電圧が、ショートチャネル効果により、第１のゲート電極５１を有する第１のトランジスタの閾値電圧よりも更に低くなる。また、第６の部分３１ｃのｎ形不純物濃度が、第５の部分３１ｂのｎ形不純物濃度よりも高いことで、第３のゲート電極５３を有する第３のトランジスタの閾値電圧が、ショートチャネル効果により、第２のゲート電極５２を有する第２のトランジスタの閾値電圧よりも更に低くなる。
第３のゲート電極５３を有する第３のトランジスタが更に早くオン動作を開始する。したがって、ドリフト領域２７に注入される電子の量が更に速く増加する。したがって、ＩＧＢＴ１０１のターンオン時間が更に短縮できる。よって、ＩＧＢＴ１０１のターンオン損失が更に低減する。
以上、第１の実施形態及び変形例によれば、スイッチング損失の低減を可能とする半導体装置及び半導体回路を実現できる。
（第２の実施形態）
第２の実施形態の半導体装置及び半導体回路は、少なくとも一つの第３のトレンチは、隣り合う一対の第３のトレンチを含み、第３の部分は、一対の第３のトレンチの間に位置する点で、第１の実施形態の半導体装置及び半導体回路と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体装置は、ＩＧＢＴ２００である。ＩＧＢＴ２００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第２の実施形態の制御回路は、ゲートドライバ回路１５０である。第２の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。半導体回路は、例えば、ＩＧＢＴ２００とゲートドライバ回路１５０が実装された半導体モジュールである。
図８は、第２の実施形態の半導体装置の一部の模式断面図である。図８は、第１の実施形態の図２に対応する図である。
第２の実施形態のＩＧＢＴ２００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第３のゲート絶縁膜４３、第１のゲート電極５１、第２のゲート電極５２、第３のゲート電極５３、層間絶縁層６１、第１のゲート電極パッド１０４（第１の電極パッド）、第２のゲート電極パッド１０５（第２の電極パッド）、第３のゲート電極パッド１０６（第３の電極パッド）を備える。
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第３のゲートトレンチ２３（第３のトレンチ）、コレクタ領域２６（第１の半導体領域）、ドリフト領域２７（第２の半導体領域）、ベース領域２８（第３の半導体領域）、エミッタ領域２９（第４の半導体領域）、コンタクト領域３０、バリア領域３１（第５の半導体領域）が設けられる。
ベース領域２８は、第１の部分２８ａ、第２の部分２８ｂ、及び第３の部分２８ｃを含む。バリア領域３１は、第４の部分３１ａ、第５の部分３１ｂ、及び第６の部分３１ｃを含む。
第２の実施形態のＩＧＢＴ２００は、第２の方向に隣り合う一対の第３のゲートトレンチ２３を含む。隣り合う一対の第３のゲートトレンチ２３の間には、第１のゲートトレンチ２１及び第２のゲートトレンチ２２は存在しない。
図９は、第２の実施形態の半導体装置の一部の拡大模式断面図である。図９は、図８の一部の拡大図である。図９は、第１の実施形態の図５に対応する図である。
図９に示すように、ベース領域２８は、第１の部分２８ａ、第２の部分２８ｂ、及び第３の部分２８ｃを含む。
第１の部分２８ａは、ベース領域２８の第１のゲートトレンチ２１に接する部分である。第１の部分２８ａは、第１のゲート絶縁膜４１に接する。第１の部分２８ａは、第１のゲート電極５１に対向する。
第１の部分２８ａは、第１のゲート電極５１、第１のゲート絶縁膜４１、及び第１の部分２８ａを有する第１のトランジスタのチャネル領域として機能する。第１のトランジスタは、第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）によって駆動されるトランジスタである。
第２の部分２８ｂは、ベース領域２８の第２のゲートトレンチ２２に接する部分である。第２の部分２８ｂは、第２のゲート絶縁膜４２に接する。第２の部分２８ｂは、第２のゲート電極５２に対向する。
第２の部分２８ｂは、第２のゲート電極５２、第２のゲート絶縁膜４２、及び第２の部分２８ｂを有する第２のトランジスタのチャネル領域として機能する。第２のトランジスタは、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）によって駆動されるトランジスタである。
第３の部分２８ｃは、ベース領域２８の第３のゲートトレンチ２３に接する部分である。第３の部分２８ｃは、第３のゲート絶縁膜４３に接する。第３の部分２８ｃは、第３のゲート電極５３に対向する。
第３の部分２８ｃは、第２の方向に隣り合う一対の第３のゲートトレンチ２３の間に設けられる。
第３の部分２８ｃは、第３のゲート電極５３、第３のゲート絶縁膜４３、及び第３の部分２８ｃを有する第３のトランジスタのチャネル領域として機能する。第３のトランジスタは、第３のゲート電極５３に印加される第３のゲート電圧（Ｖｇ３）によって駆動されるトランジスタである。
第３の部分２８ｃの第３の方向の厚さ（図９中のｔ３）は、第１の部分２８ａの第３の方向の厚さ（図９中のｔ１）より薄い。第３の部分２８ｃの第３の方向の厚さｔ３は、例えば、第１の部分２８ａの第３の方向の厚さｔ１の２０％以上７０％以下である。
また、第３の部分２８ｃの第３の方向の厚さ（図９中のｔ３）は、第２の部分２８ｂの第３の方向の厚さ（図９中のｔ２）より薄い。第３の部分２８ｃの第３の方向の厚さｔ３は、例えば、第２の部分２８ｂの第３の方向の厚さｔ２の２０％以上７０％以下である。
図９に示すように、バリア領域３１は、第４の部分３１ａ、第５の部分３１ｂ、及び第６の部分３１ｃを含む。
第４の部分３１ａは、バリア領域３１の第１のゲートトレンチ２１に接する部分である。第４の部分３１ａは、第１のゲート絶縁膜４１に接する。第４の部分３１ａは、第１のゲート電極５１に対向する。第４の部分３１ａは、ドリフト領域２７と第１の部分２８ａとの間に設けられる。
第５の部分３１ｂは、バリア領域３１の第２のゲートトレンチ２２に接する部分である。第５の部分３１ｂは、第２のゲート絶縁膜４２に接する。第５の部分３１ｂは、第２のゲート電極５２に対向する。第５の部分３１ｂは、ドリフト領域２７と第２の部分２８ｂとの間に設けられる。
第６の部分３１ｃは、バリア領域３１の第３のゲートトレンチ２３に接する部分である。第６の部分３１ｃは、第３のゲート絶縁膜４３に接する。第６の部分３１ｃは、第３のゲート電極５３に対向する。第６の部分３１ｃは、ドリフト領域２７と第３の部分２８ｃとの間に設けられる。
第６の部分３１ｃの第３の方向の厚さ（図９中のｔ６）は、第４の部分３１ａの第３の方向の厚さ（図９中のｔ４）より厚い。第６の部分３１ｃの第３の方向の厚さｔ６は、例えば、第４の部分３１ａの第３の方向の厚さｔ６の１５０％以上である。
また、第６の部分３１ｃの第３の方向の厚さ（図９中のｔ６）は、第５の部分３１ｂの第３の方向の厚さ（図９中のｔ５）より厚い。第６の部分３１ｃの第３の方向の厚さｔ６は、例えば、第５の部分３１ｂの第３の方向の厚さｔ５の１５０％以上である。
第２の実施形態のＩＧＢＴ２００は、第１の実施形態のＩＧＢＴ１００と同様の作用により、スイッチング損失が低減する。
また、第２の実施形態のＩＧＢＴ２００は、第１の実施形態のＩＧＢＴ１００と比較して、第１の面Ｆ１内の第３のゲートトレンチ２３の密度が、第１のゲートトレンチ２１の密度及び第２のゲートトレンチ２２の密度よりも高くなる。したがって、ＩＧＢＴ２００のターンオン時の電子の注入量が、ＩＧＢＴ１００よりも更に大きくなる。よって、ターンオン損失が更に低減する。
以上、第２の実施形態によれば、スイッチング損失の低減を可能とする半導体装置及び半導体回路を実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられた第１導電形の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第２の半導体領域との間、第１のゲート電極と第３の半導体領域との間、及び第１のゲート電極と第４の半導体領域との間に設けられた第１のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第２の半導体領域との間、第２のゲート電極と第３の半導体領域との間、及び第２のゲート電極と第４の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する少なくとも一つの第３のトレンチと、少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、第３のゲート電極と第２の半導体領域との間、第３のゲート電極と第３の半導体領域との間、及び第３のゲート電極と第４の半導体領域との間に設けられた第３のゲート絶縁膜と、半導体層に対し第１の面の側に設けられ、第４の半導体領域に接する第１の電極と、半導体層に対し第２の面の側に設けられ、第１の半導体領域に接する第２の電極と、半導体層に対し第１の面の側に設けられ、第１のゲート電極と電気的に接続された第１の電極パッドと、半導体層に対し第１の面の側に設けられ、第２のゲート電極と電気的に接続された第２の電極パッドと、半導体層に対し第１の面の側に設けられ、第３のゲート電極と電気的に接続された第３の電極パッドと、を備える。そして、第３の半導体領域は第１のトレンチに接する第１の部分と、第２のトレンチに接する第２の部分と、少なくとも一つの第３のトレンチに接する第３の部分と、を含み、第３の部分の第１導電形不純物濃度は、第１の部分の第１導電形不純物濃度より低く、第３の部分の第１導電形不純物濃度は、第２の部分の第１導電形不純物濃度より低い。
第３の実施形態の半導体回路は、上記半導体装置を駆動する制御回路を備える。
第３の実施形態の半導体装置及び半導体回路は、第３の部分の第１導電形不純物濃度は、第１の部分の第１導電形不純物濃度より低く、第３の部分の第１導電形不純物濃度は、第２の部分の第１導電形不純物濃度より低い点で、第１の実施形態の半導体装置及び半導体回路と異なる。以下、第１の実施形態と重複する内容については、記述を省略する場合がある。
第３の実施形態の半導体装置は、ＩＧＢＴ３００である。ＩＧＢＴ３００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第３の実施形態の制御回路は、ゲートドライバ回路１５０である。第３の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。半導体回路は、例えば、ＩＧＢＴ３００とゲートドライバ回路１５０が実装された半導体モジュールである。
図１０は、第３の実施形態の半導体装置の一部の模式断面図である。図１０は、第１の実施形態の図２に対応する図である。
第３の実施形態のＩＧＢＴ３００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第３のゲート絶縁膜４３、第１のゲート電極５１、第２のゲート電極５２、第３のゲート電極５３、層間絶縁層６１、第１のゲート電極パッド１０４（第１の電極パッド）、第２のゲート電極パッド１０５（第２の電極パッド）、第３のゲート電極パッド１０６（第３の電極パッド）を備える。
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第３のゲートトレンチ２３（第３のトレンチ）、コレクタ領域２６（第１の半導体領域）、ドリフト領域２７（第２の半導体領域）、ベース領域２８（第３の半導体領域）、エミッタ領域２９（第４の半導体領域）、コンタクト領域３０、バリア領域３１（第５の半導体領域）が設けられる。
ベース領域２８は、第１の部分２８ａ、第２の部分２８ｂ、及び第３の部分２８ｃを含む。
図１１は、第３の実施形態の半導体装置の一部の拡大模式断面図である。図１１は、図１０の一部の拡大図である。図１１は、第１の実施形態の図５に対応する図である。
図１１に示すように、ベース領域２８は、第１の部分２８ａ、第２の部分２８ｂ、及び第３の部分２８ｃを含む。
第１の部分２８ａは、ベース領域２８の第１のゲートトレンチ２１に接する部分である。第１の部分２８ａは、第１のゲート絶縁膜４１に接する。第１の部分２８ａは、第１のゲート電極５１に対向する。
第１の部分２８ａは、第１のゲート電極５１、第１のゲート絶縁膜４１、及び第１の部分２８ａを有する第１のトランジスタのチャネル領域として機能する。第１のトランジスタは、第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）によって駆動されるトランジスタである。
第２の部分２８ｂは、ベース領域２８の第２のゲートトレンチ２２に接する部分である。第２の部分２８ｂは、第２のゲート絶縁膜４２に接する。第２の部分２８ｂは、第２のゲート電極５２に対向する。
第２の部分２８ｂは、第２のゲート電極５２、第２のゲート絶縁膜４２、及び第２の部分２８ｂを有する第２のトランジスタのチャネル領域として機能する。第２のトランジスタは、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）によって駆動されるトランジスタである。
第３の部分２８ｃは、ベース領域２８の第３のゲートトレンチ２３に接する部分である。第３の部分２８ｃは、第３のゲート絶縁膜４３に接する。第３の部分２８ｃは、第３のゲート電極５３に対向する。
第３の部分２８ｃは、第３のゲート電極５３、第３のゲート絶縁膜４３、及び第３の部分２８ｃを有する第３のトランジスタのチャネル領域として機能する。第３のトランジスタは、第３のゲート電極５３に印加される第３のゲート電圧（Ｖｇ３）によって駆動されるトランジスタである。
第３の部分２８ｃのｐ形不純物濃度は、第１の部分２８ａのｐ形不純物濃度よりも低い。第３の部分２８ｃのｐ形不純物濃度は、例えば、第１の部分２８ａのｐ形不純物濃度の５０％以上８０％以下である。
また、第３の部分２８ｃのｐ形不純物濃度は、第２の部分２８ｂのｐ形不純物濃度よりも低い。第３の部分２８ｃのｐ形不純物濃度は、例えば、第２の部分２８ｂのｐ形不純物濃度の５０％以上８０％以下である。
第３の実施形態のＩＧＢＴ３００は、第３の部分２８ｃのｐ形不純物濃度は、第１の部分２８ａのｐ形不純物濃度よりも低い。したがって、第３のゲート電極５３を有する第３のトランジスタの閾値電圧は、第１のゲート電極５１を有する第１のトランジスタの閾値電圧よりも低くなる。
また、第３の実施形態のＩＧＢＴ３００は、第３の部分２８ｃのｐ形不純物濃度は、第２の部分２８ｂのｐ形不純物濃度よりも低い。したがって、第３のゲート電極５３を有する第３のトランジスタの閾値電圧は、第２のゲート電極５２を有する第２のトランジスタの閾値電圧よりも低くなる。
第３のゲート電極５３を有する第３のトランジスタの閾値電圧は、第１のゲート電極５１を有する第１のトランジスタの閾値電圧及び第２のゲート電極５２を有する第２のトランジスタの閾値電圧よりも低くなる。このため、例えば、図６の時刻Ｔ１に同時に、第１のゲート電極５１、第２のゲート電極５２、及び第３のゲート電極５３にターンオン電圧を印加した場合、第３のゲート電極５３を有する第３のトランジスタが早くオン動作を開始する。したがって、ドリフト領域２７に注入される電子の量が速く増加する。したがって、ＩＧＢＴ３００のターンオン時間が短縮できる。よって、ＩＧＢＴ３００のターンオン損失が低減する。
第３のゲート電極５３を有する第３のトランジスタの閾値電圧を低下させる観点から、第３の部分２８ｃのｐ形不純物濃度は、第２の部分２８ｂのｐ形不純物濃度の８０％以下であることが好ましい。第３のゲート電極５３を有する第３のトランジスタの閾値電圧を低下させる観点から、第３の部分２８ｃのｐ形不純物濃度は、第２の部分２８ｂのｐ形不純物濃度の８０％以下であることが好ましい。
以上、第３の実施形態によれば、スイッチング損失の低減を可能とする半導体装置及び半導体回路を実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられた第１導電形の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第３の半導体領域の間に設けられ、第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、第４の半導体領域、及び第５の半導体領域に接する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第２の半導体領域との間、第１のゲート電極と第３の半導体領域との間、第１のゲート電極と第４の半導体領域、及び第１のゲート電極と第５の半導体領域との間に設けられた第１のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、第４の半導体領域、及び第５の半導体領域に接する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第２の半導体領域との間、第２のゲート電極と第３の半導体領域との間、第２のゲート電極と第４の半導体領域との間、及び第２のゲート電極と第５の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、第４の半導体領域、及び第５の半導体領域に接する少なくとも一つの第３のトレンチと、少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、第３のゲート電極と第２の半導体領域との間、第３のゲート電極と第３の半導体領域との間、第３のゲート電極と第４の半導体領域との間、及び第３のゲート電極と第５の半導体領域との間に設けられた第３のゲート絶縁膜と、半導体層に対し第１の面の側に設けられ、第４の半導体領域に接する第１の電極と、半導体層に対し第２の面の側に設けられ、第１の半導体領域に接する第２の電極と、半導体層に対し第１の面の側に設けられ、第１のゲート電極と電気的に接続された第１の電極パッドと、半導体層に対し第１の面の側に設けられ、第２のゲート電極と電気的に接続された第２の電極パッドと、半導体層に対し第１の面の側に設けられ、第３のゲート電極と電気的に接続された第３の電極パッドと、を備える。そして、第５の半導体領域は、第１のトレンチに接する第１の部分と、第２のトレンチに接する第２の部分と、少なくとも一つの第３のトレンチに接する第３の部分と、を含み、第３の部分の第２導電形不純物濃度は、第１の部分の第２導電形不純物濃度よりも高く、第３の部分の第２導電形不純物濃度は、第２の部分の第２導電形不純物濃度よりも高い。
第４の実施形態の半導体回路は、上記半導体装置を駆動する制御回路を備える。
第４の実施形態の半導体装置及び半導体回路は、第５の半導体領域は、第１のトレンチに接する第１の部分と、第２のトレンチに接する第２の部分と、少なくとも一つの第３のトレンチに接する第３の部分と、を含み、第３の部分の第２導電形不純物濃度は、第１の部分の第２導電形不純物濃度よりも高く、第３の部分の第２導電形不純物濃度は、第２の部分の第２導電形不純物濃度よりも高い点で、第１の実施形態の半導体装置及び半導体回路と異なる。以下、第１の実施形態と重複する内容については、記述を省略する場合がある。
第４の実施形態の半導体装置は、ＩＧＢＴ４００である。ＩＧＢＴ４００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第４の実施形態の制御回路は、ゲートドライバ回路１５０である。第４の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。半導体回路は、例えば、ＩＧＢＴ４００とゲートドライバ回路１５０が実装された半導体モジュールである。
図１２は、第４の実施形態の半導体装置の一部の模式断面図である。図１２は、第１の実施形態の図２に対応する図である。
第４の実施形態のＩＧＢＴ４００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第３のゲート絶縁膜４３、第１のゲート電極５１、第２のゲート電極５２、第３のゲート電極５３、層間絶縁層６１、第１のゲート電極パッド１０４（第１の電極パッド）、第２のゲート電極パッド１０５（第２の電極パッド）、第３のゲート電極パッド１０６（第３の電極パッド）を備える。
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第３のゲートトレンチ２３（第３のトレンチ）、コレクタ領域２６（第１の半導体領域）、ドリフト領域２７（第２の半導体領域）、ベース領域２８（第３の半導体領域）、エミッタ領域２９（第４の半導体領域）、コンタクト領域３０、バリア領域３１（第５の半導体領域）が設けられる。
バリア領域３１は、第１の低濃度部分３１ｘ（第１の部分）、第２の低濃度部分３１ｙ（第２の部分）、及び高濃度部分３１ｚ（第３の部分）を含む。
図１３は、第４の実施形態の半導体装置の一部の拡大模式断面図である。図１３は、図１２の一部の拡大図である。
図１３に示すように、バリア領域３１は、第１の低濃度部分３１ｘ、第２の低濃度部分３１ｙ、及び高濃度部分３１ｚを含む。
第１の低濃度部分３１ｘは、バリア領域３１の第１のゲートトレンチ２１に接する部分である。第１の低濃度部分３１ｘは、第１のゲート絶縁膜４１に接する。第１の低濃度部分３１ｘは、第１のゲート電極５１に対向する。
第２の低濃度部分３１ｙは、バリア領域３１の第２のゲートトレンチ２２に接する部分である。第２の低濃度部分３１ｙは、第２のゲート絶縁膜４２に接する。第２の低濃度部分３１ｙは、第２のゲート電極５２に対向する。
高濃度部分３１ｚは、バリア領域３１の第３のゲートトレンチ２３に接する部分である。高濃度部分３１ｚは、第３のゲート絶縁膜４３に接する。高濃度部分３１ｚは、第３のゲート電極５３に対向する。
高濃度部分３１ｚのｎ形不純物濃度は、第１の低濃度部分３１ｘのｎ形不純物濃度よりも高い。高濃度部分３１ｚのｎ形不純物濃度は、例えば、第１の低濃度部分３１ｘのｎ形不純物濃度の１２０％以上２００％以下である。
高濃度部分３１ｚのｎ形不純物濃度は、第２の低濃度部分３１ｙのｎ形不純物濃度よりも高い。高濃度部分３１ｚのｎ形不純物濃度は、例えば、第２の低濃度部分３１ｙのｎ形不純物濃度の１２０％以上２００％以下である。
高濃度部分３１ｚのｎ形不純物濃度が、第１の低濃度部分３１ｘのｎ形不純物濃度よりも高いことで、第３のゲート電極５３を有する第３のトランジスタの閾値電圧が、ショートチャネル効果により、第１のゲート電極５１を有する第１のトランジスタの閾値電圧よりも低くなる。また、高濃度部分３１ｚのｎ形不純物濃度が、第２の低濃度部分３１ｙのｎ形不純物濃度よりも高いことで、第３のゲート電極５３を有する第３のトランジスタの閾値電圧が、ショートチャネル効果により、第２のゲート電極５２を有する第２のトランジスタの閾値電圧よりも低くなる。
このため、ＩＧＢＴ４００のターンオン動作の際に、第３のゲート電極５３を有する第３のトランジスタが早くオン動作を開始する。したがって、ドリフト領域２７に注入される電子の量が速く増加する。したがって、ＩＧＢＴ４００のターンオン時間が短縮できる。よって、ＩＧＢＴ４００のターンオン損失が低減する。
以上、第４の実施形態によれば、スイッチング損失の低減を可能とする半導体装置及び半導体回路を実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層と、半導体層の中に設けられた第１導電形の第１の半導体領域と、半導体層の中に設けられ、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、半導体層の中に設けられ、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、半導体層の中に設けられ、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第１のトレンチと、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第２の半導体領域との間、第１のゲート電極と第３の半導体領域との間、及び第１のゲート電極と第４の半導体領域との間に設けられた第１のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する第２のトレンチと、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第２の半導体領域との間、第２のゲート電極と第３の半導体領域との間、及び第２のゲート電極と第４の半導体領域との間に設けられた第２のゲート絶縁膜と、半導体層の中の第１の面の側に設けられ、第２の半導体領域、第３の半導体領域、及び第４の半導体領域に接する少なくとも一つの第３のトレンチと、少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、第３のゲート電極と第２の半導体領域との間、第３のゲート電極と第３の半導体領域との間、及び第３のゲート電極と第４の半導体領域との間に設けられた第３のゲート絶縁膜と、半導体層に対し第１の面の側に設けられ、第４の半導体領域に接する第１の電極と、半導体層に対し第２の面の側に設けられ、第１の半導体領域に接する第２の電極と、半導体層に対し第１の面の側に設けられ、第１のゲート電極と電気的に接続された第１の電極パッドと、半導体層に対し第１の面の側に設けられ、第２のゲート電極と電気的に接続された第２の電極パッドと、半導体層に対し第１の面の側に設けられ、第３のゲート電極と電気的に接続された第３の電極パッドと、を備える。そして、第１のゲート電極を有する第１のトランジスタと、第２のゲート電極を有する第２のトランジスタと、第３のゲート電極を有する第３のトランジスタを含み、第３のトランジスタの閾値電圧は、第１のトランジスタの閾値電圧より低く、第３のトランジスタの閾値電圧は、第２のトランジスタの閾値電圧より低い。
第５の実施形態の半導体回路は、上記半導体装置を駆動する制御回路を備える。
第５の実施形態の半導体装置は、ＩＧＢＴ５００である。ＩＧＢＴ５００は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。
第５の実施形態の制御回路は、第１の実施形態のゲートドライバ回路１５０と同様である。第５の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。半導体回路は、例えば、ＩＧＢＴ５００とゲートドライバ回路１５０が実装された半導体モジュールである。
図１４は、第５の実施形態の半導体装置の一部の模式断面図である。
図１５は、第５の実施形態の半導体装置の一部の模式上面図である。図１５は、第１の面Ｆ１における上面図である。図１４は、図１５のＣＣ’断面である。
図１６は、第５の実施形態の半導体装置の一部の模式断面図である。図１６は、図１５のＤＤ’断面である。
第５の実施形態のＩＧＢＴ５００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第３のゲート絶縁膜４３、第１のゲート電極５１、第２のゲート電極５２、第３のゲート電極５３、層間絶縁層６１、第１のゲート電極パッド１０４（第１の電極パッド）、第２のゲート電極パッド１０５（第２の電極パッド）、第３のゲート電極パッド１０６（第３の電極パッド）を備える。
半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、第３のゲートトレンチ２３（第３のトレンチ）、コレクタ領域２６（第１の半導体領域）、ドリフト領域２７（第２の半導体領域）、ベース領域２８（第３の半導体領域）、エミッタ領域２９（第４の半導体領域）、コンタクト領域３０、バリア領域３１（第５の半導体領域）が設けられる。
半導体層１０は、第１の面Ｆ１と、第１の面Ｆ１に対向する第２の面Ｆ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
第１の面Ｆ１に平行な一方向を第１の方向と称する。また、第１の面Ｆ１に平行で第１の方向に直交する方向を第２の方向と称する。また、第１の面Ｆ１から第２の面Ｆ２に向かう方向を第３の方向と称する。
また、「深さ」とは、第１の面Ｆ１を基準とする第２の面Ｆ２に向かう方向の距離と定義する。
エミッタ電極１２は、半導体層１０の第１の面Ｆ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｆ１に接する。エミッタ電極１２は、例えば、金属である。
エミッタ電極１２は、エミッタ領域２９に接する。エミッタ電極１２は、エミッタ領域２９に電気的に接続される。
エミッタ電極１２は、コンタクト領域３０に接する。エミッタ電極１２は、コンタクト領域３０に電気的に接続される。エミッタ電極１２は、コンタクト領域３０を経由してベース領域２８に電気的に接続される。
コレクタ電極１４は、半導体層１０の第２の面Ｆ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｆ２に接する。コレクタ電極１４は、例えば、金属である。
コレクタ電極１４は、コレクタ領域２６に接する。コレクタ電極１４は、コレクタ領域２６に電気的に接続される。
コレクタ領域２６は、ｐ＋形の半導体領域である。コレクタ領域２６は、第２の面Ｆ２に接する。コレクタ領域２６は、コレクタ電極１４に電気的に接続される。コレクタ領域２６は、コレクタ電極１４に接する。コレクタ領域２６は、ＩＧＢＴ５００のオン状態の際にホールの供給源となる。
ドリフト領域２７は、ｎ－形の半導体領域である。ドリフト領域２７は、コレクタ領域２６と第１の面Ｆ１との間に設けられる。
ドリフト領域２７は、ＩＧＢＴ５００のオン状態の際にオン電流の経路となる。ドリフト領域２７は、ＩＧＢＴ５００のオフ状態の際に空乏化し、ＩＧＢＴ５００の耐圧を維持する機能を有する。
ベース領域２８は、ｐ形の半導体領域である。ベース領域２８は、ドリフト領域２７と第１の面Ｆ１との間に設けられる。ベース領域２８は、コレクタ領域２６との間にドリフト領域２７を挟む。
ベース領域２８の深さは、例えば、５μｍ以下である。ベース領域２８の第１のゲート電極５１と対向する領域、ベース領域２８の第２のゲート電極５２と対向する領域、及びベース領域２８の第３のゲート電極５３と対向する領域には、ＩＧＢＴ５００のオン状態の際にｎ形反転層が形成される。ベース領域２８はトランジスタのチャネル領域として機能する。
バリア領域３１は、ｎ形の半導体領域である。バリア領域３１は、ドリフト領域２７とベース領域２８との間に設けられる。バリア領域３１のｎ形不純物濃度は、ドリフト領域２７のｎ形不純物濃度よりも高い。
バリア領域３１は、ＩＧＢＴ５００のオン状態の際にドリフト領域２７のキャリア蓄積量を増加させる機能を有する。バリア領域３１を設けることで、ＩＧＢＴ５００のオン抵抗が低減し、ＩＧＢＴ５００の定常損失が低減する。
エミッタ領域２９は、ｎ＋形の半導体領域である。エミッタ領域２９は、ベース領域２８と第１の面Ｆ１との間に設けられる。
エミッタ領域２９は、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、及び第３のゲート絶縁膜４３に接する。
エミッタ領域２９のｎ形不純物濃度は、ドリフト領域２７のｎ形不純物濃度より高い。
エミッタ領域２９は、エミッタ電極１２に接する。エミッタ領域２９は、エミッタ電極１２に電気的に接続される。エミッタ領域２９は、ＩＧＢＴ５００のオン状態の際に電子の供給源となる。
コンタクト領域３０は、ｐ＋形の半導体領域である。コンタクト領域３０は、ベース領域２８と第１の面Ｆ１との間に設けられる。コンタクト領域３０は、エミッタ電極１２に接する。コンタクト領域３０は、エミッタ電極１２に電気的に接続される。
コンタクト領域３０のｐ形不純物濃度は、ベース領域２８のｐ形不純物濃度よりも高い。
第１のゲートトレンチ２１は、半導体層１０の第１の面Ｆ１の側に設けられる。第１のゲートトレンチ２１は、半導体層１０に設けられた溝である。第１のゲートトレンチ２１は、半導体層１０の一部である。
第１のゲートトレンチ２１は、図１５に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第１のゲートトレンチ２１は、ストライプ形状を有する。複数の第１のゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。
第１のゲートトレンチ２１は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、バリア領域３１に接する。第１のゲートトレンチ２１は、ベース領域２８を貫通し、ドリフト領域２７に達する。第１のゲートトレンチ２１の深さは、例えば、８μｍ以下である。
第１のゲート電極５１は、第１のゲートトレンチ２１の中に設けられる。第１のゲート電極５１は、例えば、半導体又は金属である。第１のゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極５１は、第１のゲート電極パッド１０４に電気的に接続される。
第１のゲート絶縁膜４１は、第１のゲート電極５１と半導体層１０との間に設けられる。第１のゲート絶縁膜４１は、第１のゲート電極５１とドリフト領域２７との間、第１のゲート電極５１とベース領域２８との間、第１のゲート電極５１とエミッタ領域２９との間、及び、第１のゲート電極５１とバリア領域３１との間に設けられる。第１のゲート絶縁膜４１は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、及び、バリア領域３１に接する。第１のゲート絶縁膜４１は、例えば、酸化シリコンである。
第２のゲートトレンチ２２は、半導体層１０の第１の面Ｆ１の側に設けられる。第２のゲートトレンチ２２は、半導体層１０に設けられた溝である。第２のゲートトレンチ２２は、半導体層１０の一部である。
第２のゲートトレンチ２２は、図１５に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第２のゲートトレンチ２２は、ストライプ形状を有する。複数の第２のゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。
第２のゲートトレンチ２２は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、バリア領域３１、に接する。第２のゲートトレンチ２２は、ベース領域２８を貫通し、ドリフト領域２７に達する。第２のゲートトレンチ２２の深さは、例えば、８μｍ以下である。
第２のゲート電極５２は、第２のゲートトレンチ２２の中に設けられる。第２のゲート電極５２は、例えば、半導体又は金属である。第２のゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第２のゲート電極５２は、第２のゲート電極パッド１０５に電気的に接続される。
第２のゲート絶縁膜４２は、第２のゲート電極５２と半導体層１０との間に設けられる。第２のゲート絶縁膜４２は、第２のゲート電極５２とドリフト領域２７との間、第２のゲート電極５２とベース領域２８との間、第２のゲート電極５２とエミッタ領域２９、及び、第２のゲート電極５２とバリア領域３１との間に設けられる。第２のゲート絶縁膜４２は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、及び、バリア領域３１に接する。第２のゲート絶縁膜４２は、例えば、酸化シリコンである。
第３のゲートトレンチ２３は、半導体層１０の第１の面Ｆ１の側に設けられる。第３のゲートトレンチ２３は、半導体層１０に設けられた溝である。第３のゲートトレンチ２３は、半導体層１０の一部である。
第３のゲートトレンチ２３は、図１５に示すように、第１の面Ｆ１において、第１の面Ｆ１に平行な第１の方向に延伸する。第３のゲートトレンチ２３は、ストライプ形状を有する。複数の第３のゲートトレンチ２３は、第１の方向に直交する第２の方向に繰り返し配置される。
第３のゲートトレンチ２３は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、バリア領域３１に接する。第３のゲートトレンチ２３は、ベース領域２８を貫通し、ドリフト領域２７に達する。第３のゲートトレンチ２３の深さは、例えば、８μｍ以下である。
第３のゲート電極５３は、第３のゲートトレンチ２３の中に設けられる。第３のゲート電極５３は、例えば、半導体又は金属である。第３のゲート電極５３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第３のゲート電極５３は、第３のゲート電極パッド１０６に電気的に接続される。
第３のゲート絶縁膜４３は、第３のゲート電極５３と半導体層１０との間に設けられる。第３のゲート絶縁膜４３は、第３のゲート電極５３とドリフト領域２７との間、第３のゲート電極５３とベース領域２８との間、第３のゲート電極５３とエミッタ領域２９との間、及び、第３のゲート電極５３とバリア領域３１との間に設けられる。第３のゲート絶縁膜４３は、ドリフト領域２７、ベース領域２８、エミッタ領域２９、及び、バリア領域３１に接する。第３のゲート絶縁膜４３は、例えば、酸化シリコンである。
層間絶縁層６１は、第１のゲート電極５１とエミッタ電極１２との間に設けられる。層間絶縁層６１は、第１のゲート電極５１とエミッタ電極１２との間を電気的に分離する。層間絶縁層６１は、第２のゲート電極５２とエミッタ電極１２との間に設けられる。
層間絶縁層６１は、第２のゲート電極５２とエミッタ電極１２との間を電気的に分離する。層間絶縁層６１は、第３のゲート電極５３とエミッタ電極１２との間に設けられる。層間絶縁層６１は、第３のゲート電極５３とエミッタ電極１２との間を電気的に分離する。層間絶縁層６１は、例えば、酸化シリコンである。
第１のゲート電極パッド１０４は、半導体層１０の第１の面Ｆ１の側に設けられる。第１のゲート電極パッド１０４は、第１のゲート電極５１に電気的に接続される。第１のゲート電極パッド１０４と第１のゲート電極５１は、例えば、図示しない金属配線で接続される。
第１のゲート電極パッド１０４には、第１のゲート電圧（Ｖｇ１）が印加される。
第１のゲート電極パッド１０４には、例えば、第１のターンオン電圧（Ｖｏｎ１）、第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。
第２のゲート電極パッド１０５は、半導体層１０の第１の面Ｆ１の側に設けられる。第２のゲート電極パッド１０５は、第２のゲート電極５２に電気的に接続される。第２のゲート電極パッド１０５と第２のゲート電極５２は、例えば、図示しない金属配線で接続される。
第２のゲート電極パッド１０５には、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート電極パッド１０５には、例えば、第２のターンオン電圧（Ｖｏｎ２）、第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。
第３のゲート電極パッド１０６は、半導体層１０の第１の面Ｆ１の側に設けられる。第３のゲート電極パッド１０６は、第３のゲート電極５３に電気的に接続される。第３のゲート電極パッド１０６と第３のゲート電極５３は、例えば、図示しない金属配線で接続される。
第３のゲート電極パッド１０６には、第３のゲート電圧（Ｖｇ３）が印加される。第３のゲート電極パッド１０６には、例えば、第３のターンオン電圧（Ｖｏｎ３）、第３のターンオフ電圧（Ｖｏｆｆ３）が印加される。
第５の実施形態のＩＧＢＴ５００は、第１のゲート電極５１を有する第１のトランジスタと、第２のゲート電極５２を有する第２のトランジスタと、第３のゲート電極５３を有する第３のトランジスタを含む。
第１のゲート電極５１を有する第１のトランジスタは、第１のゲート電極５１を用いて駆動するトランジスタである。第１のトランジスタは、第１のゲート電極５１、第１のゲート絶縁膜４１、第１のゲート電極５１に対向するベース領域２８、エミッタ領域２９、バリア領域３１を構成要素とする。第１のゲート電極５１に対向するベース領域２８が、第１のトランジスタのチャネル領域となる。また、エミッタ領域２９及びバリア領域３１
の第１のゲート絶縁膜４１に接する部分が、第１のトランジスタのソース・ドレイン領域となる。
第２のゲート電極５２を有する第２のトランジスタは、第２のゲート電極５２を用いて駆動するトランジスタである。第２のトランジスタは、第２のゲート電極５２、第２のゲート絶縁膜４２、第２のゲート電極５２に対向するベース領域２８、エミッタ領域２９、バリア領域３１を構成要素とする。第２のゲート電極５２に対向するベース領域２８が、第２のトランジスタのチャネル領域となる。また、エミッタ領域２９及びバリア領域３１
の第２のゲート絶縁膜４２に接する部分が、第２のトランジスタのソース・ドレイン領域となる。
第３のゲート電極５３を有する第３のトランジスタは、第３のゲート電極５３を用いて駆動するトランジスタである。第３のトランジスタは、第３のゲート電極５３、第３のゲート絶縁膜４３、第３のゲート電極５３に対向するベース領域２８、エミッタ領域２９、バリア領域３１を構成要素とする。第３のゲート電極５３に対向するベース領域２８が、第３のトランジスタのチャネル領域となる。また、エミッタ領域２９及びバリア領域３１
の第３のゲート絶縁膜４３に接する部分が、第３のトランジスタのソース・ドレイン領域となる。
第５の実施形態のＩＧＢＴ５００では、第３のトランジスタの閾値電圧は第１のトランジスタの閾値電圧より低く、第３のトランジスタの閾値電圧は第２のトランジスタの閾値電圧より低い。
例えば、第３のトランジスタの第３のゲート絶縁膜４３の膜厚が、第１のトランジスタの第１のゲート絶縁膜４１よりも薄い。また、第３のトランジスタの第３のゲート絶縁膜４３の膜厚が、第２のトランジスタの第２のゲート絶縁膜４２よりも薄い。第３のトランジスタの第３のゲート絶縁膜４３の膜厚が薄いことで、第３のトランジスタの閾値電圧が低くなる。
また、例えば、第３のトランジスタの第３のゲート絶縁膜４３の誘電率が、第１のトランジスタの第１のゲート絶縁膜４１の誘電率よりも高い。また、第３のトランジスタの第３のゲート絶縁膜４３の誘電率が、第２のトランジスタの第２のゲート絶縁膜４２の誘電率よりも高い。３のトランジスタの第３のゲート絶縁膜４３の誘電率が高いことで、第３のトランジスタの閾値電圧が低くなる。
また、例えば、第３のトランジスタの第３のゲート電極５３の仕事関数が、第１のトランジスタの第１のゲート電極５１の仕事関数と異なる。また、第３のトランジスタの第３のゲート電極５３の仕事関数が、第２のトランジスタの第２のゲート電極５２の仕事関数と異なる。第３のトランジスタの第３のゲート電極５３の仕事関数が異なることで、第３のトランジスタの閾値電圧が低くなる。
また、例えば、第３のトランジスタの第３のゲート電極５３に対向するベース領域２８のｐ形不純物濃度が、第１のトランジスタの第１のゲート電極５１に対向するベース領域２８のｐ形不純物濃度よりも低い。また、第３のトランジスタの第３のゲート電極５３に対向するベース領域２８のｐ形不純物濃度が、第２のトランジスタの第２のゲート電極５２に対向するベース領域２８のｐ形不純物濃度よりも低い。第３のトランジスタの第３のゲート電極５３に対向するベース領域２８のｐ形不純物濃度が低いことで、第３のトランジスタの閾値電圧が低くなる。
次に、第５の実施形態の半導体装置及び半導体回路の作用及び効果について説明する。
第５の実施形態のＩＧＢＴ５００は、第１の実施形態のＩＧＢＴ１００と同様の駆動方法で動作する。
第５の実施形態のＩＧＢＴ５００は、第１の実施形態のＩＧＢＴ１００と同様、トランジスタ領域１０１に、第１のゲート電極５１を有する第１のトランジスタ、第２のゲート電極５２を有する第２のトランジスタ、及び第３のゲート電極５３を有する第３のトランジスタを備える。そして、それぞれのトランジスタを独立して駆動させることが可能である。この構成により、ＩＧＢＴ５００のターンオン損失及びターンオフ損失を低減できる。
第５の実施形態のＩＧＢＴ５００は、第３のトランジスタの閾値電圧は第１のトランジスタの閾値電圧より低く、第３のトランジスタの閾値電圧は第２のトランジスタの閾値電圧より低い。
第５の実施形態のＩＧＢＴ５００の第３のトランジスタの閾値電圧は、第１のトランジスタの閾値電圧及び第２のトランジスタの閾値電圧よりも低くなる。このため、例えば、図６の時刻Ｔ１に同時に、第１のゲート電極５１、第２のゲート電極５２、及び第３のゲート電極５３にターンオン電圧を印加した場合、第３のゲート電極５３を有する第３のトランジスタが早くオン動作を開始する。したがって、ドリフト領域２７に注入される電子の量が速く増加する。したがって、ＩＧＢＴ５００のターンオン時間が更に短縮できる。よって、ＩＧＢＴ５００のターンオン損失が更に低減する。
以上、第５の実施形態によれば、スイッチング損失の低減を可能とする半導体装置及び半導体回路を実現できる。
第１ないし第５の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
第１ないし第５の実施形態においては、半導体装置が、第１のゲートトレンチ、第２のゲートトレンチ、及び第３のゲートトレンチを備える場合を例に説明したが、例えば、トレンチ内の導電層の電位が、固定電位又はフローティング電位のダミートレンチを更に設ける構成とすることも可能である。
第１ないし第５の実施形態においては、トレンチが平行に配置されているストライプ形状の場合を例に説明したが、トレンチが交差するメッシュ形状のトレンチ、又は、ドット形状のトレンチにも本発明を適用することは可能である。
第１ないし第５の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
２１ 第１のゲートトレンチ（第１のトレンチ）
２２ 第２のゲートトレンチ（第２のトレンチ）
２３ 第３のゲートトレンチ（第３のトレンチ）
２６ コレクタ領域（第１の半導体領域）
２７ ドリフト領域（第２の半導体領域）
２８ ベース領域（第３の半導体領域）
２８ａ 第１の部分
２８ｂ 第２の部分
２８ｃ 第３の部分
２９ エミッタ領域（第４の半導体領域）
３１ バリア領域（第５の半導体領域）
３１ａ 第４の部分
３１ｂ 第５の部分
３１ｃ 第６の部分
３１ｘ 第１の低濃度部分（第１の部分）
３１ｙ 第２の低濃度部分（第２の部分）
３１ｚ 高濃度部分（第３の部分）
４１ 第１のゲート絶縁膜
４２ 第２のゲート絶縁膜
４３ 第３のゲート絶縁膜
５１ 第１のゲート電極
５２ 第２のゲート電極
５３ 第３のゲート電極
１００ ＩＧＢＴ（半導体装置）
１０４ 第１のゲート電極パッド（第１の電極パッド）
１０５ 第２のゲート電極パッド（第２の電極パッド）
１０６ 第３のゲート電極パッド（第３の電極パッド）
１５０ ゲートドライバ回路（制御回路）
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
４００ ＩＧＢＴ（半導体装置）
５００ ＩＧＢＴ（半導体装置）
Ｆ１ 第１の面
Ｆ２ 第２の面

Claims (11)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の中に設けられた第１導電形の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第１のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、及び前記第１のゲート電極と前記第４の半導体領域との間に設けられた第１のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第２のトレンチと、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間、及び前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する少なくとも一つの第３のトレンチと、
    前記少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、
    前記第３のゲート電極と前記第２の半導体領域との間、前記第３のゲート電極と前記第３の半導体領域との間、及び前記第３のゲート電極と前記第４の半導体領域との間に設けられた第３のゲート絶縁膜と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第４の半導体領域に接する第１の電極と、
    前記半導体層に対し前記第２の面の側に設けられ、前記第１の半導体領域に接する第２の電極と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続された第１の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続された第２の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第３のゲート電極と電気的に接続された第３の電極パッドと、
    を備え、
    前記第３の半導体領域は、前記第１のトレンチに接する第１の部分と、前記第２のトレンチに接する第２の部分と、前記少なくとも一つの第３のトレンチに接する第３の部分と、を含み、
    前記第３の部分の前記第１の面から前記第２の面に向かう方向の厚さは、前記第１の部分の前記方向の厚さより薄く、
    前記第３の部分の前記第１の面から前記第２の面に向かう方向の厚さは、前記第２の部分の前記方向の厚さより薄い、半導体装置。
  2. 前記半導体層の中に設けられ、前記第２の半導体領域と前記第３の半導体領域の間に設けられ、前記第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域を更に備え、
    前記第５の半導体領域は、前記第１のトレンチに接し前記第２の半導体領域と前記第１の部分との間に設けられた第４の部分と、前記第２のトレンチに接し前記第２の半導体領域と前記第２の部分との間に設けられた第５の部分と、前記少なくとも一つの第３のトレンチに接し前記第２の半導体領域と前記第３の部分との間に設けられた第６の部分と、を含み、
    前記第６の部分の前記第１の面から前記第２の面に向かう方向の厚さは、前記第４の部分の前記方向の厚さより厚く、
    前記第６の部分の前記第１の面から前記第２の面に向かう方向の厚さは、前記第５の部分の前記方向の厚さより厚い請求項１記載の半導体装置。
  3. 前記半導体層の中に設けられ、前記第２の半導体領域と前記第３の半導体領域の間に設けられ、前記第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域を更に備え、
    前記第５の半導体領域は、前記第１のトレンチに接し前記第２の半導体領域と前記第１の部分との間に設けられた第４の部分と、前記第２のトレンチに接し前記第２の半導体領域と前記第２の部分との間に設けられた第５の部分と、前記少なくとも一つの第３のトレンチに接し前記第２の半導体領域と前記第３の部分との間に設けられた第６の部分と、を含み、
    前記第６の部分の第２導電形不純物濃度は、前記第４の部分の第２導電形不純物濃度よりも高く、前記第６の部分の第２導電形不純物濃度は、前記第５の部分の第２導電形不純物濃度よりも高い、請求項１記載の半導体装置。
  4. 前記少なくとも一つの第３のトレンチは、隣り合う一対の第３のトレンチを含み、前記第３の部分は、前記一対の第３のトレンチの間に位置する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第３の部分の前記第１の面から前記第２の面に向かう方向の厚さは、前記第１の部分の前記方向の厚さの７０％以下であり、
    前記第３の部分の前記第１の面から前記第２の面に向かう方向の厚さは、前記第２の部分の前記方向の厚さの７０％以下である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の中に設けられた第１導電形の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第１のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、及び前記第１のゲート電極と前記第４の半導体領域との間に設けられた第１のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第２のトレンチと、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間、及び前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する少なくとも一つの第３のトレンチと、
    前記少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、
    前記第３のゲート電極と前記第２の半導体領域との間、前記第３のゲート電極と前記第３の半導体領域との間、及び前記第３のゲート電極と前記第４の半導体領域との間に設けられた第３のゲート絶縁膜と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第４の半導体領域に接する第１の電極と、
    前記半導体層に対し前記第２の面の側に設けられ、前記第１の半導体領域に接する第２の電極と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続された第１の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続された第２の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第３のゲート電極と電気的に接続された第３の電極パッドと、
    を備え、
    前記第３の半導体領域は前記第１のトレンチに接する第１の部分と、前記第２のトレンチに接する第２の部分と、前記少なくとも一つの第３のトレンチに接する第３の部分と、を含み、
    前記第３の部分の第１導電形不純物濃度は、前記第１の部分の第１導電形不純物濃度より低く、
    前記第３の部分の第１導電形不純物濃度は、前記第２の部分の第１導電形不純物濃度より低い、半導体装置。
  7. 前記第３の部分の第１導電形不純物濃度は、前記第１の部分の第１導電形不純物濃度の８０％以下であり、
    前記第３の部分の第１導電形不純物濃度は、前記第２の部分の第１導電形不純物濃度の８０％以下である請求項６記載の半導体装置。
  8. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の中に設けられた第１導電形の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第３の半導体領域の間に設けられ、前記第２の半導体領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い第２導電形の第５の半導体領域と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、前記第４の半導体領域、及び前記第５の半導体領域に接する第１のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域、及び前記第１のゲート電極と前記第５の半導体領域との間に設けられた第１のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、前記第４の半導体領域、及び前記第５の半導体領域に接する第２のトレンチと、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間、及び前記第２のゲート電極と前記第５の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、前記第４の半導体領域、及び前記第５の半導体領域に接する少なくとも一つの第３のトレンチと、
    前記少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、
    前記第３のゲート電極と前記第２の半導体領域との間、前記第３のゲート電極と前記第３の半導体領域との間、前記第３のゲート電極と前記第４の半導体領域との間、及び前記第３のゲート電極と前記第５の半導体領域との間に設けられた第３のゲート絶縁膜と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第４の半導体領域に接する第１の電極と、
    前記半導体層に対し前記第２の面の側に設けられ、前記第１の半導体領域に接する第２の電極と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続された第１の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続された第２の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第３のゲート電極と電気的に接続された第３の電極パッドと、
    を備え、
    前記第５の半導体領域は、前記第１のトレンチに接する第１の部分と、前記第２のトレンチに接する第２の部分と、前記少なくとも一つの第３のトレンチに接する第３の部分と、を含み、
    前記第３の部分の第２導電形不純物濃度は、前記第１の部分の第２導電形不純物濃度よりも高く、前記第３の部分の第２導電形不純物濃度は、前記第２の部分の第２導電形不純物濃度よりも高い、半導体装置。
  9. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の中に設けられた第１導電形の第１の半導体領域と、
    前記半導体層の中に設けられ、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
    前記半導体層の中に設けられ、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
    前記半導体層の中に設けられ、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第１のトレンチと、
    前記第１のトレンチの中に設けられた第１のゲート電極と、
    前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、及び前記第１のゲート電極と前記第４の半導体領域との間に設けられた第１のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する第２のトレンチと、
    前記第２のトレンチの中に設けられた第２のゲート電極と、
    前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間、及び前記第２のゲート電極と前記第４の半導体領域との間に設けられた第２のゲート絶縁膜と、
    前記半導体層の中の前記第１の面の側に設けられ、前記第２の半導体領域、前記第３の半導体領域、及び前記第４の半導体領域に接する少なくとも一つの第３のトレンチと、
    前記少なくとも一つの第３のトレンチの中に設けられた第３のゲート電極と、
    前記第３のゲート電極と前記第２の半導体領域との間、前記第３のゲート電極と前記第３の半導体領域との間、及び前記第３のゲート電極と前記第４の半導体領域との間に設けられた第３のゲート絶縁膜と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第４の半導体領域に接する第１の電極と、
    前記半導体層に対し前記第２の面の側に設けられ、前記第１の半導体領域に接する第２の電極と、
    前記半導体層に対し前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続された第１の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続された第２の電極パッドと、
    前記半導体層に対し前記第１の面の側に設けられ、前記第３のゲート電極と電気的に接続された第３の電極パッドと、
    を備え、
    前記第１のゲート電極を有する第１のトランジスタと、前記第２のゲート電極を有する第２のトランジスタと、前記第３のゲート電極を有する第３のトランジスタを含み、
    前記第３のトランジスタの閾値電圧は、前記第１のトランジスタの閾値電圧より低く、
    前記第３のトランジスタの閾値電圧は、前記第２のトランジスタの閾値電圧より低い、半導体装置。
  10. 前記第１の電極パッドに第１のターンオン電圧を印加し、
    前記第２の電極パッドに第２のターンオン電圧を印加し、
    前記第３の電極パッドに第３のターンオン電圧を印加し、
    前記第１の電極パッドに前記第１のターンオン電圧を印加し、前記第２の電極パッドに前記第２のターンオン電圧を印加し、前記第３の電極パッドに前記第３のターンオン電圧を印加した後に、前記第３の電極パッドに第３のターンオフ電圧を印加し、
    前記第３の電極パッドに前記第３のターンオフ電圧を印加した後に、前記第２の電極パッドに第２のターンオフ電圧を印加し、
    前記第２の電極パッドに第２のターンオフ電圧を印加した後に、前記第１の電極パッドに第１のターンオフ電圧を印加する請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 請求項１ないし請求項９いずれか一項記載の半導体装置と、
    前記半導体装置を駆動し、前記第１の電極パッドに第１のターンオン電圧を印加し、前記第２の電極パッドに第２のターンオン電圧を印加し、前記第３の電極パッドに第３のターンオン電圧を印加し、前記第１の電極パッドに前記第１のターンオン電圧を印加し、前記第２の電極パッドに前記第２のターンオン電圧を印加し、前記第３の電極パッドに前記第３のターンオン電圧を印加した後に、前記第３の電極パッドに第３のターンオフ電圧を印加し、前記第３の電極パッドに前記第３のターンオフ電圧を印加した後に、前記第２の電極パッドに第２のターンオフ電圧を印加し、前記第２の電極パッドに前記第２のターンオフ電圧を印加した後に、前記第１の電極パッドに第１のターンオフ電圧を印加する制御回路と、を備える半導体回路。
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