JP7319500B2 - 制御回路、半導体装置及び電気回路装置 - Google Patents
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Description
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1(a)及び図1(b)は、第1実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置110は、半導体装置68及び制御回路70を含む。電気回路装置110は、電源78をさらに含んでも良い。
これらの図の横軸は、時間tmである。これらの図の縦軸は、第1ゲートG1の電圧(第1ゲート電圧VG1)である。
図3(a)~図3(d)は、第1動作OP1、第3動作OP3、第4動作OP4及び第2動作OP2にそれぞれ対応する。これらの図では、制御回路70、第1抵抗R1、第2抵抗R2、第1スイッチS1及び第2スイッチS2などは省略されている。
図4は、第1実施形態に係る半導体装置を例示する模式的断面図である。
図4に示すように、半導体装置68は、素子部60を含む。素子部60は、第1素子Q1を含む。第1素子Q1は、第1ゲートG1、第1コレクタC1及び第1エミッタE1に加えて、半導体部SM1、導電部CP1、第1絶縁領域Ia1及び第2絶縁領域Ib1を含む。
図5に示すように、半導体装置68に含まれる第1素子Q1において、第1動作OP1(図3(a)参照)において、第1電流I1が流れる。第1電流I1は、第1コレクタC1から第1エミッタE1への向きを有する。第2動作OP2(図3(d)参照)において、第2電流I2が流れる。第2電流I2は、第1エミッタE1から第1コレクタC1への向きを有する。
これらの図は、ダイオードモードDMにおけるキャリア濃度のシミュレーション結果を例示している。図6(a)は、第1ゲートG1がオフの状態に対応する。この例では、オフの状態において、第1ゲートG1の電位VGEは、-15Vである。図6(b)は、第1ゲートG1がオンの場合に対応する。この例においては、オンの状態において、第1ゲートG1の電位VGEは、+15Vである。これらの図の横軸は、半導体部SM1における厚さ方向(Z軸方向)の位置である。縦軸は、キャリア濃度CCである。
図7(a)~図7(d)は、第2実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置120は、半導体装置68及び制御回路70を含む。電気回路装置120は、電源78をさらに含んでも良い。これらの図は、制御回路70が実施する第1~第4動作OP1~OP4に対応する。これらの図に示すように、この例では、半導体装置68に含まれる素子部60は、第1素子Q1に加えて、第2素子Q2をさらに含む。
これらの図には、第1ゲートG1の電圧(第1ゲート電圧VG1)、及び、第2ゲートG2の電圧(第2ゲート電圧VG2)が示されている。これらの図の横軸は、時間tmである。これらの図の縦軸は、第1ゲート電圧VG1または第2ゲート電圧VG2である。
図9(a)~図9(d)は、第1動作OP1、第3動作OP3、第4動作OP4及び第2動作OP2にそれぞれ対応する。これらの図では、制御回路70、第1~第4抵抗R1~R4、及び、第1~第4スイッチS1~S4などは省略されている。
図10は、第2素子Q2を例示している。図10に示すように、第2素子Q2は、第2ゲートG2、第2コレクタC2及び第2エミッタE2に加えて、半導体部SM2、導電部CP2、第1絶縁領域Ia2及び第2絶縁領域Ib2を含む。
図11に示すように、電気回路装置121において、半導体装置68に含まれる素子部60は、第1素子Q1及び第2素子Q2を含む組みを、複数含む。例えば、1つの組は、第1素子Q1及び第2素子Q2を含む。別の組は、第1素子Q1A及び第2素子Q2Aを含む。さらに別の組は、第1素子Q1B及び第2素子Q2Bを含む。第1素子Q1A及び第2素子Q2Aは、第1素子Q1及び第2素子Q2と同様の構成を有する。第1素子Q1B及び第2素子Q2Bは、第1素子Q1及び第2素子Q2と同様の構成を有する。これらの組が、例えば、三相モータ65などに接続される。図11において、素子のゲートに接続される複数の抵抗(例えば第1抵抗R1及び第2抵抗R2など)は省略されている。
図12(a)~図12(d)は、第3実施形態に係る制御回路、半導体装置及び電気回路装置を例示する模式図である。
本実施形態に係る電気回路装置130は、半導体装置68及び制御回路70を含む。電気回路装置130は、電源78をさらに含んでも良い。これらの図は、制御回路70が実施する第1~第4動作OP1~OP4に対応する。これらの図に示すように、この例では、半導体装置68に含まれる素子部60は、第1素子Q1に加えて、第2~第4素子Q2~Q4をさらに含む。
図13(a)は、第1極性動作PP1に対応する。図13(b)は、第2極性動作PP2に対応する。図13(c)は、負荷LEに流れる電流に対応する。これらの図において、横軸は、時間tmに対応する。図13(a)及び図13(b)における縦軸は、第1~第4ゲートG1~G4のゲート電圧(第1~第4ゲート電圧VG1~VG4)に対応する。図13(c)の縦軸は、負荷LEに流れる電流ILEに対応する。
図14(a)は、第1動作OP1に対応する。図14(b)は、第3動作OP3に対応する。図14(c)は、第4動作OP4に対応する。図14(d)は、第2動作OP2に対応する。これらの図において、制御回路70は、省略されている。
図13(a)及び図13(b)に示すように、第1動作OP1における第1素子Q1のスイッチングの時定数(第1時定数)は、第2動作OP2における第1素子Q1のスイッチングの時定数(第2時定数)とは異なる。例えば、第2時定数は、第1時定数よりも短い。
例えば、図12(a)に示すように、素子部60は、第1~第8抵抗R1~R8を含む。第1抵抗R1は、第1ゲートG1に電気的に接続される。第2抵抗R2は、第1ゲートG1に電気的に接続され、第1抵抗R1よりも低い。第3抵抗R3は、第2ゲートG2に電気的に接続される。第4抵抗R4は、第2ゲートG2に電気的に接続され、第3抵抗R3よりも低い。第4抵抗R4は、第3ゲートG3に電気的に接続される。第6抵抗R6は、第3ゲートG3に電気的に接続され、第5抵抗R5よりも低い。第7抵抗R7は、第4ゲートG4に電気的に接続される。第8抵抗R8は、第4ゲートG4に電気的に接続され、第7抵抗R7よりも低い。
図15は、第3素子Q3を例示している。図15に示すように、第3素子Q3は、第3ゲートG3、第3コレクタC3及び第3エミッタE3に加えて、半導体部SM3、導電部CP3、第1絶縁領域Ia3及び第2絶縁領域Ib3を含む。
図16は、第4素子Q4を例示している。図16に示すように、第4素子Q4は、第4ゲートG4、第4コレクタC4及び第4エミッタE4に加えて、半導体部SM4、導電部CP4、第1絶縁領域Ia4及び第2絶縁領域Ib4を含む。
図17(a)は、第1素子Q1及び第4素子Q4に関する制御信号Sig1を例示している。図17(b)は、第2素子Q2及び第3素子Q3に関する制御信号Sig2を例示している。これらの図の横軸は、時間tmである。縦軸は、制御信号の強度に対応する。
第4実施形態は、半導体装置68に係る。半導体装置68は、例えば、素子部60を含む(図1(a)参照)。素子部60は、第1素子Q1を含む。第1素子Q1は、第1抵抗R1と、第1抵抗R1よりも低い第2抵抗R2と、を含む。第1素子Q1は、例えば、図5に関して説明した構成を有する。第1抵抗R1は、第1ゲートG1に電気的に接続され、第2抵抗R2は、第1ゲートG1に電気的に接続される(図1(a)参照)。このような構成により、複数の時定数のスイッチングが得られる。損失を抑制できる半導体装置が提供できる。
Claims (4)
- 制御回路と、
素子部を含む半導体装置と、
を備え、
前記制御回路は、前記素子部と接続され、
前記素子部は、
第1ゲート、第1コレクタ及び第1エミッタを含む第1素子と、
第2ゲート、第2コレクタ及び第2エミッタを含む第2素子と、
第3ゲート、第3コレクタ及び第3エミッタを含む第3素子と、
第4ゲート、第4コレクタ及び第4エミッタを含む第4素子と、
を含み、
前記制御回路は、第1動作及び第2動作を実施し、
前記第1動作の少なくとも一部において、前記制御回路は、前記第1コレクタから前記第1エミッタへ第1電流を流させ、
前記第2動作の少なくとも一部において、前記制御回路は、前記第1エミッタから前記第1コレクタへ第2電流を流させ、
前記第1動作における前記第1素子のスイッチングの第1時定数は、前記第2動作における前記第1素子のスイッチングの第2時定数とは異なり、
前記第1素子は、
半導体部と、
導電部と、
第1絶縁領域と、
第2絶縁領域と、
を含み、
前記半導体部は、
前記第1コレクタから前記第1エミッタへの第1方向において前記第1コレクタと前記第1エミッタとの間に設けられた第1導電形の第1半導体領域と、
前記第1エミッタと電気的に接続された前記第1導電形の第2半導体領域と、
第2導電形の第3半導体領域であって、前記第3半導体領域の一部は、前記第1方向において前記第1半導体領域と前記第2半導体領域との間に設けられた、前記第3半導体領域と、
前記第1半導体領域と前記第1コレクタとの間に設けられた第4半導体領域であって、前記第4半導体領域は、前記第1導電形の複数の第1部分領域と前記第2導電形の複数の第2部分領域とを含み、前記複数の第1部分領域及び前記複数の第2部分領域は、前記第1方向と交差する方向において交互に設けられた、前記第4半導体領域と、
を含み、
前記第1方向において、前記第1ゲートと前記第4半導体領域との間に、前記第1半導体領域の一部があり、
前記第1ゲートから前記第3半導体領域への方向は、前記第1方向と交差する第2方向に沿い、
前記第1方向において、前記導電部と前記第4半導体領域との間に、前記第1半導体領域の別の一部があり、
前記導電部から前記第3半導体領域への方向は、前記第2方向に沿い、
前記第1絶縁領域は、前記第1ゲートと前記半導体部との間、及び、前記第1ゲートと前記第1エミッタとの間に設けられ、
前記第2絶縁領域は、前記導電部と前記半導体部との間、及び、前記導電部と前記第1エミッタとの間に設けられ、
前記第1エミッタは、前記第2コレクタと電気的に接続され、
前記第1コレクタは、前記第3コレクタと電気的に接続され、
前記第1エミッタは、インダクタ成分を含む負荷の第1端部とさらに電気的に接続され、
前記第3エミッタは、前記負荷の第2端部及び前記第4コレクタと電気的に接続され、
前記第2エミッタは、前記第4エミッタと電気的に接続され、
前記制御回路は、前記第1動作及び第3動作を繰り返す第1極性動作と、前記第2動作及び第4動作を繰り返す第2極性動作と、を少なくとも実施し、
前記第1動作の少なくとも一部において、前記制御回路は、前記第1コレクタから前記第1エミッタへ、前記第1端部から前記第2端部へ、及び、前記第4コレクタから前記第4エミッタへの第1経路に前記第1電流を流させ、前記第2素子及び前記第3素子をオフ状態とし、
前記第2動作の少なくとも一部において、前記制御回路は、前記第4エミッタから前記第4コレクタへ、前記第2端部から前記第1端部へ、及び、前記第1エミッタから前記第1コレクタへの第2経路に前記第2電流を流させ、前記第2素子及び前記第3素子をオフ状態とし、
前記第3動作の少なくとも一部において、前記制御回路は、前記第2エミッタから前記第2コレクタへ、前記第1端部から前記第2端部へ、及び、前記第3エミッタから前記第3コレクタへの第3経路に第3電流を流させ、前記第1素子及び前記第4素子をオフ状態とし、
前記第4動作の少なくとも一部において、前記制御回路は、前記第3コレクタから前記第3エミッタへ、前記第2端部から前記第1端部へ、及び、前記第2コレクタから前記第2エミッタへの第4経路に第4電流を流させ、前記第1素子及び前記第4素子をオフ状態とし、
前記第4動作における前記第2素子のスイッチングの第3時定数は、前記第3動作における前記第2素子のスイッチングの第4時定数とは異なり、
前記第4動作における前記第3素子のスイッチングの第5時定数は、前記第3動作における前記第3素子のスイッチングの第6時定数とは異なり、
前記第1動作における前記第4素子のスイッチングの第7時定数は、前記第2動作における前記第4素子のスイッチングの第8時定数とは異なり、
前記素子部は、
前記第1ゲートに電気的に接続される第1抵抗と、
前記第1ゲートに電気的に接続され前記第1抵抗よりも低い第2抵抗と、
前記第2ゲートに電気的に接続される第3抵抗と、
前記第2ゲートに電気的に接続され前記第3抵抗よりも低い第4抵抗と、
前記第3ゲートに電気的に接続される第5抵抗と、
前記第3ゲートに電気的に接続され前記第5抵抗よりも低い第6抵抗と、
前記第4ゲートに電気的に接続される第7抵抗と、
前記第4ゲートに電気的に接続され前記第7抵抗よりも低い第8抵抗と、
をさらに含み、
前記第1動作において、前記制御回路は、前記第1抵抗を介して前記第1ゲートに電気的に接続され、前記第7抵抗を介して前記第4ゲートに電気的に接続され、
前記第2動作において、前記制御回路は、前記第2抵抗を介して前記第1ゲートに電気的に接続され、前記第8抵抗を介して前記第4ゲートに電気的に接続され、
前記第3動作において、前記制御回路は、前記第4抵抗を介して前記第2ゲートに電気的に接続され、前記第6抵抗を介して前記第3ゲートに電気的に接続され、
前記第4動作において、前記制御回路は、前記第3抵抗を介して前記第2ゲートに電気的に接続され、前記第5抵抗を介して前記第3ゲートに電気的に接続され、
前記制御回路は、
制御部と、
前記制御部と前記第1抵抗との間の経路に設けられた第1スイッチと、
前記制御部と前記第2抵抗との間の経路に設けられた第2スイッチと、
前記制御部と前記第3抵抗との間の経路に設けられた第4スイッチと、
前記制御部と前記第4抵抗との間の経路に設けられた第3スイッチと、
前記制御部と前記第5抵抗との間の経路に設けられた第5スイッチと、
前記制御部と前記第6抵抗との間の経路に設けられた第6スイッチと、
前記制御部と前記第7抵抗との間の経路に設けられた第7スイッチと、
前記制御部と前記第8抵抗との間の経路に設けられた第8スイッチと、
を含む、電気回路装置。 - 前記第2時定数は、前記第1時定数よりも短く、
前記第4時定数は、前記第3時定数よりも短く、
前記第6時定数は、前記第5時定数よりも短く、
前記第8時定数は、前記第7時定数よりも短い、請求項1記載の電気回路装置。 - 前記第1素子、前記第2素子、前記第3素子及び前記第4素子は、RC-IGBTである、請求項1または2に記載の電気回路装置。
- 前記第2素子は、
前記第2素子の半導体部と、
前記第2素子の導電部と、
前記第2素子の第1絶縁領域と、
前記第2素子の第2絶縁領域と、
を含み、
前記第2素子の前記半導体部は、
前記第2コレクタから前記第2エミッタへの前記第2素子における第1方向において前記第2コレクタと前記第2エミッタとの間に設けられた第1導電形の前記第2素子の第1半導体領域と、
前記第2エミッタと電気的に接続された前記第1導電形の前記第2素子の第2半導体領域と、
前記第2素子の第2導電形の第3半導体領域であって、前記第2素子の前記第3半導体領の一部は、前記第2素子の前記第1方向において前記第2素子の前記第1半導体領域と前記第2素子の前記第2半導体領域との間に設けられた、前記第2素子の前記第3半導体領域と、
前記第2素子の前記第1半導体領域と前記第2コレクタとの間に設けられた前記第2素子の第4半導体領域であって、前記第2素子の前記第4半導体領域は、前記第1導電形の複数の、前記第2素子の第1部分領域と、前記第2導電形の複数の、前記第2素子の第2部分領域と、を含み、前記複数の、前記第2素子の前記第1部分領域、及び、前記複数の、前記第2素子の前記第2部分領域は、前記第2素子の前記第1方向と交差する方向において交互に設けられた、前記第2素子の前記第4半導体領域と、
を含み、
前記第2素子の前記第1方向において、前記第2ゲートと前記第2素子の前記第4半導体領域との間に、前記第2素子の前記第1半導体領域の一部があり、
前記第2ゲートから前記第2素子の前記第3半導体領域への方向は、前記第2素子の前記第1方向と交差する前記第2素子の第2方向に沿い、
前記第2素子の前記第1方向において、前記第2素子の前記導電部と前記第2素子の前記第4半導体領域との間に、前記第2素子の前記第1半導体領域の別の一部があり、
前記第2素子の前記導電部から前記第2素子の前記第3半導体領域への方向は、前記第2素子の前記第2方向に沿い、
前記第2素子の前記第1絶縁領域は、前記第2ゲートと前記第2素子の前記半導体部との間、及び、前記第2ゲートと前記第2エミッタとの間に設けられ、
前記第2素子の前記第2絶縁領域は、前記第2素子の前記導電部と前記第2素子の前記半導体部との間、及び、前記第2素子の前記導電部と前記第2エミッタとの間に設けられ、
前記第3素子は、
前記第3素子の半導体部と、
前記第3素子の導電部と、
前記第3素子の第1絶縁領域と、
前記第3素子の第2絶縁領域と、
を含み、
前記第3素子の前記半導体部は、
前記第3コレクタから前記第3エミッタへの前記第3素子における第1方向において前記第3コレクタと前記第3エミッタとの間に設けられた第1導電形の前記第3素子の第1半導体領域と、
前記第3エミッタと電気的に接続された前記第1導電形の前記第3素子の第2半導体領域と、
前記第3素子の第2導電形の第3半導体領域であって、前記第3素子の前記第3半導体領の一部は、前記第3素子の前記第1方向において前記第3素子の前記第1半導体領域と前記第3素子の前記第2半導体領域との間に設けられた、前記第3素子の前記第3半導体領域と、
前記第3素子の前記第1半導体領域と前記第3コレクタとの間に設けられた前記第3素子の第4半導体領域であって、前記第3素子の前記第4半導体領域は、前記第1導電形の複数の、前記第3素子の第1部分領域と、前記第2導電形の複数の、前記第3素子の第2部分領域と、を含み、前記複数の、前記第3素子の前記第1部分領域、及び、前記複数の、前記第3素子の前記第2部分領域は、前記第3素子の前記第1方向と交差する方向において交互に設けられた、前記第3素子の前記第4半導体領域と、
を含み、
前記第3素子の前記第1方向において、前記第3ゲートと前記第3素子の前記第4半導体領域との間に、前記第3素子の前記第1半導体領域の一部があり、
前記第3ゲートから前記第3素子の前記第3半導体領域への方向は、前記第3素子の前記第1方向と交差する前記第3素子の第2方向に沿い、
前記第3素子の前記第1方向において、前記第3素子の前記導電部と前記第3素子の前記第4半導体領域との間に、前記第3素子の前記第1半導体領域の別の一部があり、
前記第3素子の前記導電部から前記第3素子の前記第3半導体領域への方向は、前記第3素子の前記第2方向に沿い、
前記第3素子の前記第1絶縁領域は、前記第3ゲートと前記第3素子の前記半導体部との間、及び、前記第3ゲートと前記第3エミッタとの間に設けられ、
前記第3素子の前記第2絶縁領域は、前記第3素子の前記導電部と前記第3素子の前記半導体部との間、及び、前記第3素子の前記導電部と前記第3エミッタとの間に設けられ、
前記第4素子は、
前記第4素子の半導体部と、
前記第4素子の導電部と、
前記第4素子の第1絶縁領域と、
前記第4素子の第2絶縁領域と、
を含み、
前記第4素子の前記半導体部は、
前記第4コレクタから前記第4エミッタへの前記第4素子における第1方向において前記第4コレクタと前記第4エミッタとの間に設けられた第1導電形の前記第4素子の第1半導体領域と、
前記第4エミッタと電気的に接続された前記第1導電形の前記第4素子の第2半導体領域と、
前記第4素子の第2導電形の第3半導体領域であって、前記第4素子の前記第3半導体領の一部は、前記第4素子の前記第1方向において前記第4素子の前記第1半導体領域と前記第4素子の前記第2半導体領域との間に設けられた、前記第4素子の前記第3半導体領域と、
前記第4素子の前記第1半導体領域と前記第4コレクタとの間に設けられた前記第4素子の第4半導体領域であって、前記第4素子の前記第4半導体領域は、前記第1導電形の複数の、前記第4素子の第1部分領域と、前記第2導電形の複数の、前記第4素子の第2部分領域と、を含み、前記複数の、前記第4素子の前記第1部分領域、及び、前記複数の、前記第4素子の前記第2部分領域は、前記第4素子の前記第1方向と交差する方向において交互に設けられた、前記第4素子の前記第4半導体領域と、
を含み、
前記第4素子の前記第1方向において、前記第4ゲートと前記第4素子の前記第4半導体領域との間に、前記第4素子の前記第1半導体領域の一部があり、
前記第4ゲートから前記第4素子の前記第3半導体領域への方向は、前記第4素子の前記第1方向と交差する前記第4素子の第2方向に沿い、
前記第4素子の前記第1方向において、前記第4素子の前記導電部と前記第4素子の前記第4半導体領域との間に、前記第4素子の前記第1半導体領域の別の一部があり、
前記第4素子の前記導電部から前記第4素子の前記第3半導体領域への方向は、前記第4素子の前記第2方向に沿い、
前記第4素子の前記第1絶縁領域は、前記第4ゲートと前記第4素子の前記半導体部との間、及び、前記第4ゲートと前記第4エミッタとの間に設けられ、
前記第4素子の前記第2絶縁領域は、前記第4素子の前記導電部と前記第4素子の前記半導体部との間、及び、前記第4素子の前記導電部と前記第4エミッタとの間に設けられた、請求項1~3のいずれか1つに記載の電気回路装置。
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