JP2021072407A - 半導体装置 - Google Patents

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Abstract

【課題】ダイオード特性を改善できる半導体装置を提供する。【解決手段】半導体装置は、半導体部の第１面上の第１電極と、前記第１面の反対側の第２面上の第２電極と、前記第１面側のトレンチ中に位置する第１、第２制御電極と、を備える。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、第２導電形の第３層と、第１導電形の第４層と、第２導電形の第５層と、第１導電形の第６層と、を含む。前記第２層は、前記第１層と前記第１電極との間に選択的に設けられ、前記第１制御電極に向き合う。前記第３層は、前記第１層の第２導電形不純物よりも高濃度の第２導電形不純物を含み、前記第２制御電極に向き合う。前記第４層は、前記第２層と前記第１電極との間に選択的に設けられる。前記第５および第６層は、前記第１層と前記第２電極との間に選択的に設けられる。前記第１電極は、前記第２および第３層に電気的に接続され、前記第２電極は、前記第４および第５層に電気的に接続される。【選択図】図１

Description

実施形態は、半導体装置に関する。
ＩＧＢＴ(Insulated Gate Bipolar Transistor)とダイオードとを１チップ化した逆導通型ＩＧＢＴが実用化されている。しかしながら、逆導通型ＩＧＢＴでは、ＩＧＢＴの特性に影響を与えずに、ダイオード特性を改善することが難しい。
特開２０１７−１３５２５５号公報
実施形態は、ダイオード特性を改善できる半導体装置を提供する。
実施形態に係る半導体装置は、第１面と、前記第１面とは反対側の第２面と、を有する半導体部と、前記半導体部の前記第１面上に設けられた第１電極と、前記半導体部の前記第２面上に設けられた第２電極と、前記半導体部と前記第１電極との間に設けられた第１〜第３制御電極と、を備える。前記第１制御電極は、前記半導体部の前記第１面側に設けられた第１トレンチ中に位置し、前記半導体部から第１絶縁膜により電気的に絶縁される。前記第２制御電極は、前記半導体部の前記第１面側に設けられた第２トレンチ中に位置し、前記半導体部から第２絶縁膜により電気的に絶縁される。前記第３制御電極は、前記半導体部の前記第１面側に設けられた第３トレンチ中に位置し、前記半導体部から第３絶縁膜により電気的に絶縁され、前記第１および第２制御電極とは電気的に分離される。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第２導電形の第３半導体層と、第１導電形の第４半導体層と、第２導電形の第５半導体層と、第１導電形の第６半導体層と、を含む。前記第２半導体層は、前記第１半導体層と前記第１電極との間に選択的に設けられ、前記第１制御電極に前記第１絶縁膜を介して向き合う部分を含む。前記第３半導体層は、前記第１半導体層と前記第１電極との間に選択的に設けられ、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含む。前記第３半導体層は、前記第２制御電極に前記第２絶縁膜を介して向き合う部分、および、前記第３制御電極に前記第３絶縁膜を介して向き合う部分を含む。前記第４半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置される。前記第５半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられる。前記第６半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、前記第１半導体層の前記第１導電形不純物よりも高濃度の第１導電形不純物を含む。前記第５半導体層および前記第６半導体層は、前記第２電極に沿って交互に配置される。前記第１電極は、前記第１制御電極から第４絶縁膜により電気的に絶縁され、前記第２制御電極から第５絶縁膜により電気的に絶縁される。前記第１電極は、前記第２半導体層、前記第３半導体層および前記第４半導体層に電気的に接続され、前記第２電極は、前記第５半導体層および前記第６半導体層に電気的に接続される。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を用いた電力変換回路を示す回路図である。 図２に示す電力変換回路の制御方法を示すタイミングチャートである。 実施形態に係る半導体装置の動作を示す模式断面図である。 実施形態の第１変形例に係る半導体装置を示す模式断面図である。 実施形態の第１変形例に係る半導体装置を示す模式平面図である。 実施形態の第２変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。
半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、を備える。半導体部１０は、例えば、シリコンである。第１電極２０は、例えば、エミッタ電極である。第１電極２０は、半導体部１０の第１面１０Ａ上に設けられる。第１電極２０は、例えば、アルミニウム（Ａｌ）を含む金属層である。第２電極３０は、例えば、コレクタ電極である。第２電極３０は、半導体部１０の第２面１０Ｂ上に設けられる。第２面１０Ｂは、例えば、半導体部１０の裏面であり、第１面１０Ａの反対側に位置する。第２電極３０は、例えば、チタニウム（Ｔｉ）もしくはアルミニウム（Ａｌ）を含む金属層である。
半導体装置１は、第１制御電極４０と、第２制御電極５０と、第３制御電極６０と、をさらに備える。第１制御電極４０、第２制御電極５０および第３制御電極６０は、半導体部１０と第１電極２０との間に設けられる。第１制御電極４０、第２制御電極５０および第３制御電極６０は、例えば、導電性のポリシリコンである。
第１制御電極４０は、半導体部１０の第１面１０Ａ側に設けられたトレンチＧＴ１の内部に配置される。第１制御電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。第１絶縁膜４３は、例えば、シリコン酸化膜である。
第２制御電極５０は、半導体部１０の第１面１０Ａ側に設けられたトレンチＧＴ２の内部に配置される。第２制御電極５０は、第２絶縁膜５３により半導体部１０から電気的に絶縁される。第２絶縁膜５３は、例えば、シリコン酸化膜である。
第３制御電極６０は、半導体部１０の第１面１０Ａ側に設けられたトレンチＧＴ３の内部に配置される。第３制御電極６０は、第３絶縁膜６３により半導体部１０から電気的に絶縁される。第３絶縁膜６３は、例えば、シリコン酸化膜である。
半導体部１０は、第１導電形（以下、ｎ形）の第１半導体層１１と、第２導電形（以下、ｐ形）の第２半導体層１３と、ｐ形の第３半導体層１４と、ｎ形の第４半導体層１５と、ｐ形の第５半導体層２１と、ｎ形の第６半導体層２３と、を含む。
第１半導体層１１は、例えば、ｎ形ベース層である。第１半導体層１１は、例えば、低濃度（１×１０１３〜１×１０１５ｃｍ−３）のｎ形不純物を含む。
第２半導体層１３は、例えば、ｐ形ベース層である。第２半導体層１３は、第１半導体層１１と第１電極２０との間に選択的に設けられる。第２半導体層１３は、例えば、１×１０１７〜１×１０１８ｃｍ−３の濃度範囲のｐ形不純物を含む。第２半導体層１３は、第１絶縁膜４３を介して第１制御電極４０に向き合う部分を含む。第２半導体層１３のｐ形不純物濃度は、１×１０１７〜５×１０１７ｃｍ−３の範囲にあることがより望ましい。
第３半導体層１４は、例えば、ｐ形アノード層である。第３半導体層１４は、第１半導体層１１と第１電極２０との間に選択的に設けられる。第３半導体層１４は、第２半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。第３半導体層１４は、例えば、３×１０１７〜５×１０１８ｃｍ−３の濃度範囲のｐ形不純物を含む。第３半導体層１４のｐ形不純物濃度は、５×１０１７〜１×１０１８ｃｍ−３の範囲にあることがより望ましい。第３半導体層１３のｐ形不純物濃度は、第２半導体層１３のｐ型不純物濃度の２倍以上、５倍以内であることが、第１半導体層１１への正孔注入を制御する点で望ましい。第３半導体層１４は、第２絶縁膜５３を介して第２制御電極５０に向き合う部分を含む。
第４半導体層１５は、例えば、ｎ形エミッタ層である。第４半導体層１５は、第２半導体層１３と第１電極２０との間に選択的に設けられる。第４半導体層１５は、第１絶縁膜４３に接する位置に配置される。第４半導体層１５は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。第１電極２０は、例えば、第４半導体層１５に接し、且つ電気的に接続される。
第５半導体層２１は、例えば、ｐ形コレクタ層である。第５半導体層２１は、第１半導体層１１と第２電極３０との間に選択的に設けられる。第５半導体層２１は、例えば、第２半導体層１３のｐ形不純物と同じ濃度レベルのｐ形不純物を含む。第５半導体層２１は、例えば、１×１０１７〜５×１０１７ｃｍ−３の濃度範囲のｐ形不純物を含む。
第６半導体層２３は、例えば、ｎ形カソード層である。第６半導体層２３は、第１半導体層１１と第２電極３０との間に選択的に設けられる。第６半導体層２３は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
第５半導体層２１および第６半導体層２３は、第２電極３０上に設けられ、第２電極３０に沿って交互に配置される。第２電極３０は、第５半導体層２１および第６半導体層２３に電気的に接続される。また、第２電極３０は、第６半導体層２３を介して第１半導体層１１に電気的に接続される。
半導体部１０は、第７半導体層１７と、第８半導体層２５と、第９半導体層２７と、第１０半導体層３４と、第１１半導体層３７と、をさらに含む。
第７半導体層１７は、例えば、ｐ形エミッタ層である。第７半導体層１７は、第２半導体層１３と第１電極２０との間に選択的に設けられる。第７半導体層１７は、第２半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。また、第７半導体層１７は、第３半導体層１４のｐ形不純物よりも高濃度のｐ形不純物を含む。
第７半導体層１７は、第４半導体層１５とともに第１電極２０に沿って配置される。第１電極２０は、例えば、第７半導体層１７に接し、且つ電気的に接続される。第１電極２０は、第７半導体層１７を介して第２半導体層１３に電気的に接続される。
第８半導体層２５は、例えば、ｎ形バッファ層である。第８半導体層２５は、第１半導体層１１と第５半導体層２１との間に設けられる。第８半導体層２５は、第１半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
第９半導体層２７は、例えば、ｐ形コンタクト層である。第９半導体層２７は、第３半導体層１４と第１電極２０との間に選択的に設けられる。第９半導体層２７は、第３半導体層１４のｐ形不純物よりも高濃度のｐ形不純物を含む。第１電極２０は、例えば、第９半導体層２７に接し、且つ電気的に接続される。第１電極２０は、第９半導体層２７を介して第３半導体層１４に電気的に接続される。
第１０半導体層３４は、例えば、ｐ形アノード層である。第１０半導体層３４は、第１半導体層１１と第１電極２０との間に選択的に設けられる。第１０半導体層３４は、隣り合う２つの第３制御電極６０の間に位置し、第３制御電極６０のそれぞれに第３絶縁膜６３を介して向き合う部分を含む。第１０半導体層３４は、第２半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。第１０半導体層３４は、例えば、第３半導体層１４のｐ形不純物と同じ濃度レベルのｐ形不純物を含む。
第１１半導体層３７は、例えば、ｐ形コンタクト層である。第１１半導体層３７は、第１０半導体層３４と第１電極２０との間に選択的に設けられる。第１１半導体層３７は、第１０半導体層３４のｐ形不純物よりも高濃度のｐ形不純物を含む。第１電極２０は、例えば、第１１半導体層３７に接し、且つ電気的に接続される。第１電極２０は、第１１半導体層３７を介して第１０半導体層３４に電気的に接続される。
第１制御電極４０は、第４絶縁膜４５により第１電極２０から電気的に絶縁される。第４絶縁膜４５は、例えば、シリコン酸化膜である。第１制御電極４０は、例えば、第１制御端子ＭＴに電気的に接続される。
第２制御電極５０は、第５絶縁膜５５により第１電極２０から電気的に絶縁される。第５絶縁膜５５は、例えば、シリコン酸化膜である。第２制御電極５０は、例えば、第１制御端子ＭＴに電気的に接続される。第２制御電極５０には、第１制御電極４０と同じ制御電圧が印加される。
第３制御電極６０は、例えば、第１電極２０に電気的に接続される。第１電極２０と第３制御電極６０との間には、例えば、第６絶縁膜６５が設けられる。第６絶縁膜６５は、例えば、シリコン酸化膜である。第１電極２０は、第６絶縁膜６５を貫いて第３制御電極６０に達するコンタクト部（図６参照）を介して、第３制御電極６０に電気的に接続される。第３制御電極６０は、第１制御電極４０および第２制御電極５０とは電気的に分離（絶縁）されており、独立にバイアスされる。実施形態は、この例に限定されず、例えば、第６絶縁膜６５を配置しないで、第１電極２０が第３制御電極６０に直接つながるように構成しても良い。
なお、第１制御電極４０は、複数設けられ、第２制御電極５０および第３制御電極６０は、隣合う第１制御電極４０の間に配置される。第２制御電極５０および第３制御電極６０は、ＩＧＢＴモードおよびダイオードモードにおける導通損失およびスイッチング損失を低減するために適宜配置される。このため、隣合う第３制御電極６０の間に第２制御電極５０が介在しない配置が常に生じる訳でもない。すなわち、第１０半導体層３４および第１１半導体層３７が設けられない場合もある。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を用いた電力変換回路１００を示す回路図である。図２（ａ）および（ｂ）は、４つの半導体装置１（以下、半導体装置ＲＣ１〜ＲＣ４）を含む単相インバータ回路を表す回路図である。
図２（ａ）および（ｂ）に示すように、半導体装置ＲＣ１およびＲＣ３は、高電位側のアームに並列配置され、半導体装置ＲＣ２およびＲＣ４は、低電位側のアームに並列配置される。半導体装置ＲＣ１〜ＲＣ４は、負荷ＺＬに所定の周波数のＡＣ電流を流すように、スイッチング制御される。負荷ＺＬは、例えば、インダクタである。
図２（ａ）および（ｂ）は、負荷ＺＬに流れる電流ＩＬの波形制御の過程を示している。例えば、負荷ＺＬに流れる電流ＩＬの波形を正弦波に近づけるように、図２（ａ）および（ｂ）に示す制御が交互に実施される。
図２（ａ）示す過程では、半導体装置ＲＣ１〜ＲＣ４は、ＩＧＢＴモードで動作し、半導体装置ＲＣ１およびＲＣ４はオン状態、半導体装置ＲＣ２およびＲＣ３はオフ状態にある。負荷ＺＬには、電源Ｖから電流ＩＬが供給される。この時、電流ＩＬは、半導体装置ＲＣ１およびＲＣ４を介した経路を流れる。
図２（ｂ）に示す過程では、半導体装置ＲＣ４がターンオフされ、半導体装置ＲＣ１は、オン状態を維持する。半導体装置ＲＣ２はオフ状態を維持している。これにより、電源Ｖからの電流ＩＬの供給は、停止されるが、負荷ＺＬに保持された電気エネルギーにより、電流ＩＬは、徐々に減少しながら流れ続ける。この時、電流ＩＬは、半導体装置ＲＣ３およびＲＣ１を介した経路を流れる。半導体装置ＲＣ３における、第１半導体層１１と第２半導体層１３との間のｐｎ接合（図１参照）は、負荷ＺＬに生じる起電力により順方向にバイアスされる。すなわち、半導体装置ＲＣ３は、ダイオードモードで動作し、電流ＩＬの経路を構成する。
続いて、半導体装置ＲＣ４は、再びターンオンされる。これにより、図２（ａ）に示す過程に戻り、半導体装置ＲＣ１およびＲＣ４を介した経路により、電源Ｖから負荷ＺＬに電流ＩＬが供給される。半導体装置ＲＣ２はオフ状態に維持される。半導体装置ＲＣ３は、ダイオードモードからＩＧＢＴモードに移行し、オフ状態となる。
この後、半導体装置ＲＣ４は、再びターンオフされ、図２（ｂ）に示す過程に戻る。このように、半導体装置ＲＣ４のオンオフにより、図２（ａ）および（ｂ）に示す過程が交互に繰り返され、電流ＩＬの波形が制御される。
なお、図２（ａ）および（ｂ）に示す電流ＩＬとは逆方向に流れる負荷電流を制御する場合には、半導体装置ＲＣ１はオフ状態にされ、半導体装置ＲＣ２をターンオンさせた状態で、半導体装置ＲＣ３のオンオフを繰り返す。これに対応して、半導体装置ＲＣ４は、ＩＧＢＴモードおよびダイオードモードの動作を交互に繰り返す。
図３は、電力変換回路１００の制御方法を示すタイミングチャートである。図３に示す制御電圧Ｖｇｅは、半導体装置ＲＣ１〜ＲＣ４のそれぞれの第１制御電極４０および第２制御電極５０に第１制御端子ＭＴを介して印加される。
図３中に示す制御電圧Ｖｇｅ１およびＶｇｅ２は、図２（ａ）および（ｂ）に示す制御過程において、半導体装置ＲＣ３およびＲＣ４にそれぞれ印加される。制御電圧Ｖｇｅ１は、半導体装置ＲＣ３に印加され、制御電圧Ｖｇｅ２は、半導体装置ＲＣ４に印加される。
図３に示すように、半導体装置ＲＣ４に印加される制御電圧Ｖｇｅ２は、時間ｔ０まで、例えば、プラス１５Ｖに保持され、時間ｔ０において、例えば、マイナス１５Ｖに切り替えられる。その後、制御電圧Ｖｇｅ２は、時間ｔ３までマイナス１５Ｖに保持され、時間ｔ３において、例えば、プラス１５Ｖに切り替えられる。
第１制御電極４０および第２制御電極５０の閾値電圧は、例えば、プラス１５Ｖ以下である。したがって、半導体装置ＲＣ４は、時間ｔ０においてターンオフされ、時間ｔ３において、ターンオンされる。
一方、半導体装置ＲＣ３に印加される制御電圧Ｖｇｅ１は、時間ｔ１まで、例えば、マイナス１５Ｖであり、時間ｔ１において、例えば、プラス１５Ｖに切り替えられる。続いて、時間ｔ３の前の時間ｔ２において、制御電圧Ｖｇｅ１は、マイナス１５Ｖに戻される。
半導体装置ＲＣ３は、半導体装置ＲＣ４のオンオフに対応して、ＩＧＢＴモードの動作と、ダイオードモードの動作を繰り返す（図２（ａ）および（ｂ）参照）。すなわち、半導体装置ＲＣ３は、時間ｔ０と時間ｔ３との間において、ダイオードモードで動作する。
図４（ａ）および（ｂ）は、実施形態に係る半導体装置１の動作を示す模式平面図である。図４（ａ）および（ｂ）は、図２（ｂ）に示す制御過程における半導体装置ＲＣ３の動作に対応する。すなわち、半導体装置１のダイオードモードにおけるキャリアの動きを示している。
半導体装置１のダイオードモードでは、第１半導体層１１と第２半導体層１３との間、第１半導体層１１と第３半導体層１４との間、および、第１半導体層１１と第１０半導体層３４との間のｐｎ接合が順バイアスされ、第２半導体層１３、第３半導体層１４および第１０半導体層３４から第１半導体層１１へ正孔が注入される。これに対応して、第６半導体層２３から第１半導体層１１へ電子が注入される。
半導体装置１では、第３半導体層１４および第１０半導体層３４は、第２半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。このため、第３半導体層１４および第１０半導体層３４からより多くの正孔が第１半導体層１１に注入される。したがって、第３半導体層１４および第１０半導体層３４のｐ形不純物濃度を第２半導体層１３のｐ形不純物濃度と同じ濃度レベルにした場合に比べて、第１半導体層１１における正孔および電子の密度が高くなり、導通損失を低減することができる。
さらに、実施形態に係る制御方法では、マイナス１５Ｖの制御電圧Ｖｇｅ１を第１制御電極４０および第２制御電極５０に印加する（図３参照）。
図４（ａ）に示すように、第１半導体層１１と第１絶縁膜４３との界面に正孔の蓄積層が形成される。また、第１半導体層１１と第２絶縁膜５３との界面にも正孔が蓄積される。このため、第２半導体層１３および第３半導体層１４から第１半導体層１１への正孔の注入が促進され、第１半導体層１１における正孔および電子の密度をさらに高くすることができる。すなわち、半導体装置１のダイオードモードにおける導通損失をより低減することが可能となる。
さらに、半導体装置ＲＣ４をターンオンする直前において、プラス１５Ｖの制御電圧Ｖｇｅ１を第１制御電極４０および第２制御電極５０に印加する（図３参照）。これにより、第２半導体層１３と第１絶縁膜４３との界面にｎ形反転層（図示しない）が誘起される。
図４（ｂ）に示すように、第１制御電極４０の近傍において、ｎ形反転層および第４半導体層１５を介した、第１半導体層１１から第１電極２０への電子の排出経路が形成される。これにより、第１半導体層１１における正孔および電子の密度を低下させることができる。さらに、第２制御電極５０の近傍において、第１半導体層１１と第２絶縁膜５３との界面に電子の蓄積層が形成される。このため、第２制御電極５０と第３制御電極６０との間の正孔の注入経路が狭められ、第３半導体層１４から第１半導体層１１への正孔注入が抑制される。
このように、半導体装置１では、第１半導体層１１における正孔および電子の密度を上昇させることにより、導通損失を低減できる。さらに、第１制御電極４０および第２制御電極５０を適宜制御することにより、第１半導体層１１の正孔および電子の密度を低下させ、ダイオードモードにおけるスイッチング損失を低減することができる。
電力変換回路１００では、半導体装置ＲＣ４をターンオンさせる直前に、半導体装置ＲＣ３の第１半導体層１１における正孔および電子の密度を低減することができる（図３参照）。これにより、半導体装置ＲＣ４をターンオンさせた後、半導体装置ＲＣ３の第１半導体層１１を空乏化させる時間を短縮することができる。
また、半導体装置ＲＣ３の第１半導体層１１における正孔および電子の密度を過度に低減すると、順方向抵抗が大きくなり、導通損失が増える。また、半導体装置ＲＣ３に過度の順方向電圧が印加され、素子の破壊に至る場合もある。このため、第１半導体層１１の正孔および電子の密度は、例えば、プラス１５Ｖの制御電圧Ｖｇｅ１を印加する時間ｔｅ（図３参照）により適宜制御される。
また、時間ｔ２において、制御電圧Ｖｇｅ１をマイナス電圧に戻してから、半導体装置ＲＣ４をターンオンさせるまでの時間ｔｄ（図３参照）は、例えば、半導体装置ＲＣ３と半導体装置ＲＣ４とが同時にオン状態となることを回避するために設定される。例えば、第１半導体層１１の正孔と電子の密度を時間ｔ１〜ｔ２の間（図３参照）に低減しても、時間ｔｄを長くすると元に戻る可能性がある。したがって、時間ｔｄは短いことが好ましい。時間ｔｄは、例えば、時間ｔｅよりも短く設定される。
図５は、実施形態の第１変形例に係る半導体装置２を示す模式断面図である。半導体装置２は、例えば、ＲＣ−ＩＧＢＴであり、第１制御電極４０と、第２制御電極５０と、第３制御電極６０と、を含む。
図５に示すように、半導体装置２では、第１制御電極４０は、第１制御端子ＭＴに電気的に接続され、第２制御電極５０は、第２制御端子ＳＴに電気的に接続される。第３制御電極６０は、第１電極２０に電気的に接続される。
半導体装置２では、第２制御電極５０の電位を、第１制御電極４０とは独立に制御することができる。これにより、第３半導体層１４から第１半導体層１１への正孔注入を、独立して制御することが可能となり、第１半導体層１１の正孔および電子の密度の制御性を向上させることができる。
図６は、実施形態の第１変形例に係る半導体装置２を示す模式平面図である。図６は、第１電極２０、第１制御端子ＭＴおよび第２制御端子ＳＴの配置を示す模式図である。
第１制御端子ＭＴおよび第２制御端子ＳＴは、例えば、ゲートパッドである。第１制御端子ＭＴおよび第２制御端子ＳＴは、例えば、第７絶縁膜４７により半導体部１０から電気的に絶縁される。第７絶縁膜４７は、例えば、シリコン酸化膜である。
図６に示すように、半導体装置２は、第１制御配線ＧＷ１および第２制御配線ＧＷ２をさらに備える。第１制御配線ＧＷ１は、第１制御端子ＭＴにつながり、例えば、Ｘ方向に延在する。第２制御配線ＧＷ２は、第２制御端子ＳＴにつながり、例えば、Ｘ方向に延在する。第１制御配線ＧＷ１および第２制御配線ＧＷ２は、例えば、第７絶縁膜４７により、半導体部１０から電気的に絶縁される。
第１制御端子ＭＴおよび第１制御配線ＧＷ１は、第１電極２０、第２制御端子ＳＴおよび第２制御配線ＧＷ２から離間して配置される。第２制御端子ＳＴおよび第２制御配線ＧＷ２は、第１電極２０から離間して配置される。第１電極２０は、例えば、第１制御端子ＭＴと第２制御端子ＳＴとの間、第１制御配線ＧＷ１と第２制御配線ＧＷ２との間に配置される。
図６中に破線で示すように、第１制御電極４０、第２制御電極５０および第３制御電極６０は、例えば、第１電極２０の下方において、Ｙ方向に延在する。第１制御電極４０は、第１制御端子ＭＴもしくは第１制御配線ＧＷ１と交差するように設けられる。第２制御電極５０は、第２制御端子ＳＴもしくは第２制御配線ＧＷ２と交差するように設けられる。
第１制御電極４０は、例えば、第１コンタクト部ＧＣ１を介して、第１制御端子ＭＴもしくは第１制御配線ＧＷ１に電気的に接続される。第１コンタクト部ＧＣ１は、第１制御電極４０が第１制御端子ＭＴもしくは第１制御配線ＧＷ１と交差する部分に設けられる。第１コンタクト部ＧＣ１は、第１制御端子ＭＴもしくは第１制御配線ＧＷ１から絶縁膜４７を貫いて延伸し、第１制御電極４０に接続される。第１コンタクト部ＧＣ１は、例えば、第７絶縁膜４７に設けられたコンタクトホール中に延在する第１制御端子ＭＴもしくは第１制御配線ＧＷ１の一部である。
第２制御電極５０は、例えば、第２コンタクト部ＧＣ２を介して、第２制御端子ＳＴもしくは第２制御配線ＧＷ２に電気的に接続される。第２コンタクト部ＧＣ２は、第２制御電極５０が第２制御端子ＳＴもしくは第２制御配線ＧＷ２と交差する部分に設けられる。第２コンタクト部ＧＣ２は、第２制御端子ＳＴもしくは第２制御配線ＧＷ２から絶縁膜４７を貫いて延伸し、第２制御電極５０に接続される。第２コンタクト部ＧＣ２は、例えば、第７絶縁膜４７に設けられたコンタクトホール中に延在する第２制御端子ＳＴもしくは第２制御配線ＧＷ２の一部である。
第３制御電極６０は、例えば、第３コンタクト部ＧＣ３を介して、第１電極２０に電気的に接続される。第３コンタクト部ＧＣ３は、第１電極２０から第６絶縁膜６５（図１参照）を貫いて延伸し、第３制御電極６０に接続される。第３コンタクト部ＧＣ３は、例えば、第６絶縁膜６５に設けられたコンタクトホール中に延在する第１電極２０の一部である。
図７は、実施形態の第２変形例に係る半導体装置３を示す模式断面図である。図７に示すように、半導体装置３における第４半導体層１５は、第２半導体層１３と第１電極２０との間において、第１絶縁膜４３（図１参照）に接する位置に配置されると共に、第３半導体層１４と第１電極２０との間において、第２絶縁膜５３に接する位置にも配置される。すなわち、第２制御電極５０は、第１制御電極４０と同じゲート構造を有する。
半導体装置３における第１制御電極４０は、第１制御端子ＭＴに電気的に接続され、第２制御電極５０は、第２制御端子ＳＴに電気的に接続される。すなわち、第２制御電極５０の電位は、第１制御電極４０の電位とは独立に制御できる。したがって、第３半導体層１４におけるｐ形不純物濃度を、第２半導体層１３のｐ形不純物濃度よりも高くしたとしても、第２制御電極５０に第１制御電極４０よりも高い制御電圧を印加することにより、第３半導体層１４と第２絶縁膜５３との界面にｎ形反転層を誘起することが可能となる。
すなわち、第１制御電極４０における第１絶縁膜４３と第２半導体層１３との界面にｎ形反転層を誘起すると共に、第３半導体層１３と第２絶縁膜５３との界面にｎ形反転層を誘起することにより、ｎ形反転層および第４半導体層１５を介して、第１半導体層１１から第１電極２０へ効率的に電子を排出し、正孔および電子の密度を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…半導体装置、 １０…半導体部、 １０Ａ…第１面、 １０Ｂ…第２面、 １１…第１半導体層、 １３…第２半導体層、 １４…第３半導体層、 １５…第４半導体層、 １７…第７半導体層、 ２０…第１電極、 ２１…第５半導体層、 ２３…第６半導体層、 ２５…第８半導体層、 ２７…第９半導体層、 ３０…第２電極、 ３４…第１０半導体層、 ３７…第１１半導体層、 ４０…第１制御電極、 ４３…第１絶縁膜、 ４５…第４絶縁膜、 ４７…第７絶縁膜、 ５０…第２制御電極、 ５３…第２絶縁膜、 ５５…第５絶縁膜、 ６０…第３制御電極、 ６３…第３絶縁膜、 ６５…第６絶縁膜、 １００…電力変換回路、 ＧＣ１…第１コンタクト部、 ＧＣ２…第２コンタクト部、 ＧＣ３…第３コンタクト部、 ＧＴ１…第１トレンチ、 ＧＴ２…第２トレンチ、 ＧＴ３…第３トレンチ、 ＧＷ１…第１制御配線、 ＧＷ２…第２制御配線、 ＭＴ…第１制御端子、 ＳＴ…第２制御端子

Claims (9)

  1. 第１面と、前記第１面とは反対側の第２面と、を有する半導体部と、
    前記半導体部の前記第１面上に設けられた第１電極と、
    前記半導体部の前記第２面上に設けられた第２電極と、
    前記半導体部と前記第１電極との間に設けられた第１制御電極であって、前記半導体部の前記第１面側に設けられた第１トレンチ中に位置し、前記半導体部から第１絶縁膜により電気的に絶縁された第１制御電極と、
    前記半導体部と前記第１電極との間に設けられた第２制御電極であって、前記半導体部の前記第１面側に設けられた第２トレンチ中に位置し、前記半導体部から第２絶縁膜により電気的に絶縁された第２制御電極と、
    前記半導体部と前記第１電極との間に設けられた第３制御電極であって、前記半導体部の前記第１面側に設けられた第３トレンチ中に位置し、前記半導体部から第３絶縁膜により電気的に絶縁され、前記第１および第２制御電極とは電気的に分離された第３制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第２導電形の第３半導体層と、第１導電形の第４半導体層と、第２導電形の第５半導体層と、第１導電形の第６半導体層と、を含み、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に選択的に設けられ、前記第１制御電極に前記第１絶縁膜を介して向き合う部分を含み、
    前記第３半導体層は、前記第１半導体層と前記第１電極との間に選択的に設けられ、前記第２半導体層の第２導電形不純物よりも高濃度の第２導電形不純物を含み、前記第２制御電極に前記第２絶縁膜を介して向き合う部分、および、前記第３制御電極に前記第３絶縁膜を介して向き合う部分を含み、
    前記第４半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、
    前記第５半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、
    前記第６半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、前記第１半導体層の前記第１導電形不純物よりも高濃度の第１導電形不純物を含み、
    前記第５半導体層および前記第６半導体層は、前記第２電極に沿って交互に配置され、
    前記第１電極は、前記第１制御電極から第４絶縁膜により電気的に絶縁され、前記第２制御電極から第５絶縁膜により電気的に絶縁され、前記第２半導体層、前記第３半導体層および前記第４半導体層に電気的に接続され、
    前記第２電極は、前記第５半導体層および前記第６半導体層に電気的に接続された半導体装置。
  2. 前記半導体部は、第２導電形の第７半導体層をさらに含み、
    前記第７半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第３半導体層の前記第２導電形不純物よりも高濃度の第２導電形不純物を含み、
    前記第４半導体層および前記第７半導体層は、前記第１電極に沿って配置される請求項１記載の半導体装置。
  3. 前記半導体部は、第１導電形の第８半導体層をさらに含み、
    前記第８半導体層は、前記第１半導体層と前記第５半導体層との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項１または２に記載の半導体装置。
  4. 前記半導体部は、第２導電形の第９半導体層をさらに含み、
    前記第９半導体層は、前記第３半導体層と前記第１電極との間に選択的に設けられ、前記第３半導体層の前記第２導電形不純物濃度よりも高濃度の第２導電形不純物を含む請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第３制御電極は、複数設けられ、
    前記半導体部は、第２導電形の第１０半導体層をさらに含み、
    前記第１０半導体層は、前記複数の第３制御電極のうちの隣合う２つの第３制御電極の間に位置し、前記２つの第３制御電極のそれぞれに第３絶縁膜を介して向き合う部分を含み、前記第２半導体層の前記第２導電形不純物よりも高濃度の第２導電形不純物を含む請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記半導体部は、第２導電形の第１１半導体層をさらに含み、
    前記第１１半導体層は、前記第１０半導体層と前記第１電極との間に選択的に設けられ、前記第１０半導体層の前記第２導電形不純物濃度よりも高濃度の第２導電形不純物を含む請求項５記載の半導体装置。
  7. 前記第４半導体層は、複数設けられ、
    前記複数の第４半導体層の１つは、前記第３半導体層と前記第１電極との間に選択的に設けられ、前記第２絶縁膜に接する位置に配置される請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２制御電極は、前記第１制御電極に電気的に接続される請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第３制御電極は、前記第１電極に電気的に接続される請求項１〜８のいずれか１つに記載の半導体装置。
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