JP2021125554A - 半導体装置 - Google Patents

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Abstract

【課題】ダイオード動作におけるリカバリ損失を低減できる半導体装置を提供する。
【解決手段】半導体装置は、第１電極と第２電極との間の半導体部と、第１および第２制御電極と、を備える。前記第１制御電極は、前記第１電極と前記半導体部との間の第１トレンチ内に配置され、前記第２制御電極は、前記第２電極と前記半導体部との間の第２トレンチ内に配置される。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、第１導電形の第３層と、第２導電形の第４層と、第１導電形の第５層と、第１導電形の第６層と、を含む。前記第２層は、前記第１層と前記第１電極との間、前記第３層は、前記第２層と前記第１電極との間に設けられる。前記第４層は、前記第１層と前記第２電極との間、前記第５層は、前記第４層と前記第２電極との間、前記第６層は、前記第１層と前記第２電極との間に設けられる。前記第２電極は、前記第６層を含む第１導電形領域を介して前記第１層につながる。
【選択図】図１

Description

実施形態は、半導体装置に関する。
電力制御用半導体装置には、スイッチング損失を低減することが求められる。
実施形態は、ダイオード動作におけるリカバリ損失を低減できる半導体装置を提供する。
実施形態に係る半導体装置は、第１電極と、前記第１電極に対向した第２電極と、前記第１電極と前記第２電極との間に設けられた半導体部と、第１制御電極と、第２制御電極と、を備える。前記第１制御電極は、前記第１電極と前記半導体部との間において、前記半導体部に設けられた第１トレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁される。前記第２制御電極は、前記第２電極と前記半導体部との間において、前記半導体部に設けられた第２トレンチの内部に配置され、前記半導体部から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁される。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、前記第１導電形の第５半導体層と、前記第１導電形の第６半導体層と、を含む。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第１トレンチおよび前記第２トレンチは、前記第１半導体層中に延在する。前記第２半導体層は、前記第１半導体層と前記第１電極との間において、前記第１制御電極に前記第１絶縁膜を介して向き合うように設けられ、前記第１電極に電気的に接続される。前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接し、前記第１電極に電気的に接続される。前記第４半導体層は、前記第１半導体層と前記第２電極との間において、前記第２制御電極に前記第３絶縁膜を介して向き合うように設けられ、前記第２電極に電気的に接続される。前記第５半導体層は、前記第４半導体層と前記第２電極との間に選択的に設けられ、前記第３絶縁膜に接し、前記第２電極に電気的に接続される。前記第６半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、前記第２電極は、前記第６半導体層を含む第１導電形領域を介して前記第１半導体層につながる。
第１実施形態に係る半導体装置を示す模式断面である。 第１実施形態に係る半導体装置の制御方法を示すタイムチャートである。 第１実施形態に係る半導体装置の制御方法を示す模式断面図である。 第１実施形態の変形例に係る半導体装置を示す模式断面である。 第１実施形態の別の変形例に係る半導体装置を示す模式図である。 第１実施形態の別の変形例に係る半導体装置の制御方法を示す模式図である。 第１実施形態の別の変形例に係る半導体装置の別の制御方法を示す模式図である。 第２実施形態に係る半導体装置を示す模式図である。 第２実施形態に係る半導体装置の制御方法を示す模式図である。 第２実施形態の変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を示す模式断面である。半導体装置１は、所謂、逆導通型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、第１制御電極４０と、第２制御電極５０と、を含む。
第１電極２０および第２電極３０は互いに対向し、半導体部１０は、第１電極２０と第２電極３０との間に設けられる。第１電極２０は、例えば、エミッタ電極であり、第２電極３０は、例えば、コレクタ電極である。
半導体部１０は、例えば、シリコンである。第１電極２０および第２電極３０は、例えば、アルミニウム（Ａｌ）を含む金属層である。
第１制御電極４０は、半導体部１０と第１電極２０との間に設けられる。第１制御電極４０は、半導体部１０に設けられた第１トレンチＧＴ１の内部に配置される。第１制御電極４０は、半導体部１０から第１絶縁膜４３により電気的に絶縁される。また、第１制御電極４０は、第１電極２０から第２絶縁膜４５により電気的に絶縁される。
第２制御電極５０は、半導体部１０と第２電極３０との間に設けられる。第２制御電極５０は、半導体部１０に設けられた第２トレンチＧＴ２の内部に配置される。第２制御電極５０は、半導体部１０から第３絶縁膜５３により電気的に絶縁される。また、第２制御電極５０は、第２電極３０から第４絶縁膜５５により電気的に絶縁される。
第１制御電極４０は、例えば、エミッタ側のゲート電極であり、第２制御電極５０は、コレクタ側のゲート電極である。第１制御電極４０および第２制御電極は、例えば、導電性を有するポリシリコンである。
半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第１導電形の第３半導体層１５と、第２導電形の第４半導体層２１と、第１導電形の第５半導体層２３と、第１導電形の第６半導体層２５と、第１導電形の第７半導体層２７と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
第１半導体層１１は、第１電極２０と第２電極３０との間に延在し、第１トレンチＧＴ１および第２トレンチＧＴ２は、第１半導体層１１中に延在する。第１半導体層１１は、例えば、ｎ形ベース層である。
第２半導体層１３は、第１半導体層１１と第１電極２０との間において、第１制御電極４０に第１絶縁膜４３を介して向き合うように設けられる。第２半導体層１３は、第１電極２０に電気的に接続される。第２半導体層１３は、例えば、ｐ形ベース層である。
第３半導体層１５は、第２半導体層１３と第１電極２０との間に選択的に設けられる。第３半導体層１５は、第１絶縁膜４３に接し、第１電極２０に電気的に接続される。第３半導体層１３は、例えば、ｎ形エミッタ層である。
第４半導体層２１は、第１半導体層１１と第２電極３０との間において、第２制御電極５０に第３絶縁膜５３を介して向き合うように設けられる。第４半導体層２１は、第２電極に電気的に接続される。第４半導体層２１は、例えば、ｐ形コレクタ層である。
第５半導体層２３は、第４半導体層２１と第２電極３０との間に選択的に設けられる。第５半導体層２３は、第３絶縁膜５３に接し、第２電極３０に電気的に接続される。第５半導体層２３は、例えば、ｎ形コレクタ層である。
第６半導体層２５は、第１半導体層１１と第２電極３０との間に選択的に設けられる。第２電極３０は、第６半導体層２５を含む第１導電形領域ＮＲを介して第１半導体層１１につながる。第６半導体層２５は、例えば、ｎ形カソード層である。
第７半導体層２７は、第１半導体層１１と第４半導体層２１との間に設けられる。第７半導体層２７は、第１半導体層１１の第１導電形不純物よりも高濃度の第１導電形不純物を含む。第７半導体層は、例えば、ｎ形バッファ層である。また、第５半導体層２３は、第７半導体層２７の第１導電形不純物よりも高濃度の第１導電形不純物を含む。
第７半導体層は、第１半導体層１１と第６半導体層２５との間にも設けられる。第６半導体層２１は、第７半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含み、第２電極３０に電気的に接続される。この例では、第１導電形領域ＮＲは、第６半導体層２５および第７半導体層２７を含む。
図１に示すように、第１制御電極４０は、半導体部１０と第１電極２０との間に複数設けられる。また、第２制御電極５０は、半導体部１０と第２電極３０との間に複数設けられる。
第６半導体層２５は、複数の第２制御電極５０のうちの隣合う２つの第２制御電極５０の間に設けられる。第６半導体層２５は、隣合う２つの第２制御電極５０のそれぞれに第３絶縁膜５３を介して向き合うように設けられる。
例えば、隣合う第１制御電極４０間の距離ＷＧ１は、隣合う第２制御電極５０間の距離ＷＧ２と同じであっても良いし、異なっていも良い。また、第６半導体層２５が設けられた第２制御電極５０間の距離ＷＧ３は、他の隣合う第２制御電極５０間の距離ＷＧ２と異なっても良い。
図２は、第１実施形態に係る半導体装置１の制御方法を示すタイムチャートである。例えば、インバータなどの電力変換器（図示しない）は、複数の半導体装置１を用いて構成される。図２には、そのような電力変換器において、半導体装置１をダイオードモードで動作させる場合の制御電圧ＶＧＥおよびＶＢＧＣの制御方法を示している。
ダイオードモードの動作時には、第１電極２０の電位は、第２電極３０の電位よりも高くなるように制御される。さらに、半導体装置１をダイオードモードからＩＧＢＴモードへ移行させる時間ｔＯＦＦにおいて、第１電極２０と第２電極３０の電位を逆転させる。
制御電圧ＶＧＥは、第１電極２０と第１制御電極４０との間に印加される。例えば、第１制御電極４０の電位が第１電極２０の電位よりも高い場合、制御電圧ＶＧＥは、プラス電圧である。
制御電圧ＶＢＧＣは、第２電極３０と第２制御電極５０との間に印加される。例えば、第２制御電極５０の電位が第２電極３０の電位よりも高い場合、制御電圧ＶＢＧＣは、プラス電圧である。
図２に示すように、制御電圧ＶＧＥは、ダイオードモードの開始時点（図示しない）から時間ｔ１まで、マイナス１５Ｖに保持される。時間ｔ１において、制御電圧ＶＧＥをプラス１５Ｖに上昇させ、時間ｔ２までプラス１５Ｖに保持した後、時間ｔ２において、マイナス１５Ｖまで下降させる。なお、時間ｔ２からｔＯＦＦの間は、電力変換回路の短絡を回避するために設定される、所謂デッドタイムである。
一方、制御電圧ＶＢＧＣは、ダイオードモードの開始時点（図示しない）から時間ｔ１まで、プラス１５Ｖに保持される。さらに、時間ｔ１においてマイナス１５Ｖに下降させ、時間ｔ２までマイナス１５Ｖに保持した後、時間ｔ２においてプラス１５Ｖまで上昇させる。
図３（ａ）および（ｂ）は、第１実施形態に係る半導体装置１の制御方法を示す模式断面図である。図３（ａ）および（ｂ）は、図２に示す制御電圧ＶＧＥおよびＶＢＧＣの制御過程に対応した、半導体装置１内の電荷の流れを示している。
図３（ａ）は、ダイオードモードの開始から時間ｔ１までの期間における電荷の流れを示している。第１半導体層１１と第２半導体層１３との間のｐｎ接合は順バイアスされ、第２半導体層１３から第１半導体層１１へ正孔が注入される。一方、第４半導体層２１と第７半導体層２７との間のｐｎ接合は逆バイアスされるため、電極３０から第１半導体層１１への電子の注入は、第１導電形領域ＮＲ、すなわち、第６半導体層２５および第７半導体層２７を介して実施される。
さらに、第２制御電極５０に印加された制御電圧ＶＢＧＣ、例えば、プラス１５Ｖにより、第４半導体層２１と第３絶縁膜５３との界面に第１導電形反転層ＮＩＶ１が誘起される。このため、電極３０から第５半導体層２３、第１導電形反転層ＮＩＶ１および第７半導体層２７を介して、第１半導体層１１へ電子が注入される。これにより、ダイオードモードの開始時点から時間ｔ１までの期間において、第１半導体層１１中の電子および正孔の密度を上昇させ、オン抵抗を低減することができる。
図３（ｂ）は、時間ｔ１からｔ２までの期間における電荷の流れを示している。時間ｔ１からｔ２の期間には、制御電圧ＶＢＧＣ、例えば、マイナス１５Ｖが第２制御電極５０に印加され、第４半導体層２１中の第１導電形反転層ＮＩＶ１が消える。このため、反転層ＮＩＶを介した第１半導体層１１への電子注入が停止され、第２電極３０から第１半導体層１１への電子注入は、第６半導体層２５および第７半導体層２７を介した経路だけになる。この結果、第２電極３０から第１半導体層１１への電子注入は減少し、第２半導体層１３から第１半導体層１１への正孔注入も減少する。
さらに、第１制御電極４０には、制御電圧ＶＧＥ、例えば、プラス１５Ｖが印加され、第２半導体層１３と第１絶縁膜４３との界面に、第１導電形反転層ＮＩＶ２が誘起される。第１半導体層１１中の電子は、第１導電形反転層ＮＩＶ２および第３半導体層１５を介して、第１電極２０に排出される。
第４半導体層２１は、例えば、第２半導体層１３の第２導電形不純物と略同一の濃度を有する第２導電形不純物を含む。第１制御電極４０の閾値電圧は、第２制御電極５０の閾値電圧と略同一であり、プラス１５Ｖの制御電圧ＶＧＥおよびＶＢＧＣにより、第１導電形反転層ＮＩＶ２およびＮＩＶ１をそれぞれ誘起する。
半導体装置１では、第１制御電極４０および第２制御電極５０において、このような制御を行うことにより、ダイオードモードからＩＧＢＴモードへの移行の直前の期間ｔ１〜ｔ２に、第１半導体層１１中の電子および正孔の密度を低減することができる。これにより、ダイオードモードからのリカバリ期間における第１半導体層１１中の電子および正孔の排出時間、すなわち、第１半導体層１１の空乏化に要する時間を短縮し、リカバリ損失を低減できる。
図４は、第１実施形態の変形例に係る半導体装置２を示す模式断面である。
半導体装置２では、第７半導体層２７が第１半導体層１１と第６半導体層２５との間に設けられない。
第７半導体層２７は、第１半導体層１１中に誘起される空乏領域が第２導電形の第４半導体層２１に達することを避けるために設けられる。このため、第１導電形の第６半導体層２５が設けられる第１導電形領域ＮＲには、第７半導体層２７を配置しなくても良い。
半導体装置２でも、図２に示す制御電圧ＶＧＥおよびＶＢＧＣにより、ダイオード動作におけるリカバリ損失を低減することが可能である。
図５（ａ）および（ｂ）は、第１実施形態の別の変形例に係る半導体装置３を示す模式図である。図５（ａ）は、半導体装置３の断面図である。図５（ｂ）は、半導体装置３の制御方法を示すタイムチャートである。
図５（ａ）に示すように、半導体装置３の半導体部１０では、第４半導体層２１は、第３絶縁膜５３を介して、第２制御電極５０ａに向き合うように設けられる。また、第６半導体層２５は、別の第３絶縁膜５３を介して、第２制御電極５０ｂに向き合うように設けられる。
第４半導体層２１および第６半導体層２５は、隣合う第２制御電極５０ａおよび５０ｂとの間に設けられる。第６半導体層２５は、第４半導体層２１と第２制御電極５０ｂとの間に位置する。
半導体部１０は、第６半導体層２５と第２電極３０との間に設けられた第１導電形の第８半導体層２９をさらに含む。第８半導体層２９は、別の第３絶縁膜５３に接し、第２電極３０に電気的に接続される。第８半導体層２９は、第６半導体層２５の第１導電形不純物よりも高濃度の第１導電形不純物を含む。第１導電形領域ＮＲは、第６半導体層２５と第７半導体層２７と第８半導体層２９とを含む。
図５（ｂ）に示すように、制御電圧ＶＧＥは、ダイオードモードの開始時点（図示しない）から時間ｔ１まで、マイナス１５Ｖに保持される。時間ｔ１において、制御電圧ＶＧＥをプラス１５Ｖに上昇させ、時間ｔ２までプラス１５Ｖに保持した後、時間ｔ２においてマイナス１５Ｖまで下降させる。
一方、制御電圧ＶＢＧＣは、ダイオードモードの開始時点（図示しない）から時間ｔ１まで、プラス１５Ｖに保持される。時間ｔ１において、制御電圧ＶＢＧＣを、例えば、０Ｖに下降させ、時間ｔ２まで０Ｖに保持した後、時間ｔ２においてプラス１５Ｖまで上昇させる。
図６（ａ）および（ｂ）は、第１実施形態の別の変形例に係る半導体装置３の制御方法を示す模式図である。図６（ａ）および（ｂ）は、図５（ｂ）に示す制御電圧ＶＧＥおよびＶＢＧＣによる制御過程に対応した、半導体装置３内の電荷の流れを示している。
図６（ａ）は、ダイオードモードの開始から時間ｔ１までの期間における電荷の流れを示している。第１半導体層１１と第２半導体層１３との間のｐｎ接合が順バイアスされ、第２半導体層１３から第１半導体層１１へ正孔が注入される。さらに、第２制御電極５０に印加された制御電圧ＶＢＧＣ、例えば、プラス１５Ｖにより、第４半導体層２１と第３絶縁膜５３との界面に第１導電形反転層ＮＩＶ１が誘起される。また、第６半導体層２５と第３絶縁膜５３との界面には、第１導電形電荷蓄積層ＮＡＣが誘起される。このため、電極３０から、第５半導体層２３、第１導電形反転層ＮＩＶ１および第７半導体層２７を介した経路、および、第８半導体層２９、第１導電形電荷蓄積層ＮＡＣおよび第７半導体層２７を介した経路を経て、第１半導体層１１へ電子が注入される。この結果、ダイオードモードの開始から時間ｔ１までの期間において、第１半導体層１１中の電子および正孔の密度を上昇させ、オン抵抗を低減することができる。
図６（ｂ）には、時間ｔ１からｔ２までの期間における電荷の流れを示している。時間ｔ１からｔ２の期間において、第２制御電極５０と電極３０との間に印加される制御電圧ＶＢＧＣは、例えば、０Ｖである。このため、第４半導体層２１と第３絶縁膜５３との間に誘起された第１導電形反転層ＮＩＶ１が消える。この結果、第２電極３０から第１半導体層１１への電子注入は、第８半導体層２９、第６半導体層２５および第７半導体層２７を介した経路だけになり、第２電極３０から第１半導体層１１への電子注入が減少する。これに対応して、第２半導体層１３から第１半導体層１１への正孔注入も減少する。
一方、第１制御電極４０には、制御電圧ＶＧＥ、例えば、プラス１５Ｖが印加され、第２半導体層１３と第１絶縁膜４３との界面に、第１導電形反転層ＮＩＶ２が誘起される。第１半導体層１１中の電子は、第１導電形反転層ＮＩＶ２および第３半導体層１５を介して、第１電極２０に排出される。
半導体装置３では、図５（ｂ）に示す制御電圧ＶＧＥおよびＶＢＧＣにより、ダイオードモードからＩＧＢＴモードへの移行の直前の期間ｔ１〜ｔ２における第１半導体層１１中の電子および正孔の密度を低減することができる。これにより、ダイオードモードからのリカバリ期間において、第１半導体層１１の電子および正孔の排出時間を短縮し、リカバリ損失を低減できる。
図７は、第１実施形態の別の変形例に係る半導体装置３の別の制御方法を示す模式断面図である。図７は、半導体装置３をＩＧＢＴモードで動作させる場合の電荷の流れを示している。
ＩＧＢＴモードでは、第２電極３０の電位は、第１電極２０の電位よりも高く保持される。また、第２電極３０と第２制御電極５０との間には、例えば、マイナス１５Ｖの制御電圧ＶＢＧＣが印加される。このため、第６半導体層２５と第２制御電極５０との間には、第２導電形電荷蓄積層ＰＩＶが誘起される。
第１電極２０と第１制御電極４０との間には、例えば、プラス１５Ｖもしくはマイナス１５Ｖの制御電圧ＶＧＥが印加され、第２電極３０から第１電極２０へ流れるコレクタ電流をオンオフ制御する。
図７に示すように、第１半導体層１３と第１制御電極４０との間には、第１導電形反転層ＮＩＶ２が誘起されている。このため、第１電極２０から第３半導体層１３および第１導電形反転層ＮＩＶ２を介して、第１半導体層１１に電子が注入される。
これに対応して、第４半導体層２１から第７半導体層２７を介して第１半導体層１１中に正孔が注入される。さらに、第６半導体層２５と第２制御電極５０との間に誘起された第２導電形電荷蓄積層ＰＩＶにより、第１半導体層１１から第２電極３０への電子の排出が抑制される。これにより、第１半導体層１１中の電子および正孔の密度が高くなり、オン抵抗が低減される。なお、第２電極３０と第２制御電極５０の間にマイナスの制御電圧ＶＢＧＣが印加された時、この効果がより顕著になるように、第６半導体層２５の全体が第２導電形に反転することが好ましい。
（第２実施形態）
図８（ａ）および（ｂ）は、第２実施形態に係る半導体装置４を示す模式図である。図８（ａ）は、半導体装置４の断面図である。図８（ｂ）は、半導体装置４の制御方法を示すタイムチャートである。
図８（ａ）に示すように、半導体装置４の半導体部１０は、第１半導体層１１と第２電極３０との間に選択的に設けられた第２導電形の第９半導体層３３を含む。すなわち、半導体装置４は、隣合う第２制御電極５０の間に第４半導体層２１が設けられた部分と、隣合う第２制御電極５０の間に第９半導体層３３が設けられた別の部分と、を有する。半導体部１０は、第９半導体層３３と第２電極３０との間に設けられた第５半導体層２３をさらに含む。
第９半導体層３３は、隣合う第２制御電極５０の少なくともいずれか一方に第３絶縁膜５３を介して向き合うように設けられる。この例では、第９半導体層３３は、隣合う第２制御電極５０の両方に第３絶縁膜５３を介して向き合うように設けられる。第９半導体層３３は、第４半導体層２１の第２導電形不純物よりも低濃度の第２導電形不純物を含む。
図８（ｂ）に示すように、制御電圧ＶＧＥは、ダイオードモードの開始時点（図示しない）から時間ｔ１まで、マイナス１５Ｖに保持される。時間ｔ１において、制御電圧ＶＧＥをプラス１５Ｖに上昇させ、時間ｔ２までプラス１５Ｖに保持した後、時間ｔ２においてマイナス１５Ｖまで下降させる。
一方、制御電圧ＶＢＧＣは、ダイオードモードの開始時点（図示しない）から時間ｔ１まで、プラス１５Ｖに保持される。時間ｔ１において、制御電圧ＶＢＧＣを、例えば、プラス５Ｖに下降させ、時間ｔ２までプラス５Ｖに保持した後、時間ｔ２においてプラス１５Ｖまで上昇させる。
図９（ａ）および（ｂ）は、第１実施形態の別の変形例に係る半導体装置４の制御方法を示す模式図である。図９（ａ）および（ｂ）は、図８（ｂ）に示す制御電圧ＶＧＥおよびＶＢＧＣによる制御過程に対応した、半導体装置４内の電荷の流れを示している。
図９（ａ）は、ダイオードモードの開始から時間ｔ１までの期間における電荷の流れを示している。第１半導体層１１と第２半導体層１３との間のｐｎ接合が順バイアスされ、第２半導体層１３から第１半導体層１１へ正孔が注入される。さらに、第２制御電極５０に印加されたプラス１５Ｖの制御電圧ＶＢＧＣにより、第４半導体層２１と第３絶縁膜５３との界面に第１導電形反転層ＮＩＶ１が誘起される。また、第９半導体層３３と第３絶縁膜５３との界面には、第１導電形反転層ＮＩＶ３が誘起される。
第１半導体層１１には、電極３０から、第５半導体層２３、第１導電形反転層ＮＩＶ１および第７半導体層２７を介した経路、および、第５半導体層２３、第１導電形反転層ＮＩＶ３および第７半導体層２７を介した経路を経て、電子が注入される。この結果、ダイオードモードの開始から時間ｔ１までの期間において、第１半導体層１１中の電子および正孔の密度を高くし、オン抵抗を低減することができる。
図９（ｂ）には、時間ｔ１からｔ２までの期間における電荷の流れを示している。時間ｔ１からｔ２の期間において、第２制御電極５０と電極３０との間に印加される制御電圧ＶＢＧＣは、プラス５Ｖである。この例では、第１導電形反転層ＮＩＶ２を第４半導体層２１と第３絶縁膜５３との界面に誘起するための閾値電圧は、プラス５Ｖよりも高い。一方、第１導電形反転層ＮＩＶ３を第９半導体層３３と別の第３絶縁膜５３との界面に誘起するための閾値電圧は、プラス５Ｖよりも低い。
このため、第２電極３０と第２制御電極５０との間の制御電圧ＶＢＧＣをプラス５Ｖに下げると、第１導電形反転層ＮＩＶ１は消え、第１導電形反転層ＮＩＶ３は保持される。この結果、第２電極３０から第１半導体層１１への電子注入は、第１導電形反転層ＮＩＶ３を介した経路だけになり、第２電極３０から第１半導体層１１への電子注入が減少する。これに対応して、第２半導体層１３から第１半導体層１１へ注入される正孔も減少する。
さらに、第１制御電極４０には、プラス１５Ｖの制御電圧ＶＧＥが印加され、第２半導体層１３と第１絶縁膜４３との界面に、第１導電形反転層ＮＩＶ２が誘起される。このため、第１半導体層１１中の電子は、第１導電形反転層ＮＩＶ２および第３半導体層１５を介して、第１電極２０に排出される。
半導体装置４では、図８（ｂ）に示す制御電圧ＶＧＥおよびＶＢＧＣよるキャリアの制御により、ダイオードモードからＩＧＢＴモードへの移行の直前の期間ｔ１〜ｔ２において、第１半導体層１１中の電子および正孔の密度を低減することができる。これにより、ダイオードモードからのリカバリ期間において、第１半導体層１１の電子および正孔の排出時間を短縮し、リカバリ損失を低減できる。
図１０（ａ）および（ｂ）は、第２実施形態の変形例に係る半導体装置５および６を示す模式断面図である。
図１０（ａ）に示す半導体装置５の半導体部１０では、第４半導体層２１は、第３絶縁膜５３を介して、第２制御電極５０ａに向き合うように設けられる。また、第９半導体層３３は、別の第３絶縁膜５３を介して、第２制御電極５０ｂに向き合うように設けられる。
第４半導体層２１および第９半導体層３３は、隣合う第２制御電極５０ａおよび５０ｂとの間に設けられる。第９半導体層３３は、第４半導体層２１と第２制御電極５０ｂとの間に位置する。
この例でも、図８（ｂ）に示す制御電圧ＶＧＥおよびＶＢＧＣによるキャリア制御を行うことにより、ダイオードモードからＩＧＢＴモードへの移行の直前の期間ｔ１〜ｔ２において、第１半導体層１１中の電子および正孔の密度を低減し、ダイオードモードからのリカバリ期間におけるリカバリ損失を低減できる。
図１０（ｂ）に示す半導体装置６では、半導体部１０は、第１半導体層１１と第２半導体層１３との間に設けられた第１導電形の第１０半導体層３５をさらに含む。第１０半導体層３５は、第１半導体層１１の第１不純物よりも高濃度の第１導電形不純物を含む。また、第１０半導体層３５は、第３半導体層１５の第１導電形不純物よりも低濃度の前記第１導電形不純物を含む。第１０半導体層３５は、例えば、ｎ形バリア層である。
この例では、第１０半導体層３５を設けることにより、第１半導体層１１から第２半導体層１３へ移動する正孔に対するポテンシャルバリアを高くすることができる。これにより、第１半導体層１１から第２半導体層１３への正孔の移動を抑制し、第１半導体層１１における電子および正孔の密度を高くすることが可能となる。すなわち、第１０半導体層３５は、ダイオードモードおよびＩＧＢＴモードの両方において、第１半導体層１１中の電子および正孔の密度を上昇させ、オン抵抗を低減するために有効である。また、第１０半導体層３５は、この例に限定されず、例えば、半導体装置１〜５にも適用することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５、６…半導体装置、 １０…半導体部、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 ２０…第１電極、 ２１…第４半導体層、 ２３…第５半導体層、 ２５…第６半導体層、 ２７…第７半導体層、 ２９…第８半導体層、 ３０…第２電極、 ３３…第９半導体層、 ３５…第１０半導体層、 ４０…第１制御電極、 ４３…第１絶縁膜、 ４５…第２絶縁膜、 ５０、５０ａ、５０ｂ…第２制御電極、 ５３…第３絶縁膜、 ５５…第４絶縁膜、 ＧＴ１…第１トレンチ、 ＧＴ２…第２トレンチ、 ＮＡＣ…第１導電形電荷蓄積層、 ＮＩＶ１、ＮＩＶ２、ＮＩＶ３…第１導電形反転層、 ＮＲ…第１導電形領域、 ＰＩＶ…第２導電形電荷蓄積層

Claims (20)

  1. 第１電極と、
    前記第１電極に対向した第２電極と、
    前記第１電極と前記第２電極との間に設けられた半導体部と、
    前記第１電極と前記半導体部との間において、前記半導体部に設けられた第１トレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁された第１制御電極と、
    前記第２電極と前記半導体部との間において、前記半導体部に設けられた第２トレンチの内部に配置され、前記半導体部から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁された第２制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、前記第１導電形の第５半導体層と、前記第１導電形の第６半導体層と、を含み、
    前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第１トレンチおよび前記第２トレンチは、前記第１半導体層中に延在し、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間において、前記第１制御電極に前記第１絶縁膜を介して向き合うように設けられ、前記第１電極に電気的に接続され、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接し、前記第１電極に電気的に接続され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間において、前記第２制御電極に前記第３絶縁膜を介して向き合うように設けられ、前記第２電極に電気的に接続され、
    前記第５半導体層は、前記第４半導体層と前記第２電極との間に選択的に設けられ、前記第３絶縁膜に接し、前記第２電極に電気的に接続され、
    前記第６半導体層は、前記第１半導体層と前記第２電極との間に選択的に設けられ、
    前記第２電極は、前記第６半導体層を含む第１導電形領域を介して前記第１半導体層につながった半導体装置。
  2. 前記半導体部は、前記第１半導体層と前記第４半導体との間に設けられた第１導電形の第７半導体層をさらに含み、
    前記第７半導体層は、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項１記載の半導体装置。
  3. 前記半導体部は、前記第１半導体層と前記第６半導体層との間に設けられた別の第７半導体層をさらに含み、
    前記第１導電形領域は、前記第６半導体層と前記別の第７半導体層とを含む請求項２記載の半導体装置。
  4. 前記第６半導体層は、前記第７半導体層の前記第１導電形不純物よりも高濃度の第１導電形不純物を含み、前記第２電極に電気的に接続された請求項２または３に記載の半導体装置。
  5. 前記第５半導体層は、前記第７半導体層の前記第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項２または３に記載の半導体装置。
  6. 前記第２制御電極は、複数設けられ、
    前記第６半導体層は、前記複数の第２制御電極のうちの隣合う２つの制御電極の間に設けられ、前記第３絶縁膜を介して前記２つの制御電極のそれぞれに向き合うように設けられる請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第４半導体層は、前記複数の第２制御電極のうちの別の隣合う２つの制御電極の間に設けられ、
    前記別の隣合う２つの制御電極の間隔は、前記隣合う２つの制御電極の間隔とは異なる請求項６記載の半導体装置。
  8. 前記半導体部は、前記第６半導体層と前記第２電極との間に設けられ、前記第６半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第８半導体層をさらに含み、
    前記第２制御電極は、複数設けられ、
    前記第４半導体層は、前記複数の第２制御電極のうちの１つに、前記第３絶縁膜を介して向き合い、
    前記第６半導体層は、前記複数の第２制御電極のうちの別の第２制御電極に、別の第３絶縁膜を介して向き合い、
    前記第８半導体層は、前記別の第３絶縁膜に接し、前記第２電極に電気的に接続される請求項１〜３のいずれか１つに記載の半導体装置。
  9. 前記第６半導体層は、前記第４半導体層と前記別の第２制御電極との間に設けられる請求項８記載の半導体装置。
  10. 前記第６半導体層は、前記別の第２制御電極に印加される電圧により、その全体が第２導電形に反転する請求項９記載の半導体装置。
  11. 前記第４半導体層は、前記第２半導体層の第２導電形不純物と略同一の濃度を有する第２導電形不純物を含む請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 第１電極と、
    前記第１電極に対向した第２電極と、
    前記第１電極と前記第２電極との間に設けられた半導体部と、
    前記第１電極と前記半導体部との間において、前記半導体部に設けられた第１トレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第１電極から第２絶縁膜により電気的に絶縁された第１制御電極と、
    前記第２電極と前記半導体部との間において、前記半導体部に設けられた複数の第２トレンチの内部にそれぞれ配置され、前記半導体部から第３絶縁膜により電気的に絶縁され、前記第２電極から第４絶縁膜により電気的に絶縁された複数の第２制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第１導電形の第３半導体層と、前記第２導電形の第４半導体層と、前記第１導電形の第５半導体層と、前記第２導電形の第９半導体層と、を含み、
    前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第１トレンチおよび前記第２トレンチは、前記第１半導体中に延在し、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間において、前記第１制御電極に前記第１絶縁膜を介して向き合うように設けられ、前記第１電極に電気的に接続され、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１絶縁膜に接し、前記第１電極に電気的に接続され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間において、前記複数の第２制御電極のうちの１つに前記第３絶縁膜を介して向き合うように設けられ、前記第２電極に電気的に接続され、
    前記第５半導体層は、前記第４半導体層と前記第２電極との間に選択的に設けられ、前記第３絶縁膜に接し、前記第２電極に電気的に接続され、
    前記第９半導体層は、前記第１半導体層と前記第２電極との間において、前記複数の第２制御電極のうちの別の第２制御電極に別の第３絶縁膜を介して向き合うように設けられ、前記第４半導体層の第２導電形不純物よりも低濃度の第２導電形不純物を含む半導体装置。
  13. 前記半導体部は、前記第９半導体層と前記第２電極との間に設けられ、前記別の第３絶縁膜に接し、前記第２電極に電気的に接続された別の第５半導体層をさらに含む請求項１２記載の半導体装置。
  14. 前記半導体部は、前記第１半導体層と前記第４半導体との間および前記第１半導体層と前記第９半導体層との間に設けられた第１導電形の第７半導体層をさらに含み、
    前記第７半導体層は、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含み、
    前記第５半導体層は、前記第７半導体層の前記第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項１３記載の半導体装置。
  15. 前記第９半導体層は、前記第４半導体層と前記別の第２制御電極との間に位置する請求項１２〜１４のいずれか１つに記載の半導体装置。
  16. 前記第９半導体層は、前記別の第２制御電極と隣合う他の第２制御電極との間に位置し、
    前記他の第２制御電極と他の第３絶縁膜を介して向き合うように設けられる請求項１２〜１４のいずれか１つに記載の半導体装置。
  17. 前記第１制御電極は、複数設けられ、
    前記複数の第１制御電極のうちの隣合う２つの第１制御電極の間隔は、前記複数の第２制御電極のうちの隣合う２つの第２制御電極の間隔とは異なる請求項１２〜１６のいずれか１つに記載の半導体装置。
  18. 前記１つの第２制御電極の閾値電圧は、前記別の第２制御電極の閾値電圧よりも高い請求項１２〜１７のいずれか１つに記載の半導体装置。
  19. 前記第３半導体層は、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む請求項１〜１８のいずれか１つに記載の半導体装置。
  20. 前記半導体層は、前記第１半導体層と前記第２半導体層との間に設けられ、前記第１半導体層の第１不純物よりも高濃度の第１導電形不純物を含む前記第１導電形の第１０半導体層をさらに含み、
    前記第１０半導体層は、前記第３半導体層の前記第１導電形不純物よりも低濃度の前記第１導電形不純物を含む請求項１８記載の半導体装置。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046255A (ja) * 2016-09-16 2018-03-22 株式会社東芝 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381026A (en) * 1990-09-17 1995-01-10 Kabushiki Kaisha Toshiba Insulated-gate thyristor
JP4980743B2 (ja) 2007-02-15 2012-07-18 三菱電機株式会社 電力変換装置
JP4600576B2 (ja) 2008-05-08 2010-12-15 株式会社デンソー 半導体装置およびその製造方法
JP5922886B2 (ja) * 2011-07-13 2016-05-24 株式会社豊田中央研究所 ダイオードおよび半導体装置
JP5742711B2 (ja) * 2011-12-28 2015-07-01 株式会社デンソー 半導体装置
JP2013197122A (ja) * 2012-03-15 2013-09-30 Toshiba Corp 半導体装置
US9344006B2 (en) * 2012-05-29 2016-05-17 Infineon Technologies Austria Ag Driving circuit for a transistor
US9685502B2 (en) * 2013-02-07 2017-06-20 John Wood Bipolar junction transistor structure
JP5981859B2 (ja) * 2013-02-15 2016-08-31 株式会社豊田中央研究所 ダイオード及びダイオードを内蔵する半導体装置
JP2015072950A (ja) * 2013-10-01 2015-04-16 株式会社東芝 半導体装置
GB2533063B (en) * 2014-01-16 2016-09-28 Ideal Power Inc Semiconductor device structures with reduced sensitivity to surface charge
CN105981175A (zh) * 2014-02-28 2016-09-28 电子科技大学 一种双向igbt器件
CN106062964B (zh) * 2014-04-21 2019-07-26 三菱电机株式会社 功率用半导体装置
JP7068981B2 (ja) * 2018-09-25 2022-05-17 三菱電機株式会社 半導体装置
JP7234858B2 (ja) * 2019-08-22 2023-03-08 三菱電機株式会社 半導体装置及びインバータ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046255A (ja) * 2016-09-16 2018-03-22 株式会社東芝 半導体装置

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