CN113224152A - 半导体装置 - Google Patents

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semiconductor
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conductive type
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下条亮平
坂野竜则
井口智明
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Toshiba Electronic Devices and Storage Corp
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

本发明提供半导体装置，其能够降低二极管动作中的恢复损耗。半导体装置具备第1电极与第2电极之间的半导体部和第1及第2控制电极。第1控制电极配置于第1电极与半导体部之间的第1沟槽内，第2控制电极配置于第2电极与半导体部之间的第2沟槽内。半导体部包括第1导电类型的第1层、第2导电类型的第2层、第1导电类型的第3层、第2导电类型的第4层、第1导电类型的第5层及第1导电类型的第6层。第2层设置于第1层与第1电极之间，第3层设置于第2层与第1电极之间。第4层设置于第1层与第2电极之间，第5层设置于第4层与第2电极之间，第6层设置于第1层与第2电极之间。第2电极经由包括第6层的第1导电类型区域与第1层连接。

Description

半导体装置
本申请以日本专利申请2020-017859(申请日2020年2月5日)为基础，从该申请享受优先的利益。本申请通过参照该申请而包含该申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
在电力控制用半导体装置中，要求降低开关损耗。
发明内容
实施方式提供能够降低二极管动作中的恢复损耗的半导体装置。
实施方式所涉及的半导体装置具备第1电极、与所述第1电极对置的第2电极、设置于所述第1电极与所述第2电极之间的半导体部、第1控制电极、以及第2控制电极。所述第1控制电极在所述第1电极与所述半导体部之间配置于在所述半导体部设置的第1沟槽的内部，与所述半导体部通过第1绝缘膜电绝缘，与所述第1电极通过第2绝缘膜电绝缘。所述第2控制电极在所述第2电极与所述半导体部之间配置于在所述半导体部设置的第2沟槽的内部，与所述半导体部通过第3绝缘膜电绝缘，与所述第2电极通过第4绝缘膜电绝缘。所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、所述第1导电类型的第3半导体层、所述第2导电类型的第4半导体层、所述第1导电类型的第5半导体层、以及所述第1导电类型的第6半导体层。所述第1半导体层在所述第1电极与所述第2电极之间延伸，所述第1沟槽以及所述第2沟槽在所述第1半导体层中延伸。所述第2半导体层在所述第1半导体层与所述第1电极之间以与所述第1控制电极隔着所述第1绝缘膜相对的方式设置，与所述第1电极电连接。所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，与所述第1绝缘膜相接，与所述第1电极电连接。所述第4半导体层在所述第1半导体层与所述第2电极之间以与所述第2控制电极隔着所述第3绝缘膜相对的方式设置，与所述第2电极电连接。所述第5半导体层选择性地设置于所述第4半导体层与所述第2电极之间，与所述第3绝缘膜相接，与所述第2电极电连接。所述第6半导体层选择性地设置于所述第1半导体层与所述第2电极之间，所述第2电极经由包括所述第6半导体层的第1导电类型区域而与所述第1半导体层连接。
根据上述结构的半导体装置，能够提供能够降低二极管动作中的恢复损耗的半导体装置。
附图说明
图1是示出第1实施方式所涉及的半导体装置的示意剖面图。
图2是示出第1实施方式所涉及的半导体装置的控制方法的时序图。
图3是示出第1实施方式所涉及的半导体装置的控制方法的示意剖面图。
图4是示出第1实施方式的变形例所涉及的半导体装置的示意剖面图。
图5是示出第1实施方式的其他变形例所涉及的半导体装置的示意图。
图6是示出第1实施方式的其他变形例所涉及的半导体装置的控制方法的示意图。
图7是示出第1实施方式的其他变形例所涉及的半导体装置的其他控制方法的示意图。
图8是示出第2实施方式所涉及的半导体装置的示意图。
图9是示出第2实施方式所涉及的半导体装置的控制方法的示意图。
图10是示出第2实施方式的变形例所涉及的半导体装置的示意图。
(符号说明)
1、2、3、4、5、6：半导体装置；10：半导体部；11：第1半导体层；13：第2半导体层；15：第3半导体层；20：第1电极；21：第4半导体层；23：第5半导体层；25：第6半导体层；27：第7半导体层；29：第8半导体层；30：第2电极；33：第9半导体层；35：第10半导体层；40：第1控制电极；43：第1绝缘膜；45：第2绝缘膜；50、50a、50b：第2控制电极；53：第3绝缘膜；55：第4绝缘膜；GT1：第1沟槽；GT2：第2沟槽；NAC：第1导电类型电荷积蓄层；NIV1、NIV2、NIV3：第1导电类型反转层；NR：第1导电类型区域；PIV：第2导电类型电荷积蓄层。
具体实施方式
以下，参照附图，说明实施方式。对附图中的同一部分，附加同一编号而适当地省略其详细的说明，说明不同的部分。此外，附图是示意或者概念性的图，各部分的厚度和宽度的关系、部分之间的大小的比例等未必与现实相同。另外，即使是表示相同的部分的情况，根据附图，也有时不同地表示相互的尺寸、比例。
进而，使用在各图中示出的X轴、Y轴以及Z轴，说明各部分的配置以及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向设为上方、将其相反方向设为下方而进行说明。
(第1实施方式)
图1是示出第1实施方式所涉及的半导体装置1的示意剖面图。半导体装置1是所谓逆导通型IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)。
半导体装置1包括半导体部10、第1电极20、第2电极30、第1控制电极40、以及第2控制电极50。
第1电极20以及第2电极30相互对置，半导体部10设置于第1电极20与第2电极30之间。第1电极20例如是发射极电极，第2电极30例如是集电极电极。
半导体部10例如是硅。第1电极20以及第2电极30例如是包含铝(Al)的金属层。
第1控制电极40设置于半导体部10与第1电极20之间。第1控制电极40配置于在半导体部10设置的第1沟槽GT1的内部。第1控制电极40与半导体部10通过第1绝缘膜43电绝缘。另外，第1控制电极40与第1电极20通过第2绝缘膜45电绝缘。
第2控制电极50设置于半导体部10与第2电极30之间。第2控制电极50配置于在半导体部10设置的第2沟槽GT2的内部。第2控制电极50与半导体部10通过第3绝缘膜53电绝缘。另外，第2控制电极50与第2电极30通过第4绝缘膜55电绝缘。
第1控制电极40例如是发射极侧的栅极电极，第2控制电极50是集电极侧的栅极电极。第1控制电极40以及第2控制电极例如是具有导电性的多晶硅。
半导体部10包括第1导电类型的第1半导体层11、第2导电类型的第2半导体层13、第1导电类型的第3半导体层15、第2导电类型的第4半导体层21、第1导电类型的第5半导体层23、第1导电类型的第6半导体层25、以及第1导电类型的第7半导体层27。以下，将第1导电类型设为n型、将第2导电类型设为p型进行说明。
第1半导体层11在第1电极20与第2电极30之间延伸，第1沟槽GT1以及第2沟槽GT2在第1半导体层11中延伸。第1半导体层11例如是n型基极层。
第2半导体层13在第1半导体层11与第1电极20之间以与第1控制电极40隔着第1绝缘膜43相对的方式设置。第2半导体层13与第1电极20电连接。第2半导体层13例如是p型基极层。
第3半导体层15选择性地设置于第2半导体层13与第1电极20之间。第3半导体层15与第1绝缘膜43相接，与第1电极20电连接。第3半导体层15例如是n型发射极层。
第4半导体层21在第1半导体层11与第2电极30之间以与第2控制电极50隔着第3绝缘膜53相对的方式设置。第4半导体层21与第2电极电连接。第4半导体层21例如是p型集电极层。
第5半导体层23选择性地设置于第4半导体层21与第2电极30之间。第5半导体层23与第3绝缘膜53相接，与第2电极30电连接。第5半导体层23例如是n型集电极层。
第6半导体层25选择性地设置于第1半导体层11与第2电极30之间。第2电极30经由包括第6半导体层25的第1导电类型区域NR而与第1半导体层11连接。第6半导体层25例如是n型阴极层。
第7半导体层27设置于第1半导体层11与第4半导体层21之间。第7半导体层27包含浓度比第1半导体层11的第1导电类型杂质高的第1导电类型杂质。第7半导体层例如是n型缓冲层。另外，第5半导体层23包含浓度比第7半导体层27的第1导电类型杂质高的第1导电类型杂质。
第7半导体层27还设置于第1半导体层11与第6半导体层25之间。第6半导体层25包含浓度比第7半导体层27的第1导电类型杂质高的第1导电类型杂质，与第2电极30电连接。在该例子中，第1导电类型区域NR包括第6半导体层25以及第7半导体层27。
如图1所示，第1控制电极40在半导体部10与第1电极20之间设置多个。另外，第2控制电极50在半导体部10与第2电极30之间设置多个。
第6半导体层25设置于多个第2控制电极50中的相邻的2个第2控制电极50之间。第6半导体层25以与相邻的2个第2控制电极50各自隔着第3绝缘膜53相对的方式设置。
例如，相邻的第1控制电极40之间的距离WG1既可以与相邻的第2控制电极50之间的距离WG2相同，也可以不同。另外，设置有第6半导体层25的第2控制电极50之间的距离WG3也可以与其他相邻的第2控制电极50之间的距离WG2不同。
图2是示出第1实施方式所涉及的半导体装置1的控制方法的时序图。例如，逆变器等电力变换器(未图示)使用多个半导体装置1构成。在图2中，示出在这样的电力变换器中使半导体装置1以二极管模式动作的情况下的控制电压VGE以及VBGC的控制方法。
在二极管模式的动作时，以使第1电极20的电位高于第2电极30的电位的方式控制。进而，在使半导体装置1从二极管模式转移到IGBT模式的时间tOFF，使第1电极20和第2电极30的电位逆转。
控制电压VGE被施加到第1电极20与第1控制电极40之间。例如，在第1控制电极40的电位高于第1电极20的电位的情况下，控制电压VGE是正电压。
控制电压VBGC被施加到第2电极30与第2控制电极50之间。例如，在第2控制电极50的电位高于第2电极30的电位的情况下，控制电压VBGC是正电压。
如图2所示，控制电压VGE从二极管模式的开始时间点(未图示)至时间t1被保持为负15V。在时间t1，使控制电压VGE上升到正15V，直至时间t2保持为正15V，之后，在时间t2下降至负15V。此外，从时间t2起tOFF的期间是为了避免电力变换电路的短路而设定的所谓死区时间。
另一方面，控制电压VBGC从二极管模式的开始时间点(未图示)至时间t1被保持为正15V。进而，在时间t1下降到负15V，直至时间t2保持为负15V，之后，在时间t2上升至正15V。
图3的(a)以及(b)是示出第1实施方式所涉及的半导体装置1的控制方法的示意剖面图。图3的(a)以及(b)示出与图2所示的控制电压VGE以及VBGC的控制过程对应的、半导体装置1内的电荷的流动。
图3的(a)示出从二极管模式的开始至时间t1的期间中的电荷的流动。第1半导体层11与第2半导体层13之间的pn结被正偏置，从第2半导体层13向第1半导体层11注入空穴。另一方面，第4半导体层21与第7半导体层27之间的pn结被逆偏置，所以从电极30向第1半导体层11的电子注入经由第1导电类型区域NR、即第6半导体层25以及第7半导体层27实施。
进而，通过施加到第2控制电极50的控制电压VBGC、例如正15V，在第4半导体层21和第3绝缘膜53的界面感应第1导电类型反转层NIV1。因此，从电极30经由第5半导体层23、第1导电类型反转层NIV1以及第7半导体层27向第1半导体层11注入电子。由此，能够在从二极管模式的开始时间点至时间t1的期间，使第1半导体层11中的电子以及空穴的密度上升，降低导通电阻。
图3的(b)示出从时间t1至t2的期间中的电荷的流动。在从时间t1至t2的期间，对第2控制电极50施加控制电压VBGC、例如负15V，第4半导体层21中的第1导电类型反转层NIV1消失。因此，经由反转层NIV的向第1半导体层11的电子注入停止，从第2电极30向第1半导体层11的电子注入仅成为经由第6半导体层25以及第7半导体层27的路径。其结果，从第2电极30向第1半导体层11的电子注入减少，从第2半导体层13向第1半导体层11的空穴注入也减少。
进而，对第1控制电极40施加控制电压VGE、例如正15V，在第2半导体层13和第1绝缘膜43的界面感应第1导电类型反转层NIV2。第1半导体层11中的电子经由第1导电类型反转层NIV2以及第3半导体层15被排出到第1电极20。
第4半导体层21例如包含具有与第2半导体层13的第2导电类型杂质大致相同的浓度的第2导电类型杂质。第1控制电极40的阈值电压与第2控制电极50的阈值电压大致相同，通过正15V的控制电压VGE以及VBGC，分别感应第1导电类型反转层NIV2以及NIV1。
在半导体装置1中，在第1控制电极40以及第2控制电极50中进行这样的控制，从而能够在刚要从二极管模式转移到IGBT模式之前的期间t1～t2，降低第1半导体层11中的电子以及空穴的密度。由此，缩短从二极管模式的恢复期间中的第1半导体层11中的电子以及空穴的排出时间、即第1半导体层11的耗尽化所需的时间，能够降低恢复损耗。
图4是示出第1实施方式的变形例所涉及的半导体装置2的示意剖面图。
在半导体装置2中，第7半导体层27未设置于第1半导体层11与第6半导体层25之间。
第7半导体层27是为了避免在第1半导体层11中感应的耗尽区域到达第2导电类型的第4半导体层21而设置的。因此，也可以在设置第1导电类型的第6半导体层25的第1导电类型区域NR不配置第7半导体层27。
半导体装置2也能够通过图2所示的控制电压VGE以及VBGC，降低二极管动作中的恢复损耗。
图5的(a)以及(b)是示出第1实施方式的其他变形例所涉及的半导体装置3的示意图。图5的(a)是半导体装置3的剖面图。图5的(b)是示出半导体装置3的控制方法的时序图。
如图5的(a)所示，在半导体装置3的半导体部10中，第4半导体层21以隔着第3绝缘膜53与第2控制电极50a相对的方式设置。另外，第6半导体层25以隔着其他第3绝缘膜53与第2控制电极50b相对的方式设置。
第4半导体层21以及第6半导体层25设置于相邻的第2控制电极50a以及50b之间。第6半导体层25位于第4半导体层21与第2控制电极50b之间。
半导体部10还包括设置于第6半导体层25与第2电极30之间的第1导电类型的第8半导体层29。第8半导体层29与其他第3绝缘膜53相接，与第2电极30电连接。第8半导体层29包含浓度比第6半导体层25的第1导电类型杂质高的第1导电类型杂质。第1导电类型区域NR包括第6半导体层25、第7半导体层27、以及第8半导体层29。
如图5的(b)所示，控制电压VGE从二极管模式的开始时间点(未图示)至时间t1被保持为负15V。在时间t1，使控制电压VGE上升到正15V，直至时间t2保持为正15V，之后，在时间t2下降至负15V。
另一方面，控制电压VBGC从二极管模式的开始时间点(未图示)至时间t1被保持为正15V。在时间t1，使控制电压VBGC下降到例如0V，直至时间t2保持为0V，之后，在时间t2上升至正15V。
图6的(a)以及(b)是示出第1实施方式的其他变形例所涉及的半导体装置3的控制方法的示意图。图6的(a)以及(b)示出与利用图5的(b)所示的控制电压VGE以及VBGC的控制过程对应的半导体装置3内的电荷的流动。
图6的(a)示出从二极管模式的开始至时间t1的期间中的电荷的流动。第1半导体层11与第2半导体层13之间的pn结被正偏置，从第2半导体层13向第1半导体层11注入空穴。进而，通过施加到第2控制电极50的控制电压VBGC、例如正15V，在第4半导体层21和第3绝缘膜53的界面感应第1导电类型反转层NIV1。另外，在第6半导体层25和第3绝缘膜53的界面感应第1导电类型电荷积蓄层NAC。因此，从电极30经过经由第5半导体层23、第1导电类型反转层NIV1以及第7半导体层27的路径以及经由第8半导体层29、第1导电类型电荷积蓄层NAC以及第7半导体层27的路径，向第1半导体层11注入电子。其结果，能够在从二极管模式的开始至时间t1的期间使第1半导体层11中的电子以及空穴的密度上升而降低导通电阻。
在图6的(b)中，示出从时间t1至t2的期间中的电荷的流动。在从时间t1至t2的期间，施加到第2控制电极50与电极30之间的控制电压VBGC例如是0V。因此，在第4半导体层21与第3绝缘膜53之间感应的第1导电类型反转层NIV1消失。其结果，从第2电极30向第1半导体层11的电子注入仅成为经由第8半导体层29、第6半导体层25以及第7半导体层27的路径，从第2电极30向第1半导体层11的电子注入减少。与其对应地，从第2半导体层13向第1半导体层11的空穴注入也减少。
另一方面，对第1控制电极40施加控制电压VGE、例如正15V，在第2半导体层13和第1绝缘膜43的界面感应第1导电类型反转层NIV2。第1半导体层11中的电子经由第1导电类型反转层NIV2以及第3半导体层15被排出到第1电极20。
在半导体装置3中，通过图5的(b)所示的控制电压VGE以及VBGC，能够降低刚要从二极管模式转移到IGBT模式之前的期间t1～t2中的第1半导体层11中的电子以及空穴的密度。由此，能够在从二极管模式的恢复期间缩短第1半导体层11的电子以及空穴的排出时间而能够降低恢复损耗。
图7是示出第1实施方式的其他变形例所涉及的半导体装置3的其他控制方法的示意剖面图。图7示出使半导体装置3以IGBT模式动作的情况下的电荷的流动。
在IGBT模式中，第2电极30的电位被保持得比第1电极20的电位高。另外，对第2电极30与第2控制电极50之间例如施加负15V的控制电压VBGC。因此，在第6半导体层25与第2控制电极50之间感应第2导电类型电荷积蓄层PIV。
对第1电极20与第1控制电极40之间例如施加正15V或者负15V的控制电压VGE，对从第2电极30流到第1电极20的集电极电流进行导通截止控制。
如图7所示，在第2半导体层13与第1控制电极40之间感应第1导电类型反转层NIV2。因此，从第1电极20经由第3半导体层15以及第1导电类型反转层NIV2向第1半导体层11注入电子。
与其对应地，从第4半导体层21经由第7半导体层27向第1半导体层11中注入空穴。进而，通过在第6半导体层25与第2控制电极50之间感应的第2导电类型电荷积蓄层PIV，抑制从第1半导体层11向第2电极30的电子排出。由此，第1半导体层11中的电子以及空穴的密度变高，导通电阻被降低。此外，优选在第2电极30与第2控制电极50之间施加负的控制电压VBGC时，以使该效果变得更显著的方式，第6半导体层25的整体反转为第2导电类型。
(第2实施方式)
图8的(a)以及(b)是示出第2实施方式所涉及的半导体装置4的示意图。图8的(a)是半导体装置4的剖面图。图8的(b)是示出半导体装置4的控制方法的时序图。
如图8的(a)所示，半导体装置4的半导体部10包括选择性地设置于第1半导体层11与第2电极30之间的第2导电类型的第9半导体层33。即，半导体装置4具有在相邻的第2控制电极50之间设置有第4半导体层21的部分、和在相邻的第2控制电极50之间设置有第9半导体层33的其他部分。半导体部10还包括设置于第9半导体层33与第2电极30之间的第5半导体层23。
第9半导体层33以与相邻的第2控制电极50的至少任一方隔着第3绝缘膜53相对的方式设置。在该例子中，第9半导体层33以与相邻的第2控制电极50的两方隔着第3绝缘膜53相对的方式设置。第9半导体层33包含浓度比第4半导体层21的第2导电类型杂质低的第2导电类型杂质。
如图8的(b)所示，控制电压VGE从二极管模式的开始时间点(未图示)至时间t1被保持为负15V。在时间t1，使控制电压VGE上升到正15V，直至时间t2保持为正15V，之后，在时间t2下降至负15V。
另一方面，控制电压VBGC从二极管模式的开始时间点(未图示)至时间t1被保持为正15V。在时间t1，使控制电压VBGC下降到例如正5V，直至时间t2保持为正5V，之后，在时间t2上升至正15V。
图9的(a)以及(b)是示出第1实施方式的其他变形例所涉及的半导体装置4的控制方法的示意图。图9的(a)以及(b)示出与利用图8的(b)所示的控制电压VGE以及VBGC的控制过程对应的、半导体装置4内的电荷的流动。
图9的(a)示出从二极管模式的开始至时间t1的期间中的电荷的流动。第1半导体层11与第2半导体层13之间的pn结被正偏置，从第2半导体层13向第1半导体层11注入空穴。进而，通过施加到第2控制电极50的正15V的控制电压VBGC，在第4半导体层21和第3绝缘膜53的界面感应第1导电类型反转层NIV1。另外，在第9半导体层33和第3绝缘膜53的界面感应第1导电类型反转层NIV3。
从电极30经过经由第5半导体层23、第1导电类型反转层NIV1以及第7半导体层27的路径、以及经由第5半导体层23、第1导电类型反转层NIV3以及第7半导体层27的路径对第1半导体层11注入电子。其结果，能够在从二极管模式的开始至时间t1的期间提高第1半导体层11中的电子以及空穴的密度而降低导通电阻。
在图9的(b)中，示出从时间t1至t2的期间中的电荷的流动。在从时间t1至t2的期间，施加到第2控制电极50与电极30之间的控制电压VBGC是正5V。在该例子中，用于在第4半导体层21和第3绝缘膜53的界面感应第1导电类型反转层NIV2的阈值电压高于正5V。另一方面，用于在第9半导体层33和其他第3绝缘膜53的界面感应第1导电类型反转层NIV3的阈值电压低于正5V。
因此，如果将第2电极30与第2控制电极50之间的控制电压VBGC降低到正5V，则第1导电类型反转层NIV1消失，第1导电类型反转层NIV3被保持。其结果，从第2电极30向第1半导体层11的电子注入仅成为经由第1导电类型反转层NIV3的路径，从第2电极30向第1半导体层11的电子注入减少。与其对应地，从第2半导体层13向第1半导体层11注入的空穴也减少。
进而，对第1控制电极40施加正15V的控制电压VGE，在第2半导体层13和第1绝缘膜43的界面感应第1导电类型反转层NIV2。因此，第1半导体层11中的电子经由第1导电类型反转层NIV2以及第3半导体层15被排出到第1电极20。
在半导体装置4中，通过利用图8的(b)所示的控制电压VGE以及VBGC的载流子的控制，能够在刚要从二极管模式转移到IGBT模式之前的期间t1～t2，降低第1半导体层11中的电子以及空穴的密度。由此，在从二极管模式的恢复期间缩短第1半导体层11的电子以及空穴的排出时间而能够降低恢复损耗。
图10的(a)以及(b)是示出第2实施方式的变形例所涉及的半导体装置5以及6的示意剖面图。
在图10的(a)所示的半导体装置5的半导体部10中，第4半导体层21以隔着第3绝缘膜53与第2控制电极50a相对的方式设置。另外，第9半导体层33以隔着其他第3绝缘膜53与第2控制电极50b相对的方式设置。
第4半导体层21以及第9半导体层33设置于与相邻的第2控制电极50a以及50b之间。第9半导体层33位于第4半导体层21与第2控制电极50b之间。
在该例子中，也通过进行利用图8的(b)所示的控制电压VGE以及VBGC的载流子控制，在刚要从二极管模式转移到IGBT模式之前的期间t1～t2，降低第1半导体层11中的电子以及空穴的密度，能够降低从二极管模式的恢复期间中的恢复损耗。
在图10的(b)所示的半导体装置6中，半导体部10还包括设置于第1半导体层11与第2半导体层13之间的第1导电类型的第10半导体层35。第10半导体层35包含浓度比第1半导体层11的第1杂质高的第1导电类型杂质。另外，第10半导体层35包含浓度比第3半导体层15的第1导电类型杂质低的所述第1导电类型杂质。第10半导体层35是例如n型势垒层。
在该例子中，通过设置第10半导体层35，能够提高针对从第1半导体层11向第2半导体层13移动的空穴的电势势垒。由此，能够抑制从第1半导体层11向第2半导体层13的空穴移动，提高第1半导体层11中的电子以及空穴的密度。即，第10半导体层35为了在二极管模式以及IGBT模式这两方中使第1半导体层11中的电子以及空穴的密度上升而降低导通电阻有效。另外，第10半导体层35不限定于该例子，例如还能够应用于半导体装置1～5。
实施方式也可以包括以下的技术方案。
(技术方案1)
一种半导体装置，具备：
第1电极；
第2电极，与所述第1电极对置；
半导体部，设置于所述第1电极与所述第2电极之间；
第1控制电极，在所述第1电极与所述半导体部之间配置于在所述半导体部设置的第1沟槽的内部，与所述半导体部通过第1绝缘膜电绝缘，与所述第1电极通过第2绝缘膜电绝缘；以及
第2控制电极，在所述第2电极与所述半导体部之间配置于在所述半导体部设置的第2沟槽的内部，与所述半导体部通过第3绝缘膜电绝缘，与所述第2电极通过第4绝缘膜电绝缘，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、所述第1导电类型的第3半导体层、所述第2导电类型的第4半导体层、所述第1导电类型的第5半导体层、以及所述第1导电类型的第6半导体层，
所述第1半导体层在所述第1电极与所述第2电极之间延伸，所述第1沟槽以及所述第2沟槽在所述第1半导体层中延伸，
所述第2半导体层在所述第1半导体层与所述第1电极之间以与所述第1控制电极隔着所述第1绝缘膜相对的方式设置，与所述第1电极电连接，
所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，与所述第1绝缘膜相接，与所述第1电极电连接，
所述第4半导体层在所述第1半导体层与所述第2电极之间以与所述第2控制电极隔着所述第3绝缘膜相对的方式设置，与所述第2电极电连接，
所述第5半导体层选择性地设置于所述第4半导体层与所述第2电极之间，与所述第3绝缘膜相接，与所述第2电极电连接，
所述第6半导体层选择性地设置于所述第1半导体层与所述第2电极之间，
所述第2电极经由包括所述第6半导体层的第1导电类型区域而与所述第1半导体层连接。
(技术方案2)
根据技术方案1记载的半导体装置，其中，
所述半导体部还包括设置于所述第1半导体层与所述第4半导体层之间的第1导电类型的第7半导体层，
所述第7半导体层包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
(技术方案3)
根据技术方案2记载的半导体装置，其中，
所述半导体部还包括设置于所述第1半导体层与所述第6半导体层之间的其他第7半导体层，
所述第1导电类型区域包括所述第6半导体层和所述其他第7半导体层。
(技术方案4)
根据技术方案2或者3记载的半导体装置，其中，
所述第6半导体层包含浓度比所述第7半导体层的所述第1导电类型杂质高的第1导电类型杂质，与所述第2电极电连接。
(技术方案5)
根据技术方案2或者3记载的半导体装置，其中，
所述第5半导体层包含浓度比所述第7半导体层的所述第1导电类型杂质高的第1导电类型杂质。
(技术方案6)
根据技术方案1～5中的任意1个记载的半导体装置，其中，
所述第2控制电极设置有多个，
所述第6半导体层设置于多个所述第2控制电极中的相邻的2个控制电极之间，以隔着所述第3绝缘膜与所述2个控制电极各自相对的方式设置。
(技术方案7)
根据技术方案6记载的半导体装置，其中，
所述第4半导体层设置于多个所述第2控制电极中的其他相邻的2个控制电极之间，
所述其他相邻的2个控制电极的间隔与所述相邻的2个控制电极的间隔不同。
(技术方案8)
根据技术方案1～3中的任意1个记载的半导体装置，其中，
所述半导体部还包括第1导电类型的第8半导体层，该第8半导体层设置于所述第6半导体层与所述第2电极之间，包含浓度比所述第6半导体层的第1导电类型杂质高的第1导电类型杂质，
所述第2控制电极设置有多个，
所述第4半导体层与多个所述第2控制电极中的1个隔着所述第3绝缘膜相对，
所述第6半导体层与多个所述第2控制电极中的其他第2控制电极隔着其他第3绝缘膜相对，
所述第8半导体层与所述其他第3绝缘膜相接，与所述第2电极电连接。
(技术方案9)
根据技术方案8记载的半导体装置，其中，
所述第6半导体层设置于所述第4半导体层与所述其他第2控制电极之间。
(技术方案10)
根据技术方案9记载的半导体装置，其中，
所述第6半导体层通过施加到所述其他第2控制电极的电压，其整体反转为第2导电类型。
(技术方案11)
根据技术方案1～10中的任意1个记载的半导体装置，其中，
所述第4半导体层包含具有与所述第2半导体层的第2导电类型杂质大致相同的浓度的第2导电类型杂质。
(技术方案12)
一种半导体装置，具备：
第1电极；
第2电极，与所述第1电极对置；
半导体部，设置于所述第1电极与所述第2电极之间；
第1控制电极，在所述第1电极与所述半导体部之间配置于在所述半导体部设置的第1沟槽的内部，与从所述半导体部通过第1绝缘膜电绝缘，与所述第1电极通过第2绝缘膜电绝缘；以及
多个第2控制电极，在所述第2电极与所述半导体部之间分别配置于在所述半导体部设置的多个第2沟槽的内部，与所述半导体部通过第3绝缘膜电绝缘，与所述第2电极通过第4绝缘膜电绝缘，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、所述第1导电类型的第3半导体层、所述第2导电类型的第4半导体层、所述第1导电类型的第5半导体层、以及所述第2导电类型的第9半导体层，
所述第1半导体层在所述第1电极与所述第2电极之间延伸，所述第1沟槽以及所述第2沟槽在所述第1半导体中延伸，
所述第2半导体层在所述第1半导体层与所述第1电极之间以与所述第1控制电极隔着所述第1绝缘膜相对的方式设置，与所述第1电极电连接，
所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，与所述第1绝缘膜相接，与所述第1电极电连接，
所述第4半导体层在所述第1半导体层与所述第2电极之间以与所述多个第2控制电极中的1个隔着所述第3绝缘膜相对的方式设置，与所述第2电极电连接，
所述第5半导体层选择性地设置于所述第4半导体层与所述第2电极之间，与所述第3绝缘膜相接，与所述第2电极电连接，
所述第9半导体层在所述第1半导体层与所述第2电极之间以与所述多个第2控制电极中的其他第2控制电极隔着其他第3绝缘膜相对的方式设置，包含浓度比所述第4半导体层的第2导电类型杂质低的第2导电类型杂质。
(技术方案13)
根据技术方案12记载的半导体装置，其中，
所述半导体部还包括其他第5半导体层，该其他第5半导体层设置于所述第9半导体层与所述第2电极之间，与所述其他第3绝缘膜相接，与所述第2电极电连接。
(技术方案14)
根据技术方案13记载的半导体装置，其中，
所述半导体部还包括第1导电类型的第7半导体层，该第7半导体层设置于所述第1半导体层与所述第4半导体层之间以及所述第1半导体层与所述第9半导体层之间，
所述第7半导体层包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质，
所述第5半导体层包含浓度比所述第7半导体层的所述第1导电类型杂质高的第1导电类型杂质。
(技术方案15)
根据技术方案12～14中的任意1个记载的半导体装置，其中，
所述第9半导体层位于所述第4半导体层与所述其他第2控制电极之间。
(技术方案16)
根据技术方案12～14中的任意1个记载的半导体装置，其中，
所述第9半导体层位于所述其他第2控制电极与相邻的其他第2控制电极之间，
以与所述其他第2控制电极隔着其他第3绝缘膜相对的方式设置。
(技术方案17)
根据技术方案12～16中的任意1个记载的半导体装置，其中，
所述第1控制电极设置有多个，
多个所述第1控制电极中的相邻的2个第1控制电极的间隔与所述多个第2控制电极中的相邻的2个第2控制电极的间隔不同。
(技术方案18)
根据技术方案12～17中的任意1个记载的半导体装置，其中，
所述1个第2控制电极的阈值电压高于所述其他第2控制电极的阈值电压。
(技术方案19)
根据技术方案1～18中的任意1个记载的半导体装置，其中，
所述第3半导体层包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
(技术方案20)
根据技术方案18记载的半导体装置，其中，
所述半导体部还包括所述第1导电类型的第10半导体层，该第10半导体层设置于所述第1半导体层与所述第2半导体层之间，包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质，
所述第10半导体层包含浓度比所述第3半导体层的所述第1导电类型杂质低的所述第1导电类型杂质。
虽然说明了本发明的几个实施方式，但这些实施方式作为例子出示，未意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的要旨的范围内进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨，并且包含于权利要求书记载的发明和其均等的范围。

Claims (10)

1.一种半导体装置，具备：
第1电极；
第2电极，与所述第1电极对置；
半导体部，设置于所述第1电极与所述第2电极之间；
第1控制电极，在所述第1电极与所述半导体部之间配置于在所述半导体部设置的第1沟槽的内部，与所述半导体部通过第1绝缘膜电绝缘，与所述第1电极通过第2绝缘膜电绝缘；以及
第2控制电极，在所述第2电极与所述半导体部之间配置于在所述半导体部设置的第2沟槽的内部，与所述半导体部通过第3绝缘膜电绝缘，与所述第2电极通过第4绝缘膜电绝缘，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、所述第1导电类型的第3半导体层、所述第2导电类型的第4半导体层、所述第1导电类型的第5半导体层、以及所述第1导电类型的第6半导体层，
所述第1半导体层在所述第1电极与所述第2电极之间延伸，所述第1沟槽以及所述第2沟槽在所述第1半导体层中延伸，
所述第2半导体层在所述第1半导体层与所述第1电极之间以与所述第1控制电极隔着所述第1绝缘膜相对的方式设置，与所述第1电极电连接，
所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，与所述第1绝缘膜相接，与所述第1电极电连接，
所述第4半导体层在所述第1半导体层与所述第2电极之间以与所述第2控制电极隔着所述第3绝缘膜相对的方式设置，与所述第2电极电连接，
所述第5半导体层选择性地设置于所述第4半导体层与所述第2电极之间，与所述第3绝缘膜相接，与所述第2电极电连接，
所述第6半导体层选择性地设置于所述第1半导体层与所述第2电极之间，
所述第2电极经由包括所述第6半导体层的第1导电类型区域而与所述第1半导体层连接。
2.根据权利要求1所述的半导体装置，其中，
所述半导体部还包括设置于所述第1半导体层与所述第4半导体层之间的第1导电类型的第7半导体层，
所述第7半导体层包含浓度比所述第1半导体层的第1导电类型杂质高的第1导电类型杂质。
3.根据权利要求2所述的半导体装置，其中，
所述半导体部还包括设置于所述第1半导体层与所述第6半导体层之间的其他第7半导体层，
所述第1导电类型区域包括所述第6半导体层和所述其他第7半导体层。
4.根据权利要求2所述的半导体装置，其中，
所述第6半导体层包含浓度比所述第7半导体层的所述第1导电类型杂质高的第1导电类型杂质，与所述第2电极电连接。
5.根据权利要求2所述的半导体装置，其中，
所述第5半导体层包含浓度比所述第7半导体层的所述第1导电类型杂质高的第1导电类型杂质。
6.根据权利要求1所述的半导体装置，其中，
所述第2控制电极设置有多个，
所述第6半导体层设置于多个所述第2控制电极中的相邻的2个控制电极之间，以隔着所述第3绝缘膜与所述2个控制电极各自相对的方式设置。
7.根据权利要求6所述的半导体装置，其中，
所述第4半导体层设置于多个所述第2控制电极中的其他相邻的2个控制电极之间，
所述其他相邻的2个控制电极的间隔与所述相邻的2个控制电极的间隔不同。
8.根据权利要求1所述的半导体装置，其中，
所述半导体部还包括第1导电类型的第8半导体层，该第8半导体层设置于所述第6半导体层与所述第2电极之间，包含浓度比所述第6半导体层的第1导电类型杂质高的第1导电类型杂质，
所述第2控制电极设置有多个，
所述第4半导体层与多个所述第2控制电极中的1个隔着所述第3绝缘膜相对，
所述第6半导体层与多个所述第2控制电极中的其他第2控制电极隔着其他第3绝缘膜相对，
所述第8半导体层与所述其他第3绝缘膜相接，与所述第2电极电连接。
9.根据权利要求8所述的半导体装置，其中，
所述第6半导体层设置于所述第4半导体层与所述其他第2控制电极之间。
10.一种半导体装置，具备：
第1电极；
第2电极，与所述第1电极对置；
半导体部，设置于所述第1电极与所述第2电极之间；
第1控制电极，在所述第1电极与所述半导体部之间配置于在所述半导体部设置的第1沟槽的内部，与所述半导体部通过第1绝缘膜电绝缘，与所述第1电极通过第2绝缘膜电绝缘；以及
多个第2控制电极，在所述第2电极与所述半导体部之间分别配置于在所述半导体部设置的多个第2沟槽的内部，与所述半导体部通过第3绝缘膜电绝缘，与所述第2电极通过第4绝缘膜电绝缘，
所述半导体部包括第1导电类型的第1半导体层、第2导电类型的第2半导体层、所述第1导电类型的第3半导体层、所述第2导电类型的第4半导体层、所述第1导电类型的第5半导体层、以及所述第2导电类型的第9半导体层，
所述第1半导体层在所述第1电极与所述第2电极之间延伸，所述第1沟槽以及所述第2沟槽在所述第1半导体中延伸，
所述第2半导体层在所述第1半导体层与所述第1电极之间以与所述第1控制电极隔着所述第1绝缘膜相对的方式设置，与所述第1电极电连接，
所述第3半导体层选择性地设置于所述第2半导体层与所述第1电极之间，与所述第1绝缘膜相接，与所述第1电极电连接，
所述第4半导体层在所述第1半导体层与所述第2电极之间以与所述多个第2控制电极中的1个隔着所述第3绝缘膜相对的方式设置，与所述第2电极电连接，
所述第5半导体层选择性地设置于所述第4半导体层与所述第2电极之间，与所述第3绝缘膜相接，与所述第2电极电连接，
所述第9半导体层在所述第1半导体层与所述第2电极之间以与所述多个第2控制电极中的其他第2控制电极隔着其他第3绝缘膜相对的方式设置，包含浓度比所述第4半导体层的第2导电类型杂质低的第2导电类型杂质。
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