CN113345958A - 半导体装置的控制方法 - Google Patents

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Abstract

本发明提供半导体装置的控制方法，能够降低接通时损耗。半导体装置具备第1电极与第2电极间的半导体部及设置于半导体部与第1电极间的第1～第3控制电极。半导体部包括第1导电类型的第1层、第2导电类型的第2层、第1导电类型的第3层及第2导电类型的第4层。第2层设置于第1层与第1电极间，第3层设置于第2层与第1电极间，第4层设置于第1层与第2电极间。对第1～第3控制电极在第1～第3时间点分别施加比阈值电压高的第1～第3电压。在第1～第3时间点后的第4时间点将第3电压降低到比阈值电压低的电平，在第4时间点后的第5时间点将第2电压降低到比阈值电压低的电平，在第5时间点后的第6时间点将第1电压降低到比阈值电压低的电平。

Description

半导体装置的控制方法
本申请以日本专利申请2020-036123(申请日2020年3月3日)及日本专利申请2020-146992(申请日2020年9月1日)为基础，从这些申请享受优先的利益。本申请通过参照该申请而包含该申请的全部内容。
技术领域
实施方式涉及半导体装置的控制方法。
背景技术
在电力控制用半导体装置中，要求降低导通电阻以及开关损耗。
发明内容
实施方式提供能够降低接通时的损耗的半导体装置的控制方法。
实施方式所涉及的半导体装置具备：第1电极；第2电极，与所述第1电极对置；半导体部，设置于所述第1电极与所述第2电极之间；以及第1～第3控制电极，设置于所述半导体部与所述第1电极之间，与所述半导体部及所述第1电极电绝缘，相互电分离。所述半导体部包括第1导电类型的第1层、第2导电类型的第2层、所述第1导电类型的第3层、以及所述第2导电类型的第4层。所述第1～第3控制电极从所述半导体部的表面侧在所述第1层中延伸。所述第2层设置于所述第1层与所述第1电极之间。所述第3层选择性地设置于所述第2层与所述第1电极之间，与所述第1电极电连接。所述第4层设置于所述第1层与所述第2电极之间，与所述第2电极电连接。在所述半导体装置的控制方法中，在第1时间点，使施加到所述第1控制电极与所述第1电极之间的第1控制电压从比所述第1控制电极的第1阈值电压低的第1截止电压上升到比所述第1阈值电压高的第1导通电压，在第2时间点，使施加到所述第2控制电极与所述第1电极之间的第2控制电极从比所述第2控制电极的第2阈值电压低的第2截止电压上升到比所述第2阈值电压高的第2导通电压，在第3时间点，使施加到所述第3控制电极与所述第1电极之间的第3控制电压从比所述第3控制电极的第3阈值电压低的第3截止电压上升到比所述第3阈值电压高的第3导通电压，在所述第1～第3时间点以后的第4时间点，将所述第3控制电压降低到比所述第3阈值电压低的电平，在所述第4时间点以后的第5时间点，将所述第2控制电压降低到比所述第2阈值电压低的电平，在所述第5时间点以后的第6时间点，将所述第1控制电压降低到比所述第1阈值电压低的电平。
根据上述结构的半导体装置的控制方法，能够提供能够降低接通时的损耗的半导体装置的控制方法。
附图说明
图1是示出第1实施方式所涉及的半导体装置的示意图。
图2是示出第1实施方式所涉及的半导体装置的控制方法的时序图。
图3是示出第1实施方式所涉及的半导体装置的控制方法的示意剖面图。
图4是示出第1实施方式的变形例所涉及的半导体装置的控制方法的时序图。
图5是示出第1实施方式的变形例所涉及的半导体装置的控制方法的示意图。
图6是示出第1实施方式的其他变形例所涉及的半导体装置的控制方法的示意图。
图7是示出第1实施方式的其他变形例所涉及的半导体装置的控制方法的示意图。
图8是示出第2实施方式所涉及的半导体装置的示意剖面图。
图9是示出第2实施方式所涉及的半导体装置的控制方法的时序图。
图10是示出第3实施方式所涉及的半导体装置的控制方法的时序图。
图11是示出第3实施方式的变形例所涉及的半导体装置的控制方法的时序图。
(符号说明)
1、2：半导体装置；10：半导体部；11：第1层；13：第2层；15：第3层；17：第4层；20：第1电极；21：第5层；23：第6层；30：第2电极；40：第1控制电极；43：第1绝缘膜；45、55、65：层间绝缘膜；50：第2控制电极；53：第2绝缘膜；60：第3控制电极；63：第3绝缘膜；70：栅极控制电路；G1、G2、G3：栅极端子；GI1、GI2、GI3：栅极布线；NIV：反转层；PIV：积蓄层；VG1：第1控制电压；VG2：第2控制电压；VG3：第3控制电压；VTH：阈值电压。
具体实施方式
以下，参照附图，说明实施方式。对附图中的同一部分，附加同一编号而适当地省略其详细的说明，说明不同的部分。此外，附图是示意或者概念性的图，各部分的厚度和宽度的关系、部分之间的大小的比例等未必与现实相同。另外，即使是表示相同的部分的情况，根据附图，也有时不同地表示相互的尺寸、比例。
(第1实施方式)
图1是示出第1实施方式所涉及的半导体装置1的示意图。半导体装置1例如是IGBT(Gate Insulated Bipolar Transistor，栅极绝缘双极晶体管)。
如图1所示，半导体装置1具备半导体部10、第1电极20、第2电极30、第1控制电极40、第2控制电极50、以及第3控制电极60。
半导体部10设置于第1电极20与第2电极30之间。半导体部10例如是硅。第1电极20例如是发射极电极。第2电极30例如是集电极电极。第1电极20以及第2电极30例如是包含铝、钛等的金属层。
第1控制电极40、第2控制电极50以及第3控制电极60设置于半导体部10与第1电极20之间，相互电分离。第1控制电极40、第2控制电极50以及第3控制电极60分别配置于在半导体部10设置的沟槽的内部，在半导体部10中延伸。
第1控制电极40通过第1绝缘膜43与半导体部10电绝缘。第2控制电极50通过第2绝缘膜53与半导体部10电绝缘。第3控制电极60通过第3绝缘膜63与半导体部10电绝缘。另外，第1控制电极40、第2控制电极50以及第3控制电极60分别通过层间绝缘膜45、55以及65与第1电极20电绝缘。
半导体部10包括第1导电类型的第1层11、第2导电类型的第2层13、第1导电类型的第3层15、以及第2导电类型的第4层17。以下，将第1导电类型设为n型、将第2导电类型设为p型而进行说明。
第1控制电极40、第2控制电极50以及第3控制电极60分别从半导体部10的表面侧在第1层11中延伸。第1层11例如是n型基极层。
第2层13设置于第1层11与第1电极20之间。另外，第2层13包括隔着第1绝缘膜43与第1控制电极40相对的部分。第2层13包括隔着第2绝缘膜53与第2控制电极50相对的部分。第2层13包括隔着第3绝缘膜63与第3控制电极60相对的部分。第2层13例如是p型基极层。第1绝缘膜43、第2绝缘膜53以及第3绝缘膜63分别作为栅极绝缘膜发挥功能。
第3层15选择性地设置于第2层13与第1电极20之间，与第1电极20电连接。第3层15例如是n型发射极层。第3层15设置有多个，分别配置于与第1绝缘膜43、第2绝缘膜53以及第3绝缘膜63相接的位置。
第4层17设置于第1层11与第2电极30之间，与第2电极30电连接。第4层17例如是p型集电极层。
半导体部10还包括第1导电类型的第5层21、和第1导电类型的第6层23。
第5层21设置于第1层11与第4层17之间。第5层21例如是n型缓冲层，包含浓度比第1层11的第1导电类型杂质高的第1导电类型杂质。
第6层23设置于第1层11与第2层13之间。第6层23例如是n型势垒层，包含浓度比第1层11的第1导电类型杂质高的第1导电类型杂质。另外，第6层23的第1导电类型杂质浓度比第3层15的第1导电类型杂质低。
图1例示施加到第1电极20与第2电极30之间的电压VCE、施加到第1控制电极40与第1电极20之间的第1控制电压VG1、施加到第2控制电极50与第1电极20之间的第2控制电压VG2、以及施加到第3控制电极60与第1电极20之间的第3控制电压VG3。
在半导体装置1的动作时，第1电极20例如通过电压VCE被保持为比第2电极30的电位低的电位。
第1控制电压VG1从栅极控制电路70经由栅极端子G1以及栅极布线GI1施加到第1控制电极40。第1控制电极40例如具有由第2层13中的第2导电类型载流子(以下空穴)的浓度、以及第1绝缘膜43的膜厚决定的第1阈值电压。
第2控制电压VG2从栅极控制电路70经由栅极端子G2以及栅极布线GI2被施加到第2控制电极50。第2控制电极50例如具有由第2层13的空穴浓度、以及第2绝缘膜53的膜厚决定的第2阈值电压。
第3控制电压VG3从栅极控制电路70经由栅极端子G3以及栅极布线GI3被施加到第3控制电极60。第3控制电极60例如具有由第2层13的空穴浓度、以及第3绝缘膜63的膜厚决定的第3阈值电压。
图2是示出第1实施方式所涉及的半导体装置1的控制方法的时序图。图2示出第1时间点t1～第6时间点t6下的半导体装置1的控制方法。半导体装置1例如在第1时间点t1被接通，在第6时间点t6被关断。在该期间，第1电极20被保持为比第2电极30的电位低的电位。另外，第1～第3阈值电压相同。在以下的实施例中也是同样的。此外，“相同”不限定于严格意义下的相同，例如是包含实际的电路动作中的微差的概念。
如图2所示，在半导体装置1的接通过程中，例如在第1时间点t1，使第1控制电压VG1从比第1阈值电压低的第1截止电压上升到比第1阈值电压高的导通电压。
另外，在第2时间点t2，使第2控制电压VG2从比第2阈值电压低的第2截止电压上升到比第2阈值电压高的第2导通电压。
在第3时间点t3，使第3控制电压VG3从比第3阈值电压低的第3截止电压上升到比所述第3阈值电压高的第3导通电压。进而，在第1时间点t1、第2时间点t2以及第3时间点t3以后的第4时间点t4，将第3控制电压VG3降低到比第3阈值电压低的电平(例如第3截止电压)。
在该例子中，第1时间点t1、第2时间点t2以及第3时间点t3是同时的。第1截止电压以及第2截止电压是相同的电压、例如负15V。第3截止电压例如是0V。另外，第1导通电压、第2导通电压以及第3导通电压是相同的电压、例如正15V。实施方式不限定于该例子，例如第1时间点t1、第2时间点t2以及第3时间点t3也可以设定为不同的定时。
进而，在半导体装置1的关断过程中，在第4时间点t4以后的第5时间点t5，将第2控制电压VG2降低到比第2阈值电压低的电平(例如第2截止电压)。接下来，在第5时间点t5以后的第6时间点t6，将第1控制电压VG1降低到比第1阈值电压低的电平(例如第1截止电压)。
第2时间点t2与第5时间点t5之间的期间例如比第5时间点t5与第6时间点t6之间的期间长。另外，第4时间点t4与第5时间点t5之间的期间例如比第5时间点t5与第6时间点t6之间的期间长。
图3(a)～(c)是示出第1实施方式所涉及的半导体装置1的控制方法的示意剖面图。图3(a)～(c)是示出第1时间点t1～第6时间点t6下的半导体部10中的载流子(电子以及空穴)的移动的示意图。
图3(a)示出第3时间点t3与第4时间点t4之间的期间中的载流子的移动。例如，对第1控制电极40、第2控制电极50以及第3控制电极60施加比各自的阈值电压高的导通电压。由此，在第2层13与第1绝缘膜43之间、第2层13与第2绝缘膜53之间、以及第2层13与第3绝缘膜63之间，分别感应第1导电类型的反转层NIV。
如图3(a)所示，在第3时间点t3与第4时间点t4之间的期间，从第1电极20经由第3层15、各反转层NIV以及第6层23对第1层11注入电子。与其对应地，从第4层17经由第5层21对第1层11注入空穴。
图3(b)示出第4时间点t4与第5时间点t5之间的期间中的载流子的移动。在该期间，施加到第3控制电极60的第3控制电压VG3降低到截止电压、例如0V。因此，在第3控制电极60的栅极绝缘膜(第3绝缘膜63)和第2层13的界面感应的反转层NIV消失，经由通过第3控制电极60感应的反转层NIV的电子注入停止。其结果，半导体装置1成为预定的导通状态。
即，通过在第3时间点t3与第4时间点t4之间的期间，除了第1控制电极40以及第2控制电极50以外对第3控制电极60也施加导通电压，增加向第1层11的电子注入，使第1层11中的载流子密度在短时间内增加。由此，能够缩短半导体装置1转移到预定的接通状态的时间，降低接通损耗。
图3(c)是示出第5时间点t5与第6时间点t6之间的期间中的半导体部10的载流子的移动的示意图。在该期间，除了第3控制电极60以外，施加到第2控制电极50的第2控制电压VG2降低到截止电压。因此，在第2控制电极50的栅极绝缘膜(第2绝缘膜53)和第2层13的界面感应的反转层NIV消失，经由通过第2控制电极50感应的反转层NIV的电子注入停止。
另外，第2控制电压VG2降低到比第3控制电压VG3的截止电压更低的电平的截止电压、例如负15V。由此，在第2控制电极50的栅极绝缘膜(第2绝缘膜53)和第1层11的界面、以及第2绝缘膜53和第6层23的界面，感应第2导电类型的积蓄层PIV。由此，第1层11中的空穴经由积蓄层PIV以及第2层13被排出到第1电极20。即，通过第2导电类型的积蓄层PIV促进从第1层11的空穴排出，第1层11中的载流子密度比第4时间点t4与第5时间点t5之间的导通状态低。
之后，在第6时间点t6，施加到第1控制电极40的第1控制电压VG1降低到截止电压、例如负15V，在第1控制电极40的栅极绝缘膜(第1绝缘膜43)和第2层13的界面感应的第1导电类型的反转层NIV消失。由此，从第1电极20向第1层11的电子注入全部停止，进而，第1层11中的载流子被排出到第1电极20以及第2电极30。在第1层11中的载流子被全部排出而第1层11耗尽化的时间点，半导体装置1成为截止状态。
在上述关断过程中，通过在第5时间点t5与第6时间点t6之间的期间预先降低第1层11中的载流子密度，能够缩短从第6时间点t6至第1层11耗尽化的关断时间。由此，能够降低半导体装置1的关断损耗。
这样，在实施方式中的半导体装置1中，能够通过第2控制电极50的控制降低关断损耗，并且通过第3控制电极60的控制降低接通损耗。
图4是示出第1实施方式的变形例所涉及的半导体装置1的控制方法的时序图。在图4中示出的控制方法中，第1时间点t1以及第2时间点t2是同时的，第3时间点t3被设定为第1时间点t1以及第2时间点t2以后。
即，对第1控制电极40以及第2控制电极50，同时施加导通电压，对第3控制电极60，在第1控制电极40以及第2控制电极50以后施加导通电压。施加到第1控制电极40、第2控制电极50以及第3控制电极60的导通电压例如是正15V。
图5是示出第1实施方式的变形例所涉及的半导体装置1的控制方法的示意图。图5是示出第1控制电极40、第2控制电极50以及第3控制电极60的电位VGP的时间变化的示意图。第1电极20的电位是0V。
例如，在时间tS，施加第1控制电压VG1以及第2控制电压VG2，使第1控制电极40以及第2控制电极50的电位从负15V上升到正15V。另外，在时间tS，对第3控制电极60施加第3控制电压VG3，使其电位从0V上升到正15V。在该情况下，第1控制电极40、第2控制电极50以及第3控制电极60与第1电极20之间的寄生电容相同。
如图5所示，第1控制电极40以及第2控制电极50各自的电位随着时间的经过从负15V上升到比阈值电压VTH高的正15V。第3控制电极60的电位从0V上升到比阈值电压VTH高的正15V。此时，第3控制电极60的电位比第1控制电极40以及第2控制电极50各自的电位达到阈值电压VTH的时间点更早地达到阈值电压VTH。
即，由于导通电压和截止电压的差的差异，第3控制电极60的电位比第1控制电极40以及第2控制电极50的电位达到阈值电压VTH的时间点提前例如ΔtON达到阈值电压VTH。
例如，为了降低半导体装置1的接通损耗，优选第1控制电极40、第2控制电极50以及第3控制电极60各自的电位同时达到阈值电压VTH。
在图4所示的控制方法中，通过使第3时间点t3比第1时间点t1以及第2时间点t2延迟ΔtON，以使第3控制电极60的电位与第1控制电极40以及第2控制电极50的电位同时达到阈值电压VTH的方式控制。由此，能够缩短接通时间，降低接通损耗。
图6的(a)和(b)是示出第1实施方式的其他变形例所涉及的半导体装置1的控制方法的时序图。在图6的(a)和(b)所示的控制方法中，与图4的控制方法同样地，通过使第3时间点t3比第1时间点t1以及第2时间点t2延迟ΔtON，以使第3控制电极60的电位与第1控制电极40以及第2控制电极50的电位同时达到阈值电压VTH的方式控制。
在图6的(a)所示的控制方法中，在第5时间点t5使第2控制电压VG2从正15V下降到负15V之后，在第5时间点t5和第6时间点t6的中间的第7时间点t7，将第3控制电压VG3降低到比第3截止电压(例如0V)更低的电平、例如负15V。
接下来，在第6时间点t6，使第1控制电压VG1从正15V下降到负15V之后，在第8时间点t8使第3控制电压VG3返回到第3截止电压(例如0V)。第8时间点t8是半导体装置1转移到截止状态之后的定时。
在该例子中，在接通时，以使第1控制电极40、第2控制电极50以及第3控制电极60各自的电位同时达到阈值电压VTH的方式控制，降低接通损耗。进而，在关断过程中，通过使第3控制电压VG3下降到负15V，在第3控制电极60的栅极绝缘膜(第3绝缘膜63)和第1层11的界面、以及第3绝缘膜63和第6层23的界面，感应第2导电类型的积蓄层PIV，促进从第1层11的空穴排出。由此，能够进一步降低关断损耗。
此外，在图6(b)所示的例子中，在第5时间点t5将第3控制电压VG3降低到比第3截止电压更低的电平、例如负15V。在该情况下，第3控制电极60的电位比第2控制电极50的电位更早地达到感应第2导电类型的积蓄层PIV的电平。因此，在第3控制电极60中在早的定时开始空穴的排出，但关断损耗比图4所示的控制方法降低。
图7是示出第1实施方式的其他变形例所涉及的半导体装置1的控制方法的时序图。在图7所示的控制方法中，以与第1控制电压VG1以及第2控制电压VG2相同的方式，在第3时间点t3，第3控制电压VG3也从负15V上升到正15V。另外，第3控制电压VG3在第4时间点t4从正15V下降到负15V。与其相伴地，第3时间点t3被设定成与第1时间点t1以及第2时间点t2同时。
这样，第1时间点t1、第2时间点t2以及第3时间点t3优选设定成第1控制电极40、第2控制电极50以及第3控制电极60的电位同时达到阈值电压VTH。
此外，实施方式不限定于上述例子，例如，最好根据第1～第3控制电压VG1、VG2以及VG3各自的导通电压与截止电压的差、进而第1～第3控制电极40、50以及60各自与第1电极20之间的寄生电容，以使第1～第3控制电极40、50以及60的电位同时达到各自的阈值电压的方式设定第1时间点t1、第2时间点t2以及第3时间点t3。
在图2所示的控制方法中，尽管第3控制电压VG3的导通电压与截止电压的差小于第1控制电压VG1以及第2控制电压VG2各自中的导通电压与截止电压的差，第1时间点t1、第2时间点t2以及第3时间点t3仍被设定为同时。在该情况下，第1电极20与第3控制电极60之间的寄生电容例如大于第1电极20与第1控制电极40之间的寄生电容以及第1电极20与第2控制电极50之间的寄生电容。因此，图5所示的ΔtON与第3控制电极60的寄生电容所引起的电位的上升时间的延迟相抵。
另外，即使第1～第3控制电压VG1、VG2以及VG3各自中的导通电压与截止电压的差相同，还有如果第1电极20与第1～第3控制电极40、50以及60各自之间的寄生电容不同，则以相互不同的方式设定第1时间点t1、第2时间点t2以及第3时间点t3的情形。
(第2实施方式)
图8是示出第2实施方式所涉及的半导体装置2的示意剖面图。在半导体装置2中，例如第1控制电极40以及第2控制电极50在沿着半导体部10的表面的方向交替配置。进而，在第1控制电极40与第2控制电极50之间分别配置2个第3控制电极60。
在半导体装置2中，第3控制电极60的数量是第1控制电极40的数量的2倍、第2控制电极50的数量的2倍。因此，栅极端子G3与第1电极20之间的寄生电容例如大于栅极端子G1与第1电极20之间的寄生电容。另外，栅极端子G3与第1电极20之间的寄生电容例如大于栅极端子G2与第1电极20之间的寄生电容。
图9是示出半导体装置2的控制方法的时序图。
在图9所示的控制方法中，使第1控制电压VG1以及第2控制电压VG2在第1时间点t1以及第2时间点t2从负15V上升到正15V。第3控制电压VG3被控制为在第3时间点t3从0V上升到正15V，在第4时间点t4从正15V下降到0V。
如图9所示，第1时间点t1以及第2时间点t2是同时的，第3时间点t3被设定为第1时间点t1以及第2时间点t2以前。
在该情况下，第3控制电压VG3的导通电压与截止电压的差小于第1控制电压VG1以及第2控制电压VG2中的导通电压与截止电压的差。然而，栅极端子G3与第1电极20之间的寄生电容大，所以第3控制电极60中的电位的上升延迟大于图5所示的ΔtON。因此，以使第1～第3控制电极40、50以及60的电位同时达到阈值电压的方式将第3时间点t3设定为第1时间点t1以及第2时间点t2以前。
(第3实施方式)
图10是示出第3实施方式所涉及的半导体装置1的控制方法的时序图。
在图10所示的控制方法中，使第1控制电压VG1以及第2控制电压VG2在第1时间点t1以及第2时间点t2从负15V上升到正15V。进而，在第5时间点t5，将第2控制电压VG2从正15V降低到负15V。之后，在第6时间点t6，将第1控制电压VG1从正15V降低到负15V。第1时间点t1以及第2时间点t2例如是同时的。
第3控制电压VG3被控制成在第3时间点t3从0V上升到正15V，在第4时间点t4从正15V下降到0V。第3时间点t3被设定为第1时间点t1以及第2时间点t2之后。进而，第4时间点t4例如被设定成与第5时间点t5同时。
在该例子中，在半导体装置1的接通时，通过第1控制电极40、第2控制电极50以及第3控制电极60各自的电位同时达到阈值电压，也能够降低接通损耗。
另外，在第3时间点t3与第4时间点t4之间的导通状态下，经由通过第1～第3控制电极40、50以及60感应的第1导电类型的反转层NIV，对第1层11注入电子，第1层11中的载流子密度变高(参照图3(a))。由此，能够降低半导体装置1的导通电阻。
图11是示出第3实施方式的变形例所涉及的半导体装置1的控制方法的时序图。
在图11所示的控制方法中，使第1控制电压VG1以及第2控制电压VG2在第1时间点t1以及第2时间点t2，从负15V上升到正15V，在第5时间点t5将第2控制电压VG2从正15V降低到负15V。之后，在第6时间点t6，将第1控制电压VG1从正15V降低到负15V。
第3控制电压VG3被控制为在与第1时间点t1以及第2时间点t2同时的第3时间点t3从0V上升到正15V，在与第5时间点t5同时的第4时间点t4从正15V下降到0V。
在该例子中，第1电极20与第3控制电极60之间的寄生电容大于第1电极20与第1控制电极40之间的寄生电容以及第1电极20与第2控制电极50之间的寄生电容，且第3控制电极60的寄生电容所引起的电位的上升延迟和图5所示的ΔtON相抵。
例如，在导通状态下经由通过第1控制电极40以及第2控制电极50感应的反转层NIV对第1层11注入电子而使第3控制电极60截止的控制中半导体装置1的导通电阻无法充分降低的情况下，使用图10以及图11所示的控制方法。
实施方式也可以包括以下的技术方案。
(技术方案1)
一种半导体装置的控制方法，该半导体装置具备：
第1电极；
第2电极，与所述第1电极对置；
半导体部，设置于所述第1电极与所述第2电极之间；以及
第1～第3控制电极，设置于所述半导体部与所述第1电极之间，从所述半导体部及所述第1电极电绝缘，相互电分离，
所述半导体部包括第1导电类型的第1层、第2导电类型的第2层、所述第1导电类型的第3层、以及所述第2导电类型的第4层，
所述第1～第3控制电极从所述半导体部的表面侧在所述第1层中延伸，
所述第2层设置于所述第1层与所述第1电极之间，
所述第3层选择性地设置于所述第2层与所述第1电极之间，与所述第1电极电连接，
所述第4层设置于所述第1层与所述第2电极之间，与所述第2电极电连接，在所述控制方法中
在第1时间点，使施加到所述第1控制电极与所述第1电极之间的第1控制电压从比所述第1控制电极的第1阈值电压低的第1截止电压上升到比所述第1阈值电压高的第1导通电压，
在第2时间点，使施加到所述第2控制电极与所述第1电极之间的第2控制电压从比所述第2控制电极的第2阈值电压低的第2截止电压上升到比所述第2阈值电压高的第2导通电压，
在第3时间点，使施加到所述第3控制电极与所述第1电极之间的第3控制电压从比所述第3控制电极的第3阈值电压低的第3截止电压上升到比所述第3阈值电压高的第3导通电压，
在所述第1～第3时间点以后的第4时间点，将所述第3控制电压降低到比所述第3阈值电压低的电平，
在所述第4时间点以后的第5时间点，将所述第2控制电压降低到比所述第2阈值电压低的电平，
在所述第5时间点以后的第6时间点，将所述第1控制电压降低到比所述第1阈值电压低的电平。
(技术方案2)
根据技术方案1记载的控制方法，其中，
在所述第4时间点，将所述第3控制电压降低到所述第3截止电压，
在所述第5时间点，将所述第2控制电压降低到所述第2截止电压，
在所述第6时间点，将所述第2控制电压降低到所述第1截止电压。
(技术方案3)
根据技术方案1或者2记载的控制方法，其中，
所述第3导通电压和所述第3截止电压的差小于所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差，
所述第3时间点在所述第1时间点以及所述第2时间点之后。
(技术方案4)
根据技术方案3记载的控制方法，其中，
在所述第5时间点或者所述第5时间点与所述第6时间点之间的第7时间点，将所述第3控制电压降低到比所述第3截止电压更低的电平，
在所述第6时间点以后的第8时间点，使所述第3控制电压返回到所述第3截止电压。
(技术方案5)
根据技术方案3记载的控制方法，其中，
所述第1电极被保持为比所述第2电极的第2电位低的第1电位，
在所述第1时间点，所述第1控制电极的电位从比所述第1电位低的电平变化为比所述第1电位高的电平，
在所述第2时间点，所述第2控制电极的电位从比所述第1电位低的电平变化为比所述第1电位高的电平，
在所述第3时间点，所述第3控制电极的电位从与所述第1电位相同的电平变化为比所述第1电位高的电平。
(技术方案6)
根据技术方案1～5中的任意1个记载的控制方法，其中，
所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差相同，
所述第1时间点和所述第2时间点是同时的。
(技术方案7)
根据技术方案1记载的控制方法，其中，
所述第3导通电压和所述第3截止电的差与所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差相同，
所述第1时间点、所述第2时间点以及所述第3时间点是同时的。
(技术方案8)
根据技术方案7记载的控制方法，其中，
所述第1电极被保持为比所述第2电极的第2电位低的第1电位，
所述第1～第3控制电极的电位在所述第1～第3时间点分别从比所述第1电位低的电平变化为比所述第1电位高的电平。
(技术方案9)
根据技术方案1记载的控制方法，其中，
所述第1～第3控制电极分别设置有多个，
所述第3控制电极的数量比所述第1控制电极的数量以及所述第2控制电极的数量多，
所述第1时间点以及所述第2时间点在所述第3时间点之后。
(技术方案10)
根据技术方案9记载的控制方法，其中，
所述第3导通电压和所述第3截止电的差小于所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差。
(技术方案11)
根据技术方案10记载的控制方法，其中，
所述第1电极被保持为比所述第2电极的第2电位低的第1电位，
在所述第1时间点，所述第1控制电极的电位从比所述第1电位低的电平变化为比所述第1电位高的电平，
在所述第2时间点，所述第2控制电极的电位从比所述第1电位低的电平变化为比所述第1电位高的电平，
在所述第3时间点，所述第3控制电极的电位从与所述第1电位相同的电平变化为比所述第1电位高的电平。
(技术方案12)
根据技术方案1～11中的任意1个记载的控制方法，其中，
所述第2时间点与所述第5时间点之间的期间、以及所述第4时间点与所述第5时间点之间的期间比所述第5时间点与所述第6时间点之间的期间长。
(技术方案13)
一种半导体装置的控制方法，该半导体装置具备：
第1电极；
第2电极，与所述第1电极对置；
半导体部，设置于所述第1电极与所述第2电极之间；以及
第1～第3控制电极，设置于所述半导体部与所述第1电极之间，从所述半导体部及所述第1电极电绝缘，相互电分离，
所述半导体部包括第1导电类型的第1层、第2导电类型的第2层、所述第1导电类型的第3层、以及所述第2导电类型的第4层，
所述第1～第3控制电极从所述半导体部的表面侧在所述第1层中延伸，
所述第2层设置于所述第1层与所述第1电极之间，
所述第3层选择性地设置于所述第2层与所述第1电极之间，与所述第1电极电连接，
所述第4层设置于所述第1层与所述第2层之间，与所述第2电极电连接，在所述控制方法中，
在第1时间点，使施加到所述第1控制电极与所述第1电极之间的第1控制电压从比所述第1控制电极的第1阈值电压低的第1截止电压上升到比所述第1阈值电压高的第1导通电压，
在第2时间点，使施加到所述第2控制电极与所述第1电极之间的第2控制电压从比所述第2控制电极的第2阈值电压低的第2截止电压上升到比所述第2阈值电压高的第2导通电压，
在第3时间点，使施加到所述第3控制电极与所述第1电极之间的第3控制电压从比所述第3控制电极的第3阈值电压低的第3截止电压上升到比所述第2阈值电压高的第3导通电压，
在所述第1～第3时间点以后的第4时间点，将所述第3控制电压降低到比所述第3阈值电压低的电平，
在所述第1～第3时间点以后的第5时间点，将所述第2控制电压降低到比所述第2阈值电压低的电平，
在所述第4时间点以及所述第5时间点以后的第6时间点，将所述第1控制电压降低到比所述第1阈值电压低的电平，
所述第3导通电压和所述第3截止电压的差小于所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差。
(技术方案14)
根据技术方案13记载的控制方法，其中，
在所述第4时间点，将所述第3控制电压降低到所述第3截止电压，
在所述第5时间点，将所述第2控制电压降低到所述第2截止电压，
在所述第6时间点，将所述第2控制电压降低到所述第1截止电压。
(技术方案15)
根据技术方案13记载的控制方法，其中，
所述第4时间点以及所述第5时间点是同时的。
(技术方案16)
根据技术方案13～15中的任意1个记载的控制方法，其中，
所述第3时间点在所述第1时间点以及所述第2时间点之后。
(技术方案17)
根据技术方案13～16中的任意1个记载的控制方法，其中，
所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差相同，
所述第1时间点和所述第2时间点是同时的。
(技术方案18)
根据技术方案13～17中的任意1个记载的控制方法，其中，
所述第1电极被保持为比所述第2电极的第2电位低的第1电位，
在所述第1时间点，所述第1控制电极的电位从比所述第1电位低的电平变化为比所述第1电位高的电平，
在所述第2时间点，所述第2控制电极的电位从比所述第1电位低的电平变化为比所述第1电位高的电平，
在所述第3时间点，所述第3控制电极的电位从与所述第1电位相同的电平变化为比所述第1电位高的电平。
(技术方案19)
根据技术方案1～18中的任意1个记载的控制方法，其中，
所述第1～第3导通电压相同。
(技术方案20)
根据技术方案1～19中的任意1个记载的控制方法，其中，
所述第1截止电压以及所述第2截止电压相同。
虽然说明了本发明的几个实施方式，但这些实施方式作为例子出示，未意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的要旨的范围内进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨，并且包含于权利要求书记载的发明和其均等的范围。

Claims (10)

1.一种半导体装置的控制方法，该半导体装置具备：
第1电极；
第2电极，与所述第1电极对置；
半导体部，设置于所述第1电极与所述第2电极之间；以及
第1控制电极、第2控制电极及第3控制电极，设置于所述半导体部与所述第1电极之间，与所述半导体部及所述第1电极电绝缘，相互电分离，
所述半导体部包括第1导电类型的第1层、第2导电类型的第2层、所述第1导电类型的第3层以及所述第2导电类型的第4层，
所述第1控制电极、所述第2控制电极及所述第3控制电极从所述半导体部的表面侧在所述第1层中延伸，
所述第2层设置于所述第1层与所述第1电极之间，
所述第3层选择性地设置于所述第2层与所述第1电极之间，与所述第1电极电连接，
所述第4层设置于所述第1层与所述第2电极之间，与所述第2电极电连接，在所述控制方法中，
在第1时间点，使施加到所述第1控制电极与所述第1电极之间的第1控制电压从比所述第1控制电极的第1阈值电压低的第1截止电压上升到比所述第1阈值电压高的第1导通电压，
在第2时间点，使施加到所述第2控制电极与所述第1电极之间的第2控制电压从比所述第2控制电极的第2阈值电压低的第2截止电压上升到比所述第2阈值电压高的第2导通电压，
在第3时间点，使施加到所述第3控制电极与所述第1电极之间的第3控制电压从比所述第3控制电极的第3阈值电压低的第3截止电压上升到比所述第3阈值电压高的第3导通电压，
在所述第1时间点、所述第2时间点及所述第3时间点以后的第4时间点，将所述第3控制电压降低到比所述第3阈值电压低的电平，
在所述第4时间点以后的第5时间点，将所述第2控制电压降低到比所述第2阈值电压低的电平，
在所述第5时间点以后的第6时间点，将所述第1控制电压降低到比所述第1阈值电压低的电平。
2.根据权利要求1所述的控制方法，其中，
在所述第4时间点，将所述第3控制电压降低到所述第3截止电压，
在所述第5时间点，将所述第2控制电压降低到所述第2截止电压，
在所述第6时间点，将所述第2控制电压降低到所述第1截止电压。
3.根据权利要求1所述的控制方法，其中，
所述第3导通电压和所述第3截止电压的差小于所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差，
所述第3时间点在所述第1时间点以及所述第2时间点之后。
4.根据权利要求3所述的控制方法，其中，
在所述第5时间点或者所述第5时间点与所述第6时间点之间的第7时间点，将所述第3控制电压降低到比所述第3截止电压更低的电平，
在所述第6时间点以后的第8时间点，使所述第3控制电压返回到所述第3截止电压。
5.根据权利要求3所述的控制方法，其中，
所述第1电极被保持为比所述第2电极的第2电位低的第1电位，
在所述第1时间点，所述第1控制电极的电位从比所述第1电位低的电平变化为比所述第1电位高的电平，
在所述第2时间点，所述第2控制电极的电位从比所述第1电位低的电平变化为比所述第1电位高的电平，
在所述第3时间点，所述第3控制电极的电位从与所述第1电位相同的电平变化为比所述第1电位高的电平。
6.根据权利要求1所述的控制方法，其中，
所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差相同，
所述第1时间点和所述第2时间点是同时的。
7.根据权利要求1所述的控制方法，其中，
所述第3导通电压和所述第3截止电的差与所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差相同，
所述第1时间点、所述第2时间点以及所述第3时间点是同时的。
8.根据权利要求7所述的控制方法，其中，
所述第1电极被保持为比所述第2电极的第2电位低的第1电位，
所述第1控制电极、所述第2控制电极及所述第3控制电极的电位在所述第1时间点、所述第2时间点及所述第3时间点分别从比所述第1电位低的电平变化为比所述第1电位高的电平。
9.一种半导体装置的控制方法，该半导体装置具备：
第1电极；
第2电极，与所述第1电极对置；
半导体部，设置于所述第1电极与所述第2电极之间；以及
第1控制电极、第2控制电极及第3控制电极，设置于所述半导体部与所述第1电极之间，与所述半导体部及所述第1电极电绝缘，相互电分离，
所述半导体部包括第1导电类型的第1层、第2导电类型的第2层、所述第1导电类型的第3层、以及所述第2导电类型的第4层，
所述第1控制电极、所述第2控制电极及所述第3控制电极从所述半导体部的表面侧在所述第1层中延伸，
所述第2层设置于所述第1层与所述第1电极之间，
所述第3层选择性地设置于所述第2层与所述第1电极之间，与所述第1电极电连接，
所述第4层设置于所述第1层与所述第2层之间，与所述第2电极电连接，在所述控制方法中，
在第1时间点，使施加到所述第1控制电极与所述第1电极之间的第1控制电压从比所述第1控制电极的第1阈值电压低的第1截止电压上升到比所述第1阈值电压高的第1导通电压，
在第2时间点，使施加到所述第2控制电极与所述第1电极之间的第2控制电压从比所述第2控制电极的第2阈值电压低的第2截止电压上升到比所述第2阈值电压高的第2导通电压，
在第3时间点，使施加到所述第3控制电极与所述第1电极之间的第3控制电压从比所述第3控制电极的第3阈值电压低的第3截止电压上升到比所述第2阈值电压高的第3导通电压，
在所述第1时间点、所述第2时间点及所述第3时间点以后的第4时间点，将所述第3控制电压降低到比所述第3阈值电压低的电平，
在所述第1时间点、所述第2时间点及所述第3时间点以后的第5时间点，将所述第2控制电压降低到比所述第2阈值电压低的电平，
在所述第4时间点以及所述第5时间点以后的第6时间点，将所述第1控制电压降低到比所述第1阈值电压低的电平，
所述第3导通电压和所述第3截止电压的差小于所述第1导通电压和所述第1截止电压的差、以及所述第2导通电压和所述第2截止电压的差。
10.根据权利要求9所述的控制方法，其中，
在所述第4时间点，将所述第3控制电压降低到所述第3截止电压，
在所述第5时间点，将所述第2控制电压降低到所述第2截止电压，
在所述第6时间点，将所述第2控制电压降低到所述第1截止电压。
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