CN110062957A - 半导体装置的驱动方法以及驱动电路 - Google Patents

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Abstract

半导体装置(100)具备在集电极电极(103)以及发射极电极(111)之间并联电连接的多个第1晶体管单元(120a)以及第2晶体管单元(120b)。各第1晶体管单元(120a)的栅极电压由第1栅极配线(114a)进行控制。各第2晶体管单元(120b)的栅极电压由第2栅极配线(114b)进行控制。驱动电路(130)在半导体装置(100)的导通时，对第1以及第2栅极配线(114a、114b)这两者施加半导体装置(100)的接通电压，并且在从开始施加接通电压起经过了预先设定的时间之后，对第2栅极配线(114b)施加半导体装置(100)的断开电压，另一方面，对第1栅极配线(114a)施加接通电压。

Description

半导体装置的驱动方法以及驱动电路
技术领域
本发明涉及半导体装置的驱动方法以及驱动电路，更特定地，涉及电压驱动型的半导体装置的驱动方法以及驱动电路。
背景技术
作为电力用半导体装置之一，已知以MOS-FET(Metal-Oxide-SemiconductorField-Effect Transistor)以及IGBT(Insulated Gate Bipolar Transistor)代表的、与栅极电极的电压对应地控制通断的电压驱动型的半导体装置。
在日本特开2004-319624号公报(专利文献1)中，记载了通过栅极与第1栅极图案连接的多个第1栅极电压驱动型半导体元件和栅极与第2栅极图案连接的多个第2栅极电压驱动型半导体元件之间的并联连接而构成1个半导体装置的结构。而且，公开了通过在第1栅极图案与第2栅极图案之间将截止时的电压变化设为不同的定时，从而防止由浪涌电压导致的破坏。
另外，在日本特开平6-85268号公报(专利文献2)中也记载了将电力用半导体元件的栅极电极分割成多个的构造。在专利文献2中，公开了如下结构，即，对于被分割的栅极电极中的栅极-源极间耐压未达到规定值的栅极电极，通过与源极端子连接而不是与栅极端子连接，从而使该栅极电极的下方区域不作为IGBT进行动作。
专利文献1：日本特开2004-319624号公报
专利文献2：日本特开平6-85268号公报
发明内容
就电压驱动型的半导体装置而言，谋求抑制通断时的通断损耗。特别地，在导通时，由于与注入的电子电流大相呼应的空穴的量也变大，因此至导通结束为止的时间变短，通断损耗变小。
另一方面，就电压驱动型的半导体装置而言，优选在由于发生负载短路等而产生了过电流的情况下，至半导体装置成为短路故障为止的短路时间长。通常，短路时间是电流(在IGBT是集电极电流Ic)以及电压(在IGBT是集电极-发射极间电压Vce)相乘得到的功率(Ic×Vce)的时间积分值即∫(Ic×Vce)dt达到以该半导体装置在短路时能够承受的能量进行定义的ESC为止的所需时间。这里，ESC依赖于半导体芯片的大小而大致被决定，对于短路时的Vce也由半导体装置所连接的电源的电压而大致被决定。因此，为了使短路时间变长，需要抑制集电极电流Ic。
但是，集电极电流Ic的大小与在接通时注入的电子电流的大小成比例。因此，可理解如果为了抑制通断损耗而使集电极电流Ic变大，则不利于确保短路时间，两者存在折衷的关系。如上所述，就电压驱动型的半导体装置而言，难以在维持通断损耗所代表的元件性能的状态下改善短路时间。
本发明就是为了解决上述的问题点而提出的，本发明的目的在于对于电压驱动型的半导体装置确保短路时间，而不增加通断损耗。
作为本公开的一个方面，一种半导体装置的驱动方法，该半导体装置具备电并联连接的多个半导体元件以及电绝缘的多个栅极配线，多个栅极配线包含第1以及第2栅极配线。多个半导体元件包含：至少1个第1半导体元件，其具有通过第1栅极配线的电压而对电流进行控制的第1沟道区域；以及至少1个第2半导体元件，其具有通过第2栅极配线的电压而对电流进行控制的第2沟道区域。驱动方法具备下述步骤：在半导体装置的导通时，对第1以及第2栅极配线这两者施加半导体装置的接通电压的步骤；以及在从开始施加接通电压起经过了预先设定的时间之后，对第2栅极配线施加半导体装置的断开电压，另一方面，对第1栅极配线施加接通电压。
作为本公开的另一个方面，一种半导体装置的驱动电路，该半导体装置具备并联电连接的多个半导体元件以及电绝缘的多个栅极配线，该半导体装置的驱动电路具备第1以及第2栅极电压控制部。多个栅极配线包含第1以及第2栅极配线。多个半导体元件包含：至少1个第1半导体元件，其具有通过第1栅极配线的电压而对电流进行控制的第1沟道区域；以及至少1个第2半导体元件，其具有通过第2栅极配线的电压而对电流进行控制的第2沟道区域。第1栅极电压控制部构成为，根据驱动控制信号而对第1栅极配线施加半导体装置的接通电压或者断开电压。驱动控制信号在半导体装置的导通时从第1信号电平转换为第2信号电平，另一方面，在半导体装置的截止时从第2信号电平转换为第1信号电平。第2栅极电压控制部构成为，与驱动控制信号相对应地对第2栅极配线施加接通电压或者断开电压。第1栅极电压控制部在驱动控制信号为第1信号电平时将断开电压施加至第1栅极配线，并且在驱动控制信号为第2信号电平时将接通电压施加至第1栅极配线。第2栅极电压控制部在驱动控制信号从第1信号电平转换为第2信号电平时，将接通电压以预先设定的时间宽度以脉冲状施加至第2栅极配线。
发明的效果
根据本发明，对于电压驱动型的半导体装置，能够确保短路时间，而不增加通断损耗。
附图说明
图1是用于对应用本实施方式涉及的驱动方法的半导体装置的结构的一个例子进行说明的剖视图。
图2是对用于向图1的半导体装置供给栅极电压的结构进行说明的概念性的剖视图。
图3是对图1以及图2所示的半导体装置中的栅极配线的第1配置例进行说明的俯视图。
图4是对图1以及图2所示的半导体装置的栅极配线的第2配置例进行说明的俯视图。
图5是对本实施方式涉及的半导体装置的驱动结构进行说明的概念性的电路图。
图6是对本实施方式涉及的半导体装置的驱动方法进行说明的概念性的波形图。
图7是半导体装置的导通时的模拟波形图。
图8是半导体装置的截止时的模拟波形图。
图9是在半导体装置的导通时产生了负载短路时的模拟波形图。
图10是对应用本实施方式涉及的驱动方法的半导体装置的结构的变形例进行说明的剖视图。
图11是对图10所示的变形例涉及的半导体装置的栅极配线的配置例进行说明的俯视图。
具体实施方式
以下，使用附图对本发明的实施方式进行说明。此外，以下，对图中的相同或者相当的部分标注相同的标号，原则上不重复其说明。
图1是对应用本实施方式涉及的驱动方法的半导体装置100的结构的一个例子进行说明的剖视图。
参照图1，半导体装置100具备在P+衬底101的上表面形成的N+缓冲层102、N－漂移层106、电荷积蓄层107、沟道掺杂层108、源极注入区域109以及P+扩散区域110。在P+衬底101的背面形成有集电极电极103，P+衬底101作为集电极层而起作用。
而且，半导体装置100具备发射极电极111和多个栅极电极105。发射极电极111形成于源极注入区域109的一部分区域(未形成氧化膜112的区域)和P+扩散区域110的上表面。发射极电极111设置于半导体芯片的第1主表面侧。集电极电极103设置于与第1主表面相反侧的第2主表面。在第1主表面中，发射极电极111以及多个栅极电极105之间通过氧化膜112被绝缘。而且，栅极电极105通过栅极绝缘膜104而与周围的各层以及区域电绝缘。
各栅极电极105以在图1的纸面铅垂方向延伸的方式由通过导电体(例如，多晶硅)形成的栅极配线构成，其中，该导电体埋入至设为条带状的沟槽。图1所示的半导体装置100具有所谓的电荷积蓄形沟槽栅型双极晶体管(CSTBT(注册商标))构造，针对每个栅极电极105，形成晶体管单元120，该晶体管单元120具有依赖于与栅极电极的电压(以下，也简称为“栅极电压”)对应的电场而电流发生变化的沟道区域113。
在各晶体管单元120设置与栅极电极105的电压相对应地对电流进行控制的沟道区域113。就以CSTBT构造为首的纵型晶体管构造而言，通过缩小形成为沟槽型的多个栅极配线的间距，形成大量的晶体管单元120，从而能够实现接通电阻的下降。
如上所述，半导体装置100具有如下结构，即，在同一芯片之上共用集电极电极103以及发射极电极111，多个晶体管单元120并联电连接。即，就半导体装置100而言，在作为一对主电极而起作用的集电极电极103以及发射极电极111之间，产生与各沟道区域113中的电子电流之和成正比的电流(以下，也称为集电极电流Ic)，其中，各沟道区域113中的电子电流与各栅极电极105的电压相对应地被控制。这样，半导体装置100作为能够与栅极电压相对应地对集电极电流Ic进行控制的电压驱动型的开关元件而起作用。
图2示出对用于向半导体装置100供给栅极电压的结构进行说明的概念性的剖视图。
在图2中从图1删除发射极电极111以及氧化膜112的标记，取代之，概念性地示出用于供给栅极电压的结构。
就半导体装置100而言，由彼此绝缘的多个栅极配线构成多个栅极电极105。在图2的例子中，配置2种栅极配线114a以及114b。栅极配线114a以及114b分别与栅极焊盘115a以及115b电连接。栅极焊盘115a以及115b彼此电绝缘，从在后面说明的驱动电路分别被施加各自的电压信号。
其结果，可理解多个晶体管单元120包含由栅极配线114a构成栅极电极105的晶体管单元120a以及由栅极配线114b构成栅极电极105的晶体管单元120b。晶体管单元120a具有与栅极配线114a的电压相对应地对电流进行控制的沟道区域113a，晶体管单元120b具有与栅极配线114b的电压相对应地对电流进行控制的沟道区域113b。
如上所述，栅极配线114a对应于“第1栅极配线”，沟道区域113a对应于“第1沟道区域”，晶体管单元120a对应于“第1半导体元件”。另外，栅极配线114b对应于“第2栅极配线”，沟道区域113b对应于“第2沟道区域”，晶体管单元120b对应于“第2半导体元件”。
在图3以及图4示出用于对栅极配线114a、114b的配置例进行说明的、从第1主表面侧对半导体装置100进行观察的俯视图。图3以及图4仅标记有栅极配线以及栅极焊盘。
参照图3以及图4，栅极配线114a以及114b设置为包含用于形成沿同一方向(纸面左右方向)延伸的栅极电极部分的周期性配线图案。而且，栅极配线114a与栅极焊盘115a电连接。栅极配线114b与栅极焊盘115b电连接。
栅极焊盘115a以及115b能够设置于与栅极配线114a以及114b不同的配线层。为了避免分别与栅极焊盘115a、115b连接的导线彼此的干涉，优选栅极焊盘115a、115b在半导体装置100的第1主表面对称配置(线对称或者点对称)。
对栅极焊盘115a供给栅极电压信号Vg1。对栅极焊盘115b供给栅极电压信号Vg2。其结果，栅极配线114a的电压由栅极电压信号Vg1规定，栅极配线114b的电压由栅极电压信号Vg2规定。
此外，在图3以及图4中，2种栅极配线以“114a、114b、114a、114b、…”的顺序周期性地排列，但也能够以不同的顺序周期性地配置。例如“114a、114b、114b、114a、114b、114b、…”，或者，“114a、114a、114a、114b、114a、114a、114a、114b、114a、…”这样，只要是周期性地排列，也可以是栅极配线114a以及114b的配置根数不同。
图5是对本实施方式涉及的半导体装置的驱动结构进行说明的概念性的电路图。
参照图5，半导体装置100以通过栅极配线114a而对栅极电压信号进行控制的多个晶体管单元120a和通过栅极配线114b而对栅极电压信号进行控制的多个晶体管单元120b在集电极电极103以及发射极电极111之间并联连接的结构的等效电路示出。
在对集电极电极103以及发射极电极111之间施加了电压的状态下，如果栅极-发射极间的电压比阈值电压高，则半导体装置100接通。在接通状态下，集电极-发射极间电压Vce几乎变为0。集电极电流Ic由根据栅极配线114a的电压而在多个晶体管单元120a产生的电子电流以及空穴电流之和、与根据栅极配线114b的电压而在多个晶体管单元120b产生的电子电流以及空穴电流之和的总和示出。
另一方面，如果栅极电压比阈值电压低，则半导体装置100断开。在断开状态下，成为Ic＝0。
半导体装置100的驱动电路130与驱动控制信号Spd的信号电平相对应地对半导体装置100进行通断。例如，驱动电路130进行动作，以使得在驱动控制信号Spd为逻辑低电平(以下，简单标记为“L电平”)的期间使半导体装置100断开，另一方面，在驱动控制信号Spd为逻辑高电平(以下，简单标记为“H电平”)的期间使半导体装置100接通。
驱动电路130具有栅极电压控制部131和栅极电压控制部132。栅极电压控制部131根据驱动控制信号Spd而产生栅极电压信号Vg1。栅极电压信号Vg1经由栅极焊盘115a而供给至栅极配线114a。栅极电压控制部132根据驱动控制信号Spd而产生栅极电压信号Vg2。栅极电压信号Vg2经由栅极焊盘115b而供给至栅极配线114b。
图6是对本实施方式涉及的半导体装置的驱动方法进行说明的概念性的波形图。
参照图6，在时刻t1之前，为了将半导体装置100设为断开状态，驱动控制信号Spd是L电平。与此对应地，将栅极电压信号Vg1以及Vg2这两者设定为用于使各晶体管单元120a、120b断开的电压(以下，也称为“断开电压”)。断开电压例如是接地电压GND或者负电压。
在时刻t1，为了使半导体装置100导通，驱动控制信号Spd从L电平转换为H电平。与此对应地，栅极电压信号Vg1以及Vg2各自从断开电压变化为用于使各晶体管单元120a、120b接通的电压(以下，也称为“接通电压”)。接通电压例如是正的电源电压VCC。由此，能够实现与时刻t1相对应地将接通电压施加至栅极配线114a、114b这两者的步骤。
栅极电压信号Vg1在驱动控制信号Spd的H电平期间维持为接通电压。与此相对，在从时刻t1经过了规定时间Tpl的时刻t2，栅极电压信号Vg2从接通电压变化为断开电压。即，通过栅极电压信号Vg2，在半导体装置100的导通时，能够以与规定时间Tpl相当的时间宽度将接通电压以脉冲状施加至栅极配线114b。由此，能够实现下述步骤，即，在时刻t2及之后，对栅极配线114b施加断开电压，另一方面，对栅极配线114a施加接通电压。
在时刻t3，为了使半导体装置100截止，驱动控制信号Spd从H电平转换为L电平。与此对应地，栅极电压信号Vg1从接通电压变化为断开电压。另一方面，栅极电压信号Vg2与时刻t2及之后同样地维持为断开电压。
接下来，对与图6所示的栅极电压信号Vg1、Vg2对应的半导体装置100的动作进行说明。
再次参照图2，在时刻t1，如果对栅极配线114a施加比阈值电压高的接通电压，则沟道区域113a反转为N型而形成沟道。同样地，通过对栅极配线114b施加接通电压，从而沟道区域113b反转为N型而形成沟道。
通过在沟道区域113a以及113b形成的沟道，电子从发射极电极111经由电荷积蓄层107而注入至N-漂移层106。由于该注入的电子，隔着N+缓冲层102而P+衬底(集电极层)101与N-漂移层106之间被正向偏置，空穴从集电极电极103经由P+衬底(集电极层)101以及N+缓冲层102而注入至N－漂移层106。其结果，通过导电率调制而N－漂移层106的电阻大幅度地下降，由此作为IGBT的电流容量增大。
在时刻t2，如果对栅极配线114b供给断开电压，则在晶体管单元120b，栅极-发射极间电压成为0或者负电压，沟道区域113b恢复成P型。由此，沟道消失，因而在晶体管单元120b从发射极电极111注入的电子的供给停止，与此相对应地，电子电流不流动。另一方面，就与被供给接通电压的栅极配线114a对应的沟道区域113a而言，沟道的形成得到维持，因而晶体管单元120a的电子电流持续地流动。
因此，在半导体装置100的接通期间(Spd＝H电平)，在时刻t1～t2，由多个晶体管单元120a以及120b这两者形成的电子电流作为集电极电流Ic而流动。另一方面，在时刻t2～t3，仅由多个晶体管单元120a形成的电子电流作为集电极电流Ic而流动。
在时刻t3，如果对栅极配线114a供给断开电压，则在晶体管单元120a中，栅极-发射极间电压也变为0或者负电压，沟道区域113a恢复为P型。由此，在沟道区域113a中沟道也消失，因而在晶体管单元120a中，从发射极电极111注入的电子的供给也停止。其结果，在多个晶体管单元120a以及120b的全部中电子电流不流动，因而半导体装置100被断开，成为Ic＝0。
接下来，在图7～图9示出半导体装置100的导通时以及截止时的模拟波形。通过图7～图9，在根据图6的波形而设定了Vg1(晶体管单元120a)的基础上，对于Vg2(晶体管单元120b)的设定，进行了下述3个实例间的比较。
第1实例是以使全部晶体管单元120并联地动作的方式设为Vg2＝Vg1的通常的驱动方法。第2实例是将Vg2设为图6所示的脉冲状波形的本实施方式涉及的驱动方法。第3实例是为了比较而示出的将Vg2维持为断开电压的驱动方法。
在图7示出半导体装置100的导通时的模拟波形，在图8示出半导体装置100的截止时的模拟波形。在图7以及图8中，模拟了未发生负载短路的通常的导通动作以及截止动作。
参照图7，对于栅极电压信号Vg2，第1实例的波形301与图6的Vg1的波形相同。另一方面，第2实例的波形302与图6的Vg2的波形相同，在第3实例的波形303中，Vg2维持为断开电压。
对于由栅极电压信号Vg2控制的晶体管单元120b的栅极-发射极间电压Vge，示出第1～第3实例的波形311～313。就波形311、312而言，与栅极电压信号Vg2被设定为接通电压相对应地，Vge上升。在Vge的上升的中途，产生Vge固定的镜像区间305。
此外，镜像区间305的产生定时根据驱动电路130的驱动条件以及半导体装置100的元件特性而以固定定时产生，因而能够通过实际实验或模拟而预先知晓。
就波形312而言，与在时刻t2及之后Vg2变化为断开电压相对应地，Vge也下降。Vg2＝0时的波形313维持为Vge＝0。
对于半导体装置100整体中的集电极电流Ic，示出第1～第3实例的波形321～323，对于集电极-发射极间电压Vce，也示出第1～第3实例的波形331～333。
对于集电极电流Ic，至时刻t2为止的举动，在波形321以及322中几乎相同。另一方面，就在各晶体管单元120b未形成沟道的第3实例的波形323而言，与波形321、322相比电流的上升速度变缓。另外，可理解关于接通时的与稳态电流Ion相对的峰值电流，与波形321、322相比小。此外，就第2以及第3实例而言，以使集电极电流Ic的Ion与第1实例相同的方式，对通断的条件进行调整，执行了模拟。
对于集电极-发射极间电压Vce，至时刻t2为止的举动在波形331以及332中几乎相同。另一方面，能够理解，就在各晶体管单元120b未形成沟道的第3实例的波形333而言，与波形331、332相比电压的下降定时延迟。
此外，可理解通过将栅极电压信号Vg2变化为断开电压的时刻t2设定在镜像区间305的结束之后，从而在时刻t2，集电极电流Ic＝Ion，且集电极-发射极间电压Vce大致为0，半导体装置100的导通大致结束。
根据图7的模拟结果，可理解，就第3实例而言，与第1实例相比，导通时的Ic以及Vce的变化缓慢。因此，就第3实例而言，担心通断损耗增大。另一方面，在第1以及第2实例之间，导通时的Ic以及Vce的举动大致相同。因此，可理解，即使将栅极电压信号Vg2设为脉冲状电压，导通时的通断损耗也与通常的驱动方法即第1实例同等。
在图8示出半导体装置100的截止时的模拟波形。
参照图8，在时刻t3，栅极电压信号Vg1从接通电压变化为断开电压，由此半导体装置100被截止。对于栅极电压信号Vg2，第1实例的波形301与图6的Vg1的波形相同。另一方面，就第2实例的波形302以及第3实例的波形303而言，截止时的Vgs固定为断开电压。
对于集电极电流Ic以及集电极-发射极间电压Vce，在截止时，与第1实例(波形321以及331)相比，在第3实例(波形323以及333)中在接通状态下形成沟道的晶体管单元120的数量少，因此在更早的定时，发生Vce的上升以及Ic的下降。
第2实例(波形322以及332)中的Ic以及Vce的举动与第3实例(波形323以及333)接近。但是，通过第1～第3实例，Vce的上升定时和Ic的下降定时之间的时间差、以及Vce和Ic的斜率相同。因此，通过第1～第3实例，可理解截止时的通断损耗是同等的。
如上所述，在不发生负载短路、即通常的导通动作以及截止动作中，即使应用本实施方式涉及的驱动方法(第2实例)，相对于通常的驱动方法(第1实例)，通断损耗也不会恶化。
在图9示出发生负载短路时的导通时的模拟波形。在图9中，将半导体装置100的施加电压(即，Vce)设为图7以及图8中的1.5倍(相当于额定电压的2/3倍)而进行模拟。
另外，在图9中，与图7以及图8相比变更了时间轴的尺度，但时刻t1、t2以及t3表示与图7以及图8相同的定时。因此，在图9中，就第1实例而言，Vg1以及Vg2在时刻t1～t3之间维持为接通电压，就第2实例而言，Vg1在时刻t1～t3之间维持为接通电压，另一方面，Vg2在时刻t1～t2之间以脉冲状设定为接通电压。另外，就第3实例而言，Vg1在时刻t1～t3之间维持为接通电压，另一方面，Vg2在时刻t1～t3维持为断开电压。
其结果，由栅极电压信号Vg2控制的晶体管单元120b的栅极-发射极间电压Vge在第1～第3实例的各自中示出波形311～313的举动。另外，集电极电流Ic在第1～第3实例的各自中示出波形321～323的举动。此外，如上所述，在图9的模拟中，Vce是固定值。
根据波形311～313以及波形321～323，可理解到，在第2实例中，在紧跟导通之后的期间，产生与第1实例同等的集电极电流Ic，但在栅极电压信号Vg2变化为断开电压的时刻t2及之后，由于与栅极配线114b对应的晶体管单元120b的电流被切断，从而能够抑制集电极电流Ic。因此，可理解到，在由于发生负载短路等而产生了过电流的情况下，关于对至半导体装置100成为短路故障为止的短路时间进行决定的“Ic×Vce”，在第2实例中，与第1实例相比能够大幅度地下降。其结果，对于与ESC/∫(Icc×Vce)dt相当的短路时间，在实例2中，与实例1相比能够确保得更长。
在第3实例中，能够整体地抑制集电极电流Ic，但导通时的峰值也变小。其结果，担心对与集电极电流Ic变得过大对应的短路故障的检测产生不良影响。换言之，根据波形321以及322的比较，可理解到即使将栅极电压信号Vg2设为脉冲状，也能够与第1实例(通常的驱动方法)同样地执行基于集电极电流Ic的峰值的负载短路的检测。
如上所述，根据本实施方式涉及的半导体装置100的驱动方法，对于一部分的栅极配线(栅极配线114b)，通过仅在紧跟导通之后以脉冲状施加接通电压，从而能够不增加通常动作时(未发生负载短路时)的通断损耗，而对发生负载短路时的集电极电流Ic进行抑制。其结果，能够不增加通断损耗，而确保在发生负载短路时至半导体装置100成为短路故障为止的时间(短路时间)。
此外，产生栅极电压信号Vg2的栅极电压控制部132例如能够构成为具有通常的单触发脉冲生成电路的功能，该单触发脉冲生成电路对驱动控制信号Spd的从L电平向H电平的转换作出响应，输出预先设定的时间宽度Tpl。
这里，优选时间宽度Tpl基于导通时的电压以及电流的举动而设定。例如，优选脉冲电压的时间宽度Tpl(图6)设定为大于或等于在图7中示出的时间宽度td(on)以及时间宽度tc(on)之和(即，Tpl≥td(on)+tc(on))。
如图7所示，时间宽度td(on)相当于从栅极电压信号Vg1、Vg2的上升定时(时刻t1)至集电极电流Ic的上升开始为止的所需时间。另外，时间宽度tc(on)相当于从集电极电流Ic的上升开始至集电极-发射极间电压Vce的下降结束为止的所需时间。在上述的电流以及电压的变化期间内，通过将栅极电压信号Vg2设为接通电压，从而使每单位时间的集电极电流变大，由此能够抑制通断损耗。换言之，担心如果设为Tpl＜td(on)+tc(on)，则集电极电流Ic的上升以及/或者Vce的下降变缓，由此通断损耗与通常的驱动方法(第1实例)相比增加。
另一方面，能够如从图9理解的那样，在发生负载短路时，使栅极电压信号Vg2的脉冲状的时间宽度Tpl越短，则集电极电流Ic的抑制，即确保绝缘时间的效果越高。在难以仅通过Vce波形而对tc(on)区间的结束定时(Vce已下降的定时)进行判断的情况下，能够通过镜像区间结束的定时，对Vce确实已下降的定时进行判断。对于时间宽度Tpl，优选设定在经过了td(on)+tc(on)之后，或者，设定在镜像区间结束的定时之后。
由此，优选时间宽度Tpl设定为在从时刻t1经过了td(on)+tc(on)的定时，或者，在与镜像区间结束的定时相比延迟的定时，栅极电压信号Vg2向断开电压进行变化。这里，如在图7中说明的那样，在通常的驱动方法(第1实例)与将一部分的栅极配线的接通电压设为紧跟导通之后的脉冲状的本实施方式(第2实例)之间，至时刻t2为止的Vge、Ic以及Vce的举动几乎相同。
因此，对于本实施方式的脉冲状电压的时间宽度Tpl，能够根据通常的驱动方法(各栅极配线共通地施加接通电压)的半导体装置100的导通时的举动(具体地说，Ic、Vge、Vce的实测结果或者模拟结果)而预先设定固定值。因此，脉冲状电压的断开定时能够预先固定，能够通过计时器等进行设定。即，不需要为了决定脉冲状电压的断开定时而对通断动作中的电压以及电流(Ic、Vge、Vce)进行监视。
(变形例)
以上，对将栅极配线划分为2种而分别独立地对栅极电压信号进行控制的结构进行了说明，但栅极配线也能够划分为大于或等于3的多种。
在图10示出对应用本实施方式涉及的驱动方法的半导体装置的结构的变形例进行说明的剖视图。
将图10与图2相比较，在图10的结构中，作为各晶体管单元120(图1)的用于构成栅极电极105(图1)的多个栅极配线，配置3种栅极配线114a、114b以及114c。栅极配线114a、114b以及114c分别与栅极焊盘115a、115b以及115c电连接。栅极焊盘115a～115c彼此电绝缘，分别从驱动电路130(图4)被施加电压信号。
因此，在图10的结构例中，多个晶体管单元120包含：晶体管单元120a，其由栅极配线114a构成栅极电极105；晶体管单元120b，其由栅极配线114b构成栅极电极105；以及晶体管单元120c，其由栅极配线114c构成栅极电极105。即，晶体管单元120a具有与栅极配线114a的电压相对应地对电流进行控制的沟道区域113a，晶体管单元120b具有与栅极配线114b的电压相对应地对电流进行控制的沟道区域113b，晶体管单元120c具有与栅极配线114c的电压相对应地对电流进行控制的沟道区域113c。
在图11示出对图10所示的半导体装置的栅极配线的配置例进行说明的俯视图。
参照图11，栅极配线114a～114c各自设置为包含用于形成沿同一方向(纸面左右方向)延伸的栅极电极部分的周期性配线图案。在图11的例子中，3种栅极配线以“114a、114b、114c、114a、114b、114c、…”的顺序周期性地排列，但也能够以不同的顺序周期性地配置。例如“114a、114b、114c、114b、114a、114b、114c、114b、…”，或者，“114a、114a、114b、114c、114a、114a、114b、114c、…”这样，只要是周期性地排列，则栅极配线114a、114b、114c的配置根数也可以不同。
此外，在区域117中，栅极配线114a～114c在俯视图上交叉，但通过配置于不同的层，从而彼此并不是电连接。
而且，栅极配线114a～114c分别与栅极焊盘115a～115c电连接。对于栅极焊盘115a～115c，也能够设置于与栅极配线114a～114c不同的配线层。对于栅极焊盘115a～115c，为了避免导线的干涉，优选也彼此分离地配置。
对栅极配线114a～114c中的1个或者2个施加图6的栅极电压信号Vg1，对剩余的栅极配线施加仅紧跟导通之后的脉冲状电压(图6的栅极电压信号Vg2)。此外，在对2种栅极配线施加脉冲状电压的情况下，也可以对一个栅极配线施加与栅极电压信号Vg2(图6)不同的脉冲宽度的电压(例如，栅极电压信号Vg3)。在上述情况下，驱动电路130在栅极电压控制部131以及132的基础上还包含用于输出栅极电压信号Vg3的栅极驱动控制部。
另外，栅极配线也能够分割为大于或等于4的多种。如上所述，在栅极配线被分割为N种(N：大于或等于3的整数)的结构中，驱动电路130控制为，对N种中的一部分的K种(K：1≤K≤(N-1)的整数)的栅极配线，施加图6的栅极电压信号Vg1的。
而且，驱动电路130能够对剩余的(N-K)种栅极配线，施加仅紧跟导通之后的脉冲状电压。此时，对(N-K)种栅极配线的一部分或者全部施加图6的栅极电压信号Vg2。此外，在对大于或等于2种的栅极配线施加脉冲状电压的情况下，也可以在它们中间改变脉冲宽度。
由此，与在本实施方式中说明的同样地，能够在发生负载短路时对至成为短路故障为止的时间进行确保而不增加半导体装置的通断损耗。
此外，应用在本实施方式中说明了的驱动方法以及驱动电路的半导体装置的结构不限定于图1以及图2所例示的CSTBT构造。即，就具有多个半导体元件并联电连接的结构的半导体装置而言，只要具有通过电绝缘的多个栅极配线而对栅极电压进行控制的结构，则能够设为应用本发明的驱动的对象。
应当认为本次公开的实施方式的所有方面都是例示，并不是限制性的内容。本发明的范围由权利要求书示出，而非上述的说明，意在包含与权利要求书等同的含义以及范围内的全部变更。
标号的说明
100半导体装置，101 P+衬底，102 N+缓冲层，103集电极电极，104栅极绝缘膜，105栅极电极，106 N－漂移层，107电荷积蓄层，108沟道掺杂层，109源极注入区域，110 P+扩散区域，111发射极电极，112氧化膜，113、113a、113b、113c沟道区域，114a、114b、114c栅极配线，115a、115b、115c栅极焊盘，120、120a、120b、120c晶体管单元，130驱动电路，131、132栅极电压控制部，301～303、311～313、321～323、331～333波形(模拟)，305镜像区间，GND接地电压，Ic集电极电流，Tpl规定时间(时间宽度)，Vg1、Vg2栅极电压信号。

Claims (6)

1.一种半导体装置的驱动方法，该半导体装置具备并联电连接的多个半导体元件以及电绝缘的多个栅极配线，
在该半导体装置的驱动方法中，
所述多个栅极配线包含第1栅极配线以及第2栅极配线，
所述多个半导体元件包含：至少1个第1半导体元件，其具有通过所述第1栅极配线的电压而对电流进行控制的第1沟道区域；以及至少1个第2半导体元件，其具有通过所述第2栅极配线的电压而对电流进行控制的第2沟道区域，
所述驱动方法具备下述步骤：
在所述半导体装置的导通时，对所述第1栅极配线以及第2栅极配线这两者施加所述半导体装置的接通电压的步骤；以及
在从开始施加所述接通电压起经过了预先设定的时间之后，对所述第2栅极配线施加所述半导体装置的断开电压，另一方面，对所述第1栅极配线施加所述接通电压的步骤。
2.根据权利要求1所述的半导体装置的驱动方法，其中，
所述预先设定的时间大于或等于第1所需时间和第2所需时间之和，其中，该第1所需时间是从所述接通电压的施加开始起至所述半导体装置的端子间电流的上升开始为止的时间，该第2所需时间是从所述端子间电流的上升开始起至所述半导体装置的端子间电压下降为止的时间。
3.根据权利要求1所述的半导体装置的驱动方法，其中，
所述预先设定的时间决定为，在所述半导体装置的镜像区间之后对所述第2栅极配线施加所述断开电压。
4.一种半导体装置的驱动电路，该半导体装置具备并联电连接的多个半导体元件以及电绝缘的多个栅极配线，
在该半导体装置的驱动电路中，
所述多个栅极配线包含第1栅极配线以及第2栅极配线，
所述多个半导体元件包含：至少1个第1半导体元件，其具有通过所述第1栅极配线的电压而对电流进行控制的第1沟道区域；以及至少1个第2半导体元件，其具有通过所述第2栅极配线的电压而对电流进行控制的第2沟道区域，
所述驱动电路具备：
第1栅极电压控制部，其构成为根据在所述半导体装置的导通时从第1信号电平转换为第2信号电平，另一方面，在所述半导体装置的截止时从所述第2信号电平转换为所述第1信号电平的驱动控制信号，对所述第1栅极配线施加所述半导体装置的接通电压或者断开电压；以及
第2栅极电压控制部，其构成为与所述驱动控制信号相对应地对所述第2栅极配线施加所述接通电压或者所述断开电压，
所述第1栅极电压控制部在所述驱动控制信号为所述第1信号电平时将所述断开电压施加至所述第1栅极配线，并且在所述驱动控制信号为所述第2信号电平时将所述接通电压施加至所述第1栅极配线，
所述第2栅极电压控制部在所述驱动控制信号从所述第1信号电平转换为所述第2信号电平时，将所述接通电压以预先设定的时间宽度以脉冲状施加至所述第2栅极配线。
5.根据权利要求4所述的半导体装置的驱动电路，其中，
所述预先设定的时间宽度决定为大于或等于第1所需时间和第2所需时间之和，其中，该第1所需时间是从所述接通电压的施加开始起至所述半导体装置的端子间电流的上升开始为止的时间，该第2所需时间是从所述端子间电流的上升开始起至所述半导体装置的端子间电压下降为止的时间。
6.根据权利要求4所述的半导体装置的驱动电路，其中，
所述预先设定的时间宽度决定为，在所述半导体装置的镜像区间之后对所述第2栅极配线施加所述断开电压。
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