CN102473645B - 半导体元件、半导体装置以及功率变换器 - Google Patents

半导体元件、半导体装置以及功率变换器 Download PDF

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Abstract

本发明提供一种包括MISFET的半导体元件(100)，特征在于具有经过了沟道外延层(50)的逆向的二极管的特性。半导体元件(100)具备第1导电型的半导体层(20)、第2导电型的体区(30)、第1导电型的源极区(40)以及漏极区、与体区接触地形成的沟道外延层(50)、源极电极(45)以及漏极电极(70)、栅极绝缘膜(60)、和栅极电极(65)。在施加给MISFET的栅极电极的电压小于阈值电压时，作为从源极电极(45)经过沟道外延层(50)向漏极电极(70)流动电流的二极管发挥功能。该二极管的接通电压的绝对值小于由所述体区和所述第1碳化硅半导体层构成的体二极管的接通电压的绝对值。

Description

半导体元件、半导体装置以及功率变换器
技术领域
本发明涉及半导体元件。尤其涉及使用于高耐压、大电流用的碳化硅半导体元件(功率半导体器件)。此外，本发明涉及具备碳化硅半导体元件的半导体装置以及功率变换器。
背景技术
与硅(Si)相比，碳化硅(silicon carbide：SiC)是能带隙大的高硬度的半导体材料，应用于功率元件、耐环境元件、高温工作元件、高频元件等各种半导体装置中。其中，向半导体元件、整流元件等的功率元件的应用受到关注。使用了SiC的功率元件具有与Si功率元件相比能够大幅降低功率损失等的优点。此外，SiC功率元件发挥这种特性，与Si功率元件相比能够实现更小型的半导体装置。
使用了SiC的功率元件中，代表性的半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)。以下，有时将SiC的MISFET简单地称为“SiC-FET”。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor：MOSFET)是MISFET的一种。若向SiC的pn结流过顺向电流，则由于基底面位错而层叠缺陷增大这样的SiC固有的问题已被报道。在将SiC-FET作为开关元件，例如，用于对电动机等负载进行驱动控制的功率变换器等的情况下，产生该问题。在使用SiC-FET作为进行同步整流型控制的功率变换器的开关元件的情况下，如后面详细说明的那样，在SiC-FET为截止状态下需要流过“回流电流”。作为该回流电流的路径，使用SiC-FET中固有的pn结。这种pn结存在于构成SiC-FET的半导体元件的内部，因为发挥二极管的功能，所以被称为“体二极管(bodydiode)”。若将SiC-FET中固有的pn结二极管(体二极管)用作回流二极管，则对作为pn结的体二极管顺向地流过电流。考虑在这种电流流过SiC的pn结时，通过体二极管的双极性动作而SiC-FET的结晶劣化(＝层叠缺陷增大)会发展(例如，专利文献1、非专利文献1、2)。
若SiC-FET的结晶劣化发展，则体二极管的ON电压有可能上升。此外，在将体二极管用作回流二极管时，由于pn结二极管的双极性动作，在二极管从导通状态(on state)转移到截止状态(off state)时，流过反向恢复电流。反向恢复电流引起恢复损失，还导致开关速度的降低。
为了解决由于将体二极管用作回流二极管而产生的这种问题，提出了将作为电子部件的回流二极管元件与SiC-FET反并联连接，对回流二极管元件流过回流电流(例如专利文献2)。
图1示出具有回流二极管元件的典型的逆变器电路1000的结构。
逆变器电路1000是用于驱动电动机等负载1500的电路，具备由SiC-FET构成的多个半导体元件1100。在逆变器电路1000中，回流二极管元件1200与半导体元件1100通过反并联连接。通过半导体元件1100流过导通电流(IF)，通过回流二极管元件1200流过回流电流(IR)。由串联连接的2个半导体元件1100构成一组，对于直流电源2000并联地设置了3个组。各半导体元件1100的栅极电位由控制器来控制。
图2(a)示出半导体元件(SiC-FET)1100的结构。半导体元件1100由碳化硅(SiC)半导体构成，具有在n+基板(SiC基板)110上层叠了n-漂移层120的构造。在n-漂移层120的上部形成有p体区130，在p体区130的上部形成有p体接触区132和n+源极区140。而且，在p体接触区132以及n+源极区140上形成有源极电极145。
在n-漂移层120、p体区130以及n+源极区140的表面，形成有沟道外延层150。进而，在沟道外延层150上形成有栅极绝缘膜160以及栅极电极165。在沟道外延层150中的与p体区130的上表面接触的部分，形成沟道区。在n+基板110的背面形成有漏极电极170。
在半导体元件1100中内置了体二极管180。即，通过p体区130和n-漂移层120之间的pn结，形成了体二极管180。
因为SiC是宽能带隙半导体，所以体二极管180在室温下的启动电压(turn-on voltage)Vf比较高为3V左右(约2.7V)，损失较大。
图4示出不同的工作温度下的体二极管180的电流电压特性以及启动电压。对于体二极管180，由表示其电流电压特性的曲线利用切线近似法求得的启动电压Vf，在25℃下高为约2.8V，这样高的启动电压的二极管没有实用性。若工作温度变高，则Vf变小。此外，如前所述，在将体二极管180用作回流二极管时，存在半导体元件1100的结晶劣化发展、可靠性降低这样的问题。
因此，在逆变器电路1000中，难以将体二极管180作为回流二极管元件1200的替代来使用。此外，作为SiC固有的课题，若持续对pn结流过顺向电流，则SiC的结晶缺陷增大，由此还产生损失增大这样的问题。
体二极管180是pn结二极管，是双极性动作的元件。在体二极管180变为截止时，流过反向恢复电流，由此产生恢复损失。其结果，因为产生流过反向恢复电流的期间，所以执行半导体元件1100的高速开关动作变得非常困难。此外，因为开关损失增大，所以提高开关频率变得困难。
图2(b)所示的半导体元件1110是使用了SiC的绝缘栅型双极晶体管(Insulated Gate Bipolar Transistor：IGBT)。在该半导体元件1110的情况下，根本不能将体二极管181用作回流二极管。这是因为半导体元件1110的基板112是p+基板。在半导体元件1110的情况下，除了p体区130和n-漂移层120之间的体二极管181之外，还内置了基于p+基板112和n-漂移层120之间的pn结的体二极管182，由于存在体二极管182，不能流过回流电流(IR)。
图18是为了说明图1中的一部分结构而抽出表示的电路图。根据图18，直流电源2000对电动机等的感应性负载2100供应电力。串联连接了高压侧(high side)MISFET H和低压侧(low side)MISFET L。驱动高压侧MISFET H和低压侧MISFET L的控制器2200输出高压侧MISFETH的栅极驱动电压Vg1、和低压侧MISFET L的栅极驱动电压Vg2。
控制器2200与直流电源2000一起发挥设定各MOSFET(半导体元件)的电位的“电位设定部”的功能，通过该电位设定部，图示的半导体装置被驱动。
在图18中，用箭头表示的电流I1、I2，在沿箭头的方向流动时具有正的值，在沿与箭头的方向相反的方向流动时具有负的值。
图19(a)～(e)是图18所示的电路的动作波形，是示出向感应性负载2100流过电流时的各部的电压以及电流的时序图。
高压侧MISFET H的栅极驱动电压Vg1、和低压侧MISFET L的栅极驱动电压Vg2排他性地导通、截止。此外，为了防止高压侧MISFET H和低压侧MISFET L同时导通短路破坏，在Vg1和Vg2之间设置了死区时间(dead time)Td1、Td2。
图19的时序图中的初始状态，示出Vg2为导通、图18所示的箭头96的路径中流过电流的状态。接下来，Vg2截止，在死区时间期间Td1的期间，电流流过图18所示的箭头97的路径，即电流流过与低压侧MISFET L反并联连接的回流二极管元件。此时，电流I1表示负的值。
在电流流过与低压侧MISFET L反并联连接的回流二极管元件的状态下，在使高压侧MISFET H为导通时，对与低压侧MISFET L反并联连接的回流二极管元件施加电压。该电压对于回流二极管元件来说是逆向电压。因此，在图18所示的箭头95的路径，对与低压侧MISFET L反并联连接的回流二极管元件流过反向恢复电流后，与低压侧MISFET L反并联连接的回流二极管元件截止。更详细而言，在高压侧MISFET H导通时，在该时刻，从高压侧MISFET H，如峰值电流98所示过度地流过贯通与低压侧MISFET L反并联连接的回流二极管元件的反向恢复电流。该反向恢复电流不流过感应性负载2100，但是如图18的箭头95所示，与流过高压侧MISFET H的电流重叠，成为引起开关损失增大、由过电流导致的元件破坏、噪声发生等的原因。
在与低压侧MISFET L反并联连接的回流二极管元件截止时，在图18所示的箭头94的路径流过电流。接下来，Vg1截止，在死区时间期间Td2的期间，电流流过图18所示的箭头97的路径，即电流流过与低压侧MISFET L反并联连接的回流二极管元件。
在电流流过与低压侧MISFET L反并联连接的回流二极管元件的状态下，低压侧MISFET L导通，在图18所示的箭头96的路径，即低压侧MISFET L的沟道流过电流，返回到初始状态。另外，对于高压侧MISFETH和低压侧MISFET L，导通/截止动作的时刻不同，但是因为在高压侧也产生反向恢复电流，所以电流还流过高压侧的回流二极管元件。
下面，参照图3来说明pn结二极管的反向恢复电流。图3中的曲线(a)以及(b)示出使用了Si的pn结二极管(Si-PND)的电流变化的测量结果。曲线(a)是25℃(Tj＝25℃)的结果，曲线(b)是150℃(Tj＝150℃)的结果。
由曲线(a)以及(b)可知，存在在pn结二极管中产生反向恢复电流的期间，由此导致逆变器电路1000的特性的恶化(例如，妨碍开关的高速化以及增大开关损失)。对于反向恢复电流，150℃的曲线(b)比25℃的曲线(a)大，因此，越是高温，pn结二极管的特性越恶化。
另一方面，图3中的曲线(c)示出使用了SiC的肖特基势垒二极管(SiC-SBD)的电流变化的测量结果。可知与曲线(a)以及(b)相比，在曲线(c)的情况下，反向恢复电流较小。此外，曲线(c)是25℃和150℃这双方的结果，所以可知对于SiC-SBD，在高温的情况下也几乎不产生反向恢复电流。所以，与Si-PND相比较，优选使用SiC-SBD作为回流二极管元件1200。
但是，存在SiC-SBD高价的问题。而且，在逆变器电路1000中因为回流电流而增加部件个数，导致电路成本增大。
现有技术文献
专利文献
专利文献1：JP特开2008-17237号公报
专利文献2：JP特开2002-299625号公报
非专利文献
非专利文献1：荒井和雄、吉田貞史共編、SiC素子の基礎と応用(才一ム社、2003、P206)(荒井和雄、吉田贞史合编，SiC元件的基础和应用(欧姆社，2003，P206))
非专利文献2：Materials Science Forum Vols.389-393(2002)pp.1259-1264
发明内容
发明要解决的问题
专利文献2所公开的SiC半导体装置，使用了SiC的SBD作为“回流二极管元件”。SBD的启动电压比SiC-FET的体二极管低。因此，在回流电流小时，回流电流流过SBD，所以对于体二极管不会流过回流电流。
但是，在使用SiC的SBD作为回流二极管元件时，因为碳化硅半导体材料本身高价，所以SiC的SBD也高价，导致电路成本增大。而且在将专利文献2的SiC-FET用于功率变换器时，在回流电流流过体二极管时SiC-FET的故障率上升，还存在成为可靠性低的功率变换器这样的问题。此外，由于部件个数与SiC-SBD搭载数相应变多，所以功率变换器相应变大，违背希望小型化轻量化的功率变换器的需求。
本发明鉴于上述情况而作，其主要目的在于提供一种SiC半导体元件，能够不用增加部件个数、抑制SiC半导体装置的结晶劣化的发展从而确保高可靠性。
此外，本发明的另一目的在于提供一种能够降低损失并且高速工作的SiC半导体元件。
用于解决问题的手段
本发明的半导体装置，具备：半导体元件，其包括横型的金属-绝缘体-半导体场效应晶体管；和电位设定部，其设定所述半导体元件的电位，所述金属-绝缘体-半导体场效应晶体管具备：第1导电型或者第2导电型的第1碳化硅半导体层；位于所述第1碳化硅半导体层内或者所述第1碳化硅半导体层上的第2导电型的体区；位于所述体区内的第1导电型的源极区；从所述源极区疏离地配置的第1导电型的漏极区；在所述第1碳化硅半导体层上并且与所述体区以及所述源极区的至少一部分接触地形成的第2碳化硅半导体层；所述第2碳化硅半导体层上的栅极绝缘膜；所述栅极绝缘膜上的栅极电极；与所述源极区接触的源极电极；和与所述漏极区接触的漏极电极，将以所述源极电极的电位为基准的所述漏极电极的电位定义为Vds，将以所述源极电极的电位为基准的所述栅极电极的电位定义为Vgs，将所述金属-绝缘体-半导体场效应晶体管的栅极阈值电压定义为Vth，将从所述漏极电极向所述源极电极流动的电流的方向定义为顺向，将从所述源极电极向所述漏极电极流动的电流的方向定义为逆向，所述电位设定部，在晶体管动作接通模式中，通过使以所述源极电极的电位为基准的所述栅极电极的电位Vgs上升到栅极阈值电压Vth以上，从而通过所述第2碳化硅半导体层使所述漏极电极和所述源极电极之间导通，在晶体管动作关断模式中，通过使以所述源极电极的电位为基准的所述栅极电极的电位Vgs为0伏特以上且小于栅极阈值电压Vth，从而使所述金属-绝缘体-半导体场效应晶体管作为从所述源极电极通过所述第2碳化硅半导体层向所述漏极电极沿所述逆向流过电流的二极管发挥功能。
在某实施方式中，优选所述二极管的启动电压的绝对值小于由所述体区和所述第1碳化硅半导体层构成的体二极管的启动电压的绝对值。
在某实施方式中，所述二极管的启动电压的绝对值与所述体二极管的启动电压之差为0.7伏特以上。
在某实施方式中，所述二极管的启动电压的绝对值，在室温下小于1.3伏特。
在某实施方式中，所述二极管的启动电压的绝对值，在室温下小于1.0伏特。
在某实施方式中，所述二极管的启动电压的绝对值，在室温下小于0.6伏特。
在某实施方式中，所述第2碳化硅半导体层与所述漏极区的至少一部分接触。
在某实施方式中，所述第2碳化硅半导体层不与所述漏极区接触。
在某实施方式中，在所述漏极区与所述源极区之间，与所述漏极区接触地形成第1导电型杂质浓度比所述漏极区低的LDD(Lightly DopedDrain，轻掺杂漏极)区。
在某实施方式中，所述LDD区是具有第1导电型的所述第1碳化硅半导体层的一部分。
在某实施方式中，所述LDD区是在具有第2导电型的所述第1碳化硅半导体层形成的第1导电型区域。
在某实施方式中，在所述第1碳化硅半导体层具有第2导电型的情况下，所述第1碳化硅半导体层的一部分作为所述第2导电型的体区发挥功能。
本发明的半导体元件，其包括横型的金属-绝缘体-半导体场效应晶体管，所述金属-绝缘体-半导体场效应晶体管具备：第1导电型或者第2导电型的第1碳化硅半导体层；位于所述第1碳化硅半导体层内或者所述第1碳化硅半导体层上的第2导电型的体区；位于所述体区内的第1导电型的源极区；从所述源极区疏离地配置的第1导电型的漏极区；在所述第1碳化硅半导体层上并且与所述体区以及所述源极区的至少一部分接触地形成的第2碳化硅半导体层；所述第2碳化硅半导体层上的栅极绝缘膜；所述栅极绝缘膜上的栅极电极；与所述源极区接触的源极电极；和与所述漏极区接触的漏极电极，若将以所述源极电极的电位为基准的所述漏极电极的电位定义为Vds，将以所述源极电极的电位为基准的所述栅极电极的电位定义为Vgs，将所述金属-绝缘体-半导体场效应晶体管的栅极阈值电压定义为Vth，将从所述漏极电极向所述源极电极流动的电流的方向定义为顺向，将从所述源极电极向所述漏极电极流动的电流的方向定义为逆向，在Vgs≥Vth时，所述金属-绝缘体-半导体场效应晶体管通过所述第2碳化硅半导体层使所述漏极电极与所述源极电极之间导通，在0伏特≤Vgs＜Vth时，所述金属-绝缘体-半导体场效应晶体管不沿所述顺向流动电流，在Vds＜0伏特时，作为从所述源极电极通过所述第2碳化硅半导体层向所述漏极电极沿所述逆向流动电流的二极管发挥功能，所述二极管的启动电压的绝对值小于由所述体区和所述第1碳化硅半导体层构成的体二极管的启动电压的绝对值。
本发明的另一种半导体元件，其包括横型的金属-绝缘体-半导体场效应晶体管，所述金属-绝缘体-半导体场效应晶体管具备：第1导电型或者第2导电型的第1碳化硅半导体层；位于所述第1碳化硅半导体层内或者所述第1碳化硅半导体层上的第2导电型的体区；位于所述体区内的第1导电型的源极区；从所述源极区疏离地配置的第1导电型的漏极区；在所述第1碳化硅半导体层上并且与所述体区以及所述源极区的至少一部分接触地形成的第2碳化硅半导体层；所述第2碳化硅半导体层上的栅极绝缘膜；所述栅极绝缘膜上的栅极电极；与所述源极区接触的源极电极；和与所述漏极区接触的漏极电极，所述第2碳化硅半导体层包括掺杂了第1导电型杂质的至少一个杂质掺杂层，将所述第2碳化硅半导体层中的杂质浓度的平均值设为N(cm-3)、将厚度设为d(nm)时，N以及d满足如下关系：
b1.3×d^a1.3≤N＜b0×d^a0
b0＝1.349×1021
a0＝-1.824
b1.3＝2.399×1020
a1.3＝-1.774。
在某实施方式中，还满足如下关系：
N≥b1×d^a1
b1＝2.188×1020
a1＝-1.683。
在某实施方式中，还满足如下关系：
N≥b0.6×d^a0.6
b0.6＝7.609×1020
a0.6＝-1.881。
在某实施方式中，d为5nm以上且200nm以下。
在某实施方式中，d为10nm以上且100nm以下。
在某实施方式中，d为20nm以上且75nm以下。
在某实施方式中，所述第2碳化硅半导体层是在所述第1碳化硅半导体层上外延生长的层。
在某实施方式中，所述第2碳化硅半导体层是通过在所述第1碳化硅半导体层进行离子注入而形成的层。
本发明的功率变换器，具备：上述任一种半导体元件；第1布线，其将电源电压的至少一部分施加到所述半导体元件的源极电极与漏极电极之间；和第2布线，其将来自控制所述半导体元件的开关的控制器的电压施加到所述半导体元件的栅极电极，所述功率变换器输出供应给负载的功率。
在某实施方式中，所述半导体元件还具备与电源电连接的端子。
在某实施方式中，所述半导体元件还具备与感应性负载电连接的端子。
发明效果
根据本发明，二极管电流流过沟道而不流过由pn结构成的体二极管，所以启动电压低于体二极管，能够降低导通损失。尤其在如碳化硅半导体那样的宽能带隙半导体中，因为体二极管的启动电压变高，所以更有效。此外，通过使向沟道流动电流的二极管的室温(25℃)下的启动电压尽可能小，能够将直接施加给碳化硅半导体的pn结的电压保持在小于体二极管的启动电压(2.7V)，能够避免由向碳化硅半导体的pn结流过顺向电流而引起的结晶缺陷增加的问题。而且，因为成为单极动作而不是双极性动作，所以能够减小反向恢复电流，降低反向恢复电流损失，降低开关损失，使开关高速化。此外，通过使用本元件，不需要功率变换电路的回流二极管元件，可以减少部件个数。换言之，根据本发明，可以根据施加给元件的电极的电压，使一个元件作为MISFET来动作、或者作为二极管来动作。其结果，能够降低电路成本。
附图说明
图1是表示典型的逆变器电路1000的结构的电路图。
图2的(a)是半导体元件(SiC-MISFET)1100的剖视图、(b)是半导体元件(SiC-IGBT)1110的剖视图。
图3是用于说明pn结二极管的反向恢复电流的曲线图。
图4是用于说明SiC体二极管的启动电压的曲线图。
图5的(a)是示意性示出本发明的第1实施方式所涉及的半导体元件100的结构的剖视图、(b)是半导体元件100的电路简写符号。
图6的(a)是用于说明沟道区55和栅极绝缘膜60之间的界面中的导带能量分布的剖视图、(b)以及(c)是分别表示顺向以及逆向时的沟道横向的导带能量分布的曲线图。
图7是表示半导体元件100的I-V特性的曲线图。
图8是表示使用了Si的MOSFET(比较例)的I-V特性的曲线图。
图9的(a)以及(b)是顺向的Vth和逆向的Vf0的相关图。
图10是使沟道外延层50的厚度、杂质浓度变化时的顺向的Vth和逆向的Vf0的相关图。
图11A是表示在使沟道外延层50的厚度、杂质浓度变化的情况下逆向电流的启动电压Vf0的绝对值(|Vf0|)处于给定范围的区域的曲线图。
图11B是表示使沟道外延层50的厚度、杂质浓度变化的情况下逆向电流的启动电压Vf0的绝对值(|Vf0|)处于给定范围的区域的曲线图。
图11C是表示使沟道外延层50的厚度、杂质浓度变化的情况下逆向电流的启动电压Vf0的绝对值(|Vf0|)处于给定范围的区域的曲线图。
图11D是表示使沟道外延层50的厚度、杂质浓度变化的情况下逆向电流的启动电压Vf0的绝对值(|Vf0|)处于给定范围的区域的曲线图。
图12是表示使用了本发明的实施方式所涉及的半导体元件100的功率变换电路200的结构的电路图。
图13是表示仿真中使用的没有沟道外延层50的半导体元件的构造的剖视图。
图14的(a)以及(b)分别是用线性的刻度以及对数刻度(单对数：single logarithm)表示的逆向电流的Id-Vd特性的曲线图。
图15的(a)以及(b)是表示逆向特性中的沟道横向导带能量分布的曲线图。
图16的(a)以及(b)是表示顺向特性中的沟道横向导带能量分布的曲线图。
图17是表示沟道界面导带能量的Vgs依赖性的曲线图。
图18是取出了图1所示的逆变器电路的3相逆变器的1相部分的电路图。
图19的(a)～(e)是表示图18所示的电路的动作波形的图(时序图)。
图20是表示升降压转换器210的电路图。
图21是表示升压转换器220的电路图。
图22是示意性表示本实施方式所涉及的半导体元件100的结构的剖视图。
图23的(a)～(c)是用于说明半导体元件100的制造方法的工程剖视图。
图24的(a)～(c)是用于说明半导体元件100的制造方法的工程剖视图。
图25的(a)～(c)是用于说明半导体元件100的制造方法的工程剖视图。
图26的(a)～(c)是用于说明半导体元件100的制造方法的工程剖视图。
图27的(a)是示意性表示本发明的第2实施方式所涉及的半导体元件100的结构的剖视图、(b)是半导体元件100的电路简写符号。
图28是用于说明沟道区55和栅极绝缘膜60之间的界面中的导带能量分布的剖视图。
图29是表示顺向的情况下的沟道横向的导带能量分布的曲线图。
图30是表示逆向的情况下的沟道横向的导带能量分布的曲线图。
图31是表示半导体元件100的I-V特性的曲线图。
图32是表示没有沟道外延的元件的构造的图。
图33的(a)以及(b)分别是用线性的刻度以及对数刻度表示的逆向电流的Id-Vd特性的曲线图。
图34的(a)以及(b)是表示逆特性中的沟道横向Ec分布的曲线图。
图35的(a)以及(b)是表示顺向中的沟道横向Ec分布的曲线图。
图36是表示沟道界面Ec的Vg依赖性的曲线图。
图37是示意性表示本实施方式所涉及的半导体元件100的结构的剖视图。
图38的(a)～(c)是用于说明半导体元件100的制造方法的工程剖视图。
图39的(a)～(c)是用于说明半导体元件100的制造方法的工程剖视图。
图40的(a)～(c)是用于说明半导体元件100的制造方法的工程剖视图。
图41是示意性表示本发明的第3实施方式所涉及的开关元件400的结构的剖视图。
图42是用于说明本发明的实施方式所涉及的开关元件400中的电流路径的剖视图。
图43是用于说明沟道区655和栅极绝缘膜660之间的界面中的导带能量分布的剖视图。
图44是表示顺向的情况下的沟道横向的导带能量分布的曲线图。
图45是表示逆向的情况下的沟道横向的导带能量分布的曲线图。
图46是表示开关元件400的I-V特性的曲线图。
图47的(a)～(c)是用于说明开关元件400的制造方法的工程剖视图。
图48的(a)～(c)是用于说明开关元件400的制造方法的工程剖视图。
图49的(a)～(c)是用于说明开关元件400的制造方法的工程剖视图。
图50是示意性表示本发明的第4实施方式所涉及的开关元件800的结构的剖视图。
图51是用于说明本发明的实施方式所涉及的开关元件800中的电流路径的剖视图。
图52的(a)～(c)是分别表示开关元件100、400、800的改变例的剖视图。
图53的(a)～(c)是表示开关元件400、800的其他改变例的剖视图。
图54是Si-MOSFET的等效电路。
图55是Si-MOSFET和回流二极管的组合的等效电路。
图56是Si-MOSFET和SiC-SBD的组合的等效电路。
图57是Si-IGBT和回流二极管的组合的等效电路。
具体实施方式
本发明的半导体装置具备：包括MISFET的半导体元件、和设定该半导体元件的电位的电位设定部。该半导体元件包含具有作为沟道区发挥功能的碳化硅半导体层、在基板的主面侧具有栅极电极以及源极电极、在基板的背面侧具有漏极电极的MISFET。上述电位设定部通过将源极电极的电位作为基准而对栅极电极赋予零以上且小于晶体管的阈值电压Vth的电位，从而使上述MISFET作为从源极电极通过沟道区向漏极电极流过电流的二极管来动作。
此外，本发明的半导体元件含有：具有作为沟道区发挥功能的碳化硅半导体层、在基板的主面侧具有栅极电极以及源极电极、在基板的背面侧具有漏极电极的MISFET。该MISFET在以源极电极的电位为基准的栅极电极的电位为零以上且小于晶体管的阈值电压Vth的情况下，作为从源极电极通过沟道区向漏极电极流过电流的二极管来动作。
以下，参照附图来说明本发明的半导体元件的实施方式。本发明不限定于以下的实施方式。
(第1实施方式)
参照图5(a)以及(b)来说明本发明的实施方式所涉及的半导体元件100。图5(a)是示意性表示本实施方式的半导体元件100的结构的剖视图。另外，图5(b)表示本实施方式的半导体元件100的电路简写符号。图5(b)所示的二极管符号，表示通过半导体元件100的沟道区流过电流的二极管。G表示栅极电极，S表示源极电极，D表示漏极电极。
在本说明书中，将以源极电极S的电位为基准的漏极电极D的电位定义为Vds，将以源极电极S的电位为基准的栅极电极G的电位定义为Vgs，将从漏极电极D向源极电极S流动的电流的方向定义为“顺向”，将从源极电极S向漏极电极D流动的电流的方向定义为“逆向”。另外，电位以及电压的单位都是伏特(V)。
本实施方式的半导体元件100是包含MISFET的半导体元件，在给定条件下MISFET的沟道区发挥二极管特性。
如图5(a)所示，本实施方式中的半导体元件100含有第1导电型的碳化硅半导体基板10、和在基板10的表面10a上形成的第1导电型的第1碳化硅半导体层20。本实施方式的碳化硅半导体基板10是n+基板(n+SiC基板)，第1碳化硅半导体层20是n-漂移层。即，在本实施方式中，第1导电型是n型，第2导电型是p型。n型和p型也可以相互调换。另外，符号“n+”或者“n-”中的上标文字“+”或者“-”的记载，表示杂质的相对浓度。“n+”表示与“n”相比n型杂质浓度高，“n-”表示与“n”相比n型杂质浓度低。
在第1碳化硅半导体层20中形成了第2导电型的体区(阱区)30。在体区30内形成了第1导电型的源极区40。本实施方式的体区30是p型，源极区40是n+型。
在体区30中形成了p型的接触区32。在源极区40上形成了源极电极45。源极电极45形成在n+源极区40以及p接触区32的表面，与n+源极区40以及p接触区32这双方电接触。
第1碳化硅半导体层(n-漂移层)20的表面部中被体区30夹着的区域22作为JFET(Junction Field-Effect Transistor，结型场效应晶体管)区域发挥功能。
在第1碳化硅半导体层20上，与p体区30以及n+源极区40的至少一部分接触地形成第2碳化硅半导体层50。本实施方式中的第2碳化硅半导体层50通过外延生长而形成在形成了p体区30以及n+源极区40的n-漂移层20上。第2碳化硅半导体层50在位于p体区30上方的地方含有沟道区55。这里，将该第2碳化硅半导体层50称为“沟道外延层”。沟道区55的长度(沟道长)相当于用图5(a)所示的两个双向箭头所示的长度。即，MISFET的“沟道长”由附图上的p体区30的上表面(与沟道外延层50接触的表面)的水平方向尺寸规定。
在沟道外延层50上形成了栅极绝缘膜60。在栅极绝缘膜60上形成了栅极电极65。在基板10的背面10b形成了漏极电极70。
将半导体元件100的MISFET的阈值电压(顺向电流的阈值电压)设为Vth。MISFET，在Vgs≥Vth时(晶体管动作接通模式(ON mode))，通过沟道外延层50将漏极电极70和源极电极45之间导通(在Vds＞0V的情况下，从漏极电极70向源极电极45流过导通电流)，但是在Vgs＜Vth时，作为晶体管成为截止状态。
但是，该MISFET，在晶体管动作关断模式(OFF mode)中，即使在0V≤Vgs＜Vth的情况下，在Vds＜0V时，也作为通过沟道外延层50从源极电极45向漏极电极70流过电流的二极管发挥功能。以后，在本说明书中，有时将通过沟道层从源极电极向漏极电极流过电流的二极管记载为“沟道二极管”。在本说明书中，因为将从漏极电极70向源极电极45的方向定义为“顺向”，将从源极电极45向漏极电极70的方向定义为“逆向”，所以该二极管流过电流的方向是“逆向”。
将MISFET的沟道区作为电流路径的该二极管(沟道二极管)，具有在Vds＞Vf0(Vf0是负的值)的情况下不流过1mA以上的电流、在Vds≤Vf0的情况下流过1mA以上的电流的特性。换言之，流过该二极管的电流，在Vds＞Vf0(Vf0是负的值)时大致为零(小于1mA)，但在使Vds从零渐渐变小(使Vds的绝对值增加)时，Vds达到Vf0时，开始流过1mA的电流，进一步使Vds的绝对值增加时，电流进一步增加。在该意思下，Vf0相当于二极管的电流-电压特性中的“启动电压”。
在本申请说明书中，区分为在MISFET为导通的状态(Vgs比Vth足够大、且Vds为1V，使得流过额定电流)时流过MISFET的电流为1A以上的半导体元件(电流容量大的半导体元件)、和小于1A的半导体元件(电流容量小的半导体元件)，来定义二极管的电流-电压特性中的“启动电压”。
在前者的半导体元件(电流容量大的半导体元件)的情况下，对二极管施加对于二极管来说成为顺向的电压，在流过二极管的电流的绝对值变为1mA以上时，定义为二极管电流上升。而且，将流过二极管的电流的绝对值变为1mA时对二极管施加的电压(Vf0)定义为“启动电压”。另一方面，在后者的半导体元件(电流容量小的半导体元件)的情况下，在流过二极管的电流成为MISFET为导通的状态且Vds为1V时流过MISFET的电流的千分之一的电流值时，将施加给二极管的电压(Vf0)定义为“启动电压”。
在本发明中，通过电位设定部，对半导体元件100的栅极电极赋予给定电位。如此，通过使Vgs上升到Vth以上，从而执行通过沟道外延层50使漏极电极70和源极电极45之间导通的步骤。此外，通过电位设定部，使Vgs为0伏特以上且小于栅极阈值电压Vth，从而执行使MISFET作为从源极电极45通过沟道外延层50向漏极电极70逆向地流过电流的“二极管”发挥功能的步骤。
在本发明中，由于后述的理由，将Vf0的绝对值(二极管的启动电压)设定为小于2.7伏特。
本实施方式的半导体元件100具有上述结构，所以半导体元件100发挥二极管的功能时的二极管电流90，通过沟道外延层50从源极电极45向漏极电极70流动。二极管电流90的路径与流过寄生的体二极管(体区30和半导体层20的pn结)的电流92的路径完全不同。
根据本实施方式的半导体元件100，经过沟道区流过二极管电流，而不是经过作为pn结的体二极管，所以可以使二极管的启动电压低于体二极管的启动电压，能够降低导通损失。
pn结二极管的启动电压依赖于半导体材料的能带隙的大小。对于如碳化硅半导体那样的宽能带隙半导体，体二极管的启动电压特别高，本发明中的启动电压的降低更有效。
在本实施方式的半导体元件100中，经过沟道外延层50流过二极管电流90，所以能够避免由向碳化硅半导体的pn结流过顺向电流而引起的结晶缺陷增加的问题。经过沟道外延层而流过电流的二极管的动作，成为单极动作，而不是经过pn结的空穴、电子的双极性动作，所以反向恢复电流被减少。因此，反向恢复电流损失的降低、开关损失的降低、开关的高速化成为可能。
加之，在使用了本实施方式的半导体元件100的情况下，不需要逆变器电路1000的回流二极管元件1200，所以能够减少部件个数，其结果，可以大幅降低电路成本。
下面，参照图6来说明本实施方式的半导体元件100的动作。
图6是用于说明沟道外延层50和栅极绝缘膜60之间的界面中的导带能量分布的图。图6(a)是用于计算导带能量分布的构造模型，图6(a)中的A-A’线相当于图6(b)以及(c)的横轴[μm]。图6(b)以及(c)分别表示顺向以及逆向时的沟道横向的导带能量分布。另外，图6(b)以及(c)的纵轴表示导带能量[eV]。
首先，对顺向，即，Vds大于0V的情况进行说明。如图6(b)所示，在顺向的情况下，沟道外延层50中的与p体区(或者p阱)30接触的区域的导带能量(即，沟道区55的导带能量)，比沟道外延层50中的源极区40上以及JFET区域(漏极区)22上的区域的导带能量高，所以不流动载流子。
接下来，使Vgs比0V向正的方向上升时，沟道区55的导带能量下降，沟道外延层50中源极区40上的区域与沟道区55之间的势垒消失。因此，从源极区40向沟道区55流入载流子。
下面，对逆向，即，Vds为0V以下的情况进行说明。在从Vds为0V的状态开始，使Vds从0V下降时，如图6(c)所示，沟道外延层50中的JFET区域(漏极区)22上的区域的导带能量上升，与沟道区55的势垒变低。因此，从JFET区域(漏极区)22上的区域流入载流子(电子)。
即，逆电流在流过体二极管之前，先流入沟道外延层50(或者沟道区55)。因为流过沟道外延层50，所以与MISFET(或者MOSFET)的顺向电流相同，是单极动作。因此，不产生反向恢复电流，所以不发生恢复损失。此外，能够使其具有比由作为宽能带隙半导体的SiC的pn结的扩散电位引起的启动电压低的启动电压。
总之，在本实施方式的半导体元件100中，如图6(b)所示，在顺向下通过施加栅极电压而沟道区55的导带能量降低从而流过电流。另一方面，在逆向下，如图6(c)所示，由于漏极侧的导带能量上升，存在于沟道/漏极间的能量势垒变低，流过电流。
下面，参照图7来说明半导体元件100的特性。图7示出本申请发明人试制的半导体元件100在室温下的I-V特性。试制的半导体元件100是作为MISFET的一种的使用了SiC的DMOSFET(Double ImplantedMOSFET，双扩散金属氧化物半导体场效应晶体管)，具有与图5所示的构造相同的构造。图7的曲线图的横轴是Vds，纵轴是从漏极电极向源极电极“顺向”流动的电流的值。在电流从源极电极向漏极电极“逆向”流动时，设该电流具有负的值。
顺向(Vds＞0V)的I-V特性是在Vgs＝0V、5V、10V、15V、20V时所测量的曲线。逆向(Vds≤0V)的I-V特性是在Vgs＝0V时所测量的曲线。
由图7可知，在半导体元件100中，逆向电流的启动电压(Vf0的绝对值)是比SiC的pn扩散电位即2.7V小的值(1V附近)。因为逆向电流的启动电压(Vf0的绝对值)比体二极管的启动电压低，所以可知二极管电流通过MISFET的沟道区流动，而不是通过作为pn结的体二极管流动。其结果，通过使用半导体元件100能够降低导通损失。pn结二极管的启动电压依赖于半导体材料的能带隙的大小，所以在碳化硅半导体这样的宽能带隙半导体中，体二极管的启动电压特别高，本发明中的启动电压的降低更有效。
作为比较例，图8示出使用了Si的MOSFET在室温下的I-V特性。在该比较例的情况下，逆向电流的启动电压Vf0的绝对值是0.6V。此时的逆向电流流过体二极管，逆向电流的启动电压是体二极管的pn结的启动电压。在比较例的情况下，Si与SiC相比，绝缘破坏电场低，所以为了具有与SiC相同的耐压，至少需要增大漂移层的膜厚、减小漂移层的杂质浓度。据此，Si-MISFET与具有相同耐压的SiC-MISFET相比，导通损失变高。此外，Si的能带隙低至1.1eV，所以在150℃左右，pn结的泄露电流增大。因此，使用Si-MISFET的情况下，工作温度受限制。
图9示出顺向电流的阈值电压Vth与逆向电流的启动电压Vf0的相关图。图9(a)是基于试制品的实测值数据的相关图。在该曲线图中，作为逆向电流的启动电压Vf0，采用了电流Id达到2mA时的电压。对于体区的杂质浓度以及栅极绝缘膜的厚度，固定了条件。图9(b)是基于针对改变了MOSFET元件的几个参数(例如，沟道外延层50的厚度或者浓度等)的构造的仿真结果的相关图。
由图9(a)可以理解，Vth越低，|Vf0|也变得越小。该倾向对于图9(b)也是同样的。这里，在本实施方式的半导体元件100中，期望|Vf0|小，但是优选顺向电流的阈值电压Vth为2V以上。其理由如下。
在图1所示那样的作为功率电路的逆变器电路1000中，一般所使用的半导体元件(MISFET)1100优选是常截止型(Vth＞0V)。原因是：即使由于某种原因而栅极控制电路发生故障，栅极电压变为0V，也能够切断漏极电流，所以安全。此外，在变为高温时MISFET的阈值电压降低。例如，在SiC-MOSFET的情况下，温度上升100℃时，大约降低1V。这里，若使噪声容限为1V使得栅极不由于噪声而变为导通，则在室温下的Vth优选设定为2V(1V+1V)以上。
因此，需要满足如下相反的要求：顺向电流的阈值电压Vth在一定程度上较高，而且逆向电流的启动电压Vf0的绝对值(|Vf0|)尽可能低。
本申请发明人专心研究了能否满足那样相反的要求。各种研究的结果，发现了逆向电流的启动电压Vf0的绝对值(|Vf0|)能够由沟道层的杂质浓度以及厚度来调节。此外发现了，与不具备沟道层的倒置型MISFET不同，本发明的半导体元件中的MISFET具备沟道层，所以除了沟道层的杂质浓度以及厚度之外，通过适当选择p体区的杂质浓度、栅极绝缘膜的膜厚，能够分别独立地控制顺向电流的阈值电压Vth和逆向电流的启动电压Vf0的绝对值(|Vf0|)。
图10是表示本发明的半导体元件中的顺向电流的阈值电压Vth与逆向电流的启动电压Vf0的绝对值(|Vf0|)的相关的图。在图10中，横轴表示顺向电流的阈值电压Vth，纵轴表示逆向电流的启动电压Vf0的绝对值(|Vf0|)。在为了得到本图而实施的仿真中，p型体区(阱区)的浓度固定为1×1019cm-3，栅极绝缘膜的厚度固定为70nm。其他参数的范围如以下所示。
·沟道外延层的厚度：20～70nm
·沟道外延层的浓度：1×1017～4×1018cm-3
由图10可知，例如，通过使沟道外延层的厚度变薄、并且提高沟道外延层的杂质浓度，可以在使|Vf0|恒定的同时，使Vth变大。因此，通过适当地设定沟道外延层的杂质浓度和厚度，能够分别独立地控制Vth和|Vf0|。
使用图10来说明控制为例如Vth＝5V、|Vf0|＝1V时的沟道外延层的厚度和杂质浓度的设定方法。
首先，读取与通过Vth＝5V与|Vf0|＝1V的交点的相关直线对应的沟道外延层的厚度。在图10中可以读取为约40nm。因此，将沟道外延层的厚度设定为40nm。接下来在上述沟道外延层的厚度下，设定成为Vth＝5V的杂质浓度即可。这里，可以取数据存在的2点的浓度、即7×1017cm-3和1×1018cm-3的中间值，设定为约8.5×1017cm-3。
如此，在本发明所涉及的半导体元件中，通过调整第2碳化硅半导体层(沟道外延层)的厚度和杂质浓度，能够设定为经由沟道的二极管的启动电压的绝对值小于体二极管的启动电压的绝对值。
图11A～11D是表示为了使逆向电流的启动电压Vf0的绝对值(|Vf0|)成为给定范围的值，沟道外延层50的厚度d(nm)以及杂质(施主)浓度N(cm-3)需要取得的条件的区域的曲线图。曲线图的纵轴表示沟道外延层的杂质浓度[cm-3]，横轴表示沟道外延层的厚度[nm]。纵轴的例如“1E+20“的标记表示1×1020。图中的点是描画由仿真得到的值所得的点。为了得到本图而实施的仿真中的参数的范围如下。
·栅极绝缘膜的厚度：60～120nm
·p型体区(阱区)的浓度：2×1018～2×1019cm-3
·沟道外延层的厚度：10～70nm
·沟道外延层的浓度：1×1017～1.5×1019cm-3
另外，在所有的情况下，被调整为顺向电流的阈值电压Vth为0V以上，即MISFET成为常截止。
在图11A～图11D中，(i)～(v)是分别表示边界区域的直线。若用数式表示这些直线，则如下所示。
与直线(i)对应的数式：
N＝b0×d^a0
b0＝1.349×1021
a0＝-1.824、
与直线(ii)对应的数式：
N＝b0.6×d^a0.6
b0.6＝7.609×1020
a0.6＝-1.881、
与直线(iii)对应的数式：N＝b1×d^a1
b1＝2.188×1020
a1＝-1.683、
与直线(iv)对应的数式：
N＝b1.3×d^a1.3
b1.3＝2.399×1020
a1.3＝-1.774、
与直线(v)对应的数式：
N＝b2×d^a2
b2＝5.754×1020
a2＝-2.380。
这里，^表示乘方，A^B表示AB。
例如，为了满足0＜|Vf0|≤2.0V而需要的条件是，沟道外延层50的厚度d(nm)以及杂质浓度N(cm-3)处于由直线(i)和直线(v)夹着的区域，即，满足b2×d^a2≤N＜b0×d^a0(参照图11A)。
为了满足0＜|Vf0|≤1.3V而需要的条件是，沟道外延层50的厚度d(nm)以及杂质浓度N(cm-3)处于由直线(i)和直线(iv)夹着的区域，即，满足b1.3×d^a1.3≤N＜b0×d^a0(参照图11B)。
为了满足0＜|Vf0|≤1.0V而需要的条件是，沟道外延层50的厚度d(nm)以及杂质浓度N(cm-3)处于由直线(i)和直线(iii)夹着的区域，即，满足b1×d^a1≤N＜b0×d^a0(参照图11C)。
为了满足0＜|Vf0|≤0.6V而需要的条件是，沟道外延层50的厚度d(nm)以及杂质浓度N(cm-3)处于由直线(i)和直线(ii)夹着的区域，即，满足b0.6×d^a0.6≤N＜b0×d^a0(参照图11D)。
另外，在仿真的参数范围内制作了曲线图，但是即使是仿真的参数范围外的点，只要N和d处于由上述各区域所对应的数式表示的范围内，则可以认为分别满足0＜|Vf0|≤2.0V、0＜|Vf0|≤1.3V、0＜|Vf0|≤1.0V、0＜|Vf0|≤0.6V。
例如，在想要实现0＜|Vf0|≤0.6V的特性时，选择由直线(i)和直线(ii)夹着的区域中的、沟道外延层50的厚度d以及杂质浓度N。例如，将沟道外延层50的杂质浓度和膜厚分别设定为4×1018cm-3、20nm。这里，进一步选择p体区30的浓度、以及栅极绝缘膜60的膜厚，以得到期望的Vth(这里是2V以上8V以下)。通过将p体区30的杂质(受主)浓度设定为例如1×1019cm-3，以及将栅极绝缘膜60的膜厚设定为例如70nm，可以使|Vf0|＝约0.5V，Vth也可以得到约3.8V的值。
可以在考虑所要求的设备性能、制造工艺上的制约的基础上，适当选择p体区30的浓度、栅极绝缘膜60的厚度。
沟道外延层的厚度d优选为5nm以上。因为使沟道外延层的厚度d为5nm以上时，即使产生成膜、加工工艺的偏差，沟道外延层也不会部分消失。
沟道外延层的厚度d进一步优选10nm以上。使沟道外延层的厚度d为10nm以上时，沟道外延层的膜厚的均匀性提高。
沟道外延层的厚度d进一步优选20nm以上。使沟道外延层的厚度d为20nm以上时，沟道外延层的膜厚的均匀性进一步提高，而且沟道外延层成膜稳定性提高。
此外，沟道外延层的厚度d优选为200nm以下。因为在沟道外延层的厚度d为200nm以下时，在为了形成源极电极而对沟道外延层进行蚀刻的工序中，进行蚀刻不需要较长时间。
沟道外延层的厚度d进一步优选为100nm以下。在100nm以下时，能够容易地兼顾作为MISFET使用时的适当的阈值电压Vth、和回流二极管的小的启动电压|Vf0|。
沟道外延层的厚度d进一步优选为75nm以下。在75nm以下时，能够容易地兼顾作为MISFET使用时的适当的阈值电压Vth、和回流二极管的小的启动电压|Vf0|。
优选室温下的沟道二极管的启动电压尽可能小。据此，能够将直接施加给碳化硅半导体的pn结的电压保持在体二极管的启动电压(2.7V)以下，能够避免由对碳化硅半导体的pn结流过顺向电流而引起的结晶缺陷增加的问题。对此，使用图5来进行说明。在|Vf0|例如为约0.6V时，例如若对源极施加0V、对漏极施加-0.6V以下的电压则作为二极管发挥功能。在该情况下，电流通过沟道区55在路径90流动。接下来，即使在对源极施加了0V、对漏极施加了-2.7V的电压的情况下，二极管的电流也不通过路径92，而在路径90流动。该理由如下所示。在对源极施加0V、对漏极施加大于-2.7V的电压的情况下，首先对于路径90流动二极管电流。这里，基板10以及漂移层20包含在路径90中。这里将流动的电流设为I，将基板电阻设为Rsub，将漂移层20中p阱区30以下的电阻设为Rd，则在p阱区30和漏极间，引起I×(Rsub+Rd)的量的电压降。此时，在p阱区30和漂移层20之间的电压，成为从源极-漏极间电压减去I×(Rsub+Rd)所得的电压。也就是说，作为源极-漏极间电压，即使施加原本能够向体二极管流过电流的2.7V的电压，由于与体二极管并联的形式存在沟道二极管，所以在将源极漏极间的电压设为|Vds|，将体二极管的pn结的电压设为Vpn时，成为
Vpn＝|Vds|-I×(Rsub+Rd)。
由路径90所示的沟道二极管的|Vf0|越小，对于相同的|Vds|，I越大，所以体二极管的pn结的电压Vpn变小。因此，体二极管的pn结的电压Vpn不会达到原本向体二极管开始流动电流的2.7V的电压，所以在体二极管中没有电流流动。也就是说，能够避免由在碳化硅半导体的pn结流过顺向电流而引起的结晶缺陷增加的问题。
SiC是宽带隙半导体，所以与Si相比，尤其在高温区(300℃以上)的环境温度下的使用成为可能的高温环境中，为了在体二极管中也不流过电流，优选室温下的|Vf0|为1.3V以下。
此外，室温下的|Vf0|优选小于1.0V，更优选小于0.6V。若室温下的|Vf0|小于1.0V，则实现比将SiC-SBD(逆向电流的启动电压：1.0V左右)用作回流二极管元件的情况优异的动作。此外，在室温下的|Vf0|小于0.6V时，实现比将Si-pin二极管(逆向电流的启动电压：0.6V左右)用作回流二极管元件的情况优异的动作。
图12示出使用了本实施方式的半导体元件100的功率变换电路(这里是逆变器电路)200、负载500、电源2000以及控制器。本实施方式的半导体元件100是回流二极管融合型的MISFET，所以不需要图1所示的回流二极管元件1200。因此，在图1中，在一个逆变器电路1000中需要6个半导体元件1100和6个回流二极管元件1200总计12个元件，而使用图12所示的本实施方式的半导体元件100时，能够用总计6个元件来构筑逆变器电路200。控制器相当于本发明中的电位设定部。控制器控制施加给各半导体元件100的栅极的电位。控制器控制各半导体元件的栅极的电位，例如切换Vgs＞Vth和Vgs＝0V。
半导体元件100以及控制器相当于本发明的半导体装置。本发明的半导体装置具备与电源2000电连接的端子。此外，本发明的半导体装置具备与感应性的负载500电连接的端子。
在本实施方式的逆变器电路200中部件个数变为一半，由此能够实现成本的大幅降低。此外，通过部件个数变少，与逆变器电路1000相比较，能够降低各元件的损失(连接损失等)，其结果，能够使逆变器电路200的性能提高。而且，在本实施方式的构成中，与逆变器电路1000相比较，由于部件个数变为一半，所以能够使逆变器电路200小型化、轻量化，或者能够实现噪声降低。
进而，通过部件个数变少，能够降低寄生的C(电容)和/或寄生的L(电感)，所以基于这一点，也能够降低损失，而且能够缓和电磁干扰(EMI：Electro Magnetic Interference)的问题(噪声的问题)。而且，因为能够降低损失，所以能够在逆变器电路200中减少发生热量，所以能够使热沉(heat sink)小型化，或者可以容易地实现冷却机构的对策。而且，在能够降低损失时，能够提高频率，例如若能够使频率提高到2倍，则由此能够使所使用的导体元件(C)、电感元件(L)的体积减小到1/2，其结果，能够实现所使用的元件的小型化、轻量化和成本降低。
另外，在本实施方式中以逆变器电路为例进行了说明，但是本实施方式的半导体元件100能够广泛用于功率变换器(例如，逆变器、转换器、矩阵转换器等)。此外，只要是能够使用半导体元件100的用途，不局限于功率变换电路，也能够用于其他电路(例如，逻辑等的数字电路等)。电源不限定于直流电源，也可以是交流电源。可以根据电路的用途不同来适当选择。
下面，参照图13～图17来继续说明本实施方式的半导体元件100。
本申请发明人，通过仿真分析而研究了存在沟道外延层50的情况和不存在沟道外延层50的情况的特性的差异。
图13是表示仿真中所使用的没有沟道外延层50的半导体元件(倒置型MISFET)的构造的剖视图。
图14示出由仿真分析出的逆向电流的Id-Vds特性(Id：漏极电流；Vds：漏极电压)。这里，Vgs是0V。图14(a)用线性的刻度来表示，图14(b)用对数刻度(单对数)来表示。此外，曲线I是存在沟道外延层的情况的结果，曲线II是不存在沟道外延层的情况的结果。
对于曲线I以及曲线II的半导体元件100都使Vth＝约3.5V。作为共通条件，栅极绝缘膜60的膜厚为70nm，沟道长Lg为0.5μm。此外，JFET区域22的杂质浓度是1×1017cm-3。
由图14可知，虽然顺向电流的阈值电压Vth大致相同，但是存在沟道外延层的情况下(曲线I)，更容易流过逆向电流。因此，在本发明中，在沟道层内形成MISFET的沟道区。
进而，参照图15以及图16来继续说明。图15是表示逆向特性(流过逆向电流时的特性)中的沟道横向的Ec分布的曲线图。另外，“Ec”是“Conduction Band Energy”的简称。图中的Φ表示JFET区域侧的Ec与沟道区中的最大的Ec的差即能量势垒。图15(a)以及图16(a)是不存在沟道外延层的情况下的结果，图15(b)以及图16(b)是存在沟道外延层的情况下的结果。存在沟道外延的半导体元件100和不存在沟道外延的半导体元件100都使Vth＝约3.5V来进行比较。
逆向流动的电子从JFET区域侧越过沟道区的Ec而流到源极区上。如图所示，若降低Vds，则JFET侧的Ec上升，能量势垒Φ下降，在Vds变为Vf0以下时，电子超过能量势垒Φ而流动。
图16是表示顺向特性中的沟道横向Ec分布的曲线图。图16中所示的Φ表示源极区上的Ec与沟道区的最大的Ec的差即能量势垒。顺向流动的电子从源极区上越过沟道区的最大的Ec而流到JFET区域。如图16所示，若提高Vgs，则沟道区的Ec下降，能量势垒Φ下降。在Vgs变为Vth以上时，电子超过能量势垒Φ而流动。
比较图15(a)以及(b)可知，若Vth相同，则在没有沟道外延层的情况下(图15(a))，与存在沟道外延层的情况(图15(b))相比，能量势垒
Figure GDA00002832823100261
更高。因此，存在沟道外延层的构成的半导体元件100比较容易流过逆向电流。
图17是表示沟道界面Ec的Vgs依赖性的曲线图。图17中的曲线I是存在沟道外延层的情况的结果，曲线II是不存在沟道外延层的情况的结果。由图17可知，曲线I的Ec比曲线II低，所以|Vf0|较低，容易流过逆电流。
在半导体元件100中，虽然Vth相同，但存在沟道外延层的情况下，在Vgs＝0V下的沟道区的导带能量的势垒
Figure GDA00002832823100262
更低，更容易流过逆向电流。
图12所示的本发明的功率变换器(逆变器电路200)，通过例如在图18所示的现有的电路构成中用本实施方式的半导体元件100置换与回流二极管元件连接的高压侧MISFET H以及低压侧MISFET L来实现。根据本发明的功率变换器，与MISFET的体二极管相比，能够减小反向恢复电流的峰值(图19的98)。其结果，能够大幅降低开关损失，而且能够抑制噪声的产生。根据本发明的功率变换器，与将MISFET的pn结二极管(体二极管)用作回流二极管的情况相比，阈值的绝对值|Vf0|较低，所以能够降低导通损失。
另外，在上述实施方式中，作为功率变换器以逆变器电路200为例进行了说明，但是本实施方式的构成不限定于此。图20是包括本实施方式的半导体元件100的升降压转换器210的电路图。控制器相当于本发明中的电位设定部。
该升降压转换器210由半导体元件100构成，所以能够获得上述的效果。即，与体二极管相比能够降低反向恢复电流，所以能够大幅降低开关损失，而且能够抑制噪声的产生。而且，与MISFET的体二极管相比，阈值的绝对值|Vf0|较低，所以能够降低导通损失。另外，升降压转换器210中的时序图与降低了图19所示的时序图的峰值电流98的时序图相同或类似。
而且，图21是包括本实施方式的半导体元件100的升压转换器220的电路图。图20所示的构成中的上臂的半导体元件100中的栅极和源极构成为短路。详细而言，转换器220是上臂为二极管、下臂为开关的升压转换器。控制器相当于本发明中的电位设定部。
下面，参照图22、以及图23～图26来详细说明本实施方式的半导体元件100的构造和制造方法。
图22所示的半导体元件100具有纵型的DMISFET的构造，基本上与图5所示的构成相同。“DMISFET“是Double-implanted-MISFET的简称。
与图5所示的构造不同的点是：在栅极电极65之上形成了层间绝缘膜67，而在源极电极45以及层间绝缘膜67之上形成了源极布线(或者源极焊盘)47。另外，在漏极电极70的背面形成了管芯焊接用的背面电极72，这一点也不同。管芯焊接用的背面电极72例如是Ti/Ni/Ag的层叠电极。
接下来说明图22所示的半导体元件100的制造方法。首先，如图23(a)所示，准备基板10。基板10例如是低电阻的n型4H-SiC切割基板。
接下来，如图23(b)所示，在基板10上使高电阻的漂移区20外延生长。漂移区20例如采用n型4H-SiC。接下来，如图23(c)所示，在漂移区20上形成例如由SiO2构成的掩膜81，离子注入例如Al或者B的离子82。
离子注入后，去除掩膜81，例如在1700℃左右的高温下在惰性气氛中进行活性化退火，如图24(a)所示，形成p阱区(体区)30。
接下来，如图24(b)所示，使用掩膜(未图示)在p阱区30通过离子注入例如氮从而形成源极区40，通过注入例如Al从而形成接触区32。在离子注入后，去除掩膜进行活性化退火。
另外，这里在图24(a)所示的工程实施了活性化退火，但是也可以在图24(a)的工程中不实施活性化退火，而兼用图24(b)的工程中的活性化退火。
接下来，如图24(c)所示，在包括p阱区30、源极区40以及接触区32的漂移区20的整个表面，使用碳化硅来使外延层(沟道外延层)50生长。在本实施方式中，例如在满足以下的条件的范围中调整沟道外延层50的杂质浓度N(cm-3)以及厚度d(nm)。
b1×d^a1≤N＜b0×d^a0
b0＝1.349×1021
a0＝-1.824
b1＝2.188×1020
a1＝-1.683
接下来，如图25(a)所示，对沟道外延层50的给定部位进行了干法蚀刻后，例如通过热氧化，在沟道外延层50的表面形成栅极绝缘膜60。之后，如图25(b)所示，在栅极绝缘膜60的表面堆积例如掺杂了7×1020cm-3左右的磷的多晶硅膜64。多晶硅膜64的厚度例如是500nm左右。
接下来，如图25(c)所示，使用掩膜(未图示)，对多晶硅膜64进行干法蚀刻，由此在期望的区域形成栅极电极65。接下来，如图26(a)所示，通过CVD法堆积例如使用了SiO2的层间绝缘膜67，以覆盖栅极电极65的表面以及漂移区20的表面。层间绝缘膜67的厚度例如是1.5μm。
接下来，如图26(b)所示，使用掩膜(未图示)，通过干法蚀刻，去除接触区32的表面上与源极区40的部分表面上的层间绝缘膜67，由此形成通孔68。
之后，如图26(c)所示，在层间绝缘膜67上形成例如厚度50nm左右的镍膜，接下来，通过蚀刻，保留通孔68的内部及其周边的部分来去除镍膜。蚀刻后，在惰性气氛内进行例如950℃、5分钟的热处理，从而使镍与碳化硅表面反应，由此形成由硅化镍构成的源极电极45。另外，在基板10的背面，也在整个面上堆积例如镍，通过同样地进行热处理，使其与碳化硅反应，形成漏极电极70。
接下来，在层间绝缘膜67以及通孔68上堆积例如厚度4μm左右的铝，蚀刻为期望的图案，如图22所示，得到源极布线(或者源极焊盘)47。另外，虽然没有图示，但是在其他区域也形成在芯片端与栅极电极接触的栅极布线(或者栅极焊盘)。而且，在漏极电极70的背面，堆积例如Ti/Ni/Ag，作为管芯焊接用的背面电极72。通过这种方法，得到图22所示的半导体元件100。
(第2实施方式)
以下，说明本发明的半导体元件的第2实施方式。
本发明的第1实施方式是漏极电极形成在基板的背面的“纵型”的半导体元件，但是本实施方式是将源极电极以及漏极电极配置在半导体层的表面(主面)侧的“横型”的半导体元件。针对第1实施方式的动作所说明的事项，因为是关于沟道区，所以不会根据漏极电极是处于背面侧还是处于表面侧，而发生实质性变化。因此，关于晶体管的阈值电压以及二极管的启动电压的前述说明，对于横型晶体管也成立。
参照图27(a)以及(b)来说明本实施方式所涉及的半导体元件100。图27(a)是示意性表示本实施方式的半导体元件100的构成的剖视图。另外，图27(b)表示本实施方式的半导体元件100的电路简写符号。图27(b)中记载的二极管符号也表示通过半导体元件100的沟道区流过电流的二极管。如前所述，G表示栅极电极，S表示源极电极，D表示漏极电极。
本实施方式的半导体元件100是包括MISFET的半导体元件，在给定条件下MISFET的沟道区发挥二极管特性。
如图27(a)所示，本实施方式中的半导体元件100含有碳化硅半导体基板10、和形成在基板10的表面上的第1导电型的第1碳化硅半导体层20。本实施方式的碳化硅半导体基板10是n+基板(n+SiC基板)，第1碳化硅半导体层20是n-半导体层。在源极电极和漏极电极存在于相同的基板面上的横型MOSFET的情况下，因为在基板10中不直接流过电流，所以导电型、电阻率等没有特别限定。在市场上出售的基板中，n+SiC基板比半绝缘性基板容易得到，所以这里选择n+SiC基板作为碳化硅半导体基板10。即，在本实施方式中也是第1导电型为n型、第2导电型为p型。n型和p型可以相互替换。
在第1碳化硅半导体层20上形成了第2导电型的体区(阱区)30。在体区30内形成了第1导电型的源极区40以及第1导电型的漏极区75。本实施方式的体区30是p型，源极区40以及漏极区75是n+型。
在体区30中形成了p型的接触区32。在源极区40上形成了源极电极45，在漏极区75上形成了漏极电极70。源极电极45形成在n+源极区40以及p接触区32的表面，与n+源极区40以及p接触区32这双方电接触。
在p体区30上，跨n+源极区40和n+漏极区75之间形成了第2碳化硅半导体层50。即，第2碳化硅半导体层50与位于p体区30的n+源极区40和n+漏极区75之间的部分接触，并且与n+源极区40以及n+漏极区75的一部分接触。
本实施方式中的第2碳化硅半导体层50，在形成了p体区30、n+源极区40以及n+漏极区75的n-半导体层20上，通过外延生长而形成。第2碳化硅半导体层50在位于p体区30的上方的地方包含沟道区55。因此，这里，将该第2碳化硅半导体层50称为“沟道外延层”。沟道区55的长度(沟道长)，即，MISFET的“沟道长”是附图上的p体区30的上表面(与沟道外延层50接触的表面)中的被n+源极区40以及n+漏极区75夹着的水平方向尺寸。
在沟道外延层50上形成了栅极绝缘膜60。在栅极绝缘膜60上形成了栅极电极65。
在本实施方式中，MISFET也在Vgs≥Vth的情况下(晶体管动作接通模式)，通过沟道外延层50使漏极电极70和源极电极45之间导通(在本实施方式中，从漏极电极70向源极电极45流过导通电流)，但是在0V≤Vgs＜Vth的情况下，作为晶体管，成为截止状态。但是，该MISFET在0V≤Vgs＜Vth的情况下(晶体管动作关断模式)，也在Vds＜0V时，作为通过沟道外延层50从源极电极45向漏极电极70流过电流的二极管发挥功能。
以MISFET的沟道区为电流路径的该二极管具有如下特性：在Vds＞Vf0(Vf0是负的值)的情况下不流动1mA以上的电流，在Vds≤Vf0的情况下流动1mA以上的电流。换言之，流过该二极管的电流，在Vds＞Vf0(Vf0是负的值)时几乎为零(小于1mA未満)，但是若使Vds从零开始渐渐变小(使Vds的绝对值增加)，则在Vds达到Vf0时，开始流动1mA的电流，进一步使Vds的绝对值增加时，电流进一步增加。
在本实施方式中，也通过作为电位设定部的控制器，对半导体元件100的栅极电极施加给定电压。如此，通过使Vgs上升到Vth以上，从而执行通过沟道外延层50使漏极电极70和源极电极45之间导通的步骤。此外，通过电位设定部，使Vgs为0伏特以上且小于栅极阈值电压Vth，由此执行使MISFET作为从源极电极45通过沟道外延层50向漏极电极70逆向地流过电流的“二极管”发挥功能的步骤。
在本实施方式中，也由于前述的理由，将Vf0的绝对值(二极管的启动电压)设定得小于2.7伏特、并且将晶体管的阈值电压Vth设定得大于Vf0的绝对值(二极管的阈值电压)。
因为本实施方式的半导体元件100具有上述的构成，所以半导体元件100作为二极管发挥功能时的二极管电流90，通过沟道外延层50从源极电极45向漏极电极70流动。二极管电流90的路径与流过寄生的体二极管(体区30和半导体层20的pn结)的电流92的路径完全不同。根据本实施方式，也能够获得第1实施方式所说明的各种效果。
下面，参照图28～图30来进一步说明本实施方式的半导体元件100的动作。
图28～图30是用于说明沟道外延层50和栅极绝缘膜60之间的界面中的导带能量分布的图。图28是用于计算导带能量分布的构造模型，图28中的A-A’线相当于图29以及图30的横轴[μm]。图29以及图30分别表示顺向以及逆向时的沟道横向的导带能量分布。另外，图29以及图30的纵轴表示导带能量[eV]。
首先，对于顺向，即，施加到漏极、源极间的电压(Vds)大于0V的情况进行说明。如图29所示，在顺向的情况下，位于p体区(或者p阱)30上的地方的沟道外延层50的导带能量(即，沟道区55的地方的导带能量)高于源极区40上以及漏极区75侧的导带能量，所以不流动载流子。
接下来，若提高施加到栅极、源极间的正的电压(Vgs)，则沟道区55的导带能量下降，源极区40上与沟道区55之间的势垒消失。因此，从源极区40向沟道区55流入载流子。
下面，对逆向，即，Vds为0V以下的情况进行说明。从Vds为0V的状态开始，若使Vds从0V开始降低，则如图30所示，漏极区75侧的导带能量上升，与沟道区55之间的势垒变低。因此，从漏极区75侧流入载流子(电子)。
即，逆电流在流过体二极管之前，先流入沟道外延层50(或者沟道区55)。因为流过沟道外延层50，所以与MISFET(或者MOSFET)的顺向电流相同，是单极动作。因此，不产生反向恢复电流，所以不发生恢复损失。此外，能够使其具有比由作为宽能带隙半导体的SiC的pn结的扩散电位引起的较高的Vf低的Vf。
总之，在本实施方式的半导体元件100中，如图29所示，在顺向下通过施加栅极电压而沟道区55的导带能量降低从而流过电流。另一方面，在逆向下，如图30所示，由于漏极侧的导带能量上升，存在于沟道/漏极间的能量势垒变低，流过电流。
下面，参照图31来说明半导体元件100的特性。图31示出本申请发明人试制的半导体元件100的I-V特性。半导体元件100是作为MISFET的一种的使用了SiC的横型的MOSFET，具有与图27所示的构造相同的构造。图31的曲线图的横轴是Vds，纵轴是从漏极电极向源极电极“顺向”流动的电流的值。在电流从源极电极向漏极电极“逆向”流动时，设该电流具有负的值。
顺向(Vds＞0V)的I-V特性是在Vgs＝0V、5V、10V、15V、20V时所测量的曲线。逆向(Vds≤0V)的I-V特性是在Vgs＝0V时所测量的曲线。
由图31可知，在半导体元件100中，逆向电流的启动电压(Vf0的绝对值)是比SiC的pn扩散电位即2.7V小的值(1V附近)。因此，使用半导体元件100时，逆向电流的启动电压(Vf0的绝对值)低于体二极管的启动电压，所以能够经过MISFET的沟道区流过二极管电流，而不是作为pn结的体二极管。其结果，能够降低导通损失。pn结二极管的启动电压依赖于半导体材料的能带隙的大小，所以在如碳化硅半导体那样的宽能带隙半导体中，体二极管的阈值电压特别高，本发明中的启动电压的降低更有效。
在使用了Si的MOSFET(比较例)的情况下，逆向电流的启动电压Vf0的绝对值是0.6V。此时的逆向电流流过体二极管，逆向电流的启动电压是体二极管的pn结的启动电压。在比较例的情况下，Si与SiC相比，绝缘破坏电场低，所以Si-MISFET与具有相同耐压的SiC-MISFET相比，导通损失变高。此外，Si的能带隙低至1.1eV，所以在150℃左右，pn结的泄露电流增大。因此，使用Si-MISFET的情况下，工作温度受限制。
下面，参照图32～图36来继续说明本实施方式的半导体元件100。
本申请发明人通过仿真分析而研究了存在沟道外延层50的情况和不存在沟道外延层50的情况的特性的差异。
图32是表示由仿真所使用的没有沟道外延层50的半导体元件(倒置型MISFET)的构造的剖视图。
图33示出由仿真分析出的逆向电流的Id-Vds特性(Id：漏极电流；Vds：漏极电压)。这里，Vgs是0V。图33(a)用线性的刻度来表示，图33(b)用对数刻度(单对数)来表示。此外，曲线I是存在沟道外延层的情况的结果，曲线II是不存在沟道外延层的情况的结果。
对于曲线I以及曲线II的半导体元件100都使Vth＝约3.5V。作为共通条件，栅极绝缘膜60的氧化膜厚为70nm，沟道长Lg为0.5μm。此外，p体区30的杂质浓度，在存在沟道外延层50的情况下是2×1018cm-3，在不存在沟道外延层50的情况下是1.5×1017cm-3。
由图33可知，虽然顺向电流的阈值电压Vth大致相同，但是存在沟道外延层的情况下(曲线I)，更容易流过逆向电流。因此，在本发明中，在沟道外延层50内形成MISFET的沟道区。
进而，参照图34以及图35来继续说明。图34是表示逆向特性(流过逆向电流时的特性)中的沟道横向的Ec分布的曲线图。另外，“Ec”是“Conduction Band Energy”的简称。图中的Φ表示漏极侧的Ec与沟道区中的最大的Ec的差即能量势垒。逆向流动的电子从漏极侧越过沟道区的Ec流到源极上。如图所示，当降低Vds时，漏极侧的Ec上升，能量势垒Φ降低，在Vds变为Vf0以下时，电子超过能量势垒Φ而流动。
图35是表示顺向特性中的沟道横向Ec分布的曲线图。图35中所示的Φ表示源极上的Ec与沟道区的最大的Ec的差即能量势垒。顺向流动的电子从源极上越过沟道区的最大的Ec而流到漏极区。如图35所示，若提高Vgs，则沟道区的Ec下降，能量势垒Φ下降。在Vgs变为Vth以上时，电子超过能量势垒Φ而流动。图34(a)以及图35(a)是不存在沟道外延层的情况的结果，图34(b)以及图35(b)是存在沟道外延层的情况的结果。存在沟道外延的半导体元件100和不存在沟道外延的半导体元件100都在Vth＝约3.5V这一条件下进行比较。
比较图34(a)以及(b)可知，若Vth相同，则在没有沟道外延层的情况下(图34(a))，与存在沟道外延层的情况(图34(b))相比，能量势垒
Figure GDA00002832823100341
高。因此，存在沟道外延层的构成的半导体元件100比较容易流过逆向电流。
图36是表示沟道界面Ec的Vgs依赖性的曲线图。图36中的曲线I是存在沟道外延层的情况的结果，曲线II是不存在沟道外延层的情况的结果。由图36可知，曲线I的Ec比曲线II低，所以|Vf0|较低，容易流过逆电流。
在半导体元件100中，虽然Vth相同，但存在沟道外延层的情况下，在Vgs＝0V下的沟道区的导带能量的势垒
Figure GDA00002832823100342
更低，更容易流过逆向电流。
下面，参照图37、以及图38～图40来详细叙述本实施方式的半导体元件100的构造和制造方法。
图37所示的半导体元件100具有横型的MOSFET的构造，基本上与图27所示的构成相同。与图27所示的构造的不同点是：在栅极电极65上形成了层间绝缘膜67，而且，在源极电极45以及层间绝缘膜67上形成了源极布线(或者源极焊盘)47，在漏极电极70以及层间绝缘膜67上形成了漏极布线(或者漏极焊盘)87。
接下来说明图37所示的半导体元件100的制造方法。首先，如图38(a)所示，准备基板10。基板10例如是半绝缘性的4H-SiC切割基板。
接下来，如图38(b)所示，在基板10上使高电阻的n-半导体层20外延生长。n-半导体层20例如采用n型4H-SiC。接下来，在n-半导体层20中离子注入例如A1或者B离子，或者一边掺杂p型杂质一边进行外延生长，由此形成p阱区(p体区或者p体层)30。
接下来，如图38(c)所示，使用掩膜(未图示)在p阱区30离子注入例如氮由此形成源极区40以及漏极区75，通过注入例如Al来形成接触区32。在离子注入后，去除掩膜从而进行活性化退火。
接下来，如图39(a)所示，在包括p阱区30、源极区40、漏极区75以及接触区32的n-半导体层20的整个表面，使用碳化硅使外延层(沟道外延层)50生长。在本实施方式中，例如在满足以下的条件的范围内调整沟道外延层50的杂质浓度N(cm-3)以及厚度d(nm)。
b1×d^a1≤N＜b0×d^a0
b0＝1.349×1021
a0＝-1.824
b1＝2.188×1020
a1＝-1.683沟道外延层50，如前所述，也可以具有杂质浓度在厚度方向(与沟道外延层的堆积面垂直的方向)上变化的构造。另外，上述沟道外延层的厚度d表示半导体元件100中的沟道外延层50的厚度，制造时的沟道外延层的膜厚不受上述情况限定。例如，在后面的工艺，在使沟道外延层的一部分氧化来形成栅极绝缘膜60的情况下，预先使沟道外延层的厚度大于d，使得形成栅极绝缘膜60后的沟道外延层50的厚度为d。
接下来，如图39(b)所示，在对沟道外延层50的给定部位进行了干法蚀刻后，通过例如热氧化，在沟道外延层50的表面形成栅极绝缘膜60。之后，在栅极绝缘膜60的表面堆积例如掺杂了7×1020cm-3左右的磷的多晶硅膜64。多晶硅膜64的厚度例如是500nm左右。
接下来，如图39(c)所示，使用掩膜(未图示)，通过对多晶硅膜64进行干法蚀刻，从而在期望的区域形成栅极电极65。接下来，如图40(a)所示，通过CVD法堆积例如使用了SiO2的层间绝缘膜67，使得覆盖栅极电极65的表面以及n-半导体层20的表面。层间绝缘膜67的厚度例如是1.5μm。
接下来，如图40(b)所示，使用掩膜(未图示)通过干法蚀刻去除接触区32的表面上、和源极区40的一部分表面上的层间绝缘膜67，形成通孔68。
之后，如图40(c)所示，在层间绝缘膜67上形成例如厚度50nm左右的镍膜，接下来，通过蚀刻，保留通孔68的内部及其周边的一部分来去除镍膜。在蚀刻后，在惰性气氛内进行例如950℃、5分钟的热处理，从而使镍与碳化硅表面反应，由此形成由硅化镍构成的源极电极45以及漏极电极70。
接下来，在层间绝缘膜67以及通孔68上堆积厚度4μm左右的铝，在蚀刻为期望的图案后，如图37所示，得到源极布线(或者源极焊盘)47以及漏极布线(或者漏极焊盘)87。另外，虽然没有进行图示，但是在其他区域也形成在芯片端与栅极电极接触的栅极布线(或者栅极焊盘)。
(第3实施方式)
参照图41来说明本发明的第3实施方式所涉及的开关元件400。图41是示意性表示本实施方式的开关元件400的构成的剖视图。
本实施方式的开关元件400与第2实施方式中的半导体元件100的不同点在于，由沟道外延层50、栅极绝缘膜60、以及栅极电极65构成的层叠构造与漏极区75相疏离。即，从与基板10垂直的方向观察时，在源极区40与漏极区75之间的区域(n-漂移层20)的一部分没有被栅极电极65覆盖。没有被该栅极电极65覆盖的部分是n-漂移层20的一部分，但是可以看做是使漏极区75扩展后的部分，作为LDD(Lightly Doped Drain，轻掺杂漏极)区域发挥功能。LDD区抑制漏极区75的沟道区侧边缘的电场強度的上升，起提高晶体管特性的可靠性的作用。
在本实施方式中，在n-漂移层20中形成漏极区75，而不是在p体区30内形成漏极区75。沟道外延层50的一部分也覆盖n-漂移层20中没有形成p体区30的部分。
本实施方式的开关元件400具有上述的构成，所以如图42所示，开关元件400作为二极管发挥功能时的二极管电流90，通过沟道外延层50从源极电极45向漏极电极70流动。也就是说，二极管电流90与流过寄生的体二极管(体区30和半导体层20的pn结)的电流92的路径完全不同。根据本实施方式的开关元件400，可以获得与第2实施方式同样的效果。另外，在本实施方式中，通过存在LDD区，具有与第2实施方式相比容易获得高耐压的优点。
下面，参照图43～图45来进一步说明本实施方式的开关元件400的动作。
图43～图45是用于说明沟道层50和栅极绝缘膜60之间的界面中的导带能量分布的图。图43是用于计算导带能量分布的构造模型，图43中的A-A’线相当于图44(b)以及图45的横轴[μm]。图44以及图45分别表示顺向以及逆向的情况下的沟道横向的导带能量分布。另外，图44以及图45的纵轴表示导带能量[eV]。
首先，对顺向，即，施加到漏极、源极间的电压(Vds)大于0V的情况进行说明。如图44所示，在顺向的情况下，位于p体区(或者p阱)30上的地方的沟道外延层50的导带能量(即，沟道区55的地方的导带能量)，比源极区40上以及LDD区侧的导带能量高，所以不流动载流子。
接下来，若提高施加到栅极、源极间的正的电压(Vgs)，沟道区55的导带能量下降，源极区40上与沟道区55之间的势垒消失。因此，从源极区40向沟道区55流入载流子。
下面，对逆向，即，Vds为0V以下的情况进行说明。从Vds为0V的状态开始，使Vds从0V开始下降，如图45所示，LDD区侧的导带能量开始上升，与沟道区55之间的势垒变低。因此，从LDD区侧流入载流子。
即，逆电流在流过体二极管之前，先流到沟道层50(或者沟道区55)。因为流过沟道层50，所以与MISFET(或者MOSFET)的顺向电流相同，是单极动作。因此，也不产生反向恢复电流，所以不发生恢复损失。此外，能够使其具有比由作为宽能带隙半导体的SiC的pn结的扩散电位引起的启动电压低的启动电压。
虽然是重复说明，但总之，在本实施方式的半导体元件400中，如图44所示，在顺向下通过施加栅极电压而沟道区55的导带能量降低从而流过电流。另一方面，在逆向下，如图45所示，由于漏极侧的导带能量上升，从而存在于沟道/漏极间的势垒变低，流过电流。
下面，参照图46来说明本实施方式的开关元件400的特性。图46表示本申请发明人利用TCAD设备仿真而计算出的开关元件400的I-V特性。所计算的开关元件400是作为MISFET的一种的使用了SiC的LDMOSFET(Lateral Diffusion MOSFET)，与图42所示的构造相同。
顺向(Vds＞0V)是Vgs＝0V、5V、10V、15V、20V时的I-V特性。逆向(Vds≤0V)是Vgs＝0V时的I-V特性。由图46可知，在本实施方式的开关元件400中，逆向电流的启动电压(Vf0的绝对值)是比SiC的pn扩散电位即2.7V小的值(1V附近)。因此，若使用本实施方式的开关元件400，二极管电流流过沟道，而不流过作为pn结的体二极管，所以可以使逆向电流的启动电压比体二极管低，能够降低导通损失。因为pn结二极管的启动电压依赖于半导体材料的能带隙的大小，所以在如碳化硅半导体那样的宽能带隙半导体中，体二极管的启动电压特别高，本发明中的启动电压的降低更有效。
下面，参照图47～图49来详细叙述第3实施方式的开关元件400的制造方法。
首先，如图47(a)所示，准备基板10。基板10例如是n+型的4H-SiC切割基板。
接下来，如图47(b)所示，在基板10的上，外延生长高电阻的漂移区20。漂移区20采用例如n型4H-SiC。
接下来，如图47(c)所示，在漂移区20的上形成例如由SiO2构成的掩膜(未图示)，离子注入例如Al或者B离子。在离子注入后，去除掩膜。接下来，使用掩膜(未图示)在p阱区30离子注入例如氮，由此形成源极区40以及漏极区75，通过注入例如Al来形成接触区32。在离子注入后，去除掩膜从而进行活性化退火。
接下来，如图48(a)所示，在包括p阱区30、源极区40、漏极区75以及接触区32的漂移区20的整个表面，使用碳化硅使外延层(沟道外延层)50生长。
接下来，如图48(b)所示，在对沟道外延层50的给定部位进行了干法蚀刻后，通过例如热氧化，在沟道外延层50的表面形成栅极绝缘膜60。之后，在栅极绝缘膜60的表面堆积例如掺杂了7×1020cm-3左右的磷的多晶硅膜64。多晶硅膜64的厚度例如是500nm左右。
接下来，如图48(c)所示，使用掩膜(未图示)，对多晶硅膜64进行干法蚀刻，由此在期望的区域形成栅极电极65。接下来，如图49(a)所示，通过CVD法堆积使用了SiO2的层间绝缘膜67，以覆盖栅极电极65的表面以及漂移区20的表面。层间绝缘膜67的厚度例如是1.5μm。
接下来，如图49(b)所示，通过使用掩膜(未图示)进行的干法蚀刻，去除位于接触区32的表面上以及源极区40的一部分表面上的层间绝缘膜67，形成通孔68。
之后，如图49(c)所示，在层间绝缘膜67上形成例如厚度50nm左右的镍膜，接下来，通过蚀刻，保留通孔68的内部及其周边的一部分来去除镍膜。在蚀刻后，在惰性气氛内通过例如950℃、5分钟的热处理，使镍与碳化硅表面反应，由此形成由硅化镍构成的源极电极45以及漏极电极70。
接下来，在层间绝缘膜67以及通孔68上堆积例如厚度4μm左右的铝，并蚀刻为期望的图案后，如图41所示，得到源极布线(或者源极焊盘)47以及漏极布线(或者漏极焊盘)87。另外，虽然没有进行图示，但是在其他区域也形成在芯片端与栅极电极接触的栅极布线(或者栅极焊盘)。如此，得到图41所示的开关元件400。
(第4实施方式)
参照图50来说明本发明的第4实施方式所涉及的开关元件800。图50是示意性表示本实施方式的开关元件800的构成的剖视图。
本实施方式的开关元件800与第2实施方式中的半导体元件100的不同点在于：由沟道外延层50、栅极绝缘膜60、以及栅极电极65构成的层叠构造与漏极区75疏离，在其间形成了LDD区95。与第3实施方式中的开关元件400的不同点在于：漂移层20的导电型是第2导电型(在本实施方式中是p-型)。LDD区95通过对p-漂移层20掺杂杂质来形成。LDD区95的优选杂质浓度是例如1×1015～5×1017cm-3。
在本实施方式中，如图51所示，相对于施加给源极电极45的源极电位，使施加给栅极电极65的栅极电位为开关元件800的顺向的阈值以下时，开关元件800作为从源极电极45向漏极电极70流过电流(90)的二极管发挥功能，该电流(90)通过沟道层50流动。而且，二极管的启动电压的绝对值小于由体区30和半导体层20的pn结而形成的体二极管的启动电压。
因为本实施方式的开关元件800具有上述的构成，所以开关元件800作为二极管发挥功能时的二极管电流90，通过沟道层50从源极电极45向漏极电极70流动。也就是说，二极管电流90与流过寄生的体二极管(漏极区75和半导体层20的pn结)的电流92的路径完全不同。
根据本实施方式的开关元件800，可以获得与第2实施方式以及第3实施方式同样的效果。另外，在本实施方式中，由于LDD区95的作用，与第1实施方式相比，具有容易得到高耐压的优点。此外，由于漂移层20和LDD区95的导电型不同，与第2实施方式相比，具有进一步容易得到高耐压的优点。
本实施方式的开关元件800，基本上可以利用与前述的开关元件400的制造方法大致相同的制造方法来制造。但是，在本实施方式的制造方法中，在图47(c)所示的阶段，可以通过在p-漂移层20注入例如氮来形成LDD区95。
本实施方式中的漂移层20的导电型是第2导电型，与体区30的导电型相同。因此，在体区30中的第2导电型的杂质浓度与漂移层20中的第2导电型的杂质浓度之间没有大的差异的情况下，没有必要区别二者，漂移层20的一部分兼作体区30。另外，从实现高耐压这一观点出发，优选将体区30中的第2导电型的杂质浓度设定得比漂移层20中的第2导电型的杂质浓度高。
另外，在横型的半导体元件中，不流动在纵向横断基板的电流。因此，基板可以由碳化硅以外的半导体形成，例如由单晶硅形成，此外，基板本身可以最终被去除。
以上，针对优选实施方式对本发明进行了说明，但是这样的记述不是对发明的限定事项，当然可以对上述实施方式进行各种改变。
例如，图52(a)～(c)是分别示出了上述3个实施方式的改变例的图。在这些改变例中，沟道层50的位置存在于与n+源极区40、p体接触区32相同的面上，这一点与各实施方式不同。这些改变例，例如可以通过在形成了体区30后形成沟道层50，之后在相应地方形成n+源极区40、p体接触区32来实现。该情况下的沟道层50可以通过外延生长来形成，也可以通过n型的离子注入来形成。
另外，在图52(a)的示例中，p体区30在半导体层20的上部的很大范围而形成，漏极区75设置在p体区30内。在图52(b)的示例中，沟道层50延伸到p体区30的外侧到达漏极区75。在图52(c)的示例中，沟道层50位于p体区30的内部，沟道层50与漏极区75之间的区域作为LDD发挥功能。
此外，图53(a)、(b)是在图52(c)所示的改变例中增加了LDD区95的示例。在图53(a)的示例中，LDD区95不形成在n-半导体层20的表面而形成在内部(距表面的深度：例如0.1μm左右)，这一点与图52(c)的示例不同。另一方面，在图53(b)的示例中，LDD区95形成在n-半导体层20的表面。此外，在图53(c)的示例中，LDD区95形成在沟道层50之下，这一点与图52(b)的示例不同。本改变例可以通过例如在形成体区30时利用同一掩膜通过n型的离子注入形成沟道层50之后，在相应地方形成n+源极区40、p体接触区32来实现。
在本发明中，与体区以及源极区的至少一部分接触地形成的“第2碳化硅半导体层”，不限定于在漂移层(第1碳化硅半导体层)上通过外延生长而形成的层，也可以是第1碳化硅半导体层的表面中的注入了杂质离子的区域。
在图54～图57中示出现有技术中的半导体元件和二极管元件的组合，与本发明相比较来说明本发明的效果。
图54是Si-MOSFET的单体的情况的等效电路。D是漏极端子、S是源极端子、G是栅极端子。If是顺向电流、Ir是逆向电流。在该电路中，回流电流作为逆向电流Ir流过Si-MOSFET的内部的体二极管。因为体二极管是双极元件，所以流动反向恢复电流，所以开关损失变大，开关时间也长。与此相对，对于本发明的半导体元件，逆向电流流过进行单极动作的沟道层，所以反向恢复电流变得非常小。因此，具有开关损失小、开关时间也短的效果。
图55表示Si-MOSFET和回流二极管元件的组合的等效电路。图55的回流二极管元件是Si-pin二极管。因为回流二极管元件是双极元件，所以与图54的电路同样地流动反向恢复电流。因此，开关损失大、开关时间也长。
与此相对，根据本发明的半导体元件，如前所述，反向恢复电流非常小、开关时间也短。此外，在图55所示的电路构成中，将回流二极管元件作为另外的部件来准备，并且与Si-MOSFET连接，所以部件数需要是2个，但在本发明中，因为不需要那样的回流二极管元件，所以可以减小部件个数。
图56是Si-MOSFET和SiC-SBD的组合的等效电路。图56的回流二极管元件是SiC-SBD。在Si-MOSFET的漏极侧串联地设置了齐纳二极管。为了向回流二极管流过逆向电流而需要齐纳二极管。在Si-MOSFET中内置了pn结的体二极管，该|Vf0|是约0.6V。回流二极管的|Vf0|是约1V。
若没有齐纳二极管，则在流动逆向电流时，电流流向Vf0的绝对值低的一方，不流向回流二极管而流过Si-MOSFET的体二极管。为了防止逆向电流流入Si-MOSFET的体二极管而设置了齐纳二极管。
在流动顺向电流时，产生齐纳二极管的导通损失，此外在开关时还产生齐纳二极管的开关损失。回流二极管具有寄生电容，所以蓄积在寄生电容的能量在开关时带来开关损失的增加。
与此相对，根据本发明的半导体元件，不发生由Si-MOSFET和SiC-SBD的组合产生的、齐纳二极管的导通损失和开关损失、以及回流二极管的寄生电容引起的损失。因此，可以降低损失。此外，在图56的构成中，部件个数是3个，但是在本发明中可以是1个，所以1/3的部件个数的减少成为可能。
图57是Si-IGBT和回流二极管的组合的等效电路。图57的回流二极管是Si-pin二极管。在该组合的情况下，因为半导体元件和二极管元件都是双极元件，所以在开关时半导体元件中流动尾电流(tail current)，开关损失大、开关时间长。此外，因为反向恢复电流大，所以二极管的开关损失大、开关时间长。
与此相对，根据本发明的半导体元件，开关损失小、开关时间短。在现有技术中部件个数是2个、在本发明中是部件个数为1个的结构，所以可以减少部件个数。
以上示出了若使用本发明的半导体装置则不需要回流二极管，但是在所要求的负载电流比流过本发明的半导体装置中内置的沟道区的二极管的电流容量大的情况下，也可以增加回流二极管元件。在该情况下，负载电流流过本发明的半导体装置和回流二极管元件的双方，所以回流二极管元件的电流容量可以比现有技术中的回流二极管元件的电流容量小。因此，回流二极管的芯片面积的减小、和由此带来的成本的减小成为可能。
以上，针对优选实施方式对本发明进行了说明，但是这样的记述不是对发明的限定事项，可以对上述实施方式进行各种改变。
在本发明的半导体元件中，从源极电极经过沟道层向漏极电极流动电流的二极管的启动电压，可以在例如Vgs为0V时来测量。
在本发明的半导体装置、半导体元件中的体二极管中，可以在将Vgs设定为足够的负值(例如Vgs＝-20V)从而MISFET的沟道区完全截止，即不导通的状态下，通过施加Vds＜0的电压从而流过电流。可以在该状态下，测量体二极管的启动电压。
在使用碳化硅层作为沟道层的MISFET中，若在室温下0伏特≤Vgs＜Vth时，例如Vgs为0V的逆向电流的启动电压Vf0的绝对值(|Vf0|)小于由上述测量方法所求得的体二极管的启动电压，则可以看做是作为从源极电极经过沟道层向漏极电极流动电流的二极管发挥功能。
另外，到此为止作为2.7V而记载的体二极管的启动电压，因为由于所制作的元件的参数不同而发生少许变动，所以需要酌情处理。此外，在即使对MISFET施加了Vgs＝0的电压，沟道也不能充分截止的情况下，或者在体二极管的pn结存在缺陷的情况下，有可能在漏极-源极间流过泄露电流。在该情况下，在体二极管的小于启动电压的绝对值的电压区域中，也观测到若干泄露电流，看起来的启动电压的值有可能发生变化。
在存在上述泄露电流的情况下，为了判断是否作为沟道二极管发挥功能，例如下述的方法是有效的。在Vgs＝0V时从源极电极向漏极电极流动的二极管的电流为1A时的电压大于上述(通过将Vgs设定为足够的负值从而施加Vds＜0的电压从而流过电流来决定的)启动电压的情况下，可以判断为向体二极管流动电流。此外，在Vgs＝0V时从源极电极向漏极电极流动的二极管的电流为1A时的电压小于上述(通过将Vgs设定为足够的负值从而施加Vds＜0的电压从而流过电流来决定的)启动电压的情况下，可以判断为向沟道二极管流动电流。
产业上的可利用性
根据本发明，能够提供一种半导体元件，其能够在不增加部件个数的情况下抑制SiC半导体装置的结晶劣化的进展。
符号说明
10、110基板(碳化硅半导体基板)
20、120第1碳化硅半导体层(漂移层)
22JFET区域
30、130体区(阱区)
32、132体接触区(接触区)
40、140源极区
45、145源极电极
47源极布线(源极焊盘)
50、150第2碳化硅半导体层或者沟道层(沟道外延层)
55沟道区
60、160栅极绝缘膜
64多晶硅膜
65、165栅极电极
67层间绝缘膜
68通孔
70、170漏极电极
72背面电极
75漏极区
81掩膜
90二极管电流
100半导体元件
100’半导体元件
101半导体元件
102半导体元件
112基板
180、181、182体二极管
200功率变换电路(逆变器电路)
210升降压转换器
220升压转换器
500负载
1000逆变器电路
1100半导体元件
1110半导体元件
1200回流二极管元件
1500负载
2000直流电源
2100感应性负载
2200控制器

Claims (21)

1.一种半导体装置，具备：
半导体元件，其包括横型的金属-绝缘体-半导体场效应晶体管；和
电位设定部，其设定所述半导体元件的电位，
所述金属-绝缘体-半导体场效应晶体管具备：
第1导电型或者第2导电型的第1碳化硅半导体层；
位于所述第1碳化硅半导体层内或者所述第1碳化硅半导体层上的第2导电型的体区；
位于所述体区内的第1导电型的源极区；
从所述源极区疏离地配置的第1导电型的漏极区；
在所述第1碳化硅半导体层上并且与所述体区以及所述源极区的至少一部分接触地形成的第1导电型的第2碳化硅半导体层；
所述第2碳化硅半导体层上的栅极绝缘膜；
所述栅极绝缘膜上的栅极电极；
与所述源极区接触的源极电极；和
与所述漏极区接触的漏极电极，
将以所述源极电极的电位为基准的所述漏极电极的电位定义为Vds，
将以所述源极电极的电位为基准的所述栅极电极的电位定义为Vgs，
将所述金属-绝缘体-半导体场效应晶体管的栅极阈值电压定义为Vth，
将从所述漏极电极向所述源极电极流动的电流的方向定义为顺向，
将从所述源极电极向所述漏极电极流动的电流的方向定义为逆向，
在室温下，0伏特＜Vth，
所述电位设定部，
在晶体管动作接通模式中，通过使以所述源极电极的电位为基准的所述栅极电极的电位Vgs上升到栅极阈值电压Vth以上，从而通过所述第2碳化硅半导体层使所述漏极电极和所述源极电极之间导通，
在晶体管动作关断模式中，通过使以所述源极电极的电位为基准的所述栅极电极的电位Vgs为0伏特以上且小于栅极阈值电压Vth，从而使所述金属-绝缘体-半导体场效应晶体管作为从所述源极电极通过所述第2碳化硅半导体层向所述漏极电极沿所述逆向流过电流的二极管发挥功能，
所述二极管的启动电压的绝对值小于由所述体区和所述第1碳化硅半导体层构成的体二极管的启动电压的绝对值，
所述二极管的启动电压的绝对值与所述体二极管的启动电压的绝对值之差为0.7伏特以上，
所述二极管的启动电压的绝对值，在室温下小于1.0伏特。
2.根据权利要求1所述的半导体装置，其中，
所述第2碳化硅半导体层接触于所述源极区的至少一部分上，
所述第2碳化硅半导体层是在所述第1碳化硅半导体层上外延生长的层，
所述第2碳化硅半导体层的厚度为40nm以下。
3.根据权利要求1所述的半导体装置，其中，
Vth在室温下为2伏特以上。
4.根据权利要求1所述的半导体装置，其中，
所述二极管的启动电压的绝对值，在室温下小于0.6伏特。
5.根据权利要求1所述的半导体装置，其中，
所述第2碳化硅半导体层与所述漏极区的至少一部分接触。
6.根据权利要求1所述的半导体装置，其中，
所述第2碳化硅半导体层不与所述漏极区接触。
7.根据权利要求1所述的半导体装置，其中，
在所述漏极区与所述源极区之间形成与所述漏极区接触的LDD区，所述LDD区与所述漏极区相比第1导电型杂质浓度低，所述LDD区是指轻掺杂漏极区。
8.根据权利要求7所述的半导体装置，其中，
所述LDD区是具有第1导电型的所述第1碳化硅半导体层的一部分。
9.根据权利要求7所述的半导体装置，其中，
所述LDD区是在具有第2导电型的所述第1碳化硅半导体层形成的第1导电型区域。
10.根据权利要求1所述的半导体装置，其中，
在所述第1碳化硅半导体层具有第2导电型的情况下，所述第1碳化硅半导体层的一部分作为所述第2导电型的体区发挥功能。
11.根据权利要求1所述的半导体装置，其中，
还具备与电源电连接的端子。
12.根据权利要求11所述的半导体装置，其中，
还具备与感应性负载电连接的端子。
13.一种半导体元件，其包括横型的金属-绝缘体-半导体场效应晶体管，
所述金属-绝缘体-半导体场效应晶体管具备：
第1导电型或者第2导电型的第1碳化硅半导体层；
位于所述第1碳化硅半导体层内或者所述第1碳化硅半导体层上的第2导电型的体区；
位于所述体区内的第1导电型的源极区；
从所述源极区疏离地配置的第1导电型的漏极区；
在所述第1碳化硅半导体层上并且与所述体区以及所述源极区的至少一部分接触地形成的第1导电型的第2碳化硅半导体层；
所述第2碳化硅半导体层上的栅极绝缘膜；
所述栅极绝缘膜上的栅极电极；
与所述源极区接触的源极电极；和
与所述漏极区接触的漏极电极，
将以所述源极电极的电位为基准的所述漏极电极的电位定义为Vds，
将以所述源极电极的电位为基准的所述栅极电极的电位定义为Vgs，
将所述金属-绝缘体-半导体场效应晶体管的栅极阈值电压定义为Vth，
将从所述漏极电极向所述源极电极流动的电流的方向定义为顺向，
将从所述源极电极向所述漏极电极流动的电流的方向定义为逆向，
在室温下，0伏特＜Vth，
在Vgs≥Vth时，
所述金属-绝缘体-半导体场效应晶体管通过所述第2碳化硅半导体层使所述漏极电极与所述源极电极之间导通，
在0伏特≤Vgs＜Vth时，
所述金属-绝缘体-半导体场效应晶体管不沿所述顺向流动电流，在Vds＜0伏特时，作为从所述源极电极通过所述第2碳化硅半导体层向所述漏极电极沿所述逆向流动电流的二极管发挥功能，
所述二极管的启动电压的绝对值小于由所述体区和所述第1碳化硅半导体层构成的体二极管的启动电压的绝对值，
所述二极管的启动电压的绝对值与所述体二极管的启动电压的绝对值之差为0.7伏特以上，
所述二极管的启动电压的绝对值，在室温下小于1.0伏特。
14.根据权利要求13所述的半导体元件，其中，
所述第2碳化硅半导体层包括掺杂了第1导电型杂质的至少一个杂质掺杂层，将所述第2碳化硅半导体层中的杂质浓度的平均值设为N、将厚度设为d时，N以及d满足如下关系：
b1×d^a1＜N＜b0×d^a0
b0＝1.349×1021
a0＝-1.824
b1＝2.188×1020
a1＝-1.683，其中N的单位是cm-3，d的单位是nm。
15.根据权利要求14所述的半导体元件，其中，
所述第2碳化硅半导体层接触于所述源极区的至少一部分上，
所述第2碳化硅半导体层是在所述第1碳化硅半导体层上外延生长的层，
所述第2碳化硅半导体层的厚度为40nm以下。
16.根据权利要求14所述的半导体元件，其中，
还满足如下关系：
N≥b0.6×d^a0.6
b0.6＝7.609×1020
a0.6＝-1.881。
17.根据权利要求14所述的半导体元件，其中，
d为5nm以上且200nm以下。
18.根据权利要求14所述的半导体元件，其中，
d为10nm以上且100nm以下。
19.根据权利要求14所述的半导体元件，其中，
d为20nm以上且75nm以下。
20.根据权利要求13所述的半导体元件，其中，
Vth在室温下为2伏特以上。
21.一种功率变换器，具备：
权利要求13～20中的任意一项所述的半导体元件；
第1布线，其将电源电压的至少一部分施加到所述半导体元件的源极电极与漏极电极之间；和
第2布线，其将来自控制所述半导体元件的开关的控制器的电压施加到所述半导体元件的栅极电极，
输出供应给负载的功率。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102414818B (zh) 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
CN102598265A (zh) * 2010-10-29 2012-07-18 松下电器产业株式会社 半导体元件
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
CN103141026B (zh) * 2011-10-03 2014-04-02 松下电器产业株式会社 半导体装置、电力转换器及电力转换器的控制方法
CN103890953B (zh) 2012-03-23 2016-10-19 松下知识产权经营株式会社 半导体元件
CN102879625B (zh) * 2012-09-07 2014-08-06 清华大学 具有石墨烯晶体管的包络检波器
US9590067B2 (en) 2012-12-18 2017-03-07 Global Power Technologies Group, Inc. Silicon carbide semiconductor devices having nitrogen-doped interface
US9378958B2 (en) * 2012-12-28 2016-06-28 United Microelectronics Corporation Electrostatic discharge protection structure and fabricating method thereof
US8890250B2 (en) * 2012-12-28 2014-11-18 United Microelectronics Corporation Electrostatic discharge protection structure
JP2014146748A (ja) * 2013-01-30 2014-08-14 Toshiba Corp 半導体装置及びその製造方法並びに半導体基板
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US9318597B2 (en) * 2013-09-20 2016-04-19 Cree, Inc. Layout configurations for integrating schottky contacts into a power transistor device
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
JP6194812B2 (ja) * 2014-02-18 2017-09-13 トヨタ自動車株式会社 半導体モジュール
JP6354363B2 (ja) * 2014-06-12 2018-07-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JP6301795B2 (ja) * 2014-09-19 2018-03-28 株式会社東芝 半導体装置
JP6564046B2 (ja) * 2015-09-15 2019-08-21 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP6490017B2 (ja) * 2016-01-19 2019-03-27 三菱電機株式会社 パワーモジュール、３相インバータシステム、およびパワーモジュールの検査方法
CN106253732A (zh) * 2016-08-19 2016-12-21 广东美的制冷设备有限公司 智能功率模块、电力电子装置和空调器
JP6814965B2 (ja) 2017-03-06 2021-01-20 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法
JP7054853B2 (ja) * 2018-02-07 2022-04-15 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111614A (ja) * 2002-09-18 2004-04-08 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置
JP2009065185A (ja) * 1996-05-15 2009-03-26 Siliconix Inc シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0291974A (ja) 1988-09-29 1990-03-30 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US5510641A (en) 1992-06-01 1996-04-23 University Of Washington Majority carrier power diode
SK31196A3 (en) 1993-09-08 1996-07-03 Siemens Ag A.c. controller
JP3334290B2 (ja) 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
JP3673334B2 (ja) 1995-07-27 2005-07-20 オリジン電気株式会社 半導体ダイオード
JP2001186780A (ja) 1999-12-27 2001-07-06 Fuji Electric Co Ltd 電源装置
JP4197400B2 (ja) 2001-03-29 2008-12-17 三菱電機株式会社 炭化珪素半導体からなる半導体装置
JP4463482B2 (ja) 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
DE102005017814B4 (de) 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4635470B2 (ja) 2004-04-19 2011-02-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
JP4815885B2 (ja) 2005-06-09 2011-11-16 トヨタ自動車株式会社 半導体装置の制御方法
JP2007305836A (ja) 2006-05-12 2007-11-22 Mitsubishi Electric Corp 電力変換回路
JP2008017237A (ja) 2006-07-07 2008-01-24 Mitsubishi Electric Corp 電子部品およびその電子部品を用いた電力変換器
US7598567B2 (en) 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
JP2008166640A (ja) 2007-01-04 2008-07-17 Sharp Corp 整流素子とそれを含む電力変換装置
JP4240140B1 (ja) 2007-09-10 2009-03-18 トヨタ自動車株式会社 給電装置とその駆動方法
WO2009050871A1 (ja) 2007-10-15 2009-04-23 Panasonic Corporation 半導体装置およびその製造方法
JP4893609B2 (ja) 2007-12-07 2012-03-07 トヨタ自動車株式会社 半導体装置とその半導体装置を備えている給電装置の駆動方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009065185A (ja) * 1996-05-15 2009-03-26 Siliconix Inc シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2004111614A (ja) * 2002-09-18 2004-04-08 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置

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Publication number Publication date
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