JPWO2011021361A1 - 半導体素子、半導体装置および電力変換器 - Google Patents

半導体素子、半導体装置および電力変換器 Download PDF

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Abstract

本発明は、ＭＩＳＦＥＴを含む半導体素子１００であって、チャネルエピ層５０を介した逆方向のダイオードの特性を有することを特徴とする。半導体素子１００は、第１導電型の半導体層２０と、第２導電型のボディ領域３０と、第１導電型のソース領域４０およびドレイン領域と、ボディ領域に接して形成されたチャネルエピ層５０と、ソース電極４５およびドレイン電極７０と、ゲート絶縁膜６０と、ゲート電極６５とを備える。ＭＩＳＦＥＴのゲート電極に印加する電圧が閾値電圧よりも小さい場合、ソース電極４５からチャネルエピ層５０を介してドレイン電極７０へ電流を流すダイオードとして機能する。このダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。

Description

本発明は、半導体素子に関する。特に、高耐圧、大電流用に使用される、炭化珪素半導体素子（パワー半導体デバイス）に関する。本発明はまた、炭化珪素半導体素子を備えた半導体装置および電力変換器に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。中でも、半導体素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。また、ＳｉＣパワー素子は、そのような特性を活かして、Ｓｉパワー素子と比較して、より小型の半導体装置を実現することができる。
ＳｉＣを用いたパワー素子のうち代表的な半導体素子は金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）である。以下、ＳｉＣのＭＩＳＦＥＴを、単に「ＳｉＣ−ＦＥＴ」と称する場合がある。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。ＳｉＣのｐｎ接合に順方向電流を流すと、基底面転位に起因して積層欠陥が増大するというＳｉＣ固有の問題が報告されている。ＳｉＣ−ＦＥＴをスイッチング素子として、例えば、モータ等の負荷を駆動制御する電力変換器などに用いる場合に、この問題が生じる。同期整流型制御を行う電力変換器のスイッチング素子としてＳｉＣ−ＦＥＴを用いる場合、後に詳しく説明するように、ＳｉＣ−ＦＥＴがオフ状態に「還流電流」を流す必要がある。この還流電流の経路として、ＳｉＣ−ＦＥＴに内在するｐｎ接合を用いることがある。このようなｐｎ接合は、ＳｉＣ−ＦＥＴを構成する半導体素子の内部に存在し、ダイオードとして機能するため、「ボディダイオード」と称されている。ＳｉＣ−ＦＥＴに内在するｐｎ接合ダイオード（ボディダイオード）を還流ダイオードとして用いると、ｐｎ接合であるボディダイオードに順方向に電流を流すことになる。このような電流がＳｉＣのｐｎ接合を流れると、ボディダイオードによるバイポーラ動作によってＳｉＣ−ＦＥＴの結晶劣化（＝積層欠陥増大）が進行すると考えられている（例えば、特許文献１、非特許文献１、２）。
ＳｉＣ−ＦＥＴの結晶劣化が進行すると、ボディダイオードのＯＮ電圧が上昇する可能性がある。また、ボディダイオードを還流ダイオードとして用いると、ｐｎ接合ダイオードのバイポーラ動作に起因して、ダイオードがオン状態からオフ状態に遷移するとき、逆回復電流が流れる。逆回復電流はリカバリー損失を発生させ、スイッチング速度の低下も招く。
ボディダイオードを還流ダイオードとして用いることによって生じる、このような問題を解決するため、電子部品である還流ダイオード素子をＳｉＣ−ＦＥＴと逆並列に接続し、還流ダイオード素子に還流電流を流すことが提案されている（例えば特許文献２）。
図１は、還流ダイオード素子を有する典型的なインバータ回路１０００の構成を示している。
インバータ回路１０００は、モータなどの負荷１５００を駆動するための回路であり、ＳｉＣ−ＦＥＴからなる複数の半導体素子１１００を備えている。インバータ回路１０００では、半導体素子１１００と、逆並列で還流ダイオード素子１２００が接続されている。半導体素子１１００を通してオン電流（ＩF）が流れ、還流ダイオード素子１２００を通して還流電流（ＩR）が流れる。直列に接続された２つの半導体素子１１００から１つのセットが構成されており、３つのセットが直流電源２０００に対して並列的に設けられている。各半導体素子１１００のゲート電位は、コントローラによって制御される。
図２（ａ）は、半導体素子（ＳｉＣ−ＦＥＴ）１１００の構成を示している。半導体素子１１００は、炭化珪素（ＳｉＣ）半導体から構成されており、ｎ+基板（ＳｉＣ基板）１１０の上に、ｎ-ドリフト層１２０が積層された構造を有している。ｎ-ドリフト層１２０の上部には、ｐボディ領域１３０が形成されており、ｐボディ領域１３０の上部に、ｐボディコンタクト領域１３２とｎ+ソース領域１４０とが形成されている。そして、ｐボディコンタクト領域１３２およびｎ+ソース領域１４０の上には、ソース電極１４５が形成されている。
ｎ-ドリフト層１２０、ｐボディ領域１３０およびｎ+ソース領域１４０の表面には、チャネルエピタキシャル層１５０が形成されている。さらに、チャネルエピタキシャル層１５０の上には、ゲート絶縁膜１６０およびゲート電極１６５が形成されている。チャネルエピタキシャル層１５０のうち、ｐボディ領域１３０の上面に接する部分には、チャネル領域が形成される。ｎ+基板１１０の裏面にはドレイン電極１７０が形成されている。
半導体素子１１００には、ボディダイオード１８０が内蔵されている。すなわち、ｐボディ領域１３０とｎ-ドリフト層１２０との間のｐｎ接合によって、ボディダイオード１８０が形成されている。
ＳｉＣはワイドバンドギャップ半導体であるので、ボディダイオード１８０の室温での立ち上がり電圧Ｖｆは、３Ｖ付近（約２．７Ｖ）と比較的高く、損失が大きい。
図４は、異なる動作温度における、ボディダイオード１８０の電流電圧特性および立ち上がり電圧を表している。ボディダイオード１８０について、その電流電圧特性を示すカーブから接線近似で求めた立ち上がり電圧Ｖｆは、２５℃で約２．８Ｖと高く、このような高い立ち上がり電圧のダイオードは実用的ではない。動作温度が高くなると、Ｖｆは小さくなる。また、前述したように、ボディダイオード１８０を還流ダイオードとして用いると、半導体素子１１００の結晶劣化が進行し、信頼性が低下してしまうという問題がある。
したがって、インバータ回路１０００においてボディダイオード１８０を還流ダイオード素子１２００の代わりとして使用することは困難である。また、ＳｉＣ固有の課題として、ｐｎ接合に順方向電流を流し続けると、ＳｉＣの結晶欠陥が増大し、それによって、損失が増大するという問題も発生する。
ボディダイオード１８０はｐｎ接合ダイオードであり、バイポーラ動作の素子である。ボディダイオード１８０がオフになるとき、逆回復電流が流れ、それゆえに、リカバリー損失が発生する。その結果、逆回復電流が流れる期間が発生するため、半導体素子１１００の高速スイッチングを実行することが極めて難しくなる。また、スイッチング損失が増大するため、スイッチング周波数を上げることが困難になる。
図２（ｂ）に示した半導体素子１１１０は、ＳｉＣを用いた絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）である。この半導体素子１１１０の場合は、そもそも、ボディダイオード１８１を還流ダイオードとして使用することができない。これは、半導体素子１１１０の基板１１２が、ｐ+基板であるからである。半導体素子１１１０の場合、ｐボディ領域１３０とｎ-ドリフト層１２０との間のボディダイオード１８１の他に、ｐ+基板１１２とｎ-ドリフト層１２０との間のｐｎ接合によるボディダイオード１８２も内蔵されており、ボディダイオード１８２の存在によって、還流電流（ＩR）を流すことができない。
図１８は、図１中の一部構成を説明のために抜き出して示す回路図である。図１８によれば、直流電源２０００がモータ等の誘導性負荷２１００に電力を供給する。ハイサイドＭＩＳＦＥＴ Ｈと、ローサイドＭＩＳＦＥＴ Ｌとが直列に接続されている。ハイサイドＭＩＳＦＥＴ ＨとローサイドＭＩＳＦＥＴ Ｌを駆動するコントローラ２２００は、ハイサイドＭＩＳＦＥＴ Ｈのゲート駆動電圧Ｖｇ１と、ローサイドＭＩＳＦＥＴ Ｌのゲート駆動電圧Ｖｇ２を出力する。
コントローラ２２００は、直流電源２０００とともに、各ＭＯＳＦＥＴ（半導体素子）の電位を設定する「電位設定部」として機能し、この電位設定部により、図示される半導体装置が駆動される。
図１８において、矢印で示される電流Ｉ１、Ｉ２は、矢印の方向に流れるとき、正の値を有し、矢印の方向とは反対の方向に流れるとき、負の値を有するものとする。
図１９（ａ）〜（ｅ）は、図１８に示した回路の動作波形であり、誘導性負荷２１００へ電流を流す時の各部の電圧および電流を示すタイミングチャートである。
ハイサイドＭＩＳＦＥＴ Ｈのゲート駆動電圧Ｖｇ１と、ローサイドＭＩＳＦＥＴ Ｌのゲート駆動電圧Ｖｇ２とは排他的にオン、オフされる。また、ハイサイドＭＩＳＦＥＴ ＨとローサイドＭＩＳＦＥＴ Ｌとが同時にオンし短絡破壊することを防止するため、Ｖｇ１とＶｇ２との間にはデッドタイムＴｄ１、Ｔｄ２が設けられる。
図１９のタイミングチャートにおける初期状態は、Ｖｇ２がオンし、図１８に示した矢印９６の経路に電流が流れている状態を示している。次に、Ｖｇ２がオフし、デッドタイム期間Ｔｄ１の間、図１８に示した矢印９７の経路、すなわちローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子を電流が流れる。このとき、電流Ｉ１は負の値を示している。
ローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子に電流が流れている状態で、ハイサイドＭＩＳＦＥＴ Ｈをオンすると、ローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子に電圧が印加される。この電圧は、還流ダイオード素子にとっては逆方向電圧である。このため、図１８に示した矢印９５の経路で、ローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子に逆回復電流が流れた後、ローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子がオフする。より詳しくは、ハイサイドＭＩＳＦＥＴ Ｈがオンすると、そのタイミングでハイサイドＭＩＳＦＥＴ ＨからローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子を貫通する逆回復電流が、ピーク電流９８で示すように過渡的に流れる。この逆回復電流は、誘導性負荷２１００に流れることはないが、図１８の矢印９５で示すようにハイサイドＭＩＳＦＥＴ Ｈに流れる電流に重畳され、スイッチング損失の増大、過電流による素子破壊、ノイズ発生等を引き起こす原因となる。
ローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子がオフすると、図１８に示した矢印９４の経路で電流が流れる。次に、Ｖｇ１がオフし、デッドタイム期間Ｔｄ２の間、図１８に示した矢印９７の経路、すなわちローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子に電流が流れる。
ローサイドＭＩＳＦＥＴ Ｌに逆並列に接続された還流ダイオード素子を電流が流れている状態で、ローサイドＭＩＳＦＥＴ Ｌがオンし、図１８に示した矢印９６の経路で、すなわちローサイドＭＩＳＦＥＴ Ｌのチャネルに電流が流れ、初期状態に戻る。なお、ハイサイドＭＩＳＦＥＴ ＨとローサイドＭＩＳＦＥＴ Ｌとではオン／オフ動作のタイミングが異なるが、逆回復電流はハイサイド側でも発生するため、ハイサイド側の還流ダイオード素子にも電流は流れる。
次に、図３を参照しながら、ｐｎ接合ダイオードの逆回復電流について説明する。図３中の曲線（ａ）及び（ｂ）は、Ｓｉを用いたｐｎ接合ダイオード（Ｓｉ−ＰＮＤ）の電流変化の測定結果を示している。曲線（ａ）は２５℃（Ｔj＝２５℃）の結果であり、曲線（ｂ）は１５０℃（Ｔj＝１５０℃）の結果である。
曲線（ａ）及び（ｂ）からわかるように、ｐｎ接合ダイオードには逆回復電流が発生する期間があり、それにより、インバータ回路１０００の特性の悪化（例えば、スイッチングの高速化の阻害およびスイッチング損失の増大）を招く。逆回復電流は、２５℃の曲線（ａ）よりも、１５０℃の曲線（ｂ）の方が大きく、したがって、ｐｎ接合ダイオードは高温ほど特性が悪化する。
一方、図３中の曲線（ｃ）は、ＳｉＣを用いたショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）の電流変化の測定結果を示している。曲線（ｃ）の場合、逆回復電流は、曲線（ａ）および（ｂ）と比較して小さいことがわかる。また、曲線（ｃ）は、２５℃と１５０℃との両方の結果であるので、ＳｉＣ−ＳＢＤでは高温の場合でも逆回復電流はほとんど生じないことがわかる。それゆえに、Ｓｉ−ＰＮＤと比較すると、還流ダイオード素子１２００としてＳｉＣ−ＳＢＤを使用することが好ましい。
しかしながら、ＳｉＣ−ＳＢＤは高価であるという問題がある。さらには、インバータ回路１０００において還流電流のために部品点数を増やすことは回路コストの増大を招くことになる。
特開２００８−１７２３７号公報 特開２００２−２９９６２５号公報
荒井和雄、吉田貞史 共編、ＳｉＣ素子の基礎と応用（オーム社、２００３、Ｐ２０６） Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ．３８９−３９３(２００２)ｐｐ．１２５９−１２６４
特許文献２に開示されたＳｉＣ半導体装置は、「還流ダイオード素子」としてＳｉＣのＳＢＤを用いている。ＳＢＤは、立ち上がり電圧がＳｉＣ−ＦＥＴのボディダイオードと比較して低い。このため、還流電流が小さいときは、ＳＢＤに還流電流が流れるため、ボディダイオードに還流電流が流れることはない。
しかしながら、還流ダイオード素子としてＳｉＣのＳＢＤを用いると、炭化珪素半導体材料はまだ高価であるがゆえにＳｉＣのＳＢＤも高価であり、回路コストの増大を招くことになる。更に特許文献２のＳｉＣ−ＦＥＴを電力変換器に用いると、ボディダイオードに還流電流が流れた場合にＳｉＣ−ＦＥＴの故障率が上昇し、信頼性の低い電力変換器となるという問題もある。また、ＳｉＣ−ＳＢＤ搭載分だけ部品点数が多くなることで電力変換器がその分大きくなり、小型化軽量化が望まれる電力変換器の要望に逆行することとなる。
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することで高信頼性を保つことが可能なＳｉＣ半導体素子を提供することにある。
また、本発明の他の目的は、損失を低減しつつ高速動作することが可能なＳｉＣ半導体素子を提供することにある。
本発明の半導体装置は、横型の金属−絶縁体−半導体電界効果トランジスタを含む半導体素子と、前記半導体素子の電位を設定する電位設定部とを備える半導体装置であって、前記金属−絶縁体−半導体電界効果トランジスタは、第１導電型または第２導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内または前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記ソース領域から離間して配置された第１導電型のドレイン領域と、前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記ドレイン領域に接触するドレイン電極とを備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、前記電位設定部は、トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通させ、トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記金属−絶縁体−半導体電界効果トランジスタを、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる。
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である。
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である。
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である。
ある実施形態において、前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である。
ある実施形態において、前記第２の炭化珪素半導体層は、前記ドレイン領域の少なくとも一部に接している。
ある実施形態において、前記第２の炭化珪素半導体層は、前記ドレイン領域に接していない。
ある実施形態において、前記ドレイン領域よりも第１導電型不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が、前記ドレイン領域と前記ソース領域との間において、前記ドレイン領域に接して形成されている。
ある実施形態において、前記ＬＤＤ領域は、第１導電型を有する前記第１の炭化珪素半導体層の一部である。
ある実施形態において、前記ＬＤＤ領域は、第２導電型を有する前記第１の炭化珪素半導体層に形成された第１導電型領域である。
ある実施形態において、前記第１の炭化珪素半導体層が第２導電型を有する場合、前記第１の炭化珪素半導体層の一部が前記第２導電型のボディ領域として機能する。
本発明の半導体素子は、横型の金属−絶縁体−半導体電界効果トランジスタを含むであって、前記金属−絶縁体−半導体電界効果トランジスタは、第１導電型または第２導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内または前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記ソース領域から離間して配置された第１導電型のドレイン領域と、前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記ドレイン領域に接触するドレイン電極とを備え、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、Ｖｇｓ≧Ｖｔｈの場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通し、０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい。
本発明の他の半導体素子は、横型の金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、前記金属−絶縁体−半導体電界効果トランジスタは、第１導電型または第２導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層内または前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、前記ボディ領域内に位置する第１導電型のソース領域と、前記ソース領域から離間して配置された第１導電型のドレイン領域と、前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記ドレイン領域に接触するドレイン電極とを備え、前記第２の炭化珪素半導体層は、第１導電型不純物がドープされた少なくとも１つの不純物ドープ層を含み、前記第２の炭化珪素半導体層における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、Ｎおよびｄが、
ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝−１．８２４
ｂ1.3＝２．３９９×１０20
ａ1.3＝−１．７７４
の関係を満足する。
ある実施形態において、さらに、
Ｎ≧ｂ1×ｄ＾ａ1
ｂ1＝２．１８８×１０20
ａ1＝−１．６８３
の関係を満足する。
ある実施形態において、さらに、
Ｎ≧ｂ0.6×ｄ＾ａ0.6
ｂ0.6＝７．６０９×１０20
ａ0.6＝−１．８８１
の関係を満足する。
ある実施形態において、ｄが５ｎｍ以上２００ｎｍ以下である。
ある実施形態において、ｄが１０ｎｍ以上１００ｎｍ以下である。
ある実施形態において、ｄが２０ｎｍ以上７５ｎｍ以下である。
ある実施形態において、前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層上にエピタキシャル成長した層である。
ある実施形態において、前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層にイオン注入を行うことにより形成された層である。
本発明の電力変換器は、上記いずれかの半導体素子と、電源電圧の少なくとも一部を前記半導体素子のソース電極とドレイン電極との間に印加する第１配線と、前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第２配線とを備え、負荷に供給する電力を出力する。
ある実施形態において、前記半導体素子は、電源と電気的に接続される端子をさらに備える。
ある実施形態において、前記半導体素子は、誘導性負荷と電気的に接続される端子をさらに備える。
本発明によれば、ダイオード電流をｐｎ接合からなるボディダイオードではなく、チャネルに流すので、立ち上がり電圧がボディダイオードよりも低く、導通損失を低減できる。特に、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が高くなるので、より効果的である。また、チャネルに電流が流れるダイオードの室温（２５℃）における立ち上がり電圧をできるだけ小さくすることにより、炭化珪素半導体のｐｎ接合に直接印加される電圧をボディダイオードの立ち上がり電圧（２．７Ｖ）未満に保つことができ、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。さらには、バイポーラ動作でなく、ユニポーラ動作となるので、逆回復電流が軽減され、逆回復電流損失の低減、スイッチング損失の低減、スイッチングの高速化が可能となる。また、本素子を使用することにより、電力変換回路の還流ダイオード素子が不要となり、部品点数を低減することが可能となる。言い換えれば、本発明によれば、素子の電極に印加する電圧に応じて、１つの素子をＭＩＳＦＥＴとして動作させたり、ダイオードとして動作させたりすることができる。その結果、回路コストの低減が可能となる。
典型的なインバータ回路１０００の構成を示す回路図 （ａ）は半導体素子（ＳｉＣ−ＭＩＳＦＥＴ）１１００の断面図、（ｂ）は半導体素子（ＳｉＣ−ＩＧＢＴ）１１１０の断面図 ｐｎ接合ダイオードの逆回復電流について説明するためのグラフ ＳｉＣボディダイオードの立ち上がり電圧を説明するためのグラフ （ａ）は、本発明の第１の実施形態に係る半導体素子１００の構成を模式的に示す断面図、（ｂ）は半導体素子１００の回路略号 （ａ）は、チャネル領域５５とゲート絶縁膜６０との界面におけるコンダクションバンドエネルギー分布を説明するための断面図、（ｂ）および（ｃ）は、それぞれ、順方向および逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示すグラフ 半導体素子１００のＩ−Ｖ特性を示すグラフ Ｓｉを用いたＭＯＳＦＥＴ（比較例）のＩ−Ｖ特性を示すグラフ （ａ）および（ｂ）は、順方向のＶｔｈと逆方向のＶｆ０との相関図 チャネルエピ層５０の厚さや不純物濃度を変化させた場合の順方向のＶｔｈと逆方向のＶｆ０との相関図 チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ チャネルエピ層５０の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフ 本発明の実施形態に係る半導体素子１００を用いた電力変換回路２００の構成を示す回路図 シミュレーションで使用した、チャネルエピ層５０がない半導体素子の構造を示す断面図 （ａ）および（ｂ）は、それぞれ、リニアな目盛および対数目盛（片対数）で表した逆方向電流のＩｄ−Ｖｄ特性のグラフ （ａ）および（ｂ）は、逆方向特性におけるチャネル横方向コンダクションバンドエネルギー分布を示すグラフ （ａ）および（ｂ）は、順方向特性におけるチャネル横方向コンダクションバンドエネルギー分布を示すグラフ チャネル界面コンダクションバンドエネルギーのＶｇｓ依存性を示すグラフ 図１に示したインバータ回路の３相インバータの１相分を取り出した回路図 （ａ）から（ｅ）は、図１８に示した回路の動作波形を示す図（タイミングチャート） 昇降圧コンバータ２１０を示す回路図 昇圧コンバータ２２０を示す回路図 本実施形態に係る半導体素子１００の構成を模式的に示す断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）は、本発明の第２の実施形態に係る半導体素子１００の構成を模式的に示す断面図、（ｂ）は半導体素子１００の回路略号 チャネル領域５５とゲート絶縁膜６０との界面におけるコンダクションバンドエネルギー分布を説明するための断面図 順方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示すグラフ 逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示すグラフ 半導体素子１００のＩ−Ｖ特性を示すグラフ チャネルエピがない素子の構造を示す図 （ａ）および（ｂ）は、それぞれ、リニアな目盛りおよび対数目盛りで表した逆方向電流のＩｄ−Ｖｄ特性のグラフ （ａ）および（ｂ）は、逆特性におけるチャネル横方向Ｅｃ分布を示すグラフ （ａ）および（ｂ）は、順方向におけるチャネル横方向Ｅｃ分布を示すグラフ チャネル界面ＥｃのＶｇ依存性を示すグラフ 本実施形態に係る半導体素子１００の構成を模式的に示す断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、半導体素子１００の製造方法を説明するための工程断面図 本発明の第３の実施形態に係るスイッチング素子４００の構成を模式的に示す断面図 本発明の実施形態に係るスイッチング素子４００における電流経路を説明するための断面図 チャネル領域６５５とゲート絶縁膜６６０との界面におけるコンダクションバンドエネルギー分布を説明するための断面図 順方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示すグラフ 逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示すグラフ スイッチング素子４００のＩ−Ｖ特性を示すグラフ （ａ）から（ｃ）は、スイッチング素子４００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、スイッチング素子４００の製造方法を説明するための工程断面図 （ａ）から（ｃ）は、スイッチング素子４００の製造方法を説明するための工程断面図 本発明の第４の実施形態に係るスイッチング素子８００の構成を模式的に示す断面図 本発明の実施形態に係るスイッチング素子８００における電流経路を説明するための断面図 （ａ）から（ｃ）は、それぞれ、スイッチング素子１００、４００、８００の改変例を示す断面図 （ａ）から（ｃ）は、スイッチング素子４００、８００の他の改変例を示す断面図 Ｓｉ−ＭＯＳＦＥＴの等価回路 Ｓｉ−ＭＯＳＦＥＴと還流ダイオードの組み合わせの等価回路 Ｓｉ−ＭＯＳＦＥＴとＳｉＣ−ＳＢＤの組み合わせの等価回路 Ｓｉ−ＩＧＢＴと還流ダイオードの組み合わせの等価回路
本発明の半導体装置は、ＭＩＳＦＥＴを含む半導体素子と、この半導体素子の電位を設定する電位設定部を備えている。この半導体素子は、チャネル領域として機能する炭化珪素半導体層を有し、基板の主面側にゲート電極およびソース電極を有し、基板の裏面側にドレイン電極を有するＭＩＳＦＥＴを含んでいる。上記電位設定部は、ソース電極の電位を基準としてゼロ以上であってトランジスタの閾値電圧Ｖｔｈ未満の電位をゲート電極に付与することにより、上記ＭＩＳＦＥＴを、ソース電極からチャネル領域を介してドレイン電極に電流を流すダイオードとして動作させる。
また、本発明の半導体素子は、チャネル領域として機能する炭化珪素半導体層を有し、基板の主面側にゲート電極およびソース電極を有し、基板の裏面側にドレイン電極を有するＭＩＳＦＥＴを含んでいる。このＭＩＳＦＥＴは、ソース電極の電位を基準とするゲート電極の電位がゼロ以上であってトランジスタの閾値電圧Ｖｔｈ未満の場合に、ソース電極からチャネル領域を介してドレイン電極に電流を流すダイオードとして動作する。
以下、図面を参照しながら、本発明による半導体素子の実施の形態を説明する。本発明は以下の実施形態に限定されない。
（第１の実施形態）
図５（ａ）および（ｂ）を参照しながら、本発明の実施形態に係る半導体素子１００について説明する。図５（ａ）は、本実施形態の半導体素子１００の構成を模式的に示す断面図である。なお、図５（ｂ）は、本実施形態の半導体素子１００の回路略号を表している。図５（ｂ）に記されているダイオード記号は、半導体素子１００のチャネル領域を介して電流を流すダイオードを意味する。Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極を示す。
本明細書では、ソース電極Ｓの電位を基準とするドレイン電極Ｄの電位をＶｄｓ、ソース電極Ｓの電位を基準とするゲート電極Ｇの電位をＶｇｓとし、ドレイン電極Ｄからソース電極Ｓへ流れる電流の向きを「順方向」、ソース電極Ｓからドレイン電極Ｄへ流れる電流の向きを「逆方向」と定義する。なお、電位および電圧の単位は、いずれも、ボルト（Ｖ）である。
本実施形態の半導体素子１００は、ＭＩＳＦＥＴを含む半導体素子であり、所定条件下でＭＩＳＦＥＴのチャネル領域がダイオード特性を発揮する。
図５（ａ）に示すように、本実施形態における半導体素子１００は、第１導電型の炭化珪素半導体基板１０と、基板１０の表面１０ａ上に形成された第１導電型の第１の炭化珪素半導体層２０とを含んでいる。本実施形態の炭化珪素半導体基板１０は、ｎ+基板（ｎ+ＳｉＣ基板）であり、第１の炭化珪素半導体層２０は、ｎ-ドリフト層である。すなわち、本実施形態では、第１導電型がｎ型、第２導電型がｐ型である。ｎ型とｐ型は相互に入れ替わっても良い。なお、「ｎ+」又は「ｎ-」の符号における上付き文字の「＋」又は「−」の表記は、不純物の相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
第１の炭化珪素半導体層２０には、第２導電型のボディ領域（ウェル領域）３０が形成されている。ボディ領域３０内には、第１導電型のソース領域４０が形成されている。本実施形態のボディ領域３０はｐ型であり、ソース領域４０はｎ+型である。
ボディ領域３０にはｐ型のコンタクト領域３２が形成されている。ソース領域４０上にはソース電極４５が形成されている。ソース電極４５は、ｎ+ソース領域４０およびｐコンタクト領域３２の表面に形成され、ｎ+ソース領域４０およびｐコンタクト領域３２の両方と電気的に接触している。
第１の炭化珪素半導体層（ｎ-ドリフト層）２０の表面部のうち、ボディ領域３０に挟まれた領域２２は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域として機能する。
第１の炭化珪素半導体層２０上には、第２の炭化珪素半導体層５０がｐボディ領域３０およびｎ+ソース領域４０の少なくとも一部に接して形成されている。本実施形態における第２の炭化珪素半導体層５０は、ｐボディ領域３０およびｎ+ソース領域４０が形成されたｎ-ドリフト層２０の上に、エピタキシャル成長によって形成されている。第２の炭化珪素半導体層５０は、ｐボディ領域３０の上方に位置する箇所にチャネル領域５５を含んでいる。ここでは、この第２の炭化珪素半導体層５０を「チャネルエピ層」と称することにする。チャネル領域５５の長さ（チャネル長）は、図５（ａ）に示されている２つの双方向矢印で示される長さに相当する。すなわち、ＭＩＳＦＥＴの「チャネル長」は、図面上における、ｐボディ領域３０の上面（チャネルエピ層５０と接する表面）の水平方向サイズで規定される。
チャネルエピ層５０の上にはゲート絶縁膜６０が形成されている。ゲート絶縁膜６０の上にはゲート電極６５が形成されている。基板１０の裏面１０ｂには、ドレイン電極７０が形成されている。
半導体素子１００のＭＩＳＦＥＴの閾値電圧（順方向電流の閾値電圧）をＶｔｈとする。ＭＩＳＦＥＴは、Ｖｇｓ≧Ｖｔｈの場合（トランジスタ動作ＯＮモード）、チャネルエピ層５０を介してドレイン電極７０とソース電極４５との間を導通する（Ｖｄｓ＞０Ｖの場合には、ドレイン電極７０からソース電極４５へオン電流が流れる）が、Ｖｇｓ＜Ｖｔｈの場合、トランジスタとしてはオフ状態になる。
しかし、このＭＩＳＦＥＴは、トランジスタ動作ＯＦＦモードにおいて、０Ｖ≦Ｖｇｓ＜Ｖｔｈの場合であっても、Ｖｄｓ＜０Ｖのときは、チャネルエピ層５０を介してソース電極４５からドレイン電極７０に電流を流すダイオードとして機能する。以降、本明細書において、チャネル層を介してソース電極からドレイン電極に電流を流すダイオードを、「チャネルダイオード」と記載することがある。本明細書では、ドレイン電極７０からソース電極４５への向きを「順方向」、ソース電極４５からドレイン電極７０への向きを「逆方向」と定義しているため、このダイオードが電流を流す方向は、「逆方向」である。
ＭＩＳＦＥＴのチャネル領域を電流経路とする、このダイオード（チャネルダイオード）は、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）の場合に１ｍＡ以上の電流を流さず、Ｖｄｓ≦Ｖｆ０の場合に１ｍＡ以上の電流を流す特性を有している。言い換えると、このダイオードを流れる電流は、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）のとき、ほとんどゼロ（１ｍＡ未満）であるが、Ｖｄｓをゼロから徐々に小さくしていく（Ｖｄｓの絶対値を増加させていく）と、ＶｄｓがＶｆ０に達したとき、１ｍＡの電流を流し始め、更にＶｄｓの絶対値を増加させていくと、電流が更に増加していくことになる。この意味で、Ｖｆ０は、ダイオードの電流−電圧特性における「立ち上がり電圧」に相当する。
本願明細書では、ダイオードの電流−電圧特性における「立ち上がり電圧」を、ＭＩＳＦＥＴがオンの状態（定格電流が流れるようにＶｇｓがＶｔｈよりも十分に大きく、かつＶｄｓが１Ｖ）のときにＭＩＳＦＥＴに流れる電流が１Ａ以上である半導体素子（電流容量の大きい半導体素子）と、１Ａより小さい半導体素子（電流容量の小さい半導体素子）とに分けて定義する。
前者の半導体素子（電流容量の大きい半導体素子）の場合、ダイオードにとって順方向となる電圧がダイオードに印加され、ダイオードを流れる電流の絶対値が１ｍＡ以上となるとき、ダイオード電流が立ち上がったと定義する。そして、ダイオードを流れる電流の絶対値が１ｍＡとなるときにダイオードに印加されている電圧（Ｖｆ０）を「立ち上がり電圧」と定義する。一方、後者の半導体素子（電流容量の小さい半導体素子）の場合は、ダイオードを流れる電流が、ＭＩＳＦＥＴがオンの状態であってＶｄｓが１ＶのときにＭＩＳＦＥＴに流れる電流の１千分の１の電流値となるときにダイオードに印加されている電圧（Ｖｆ０）を「立ち上がり電圧」と定義する。
本発明では、電位設定部により、半導体素子１００のゲート電極に所定の電位が付与される。こうして、ＶｇｓをＶｔｈ以上に上昇させることにより、チャネルエピ層５０を介してドレイン電極７０とソース電極４５との間を導通させるステップが実行される。また、電位設定部により、Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、ＭＩＳＦＥＴを、ソース電極４５からチャネルエピ層５０を介してドレイン電極７０へ逆方向に電流を流す「ダイオード」として機能させるステップが実行される。
本発明では、後述する理由により、Ｖｆ０の絶対値（ダイオードの立ち上がり電圧）を２．７ボルトよりも小さく設定している。
本実施形態の半導体素子１００は、上述の構成を有しているがゆえに、半導体素子１００がダイオードとして機能する際のダイオード電流９０は、チャネルエピ層５０を通って、ソース電極４５からドレイン電極７０へと流れる。ダイオード電流９０の経路は、寄生のボディダイオード（ボディ領域３０と半導体層２０とのｐｎ接合）を流れる電流９２の経路とは全く異なる。
本実施形態の半導体素子１００によれば、ダイオード電流をｐｎ接合であるボディダイオードでなく、チャネル領域を介して流すので、ダイオードの立ち上がり電圧をボディダイオードの立ち上がり電圧よりも低くすることが可能となり、導通損失を低減できる。
ｐｎ接合ダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存する。炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が特に高く、本発明における立ち上がり電圧の低減はより効果的である。
本実施形態の半導体素子１００では、チャネルエピ層５０を介してダイオード電流９０を流すので、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。チャネルエピ層を介して電流を流すダイオードの動作は、ｐｎ接合を介した正孔、電子によるバイポーラ動作でなく、ユニポーラ動作となるので、逆回復電流が軽減される。このため、逆回復電流損失の低減、スイッチング損失の低減、スイッチングの高速化が可能となる。
加えて、本実施形態の半導体素子１００を用いた場合、インバータ回路１０００の還流ダイオード素子１２００が不要となるので、部品点数を低減することが可能となり、その結果、回路コストの大幅な低減が可能となる。
次に、図６を参照しながら、さらに、本実施形態の半導体素子１００の動作について説明する。
図６は、チャネルエピ層５０とゲート絶縁膜６０との界面におけるコンダクションバンドエネルギー分布を説明するための図である。図６（ａ）は、コンダクションバンドエネルギー分布を計算するための構造モデルであり、図６（ａ）中のＡ−Ａ’ラインが、図６（ｂ）および（ｃ）の横軸［μｍ］に相当する。図６（ｂ）および（ｃ）は、それぞれ、順方向および逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示している。なお、図６（ｂ）および（ｃ）の縦軸は、コンダクションバンドエネルギー［ｅＶ］を表している。
まず、順方向、すなわち、Ｖｄｓが０Ｖより大きい場合について説明する。図６（ｂ）に示すように、順方向の場合、チャネルエピ層５０のうち、ｐボディ領域（またはｐウェル）３０と接する領域のコンダクションバンドエネルギー（すなわち、チャネル領域５５のコンダクションバンドエネルギー）が、チャネルエピ層５０のうち、ソース領域４０上およびＪＦＥＴ領域（ドレイン領域）２２上の領域のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。
次いで、Ｖｇｓを０Ｖよりも正の方向に上げていくと、チャネル領域５５のコンダクションバンドエネルギーが下がり、チャネルエピ層５０のうち、ソース領域４０上の領域とチャネル領域５５との間の障壁がなくなる。したがって、ソース領域４０からチャネル領域５５へキャリアが流れ込む。
次に、逆方向、すなわち、Ｖｄｓが０Ｖ以下の場合について説明する。Ｖｄｓが０Ｖの状態からスタートして、Ｖｄｓを０Ｖから下げていくと、図６（ｃ）に示すように、チャネルエピ層５０のうち、ＪＦＥＴ領域（ドレイン領域）２２上の領域のコンダクションバンドエネルギーが上がっていき、チャネル領域５５との障壁が低くなる。したがって、ＪＦＥＴ領域（ドレイン領域）２２上の領域からキャリア（電子）が流れ込む。
すなわち、逆電流は、ボディダイオードを流れるよりも前に、チャネルエピ層５０（又はチャネル領域５５）に流れ始める。チャネルエピ層５０を流れるので、ＭＩＳＦＥＴ（またはＭＯＳＦＥＴ）の順方向電流と同じく、ユニポーラ動作である。したがって、逆回復電流も生じず、それゆえに、リカバリー損失を発生しない。また、ワイドバンドギャップ半導体であるＳｉＣのｐｎ接合の拡散電位に起因する立ち上がり電圧よりも低い立ち上がり電圧を持たせることができる。
要約すると、本実施形態の半導体素子１００においては、図６（ｂ）に示すように、順方向ではゲート電圧の印加によってチャネル領域５５のコンダクションバンドエネルギーが低下して電流が流れる。一方、逆方向では、図６（ｃ）に示すように、ドレイン側のコンダクションバンドエネルギーが上昇することによって、チャネル・ドレイン間に存在するエネルギー障壁が低くなり、電流が流れる。
次に、図７を参照しながら、半導体素子１００の特性について説明する。図７は、本願発明者が試作した半導体素子１００の室温におけるＩ−Ｖ特性を示している。試作した半導体素子１００は、ＭＩＳＦＥＴの一種であるＳｉＣを用いたＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ ＭＯＳＦＥＴ）であり、図５に示した構造と同じ構造を有している。図７のグラフの横軸はＶｄｓであり、縦軸はドレイン電極からソース電極へ「順方向」に流れる電流の値である。電流がソース電極からドレイン電極へ「逆方向」に流れるとき、その電流は負の値を有しているものとする。
順方向（Ｖｄｓ＞０Ｖ）のＩ−Ｖ特性は、Ｖｇｓ＝０Ｖ、５Ｖ、１０Ｖ、１５Ｖ、２０Ｖの場合に測定されたカーブである。逆方向（Ｖｄｓ≦０Ｖ）のＩ−Ｖ特性は、Ｖｇｓ＝０Ｖの場合に測定されたカーブである。
図７からわかるように、半導体素子１００では、逆方向電流の立ち上がり電圧（Ｖｆ０の絶対値）が、ＳｉＣのｐｎ拡散電位である２．７Ｖよりも小さい値（１Ｖ付近）である。逆方向電流の立ち上がり電圧（Ｖｆ０の絶対値）がボディダイオードの立ち上がり電圧よりも低いことから、ダイオード電流が、ｐｎ接合であるボディダイオードでなく、ＭＩＳＦＥＴのチャネル領域を介して流れていることがわかる。その結果、半導体素子１００を用いることにより導通損失を低減できる。ｐｎ接合ダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存するので、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が特に高く、本発明における立ち上がり電圧の低減はより効果的である。
図８は、比較例として、Ｓｉを用いたＭＯＳＦＥＴの室温におけるＩ−Ｖ特性を示している。この比較例の場合、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値は０．６Ｖである。このときの逆方向電流は、ボディダイオードを流れており、逆方向電流の立ち上がり電圧はボディダイオードのｐｎ接合の立ち上がり電圧である。比較例の場合、ＳｉはＳｉＣに比べ絶縁破壊電界が低いので、ＳｉＣと同じ耐圧を有するためには、少なくともドリフト層の膜厚を大きくし、ドリフト層の不純物濃度を小さくする必要がある。これにより、Ｓｉ−ＭＩＳＦＥＴは同じ耐圧を持つＳｉＣ−ＭＩＳＦＥＴに比べ導通損失が高くなる。また、Ｓｉはバンドギャップが１．１ｅＶと低いので、１５０℃程度でｐｎ接合のリーク電流が増大する。したがってＳｉ−ＭＩＳＦＥＴを用いる場合は動作温度が限定される。
図９は、順方向電流の閾値電圧Ｖｔｈと、逆方向電流の立ち上がり電圧Ｖｆ０との相関図を示している。図９（ａ）は、試作品の実測値データに基づいた相関図である。このグラフでは、逆方向電流の立ち上がり電圧Ｖｆ０として、電流Ｉｄが２ｍＡに達したときの電圧を採用した。ボディ領域の不純物濃度およびゲート絶縁膜の厚さは条件を固定している。図９（ｂ）は、ＭＯＳＦＥＴ素子の幾つかのパラメータ（例えば、チャネルエピ層５０の厚さ又は濃度など）を変更した構造についてのシミュレーション結果に基づいた相関図である。
図９（ａ）から理解できるように、Ｖｔｈが低いほど、｜Ｖｆ０｜も小さくなることがわかる。この傾向は、図９（ｂ）についても同様である。ここで、本実施形態の半導体素子１００において｜Ｖｆ０｜は小さいことが望ましいが、順方向電流の閾値電圧Ｖｔｈは２Ｖ以上あることが好ましい。その理由は次の通りである。
図１に示したようなパワー回路であるインバータ回路１０００において一般的に使用する半導体素子（ＭＩＳＦＥＴ）１１００は、ノーマリーオフ（Ｖｔｈ＞０Ｖ）であることが好ましい。なぜならば、何らかの要因でゲート制御回路が故障し、ゲート電圧が０Ｖになってしまっても、ドレイン電流を遮断することができるので、安全だからである。また、ＭＩＳＦＥＴの閾値電圧は高温になると低下する。例えば、ＳｉＣ−ＭＯＳＦＥＴの場合、１００℃の温度上昇で約１Ｖ低下する場合がある。ここで、ノイズでゲートがオンになってしまわないようにノイズマージンを１Ｖとすれば、室温でのＶｔｈは２Ｖ（１Ｖ＋１Ｖ）以上に設定することが好ましい。
したがって、順方向電流の閾値電圧Ｖｔｈはある程度高く、しかも、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）はできるだけ低くという、相反する要求を満たすことが求められる。
本願発明者は、そのように相反する要求を満たすことができるかどうか鋭意検討した。種々の検討の結果、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）は、チャネル層の不純物濃度および厚さにより調節することができることを見出した。また、チャネル層を備えていない反転型のＭＩＳＦＥＴとは異なり、本発明の半導体素子におけるＭＩＳＦＥＴは、チャネル層を備えていることから、チャネル層の不純物濃度および厚さに加えて、ｐボディ領域の不純物濃度やゲート絶縁膜の膜厚を適切に選択することにより、順方向電流の閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）とをそれぞれ独立に制御することができることを見出した。
図１０は、本発明の半導体素子における、順方向電流の閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）との相関を示す図である。図１０において、横軸は順方向電流の閾値電圧Ｖｔｈ、縦軸は逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）を示す。本図を得るために実施したシミュレーションにおいて、ｐ型ボディ領域（ウェル領域）の濃度は１×１０19ｃｍ-3、ゲート絶縁膜の厚さは７０ｎｍで固定している。他のパラメータの範囲は以下の通りである。
・チャネルエピ層の厚さ：２０〜７０ｎｍ
・チャネルエピ層の濃度：１×１０17〜４×１０18ｃｍ-3
図１０から、例えば、チャネルエピ層の厚さを薄くし、かつチャネルエピ層の不純物濃度を高くすることにより、｜Ｖｆ０｜を一定にしながら、Ｖｔｈを大きくすることが可能であることがわかる。したがって、チャネルエピ層の不純物濃度と厚さを適度に設定することにより、Ｖｔｈと｜Ｖｆ０｜とをそれぞれ独立に制御することが可能である。
例えばＶｔｈ＝５Ｖ、｜Ｖｆ０｜＝１Ｖに制御する場合のチャネルエピ層の厚さと不純物濃度の設定方法を、この図を用いて説明する。
まず、Ｖｔｈ＝５Ｖと、｜Ｖｆ０｜＝１Ｖとの交点を通る相関直線に対応するチャネルエピ層の厚さを読み取る。図１０では約４０ｎｍと読み取ることができる。したがって、チャネルエピ層の厚さを４０ｎｍに設定する。次に上記のチャネルエピ層の厚さにおいて、Ｖｔｈ＝５Ｖとなる不純物濃度を設定すればよい。ここでは、データが存在する２点の濃度、すなわち７×１０17ｃｍ-3と１×１０18ｃｍ-3の中間をとって、約８．５×１０17ｃｍ-3に設定すればよい。
このように、本発明にかかる半導体素子において、第２の炭化珪素半導体層（チャネルエピ層）の厚さと不純物濃度を調整することにより、チャネルを介したダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができる。
図１１Ａ〜１１Ｄは、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲の値となるために、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物（ドナー）濃度Ｎ（ｃｍ-3）が取る必要のある条件の領域を示すグラフである。グラフの縦軸はチャネルエピ層の不純物濃度［ｃｍ-3］、横軸はチャネルエピ層の厚さ［ｎｍ］を示している。縦軸の例えば「１Ｅ＋２０」の標記は、１×１０20を意味している。図中の点はシミュレーションで得た値をプロットしたものである。本図を得るために実施したシミュレーションにおけるパラメータの範囲は以下の通りである。
・ゲート絶縁膜の厚さ：６０〜１２０ｎｍ
・ｐ型ボディ領域（ウェル領域）の濃度：２×１０18〜２×１０19ｃｍ-3
・チャネルエピ層の厚さ：１０〜７０ｎｍ
・チャネルエピ層の濃度：１×１０17〜１．５×１０19ｃｍ-3
なお、いずれの場合も、順方向電流の閾値電圧Ｖｔｈが０Ｖ以上、すなわちＭＩＳＦＥＴがノーマリオフとなるように調整されている。
図１１Ａから図１１Ｄにおいて、（ｉ）〜（ｖ）はそれぞれ境界領域を示す直線である。これらの直線を式で表すと、以下の通りである。
直線（ｉ）に対応する式：
Ｎ＝ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝−１．８２４
直線（ｉｉ）に対応する式：
Ｎ＝ｂ0.6×ｄ＾ａ0.6
ｂ0.6＝７．６０９×１０20
ａ0.6＝−１．８８１、
直線（ｉｉｉ）に対応する式：Ｎ＝ｂ1×ｄ＾ａ1
ｂ1＝２．１８８×１０20
ａ1＝−１．６８３、
直線（ｉｖ）に対応する式：
Ｎ＝ｂ1.3×ｄ＾ａ1.3
ｂ1.3＝２．３９９×１０20
ａ1.3＝−１．７７４、
直線（ｖ）に対応する式：
Ｎ＝ｂ2×ｄ＾ａ2
ｂ2＝５．７５４×１０20
ａ2＝−２．３８０
である。
ここで、＾は冪乗を示し、Ａ＾Ｂは、ＡBを意味する。
例えば、０＜｜Ｖｆ０｜≦２．０Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｖ）で挟まれた領域にあること、すなわち、ｂ2×ｄ＾ａ2≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１１Ａ参照）。
０＜｜Ｖｆ０｜≦１．３Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｖ）で挟まれた領域にあること、すなわち、ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１１Ｂ参照）。
０＜｜Ｖｆ０｜≦１．０Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｉｉ）で挟まれた領域にあること、すなわち、ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１１Ｃ参照）。
０＜｜Ｖｆ０｜≦０．６Ｖを満たすために必要な条件は、チャネルエピ層５０の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線(ｉ)と直線(ｉｉ)で挟まれた領域にあること、すなわち、ｂ0.6×ｄ＾ａ0.6≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１１Ｄ参照）。
なお、シミュレーションのパラメータ範囲内でグラフを作成したが、シミュレーションのパラメータ範囲外の点であっても、Ｎとｄが上記の各領域に対応する数式で示された範囲内であれば、それぞれ、０＜｜Ｖｆ０｜≦２．０Ｖ、０＜｜Ｖｆ０｜≦１．３Ｖ、０＜｜Ｖｆ０｜≦１．０Ｖ、０＜｜Ｖｆ０｜≦０．６Ｖを満たすと考えられる。
例えば、０＜｜Ｖｆ０｜≦０．６Ｖの特性を実現したい場合、直線（ｉ）と直線（ｉｉ）で挟まれた領域における、チャネルエピ層５０の厚さｄおよび不純物濃度Ｎを選択する。例えば、チャネルエピ層５０の不純物濃度と膜厚を、それぞれ、４×１０18ｃｍ-3、２０ｎｍと設定する。ここで、さらに所望のＶｔｈ（ここでは２Ｖ以上８Ｖ以下）が得られるように、ｐボディ領域３０の濃度、および、ゲート絶縁膜６０の膜厚を選択する。ｐボディ領域３０の不純物（アクセプタ）濃度を例えば１×１０19ｃｍ-3、および、ゲート絶縁膜６０の膜厚を例えば７０ｎｍに設定することにより、｜Ｖｆ０｜＝約０．５Ｖとすることが可能となり、Ｖｔｈも約３．８Ｖという値が得られる。
ｐボディ領域３０の濃度やゲート絶縁膜６０の厚さは、要求されるデバイス性能や、製造プロセス上の制約を考慮した上で、適宜選択すればよい。
チャネルエピ層の厚さｄは５ｎｍ以上であることが好ましい。チャネルエピ層の厚さｄを５ｎｍ以上にすると、成膜や加工プロセスのばらつきが生じても、チャネルエピ層が一部消失してしまうことがないためである。
チャネルエピ層の厚さｄは１０ｎｍ以上であることがさらに好ましい。チャネルエピ層の厚さｄを１０ｎｍ以上にすると、チャネルエピ層の膜厚の均一性が向上する。
チャネルエピ層の厚さｄは２０ｎｍ以上であることがさらに好ましい。チャネルエピ層の厚さｄを２０ｎｍ以上にすると、チャネルエピ層の膜厚の均一性がさらに向上し、チャネルエピ層成膜安定性が向上する。
また、チャネルエピ層の厚さｄは２００ｎｍ以下であることが好ましい。チャネルエピ層の厚さｄが２００ｎｍ以下であると、ソース電極を形成するためにチャネルエピ層をエッチングする工程において、エッチングに長時間を要することがないためである。
チャネルエピ層の厚さｄは１００ｎｍ以下であることがさらに好ましい。１００ｎｍ以下であると、ＭＩＳＦＥＴとして使用する場合の適度な閾値電圧Ｖｔｈと、還流ダイオードの小さな立ち上がり電圧｜Ｖｆ０｜とを容易に両立することができる。
チャネルエピ層の厚さｄは７５ｎｍ以下であることがさらに好ましい。７５ｎｍ以下であると、ＭＩＳＦＥＴとして使用する場合の適度な閾値電圧Ｖｔｈと、還流ダイオードの小さな立ち上がり電圧｜Ｖｆ０｜とをさらに容易に両立することができる。
室温におけるチャネルダイオードの立ち上がり電圧はできるだけ小さいことが好ましい。これにより、炭化珪素半導体のｐｎ接合に直接印加される電圧をボディダイオードの立ち上がり電圧（２．７Ｖ）以下に保つことができ、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。これについて、図５を用いて説明する。｜Ｖｆ０｜が例えば約０．６Ｖの場合、例えばソースに０Ｖ、ドレインに−０．６Ｖ以下の電圧を印加するとダイオードとして機能する。この場合、電流はチャネル領域５５を介して経路９０で流れる。次に、ソースに０Ｖ、ドレインに−２．７Ｖの電圧を印加した場合であっても、ダイオードの電流は経路９２を通らず、経路９０で流れる。この理由を以下に述べる。ソースに０Ｖ、ドレインに−２．７Ｖより大きい電圧を印加した場合、まず経路９０に対してダイオード電流が流れる。ここで、基板１０およびドリフト層２０が経路９０に含まれている。ここで流れている電流をＩ、基板抵抗をＲｓｕｂ、ドリフト層２０のうち、ｐウェル領域３０より下の抵抗をＲｄとすると、ｐウェル領域３０とドレイン間において、Ｉ×（Ｒｓｕｂ＋Ｒｄ）の分だけ電圧降下が起こる。このとき、ｐウェル領域３０とドリフト層２０の間にかかる電圧は、ソース−ドレイン間電圧からＩ×（Ｒｓｕｂ＋Ｒｄ）を差し引いた電圧となる。つまり、ソース−ドレイン間電圧として、本来ボディダイオードに電流が流れうる２．７Ｖの電圧を印加しても、ボディダイオードに並列する形でチャネルダイオードが存在しているため、ソースドレイン間の電圧を｜Ｖｄｓ｜、ボディダイオードのｐｎ接合にかかる電圧をＶｐｎとすると、
Ｖｐｎ＝｜Ｖｄｓ｜−Ｉ×（Ｒｓｕｂ＋Ｒｄ）
となる。経路９０で示されるチャネルダイオードの｜Ｖｆ０｜が小さいほど、同じ｜Ｖｄｓ｜に対してＩが大きくなるため、ボディダイオードのｐｎ接合にかかる電圧Ｖｐｎは小さくなる。そのため、ボディダイオードのｐｎ接合にかかる電圧Ｖｐｎが、本来ボディダイオードに電流が流れ始める２．７Ｖの電圧に到達しないので、ボディダイオードには電流が流れない。つまり、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。
ＳｉＣはワイドギャップ半導体であるので、Ｓｉと比較して特に高温領域（３００℃以上）の環境温度での使用が可能となる高温環境においてもボディダイオードに電流が流れないようにするために、室温における｜Ｖｆ０｜は１．３Ｖ以下であることが好ましい。
また、室温における｜Ｖｆ０｜は、１．０Ｖ未満であることが好ましく、０．６Ｖ未満であることが更に好ましい。室温における｜Ｖｆ０｜が１．０Ｖ未満であれば、ＳｉＣ−ＳＢＤ（逆方向電流の立ち上がり電圧：１．０Ｖ程度）を還流ダイオード素子として用いた場合よりも優れた動作が実現する。また、室温における｜Ｖｆ０｜が０．６Ｖ未満であると、Ｓｉ−ｐｉｎダイオード（逆方向電流の立ち上がり電圧：０．６Ｖ程度）を還流ダイオード素子として用いた場合よりも優れた動作が実現する。
図１２は、本実施形態の半導体素子１００を用いた電力変換回路（ここでは、インバータ回路）２００、負荷５００、電源２０００及びコントローラを示している。本実施形態の半導体素子１００は、還流ダイオード融合型のＭＩＳＦＥＴであるので、図１に示した還流ダイオード素子１２００が不要となる。したがって、図１では、１つのインバータ回路１０００において半導体素子１１００が６個と還流ダイオード素子１２００が６個の合計１２個の素子が必要であったが、図１２に示した本実施形態の半導体素子１００を用いると合計６個の素子でインバータ回路２００を構築することができる。コントローラが本発明における電位設定部に相当する。コントローラは、各半導体素子１００のゲートに印加される電位を制御する。コントローラは、各半導体素子のゲートの電位を、例えば、Ｖｇｓ＞Ｖｔｈと、Ｖｇｓ＝０Ｖとを切り替えるように制御する。
半導体素子１００及びコントローラが、本発明の半導体装置に相当する。本発明の半導体装置は、電源２０００と電気的に接続される端子を備える。また、本発明の半導体装置は、誘導性の負荷５００と電気的に接続される端子を備える。
本実施形態のインバータ回路２００では部品点数が半分になることにより、コストの大幅な低減を図ることができる。また、部品点数が少なくなることにより、インバータ回路１０００と比較して、各素子の損失（接続損失など）を低減することができ、その結果、インバータ回路２００の性能を向上させることができる。加えて、本実施形態の構成では、インバータ回路１０００と比較して、部品点数が半分になることで、インバータ回路２００を小型化・軽量化させることができ、あるいは、ノイズ低減を図ることが可能となる。
さらに、部品点数が少なくなることによって、寄生のＣ（容量）及び／または寄生のＬ（インダクタンス）を低減することができるので、その点でも、損失を低減でき、そして、電磁妨害（ＥＭＩ：Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の問題（ノイズの問題）を緩和することができる。さらに、損失を低減できることから、インバータ回路２００において発生熱量を減らすことができ、それゆえに、ヒートシンクを小型化でき、あるいは、冷却化手段の対策を容易にすることが可能となる。そして、損失を低減できると、周波数を上げることができ、例えば周波数を２倍にすることができれば、それにより、使用するコンダクタ素子（Ｃ）、インダクタ素子（Ｌ）の体積を１／２にすることが可能となり、その結果、使用する素子の小型化・軽量化と、コスト低減を図ることができる。
なお、本実施形態ではインバータ回路を例にして説明したが、本実施形態の半導体素子１００は、広く電力変換器（例えば、インバータ、コンバータ、マトリックスコンバータ等）に用いることができる。また、半導体素子１００が使用できる用途であれば、電力変換回路に限らず、他の回路（例えば、ロジックなどのデジタル回路等）に用いることができる。電源は、直流電源に限定されず、交流電源でもよい。回路の用途によって、適宜選択することができる。
次に、図１３から図１７を参照しながら、本実施形態の半導体素子１００の説明をさらに続ける。
本願発明者は、チャネルエピ層５０がある場合とない場合との特性の差異をシミュレーション解析により検討した。
図１３は、シミュレーションで使用した、チャネルエピ層５０がない半導体素子（反転型ＭＩＳＦＥＴ）の構造を示す断面図である。
図１４は、シミュレーションで解析した逆方向電流のＩｄ−Ｖｄｓ特性（Ｉｄ；ドレイン電流、Ｖｄｓ；ドレイン電圧）を示している。ここで、Ｖｇｓは０Ｖである。図１４（ａ）は、リニアな目盛で表しており、図１４（ｂ）は、対数目盛（片対数）で表している。また、曲線Ｉがチャネルエピ層ありの場合の結果で、曲線ＩＩはチャネルエピ層なしの場合の結果である。
曲線Ｉおよび曲線ＩＩについての半導体素子１００も、共に、Ｖｔｈ＝約３．５Ｖになるようにしている。共通条件としては、ゲート絶縁膜６０の膜厚は７０ｎｍ、チャネル長Ｌｇは０．５μｍである。また、ＪＦＥＴ領域２２の不純物濃度は、１×１０17ｃｍ-3である。
図１４から理解できるように、順方向電流の閾値電圧Ｖｔｈがほぼ同じでも、逆方向電流は、チャネルエピ層がある場合（曲線Ｉ）の方が流れやすいことがわかる。したがって、本発明では、ＭＩＳＦＥＴのチャネル領域をチャネル層内に形成する。
さらに、図１５および図１６を参照しながら説明を続ける。図１５は、逆方向特性（逆方向電流が流れる時の特性）におけるチャネル横方向のＥｃ分布を示すグラフである。なお、「Ｅｃ」は、「Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ Ｅｎｅｒｇｙ」の略語である。図中のΦは、ＪＦＥＴ領域側のＥｃとチャネル領域中の最大のＥｃの差であるエネルギー障壁を表す。図１５（ａ）および図１６（ａ）は、チャネルエピ層なしの場合の結果で、図１５（ｂ）および図１６（ｂ）は、チャネルエピ層ありの場合の結果である。チャネルエピあり・無しの半導体素子１００の両者とも、Ｖｔｈ＝約３．５Ｖで比較している。
逆方向に流れる電子はＪＦＥＴ領域側からチャネル領域のＥｃを飛び越えてソース領域上に流れる。図に示すように、Ｖｄｓを下げるとＪＦＥＴ側のＥｃは上昇し、エネルギー障壁Φが低下し、ＶｄｓがＶｆ０以下になると、電子がエネルギー障壁Φを超えて流れるようになる。
図１６は、順方向特性におけるチャネル横方向Ｅｃ分布を示すグラフである。図１６に示すΦはソース領域上のＥｃとチャネル領域の最大のＥｃの差であるエネルギー障壁を表す。順方向に流れる電子は、ソース領域上からチャネル領域の最大のＥｃを飛び越えてＪＦＥＴ領域に流れる。図１６に示すように、Ｖｇｓを上げるとチャネル領域のＥｃが低下し、エネルギー障壁Φが低下する。ＶｇｓがＶｔｈ以上になると、電子がエネルギー障壁Φを超えて流れる。
図１５（ａ）および（ｂ）を比べると、Ｖｔｈが同じであれば、チャネルエピ層なしの場合（図１５（ａ））の方が、チャネルエピ層ありの場合（図１５（ｂ））よりも、エネルギー障壁φが高いことがわかる。したがって、チャネルエピ層ありの構成の半導体素子１００の方が逆方向電流は流れやすい。
図１７は、チャネル界面ＥｃのＶｇｓ依存性を示すグラフである。図１７中の曲線Ｉがチャネルエピ層ありの場合の結果で、曲線ＩＩがチャネルエピ層なしの場合の結果である。図１７から、曲線ＩのＥｃは曲線ＩＩより低いので｜Ｖｆ０｜が低く、逆電流が流れやすいことが判る。
半導体素子１００においては、Ｖｔｈが同じでも、チャネルエピ層ありの方がＶｇｓ＝０Ｖでのチャネル領域のコンダクションバンドエネルギーの障壁（φ）が低く、逆方向電流が流れやすい。
図１２に示す本発明の電力変換器（インバータ回路２００）は、例えば図１８に示す従来の回路構成において、還流ダイオード素子と接続されたハイサイドＭＩＳＦＥＴ ＨおよびローサイドＭＩＳＦＥＴ Ｌを、本実施形態の半導体素子１００で置き換えることによって実現される。本発明の電力変換器によれば、ＭＩＳＦＥＴのボディダイオードに比べて、逆回復電流のピーク値（図１９の９８）を減らすことができる。その結果、スイッチング損失を大幅に低減でき、さらに、ノイズの発生を抑制することができる。本発明の電力変換器によれば、ＭＩＳＦＥＴのｐｎ接合ダイオード（ボディダイオード）を還流ダイオードとして用いる場合に比べて、閾値の絶対値｜Ｖｆ０｜が低く、それゆえ、導通損失を低減することができる。
なお、上述の実施形態では、電力変換器としてインバータ回路２００を例示して説明したが、本実施形態の構成はそれに限定されない。図２０は、本実施形態の半導体素子１００を含む昇降圧コンバータ２１０の回路図である。コントローラが本発明における電位設定部に相当する。
この昇降圧コンバータ２１０は、半導体素子１００から構成されているので、上述した効果を得ることができる。すなわち、ボディダイオードに比べて逆回復電流が低減できるので、スイッチング損失を大幅に低減でき、さらに、ノイズの発生を抑制することができる。そして、ＭＩＳＦＥＴのボディダイオードに比べて、閾値の絶対値｜Ｖｆ０｜が低く、それゆえ、導通損失を低減することができる。なお、昇降圧コンバータ２１０におけるタイミングチャートは、図１９に示したタイミングチャートのピーク電流９８が低減されたものと同様または類似のものである。
加えて、図２１は、本実施形態の半導体素子１００を含む昇圧コンバータ２２０の回路図である。図２０に示した構成における上アームの半導体素子１００におけるゲートとソースがショートした構成となっている。詳述すると、コンバータ２２０は、上アームがダイオードであり、下アームがスイッチとなった昇圧コンバータである。コントローラが本発明における電位設定部に相当する。
次に、図２２、および、図２３から図２６を参照しながら、本実施形態の半導体素子１００の構造と製造方法を詳述する。
図２２に示した半導体素子１００は、縦型のＤＭＩＳＦＥＴの構造を有しており、基本的に、図５に示した構成と同じである。「ＤＭＩＳＦＥＴ」は、Ｄｏｕｂｌｅ−ｉｍｐｌａｎｔｅｄ−ＭＩＳＦＥＴの略である。
図５に示した構造と異なる点は、ゲート電極６５の上に層間絶縁膜６７が形成されており、そして、ソース電極４５および層間絶縁膜６７の上に、ソース配線（又はソースパッド）４７が形成されている点である。なお、ドレイン電極７０の裏面に、ダイボンド用の裏面電極７２が形成されている点も異なる。ダイボンド用の裏面電極７２は、例えば、Ｔｉ／Ｎｉ／Ａｇの積層電極である。
続いて図２２に示した半導体素子１００の製造方法を説明する。まず、図２３（ａ）に示すように、基板１０を準備する。基板１０は、例えば、低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板である。
次に、図２３（ｂ）に示すように、基板１０の上に高抵抗のドリフト領域２０をエピタキシャル成長する。ドリフト領域２０は、例えば、ｎ型４Ｈ−ＳｉＣを用いる。次に、図２３（ｃ）に示すように、ドリフト領域２０の上に、例えばＳｉＯ2からなるマスク８１を形成し、例えばＡｌまたはＢのイオン８２をイオン注入する。
イオン注入後、マスク８１を除去し、例えば１７００℃程度の高温において不活性雰囲気中で活性化アニールを行うと、図２４（ａ）に示すように、ｐウェル領域（ボディ領域）３０が形成される。
続いて、図２４（ｂ）に示すように、マスク（不図示）を用いてｐウェル領域３０に、例えば窒素をイオン注入することによってソース領域４０を形成し、例えばＡｌを注入することによってコンタクト領域３２を形成する。イオン注入後に、マスクを除去して活性化アニールを行う。
なお、ここでは図２４（ａ）で示した工程で活性化アニールを実施したが、図２４（ａ）の工程では実施せず、図２４（ｂ）の工程における活性化アニールで兼用してもよい。
次に、図２４（ｃ）に示すように、ｐウェル領域３０、ソース領域４０およびコンタクト領域３２を含むドリフト領域２０の表面全体に、炭化珪素を用いてエピタキシャル層（チャネルエピ層）５０を成長させる。本実施形態では、チャネルエピ層５０の不純物濃度Ｎ（ｃｍ-3）および厚さｄ（ｎｍ）を、例えば以下の条件を満たす範囲に調整する。
ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝−１．８２４
ｂ1＝２．１８８×１０20
ａ1＝−１．６８３
次いで、図２５（ａ）に示すように、チャネルエピ層５０の所定部位をドライエッチングした後、例えば熱酸化によって、チャネルエピ層５０の表面にゲート絶縁膜６０を形成する。その後、図２５（ｂ）に示すように、ゲート絶縁膜６０の表面に、例えばリンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜６４を堆積する。多結晶シリコン膜６４の厚さは、例えば、５００ｎｍ程度である。
次に、図２５（ｃ）に示すように、マスク（不図示）を用いて、多結晶シリコン膜６４をドライエッチングすることにより、所望の領域にゲート電極６５を形成する。続いて、図２６（ａ）に示すように、ゲート電極６５の表面およびドリフト領域２０の表面を覆うように、例えばＳｉＯ2を用いた層間絶縁膜６７をＣＶＤ法によって堆積する。層間絶縁膜６７の厚さは、例えば、１．５μｍである。
次に、図２６（ｂ）に示すように、マスク（不図示）を用いて、ドライエッチングにより、コンタクト領域３２の表面上と、ソース領域４０の一部の表面上との層間絶縁膜６７を除去することによって、ビアホール６８が形成される。
その後、図２６（ｃ）に示すように、例えば厚さ５０ｎｍ程度のニッケル膜を、層間絶縁膜６７上に形成し、次いで、エッチングによって、ビアホール６８の内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で例えば９５０℃、５分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極４５を形成する。なお、基板１０の裏面にも、例えばニッケルを全面に堆積させ、同様に熱処理によって炭化珪素と反応させて、ドレイン電極７０を形成する。
続いて、層間絶縁膜６７およびビアホール６８の上に、例えば厚さ４μｍ程度のアルミニウムを堆積し、所望のパターンにエッチングすると、図２２に示したように、ソース配線（又はソースパッド）４７が得られる。なお、図示しないが、チップ端にゲート電極と接触するゲート配線（またはゲートパッド）も他の領域に形成する。さらに、ドレイン電極７０の裏面に、ダイボンド用の裏面電極７２として、例えばＴｉ／Ｎｉ／Ａｇを堆積する。このようにして、図２２に示した半導体素子１００が得られる。
（第２の実施形態）
以下、本発明による半導体素子の第２の実施の形態を説明する。
本発明の第１の実施形態は、ドレイン電極が基板の裏面に形成された「縦型」の半導体素子であったが、本実施形態は、ソース電極およびドレイン電極が半導体層の表面（主面）側に配置された「横型」の半導体素子である。第１の実施形態の動作について説明した事項は、チャネル領域に関しているため、ドレイン電極が裏面側にあるか表面側にあるかによって実質的には変化しない。このため、トランジスタの閾値電圧およびダイオードの立ち上がり電圧に関する前述の説明は、横型トランジスタについても成立する。
図２７（ａ）及び（ｂ）を参照しながら、本実施形態に係る半導体素子１００について説明する。図２７（ａ）は、本実施形態の半導体素子１００の構成を模式的に示す断面図である。なお、図２７（ｂ）は、本実施形態の半導体素子１００の回路略号を表している。図２７（ｂ）に記されているダイオード記号も、半導体素子１００のチャネル領域を介して電流を流すダイオードを意味する。前述の通り、Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極を示す。
本実施形態の半導体素子１００は、ＭＩＳＦＥＴを含む半導体素子であり、所定条件下でＭＩＳＦＥＴのチャネル領域がダイオード特性を発揮する。
図２７（ａ）に示すように、本実施形態における半導体素子１００は、炭化珪素半導体基板１０と、基板１０の表面上に形成された第１導電型の第１の炭化珪素半導体層２０とを含んでいる。本実施形態の炭化珪素半導体基板１０は、ｎ+基板（ｎ+ＳｉＣ基板）であり、第１の炭化珪素半導体層２０は、ｎ-半導体層である。ソース電極とドレイン電極が同じ基板面上に存在する横型ＭＯＳＦＥＴの場合、基板１０には直接電流を流さないため、導電型や抵抗率等は特に問わない。市販のものではｎ+ＳｉＣ基板の方が半絶縁性基板より入手しやすいので、ここでは炭化珪素半導体基板１０としてをｎ+ＳｉＣ基板を選択することとする。すなわち、本実施形態でも、第１導電型がｎ型、第２導電型がｐ型である。ｎ型とｐ型は相互に入れ替わっても良い。
第１の炭化珪素半導体層２０には、第２導電型のボディ領域（ウェル領域）３０が形成されている。ボディ領域３０内には、第１導電型のソース領域４０および第１導電型のドレイン領域７５が形成されている。本実施形態のボディ領域３０はｐ型であり、ソース領域４０およびドレイン領域７５はｎ+型である。
ボディ領域３０にはｐ型のコンタクト領域３２が形成されている。ソース領域４０上にはソース電極４５が、ドレイン領域７５上にはドレイン電極７０が形成されている。ソース電極４５は、ｎ+ソース領域４０及びｐコンタクト領域３２の表面に形成され、ｎ+ソース領域４０及びｐコンタクト領域３２の両方と電気的に接触している。
ｐボディ領域３０上には、第２の炭化珪素半導体層５０がｎ+ソース領域４０とｎ+ドレイン領域７５との間を跨ぐように形成されている。すなわち、第２の炭化珪素半導体層５０は、ｐボディ領域３０のｎ+ソース領域４０とｎ+ドレイン領域７５との間に位置する部分と接触するとともに、ｎ+ソース領域４０およびｎ+ドレイン領域７５の一部と接触している。
本実施形態における第２の炭化珪素半導体層５０は、ｐボデイ領域３０、ｎ+ソース領域４０およびｎ+ドレイン領域７５が形成されたｎ-半導体層２０の上に、エピタキシャル成長によって形成されている。第２の炭化珪素半導体層５０は、ｐボデイ領域３０の上方に位置する箇所にチャネル領域５５を含んでいる。このため、ここでは、この第２の炭化珪素半導体層５０を「チャネルエピ層」と称することにする。チャネル領域５５の長さ（チャネル長）、すなわち、ＭＩＳＦＥＴの「チャネル長」は、図面上における、ｐボデイ領域３０の上面（チャネルエピ層５０と接する表面）のうち、ｎ+ソース領域４０およびｎ+ドレイン領域７５に挟まれた水平方向サイズである。
チャネルエピ層５０の上にはゲート絶縁膜６０が形成されている。ゲート絶縁膜６０の上にはゲート電極６５が形成されている。
本実施形態においても、ＭＩＳＦＥＴは、Ｖｇｓ≧Ｖｔｈの場合（トランジスタ動作ＯＮモード）、チャネルエピ層５０を介してドレイン電極７０とソース電極４５との間を導通する（本実施形態においては、ドレイン電極７０からソース電極４５へオン電流が流れる）が、０Ｖ≦Ｖｇｓ＜Ｖｔｈの場合、トランジスタとしてはオフ状態になる。しかし、このＭＩＳＦＥＴは、０Ｖ≦Ｖｇｓ＜Ｖｔｈの場合（トランジスタ動作ＯＦＦモード）であっても、Ｖｄｓ＜０Ｖのときは、チャネルエピ層５０を介してソース電極４５からドレイン電極７０へ電流を流すダイオードとして機能する。
ＭＩＳＦＥＴのチャネル領域を電流経路とする、このダイオードは、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）の場合に１ｍＡ以上の電流を流さず、Ｖｄｓ≦Ｖｆ０の場合に１ｍＡ以上の電流を流す特性を有している。言い換えると、このダイオードを流れる電流は、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）のとき、ほとんどゼロ（１ｍＡ未満）であるが、Ｖｄｓをゼロから徐々に小さくしていく（Ｖｄｓの絶対値を増加させていく）と、ＶｄｓがＶｆ０に達したとき、１ｍＡの電流を流し始め、更にＶｄｓの絶対値を増加させていくと、電流が更に増加していくことになる。
本実施形態でも、電位設定部であるコントローラにより、半導体素子１００のゲート電極に所定の電圧が印加される。こうして、ＶｇｓをＶｔｈ以上に上昇させることにより、チャネルエピ層５０を介してドレイン電極７０とソース電極４５との間を導通させるステップが実行される。また、電位設定部により、Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、ＭＩＳＦＥＴを、ソース電極４５からチャネルエピ層５０を介してドレイン電極７０へ逆方向に電流を流す「ダイオード」として機能させるステップが実行される。
本実施形態でも、前述した理由により、Ｖｆ０の絶対値（ダイオードの立ち上がり電圧）を２．７ボルトよりも小さく、かつ、トランジスタの閾値電圧ＶｔｈをＶｆ０の絶対値（ダイオードの閾値電圧）よりも大きく設定している。
本実施形態の半導体素子１００は、上述の構成を有しているがゆえに、半導体素子１００がダイオードとして機能する際のダイオード電流９０は、チャネルエピ層５０を通って、ソース電極４５からドレイン電極７０へと流れる。ダイオード電流９０の経路は、寄生のボディダイオード（ボディ領域３０と半導体層２０とのｐｎ接合）を流れる電流９２の経路とは全く異なる。本実施形態によっても、第１の実施形態について説明した種々の効果を得ることができる。
次に、図２８〜図３０を参照しながら、さらに、本実施形態の半導体素子１００の動作について説明する。
図２８〜図３０は、チャネルエピ層５０とゲート絶縁膜６０との界面におけるコンダクションバンドエネルギー分布を説明するための図である。図２８は、コンダクションバンドエネルギー分布を計算するための構造モデルであり、図２８中のＡ−Ａ’ラインが、図２９および図３０の横軸［μｍ］に相当する。図２９および図３０は、それぞれ、順方向および逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示している。なお、図２９および図３０の縦軸は、コンダクションバンドエネルギー［ｅＶ］を表している。
まず、順方向、すなわち、ドレイン・ソース間に印加する電圧（Ｖｄｓ）が０Ｖより大きい場合について説明する。図２９に示すように、順方向の場合、ｐボデイ領域（またはｐウェル）３０上に位置する箇所のチャネルエピ層５０のコンダクションバンドエネルギー（すなわち、チャネル領域５５の箇所のコンダクションバンドエネルギー）が、ソース領域４０上およびドレイン領域７５側のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。
次いで、ゲート・ソース間に印加する正の電圧（Ｖｇｓ）を上げていくと、チャネル領域５５のコンダクションバンドエネルギーが下がり、ソース領域４０上とチャネル領域５５との間の障壁がなくなる。したがって、ソース領域４０からチャネル領域５５へキャリアが流れ込む。
次に、逆方向、すなわち、Ｖｄｓが０Ｖ以下の場合について説明する。Ｖｄｓが０Ｖの状態からスタートして、Ｖｄｓを０Ｖから下げていくと、図３０に示すように、ドレイン領域７５側のコンダクションバンドエネルギーが上がっていき、チャネル領域５５との障壁が低くなる。したがって、ドレイン領域７５側からキャリア（電子）が流れ込む。
すなわち、逆電流は、ボディダイオードを流れるよりも前に、チャネルエピ層５０（又はチャネル領域５５）に流れ始める。チャネルエピ層５０を流れるので、ＭＩＳＦＥＴ（またはＭＯＳＦＥＴ）の順方向電流と同じく、ユニポーラ動作である。したがって、逆回復電流も生じず、それゆえに、リカバリー損失を発生しない。また、ワイドバンドギャップ半導体であるＳｉＣのｐｎ接合の拡散電位に起因する高いＶｆよりも低いＶｆを持たせることができる。
要約すると、本実施形態の半導体素子１００においては、図２９に示すように、順方向ではゲート電圧の印加によってチャネル領域５５のコンダクションバンドエネルギーが低下して電流が流れる。一方、逆方向では、図３０に示すように、ドレイン側のコンダクションバンドエネルギーが上昇することによって、チャネル・ドレイン間に存在するエネルギー障壁が低くなり、電流が流れる。
次に、図３１を参照しながら、半導体素子１００の特性について説明する。図３１は、本願発明者が試作した半導体素子１００のＩ−Ｖ特性を示している。半導体素子１００は、ＭＩＳＦＥＴの一種であるＳｉＣを用いた横型のＭＯＳＦＥＴであり、図２７に示した構造と同じ構造を有している。図３１のグラフの横軸はＶｄｓであり、縦軸はドレイン電極からソース電極へ「順方向」に流れる電流の値である。電流がソース電極からドレイン電極へ「逆方向」に流れるとき、その電流は負の値を有しているものとする。
順方向（Ｖｄｓ＞０Ｖ）のＩ−Ｖ特性は、Ｖｇｓ＝０Ｖ、５Ｖ、１０Ｖ、１５Ｖ、２０Ｖの場合に測定されたカーブである。逆方向（Ｖｄｓ≦０Ｖ）のＩ−Ｖ特性は、Ｖｇｓ＝０Ｖの場合に測定されたカーブである。
図３１からわかるように、半導体素子１００では、逆方向電流の立ち上がり電圧（Ｖｆ０の絶対値）が、ＳｉＣのｐｎ拡散電位である２．７Ｖよりも小さい値（１Ｖ付近）である。したがって、半導体素子１００を用いると、逆方向電流の立ち上がり電圧（Ｖｆ０の絶対値）がボディダイオードの立ち上がり電圧よりも低いため、ダイオード電流をｐｎ接合であるボディダイオードでなく、ＭＩＳＦＥＴのチャネル領域を介して流すことができる。その結果、導通損失を低減できる。ｐｎ接合ダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存するので、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの閾値電圧が特に高く、本発明における立ち上がり電圧の低減はより効果的である。
Ｓｉを用いたＭＯＳＦＥＴ（比較例）の場合、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値は０．６Ｖである。このときの逆方向電流は、ボディダイオードを流れており、逆方向電流の立ち上がり電圧はボディダイオードのｐｎ接合の立ち上がり電圧である。比較例の場合、ＳｉはＳｉＣに比べ絶縁破壊電界が低いので、Ｓｉ−ＭＩＳＦＥＴは同じ耐圧を持つＳｉＣ−ＭＩＳＦＥＴに比べ導通損失が高くなる。また、Ｓｉはバンドギャップが１．１ｅＶと低いので、１５０℃程度でｐｎ接合のリーク電流が増大する。したがってＳｉ−ＭＩＳＦＥＴを用いる場合は動作温度が限定される。
次に、図３２から図３６を参照しながら、本実施形態の半導体素子１００の説明をさらに続ける。
本願発明者は、チャネルエピ層５０がある場合とない場合との特性の差異をシミュレーション解析により検討した。
図３２は、シミュレーションで使用した、チャネルエピ層５０がない半導体素子（反転型ＭＩＳＦＥＴ）の構造を示す断面図である。
図３３は、シミュレーションで解析した逆方向電流のＩｄ−Ｖｄｓ特性（Ｉｄ；ドレイン電流、Ｖｄｓ；ドレイン電圧）を示している。ここで、Ｖｇは０Ｖである。図３３（ａ）は、リニアな目盛で表しており、図３３（ｂ）は、対数目盛（片対数）で表している。また、曲線Ｉがチャネルエピ層ありの場合の結果で、曲線ＩＩはチャネルエピ層なしの場合の結果である。
曲線Ｉ及び曲線ＩＩについての半導体素子１００も、共に、Ｖｔｈ＝約３．５Ｖになるようにしている。共通条件としては、ゲート絶縁膜６０の酸化膜厚は７０ｎｍ、チャネル長Ｌｇは０．５μｍである。また、ｐボディ領域３０の不純物濃度は、チャネルエピ層５０がある場合が２×１０18ｃｍ-3で、チャネルエピ層５０がない場合が１．５×１０17ｃｍ-3である。
図３３から理解できるように、順方向電流の閾値電圧Ｖｔｈがほぼ同じでも、逆方向電流は、チャネルエピ層が有る場合（曲線Ｉ）の方が流れやすいことがわかる。したがって、本発明では、ＭＩＳＦＥＴのチャネル領域をチャネルエピ層５０内に形成する。
さらに、図３４及び図３５を参照しながら説明を続ける。図３４は、逆方向特性（逆方向電流が流れる時の特性）におけるチャネル横方向のＥｃ分布を示すグラフである。なお、「Ｅｃ」は、「Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ Ｅｎｅｒｇｙ」の略語である。図中のΦは、ドレイン側のＥｃとチャネル領域中の最大のＥｃの差であるエネルギー障壁を表す。逆方向に流れる電子はドレイン側からチャネル領域のＥｃを飛び越えてソース上に流れる。図に示すように、Ｖｄｓを下げるとドレイン側のＥｃは上昇し、エネルギー障壁Φが低下し、ＶｄｓがＶｆ０以下になると、電子がエネルギー障壁Φを超えて流れるようになる。
図３５は、順方向特性におけるチャネル横方向Ｅｃ分布を示すグラフである。図３５に示すΦはソース上のＥｃとチャネル領域の最大のＥｃの差であるエネルギー障壁を表す。順方向に流れる電子は、ソース上からチャネル領域の最大のＥｃを飛び越えてドレイン領域に流れる。図３５に示すように、Ｖｇｓを上げるとチャネル領域のＥｃが低下し、エネルギー障壁Φが低下する。ＶｇｓがＶｔｈ以上になると、電子がエネルギー障壁Φを超えて流れる。図３４（ａ）及び図３５（ａ）は、チャネルエピ層なしの場合の結果で、図３４（ｂ）及び図３５（ｂ）は、チャネルエピ層ありの場合の結果である。チャネルエピ有り・無しの半導体素子１００の両者とも、Ｖｔｈ＝約３．５Ｖで比較している。
図３４（ａ）及び（ｂ）を比べると、Ｖｔｈが同じであれば、チャネルエピ層なしの場合（図３４（ａ））の方が、チャネルエピ層ありの場合（図３４（ｂ））よりも、エネルギー障壁φが高いことがわかる。したがって、チャネルエピ層ありの構成の半導体素子１００の方が逆方向電流は流れやすい。
図３６は、チャネル界面ＥｃのＶｇｓ依存性を示すグラフである。図３６中の曲線Ｉがチャネルエピ層ありの場合の結果で、曲線ＩＩがチャネルエピ層なしの場合の結果である。図３６から、曲線ＩのＥｃは曲線ＩＩより低いので｜Ｖｆ０｜が低く、逆電流が流れやすいことが判る。
半導体素子１００においては、Ｖｔｈが同じでも、チャネルエピ層ありの方がＶｇｓ＝０Ｖでのチャネル領域のコンダクションバンドエネルギーの障壁（φ）が低く、逆方向電流が流れやすい。
次に、図３７、および、図３８から図４０を参照しながら、本実施形態の半導体素子１００の構造と製造方法を詳述する。
図３７に示した半導体素子１００は、横型のＭＯＳＦＥＴの構造を有しており、基本的に、図２７に示した構成と同じである。図２７に示した構造と異なる点は、ゲート電極６５の上に層間絶縁膜６７が形成されており、そして、ソース電極４５及び層間絶縁膜６７の上に、ソース配線（又はソースパッド）４７が形成され、ドレイン電極７０及び層間絶縁膜６７の上に、ドレイン配線（又はソースパッド）８７が形成されている点である。
続いて図３７に示した半導体素子１００の製造方法を説明する。まず、図３８（ａ）に示すように、基板１０を準備する。基板１０は、例えば、半絶縁性の４Ｈ−ＳｉＣオフカット基板である。
次に、図３８（ｂ）に示すように、基板１０の上に高抵抗のｎ-半導体層２０をエピタキシャル成長する。ｎ-半導体層２０は、例えば、ｎ型４Ｈ−ＳｉＣを用いる。次に、ｎ-半導体層２０に、例えばＡｌまたはＢイオンをイオン注入するか、あるいは、ｐ型不純物をドープしながらエピタキシャル成長を行うことにより、ｐウェル領域（ｐボディ領域またはｐボディ層）３０を形成する。
続いて、図３８（ｃ）に示すように、マスク（不図示）を用いてｐウェル領域３０に、例えば窒素をイオン注入することによってソース領域４０およびドレイン領域７５を形成し、例えばＡｌを注入することによってコンタクト領域３２を形成する。イオン注入後に、マスクを除去して活性化アニールを行う。
次に、図３９（ａ）に示すように、ｐウェル領域３０、ソース領域４０、ドレイン領域７５およびコンタクト領域３２を含むｎ-半導体層２０の表面全体に、炭化珪素を用いてエピタキシャル層（チャネルエピ層）５０を成長させる。本実施形態では、チャネルエピ層５０の不純物濃度Ｎ（ｃｍ-3）および厚さｄ（ｎｍ）を、例えば以下の条件を満たす範囲に調整する。
ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0
ｂ0＝１．３４９×１０21
ａ0＝−１．８２４
ｂ1＝２．１８８×１０20
ａ1＝−１．６８３チャネルエピ層５０は、前述した通り、不純物濃度が厚さ方向（チャネルエピ層の堆積面に垂直な方向）に変化する構造を有していてもよい。なお、上記チャネルエピ層の厚さｄは、半導体素子１００におけるチャネルエピ層５０の厚さを示しており、製造時のチャネルエピ層の膜厚は上記に限定されない。例えば、後のプロセスで、チャネルエピ層の一部を酸化してゲート絶縁膜６０を形成する場合には、ゲート絶縁膜６０形成後のチャネルエピ層５０の厚さがｄとなるように、あらかじめチャネルエピ層の厚さをｄよりも大きくしておく。
次いで、図３９（ｂ）に示すように、チャネルエピ層５０の所定部位をドライエッチングした後、例えば熱酸化によって、チャネルエピ層５０の表面にゲート絶縁膜６０を形成する。その後、ゲート絶縁膜６０の表面に、例えばリンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜６４を堆積する。多結晶シリコン膜６４の厚さは、例えば、５００ｎｍ程度である。
次に、図３９（ｃ）に示すように、マスク（不図示）を用いて、多結晶シリコン膜６４をドライエッチングすることにより、所望の領域にゲート電極６５を形成する。続いて、図４０（ａ）に示すように、ゲート電極６５の表面およびｎ-半導体層２０の表面を覆うように、例えばＳｉＯ2を用いた層間絶縁膜６７をＣＶＤ法によって堆積する。層間絶縁膜６７の厚さは、例えば、１．５μｍである。
次に、図４０（ｂ）に示すように、マスク（不図示）を用いて、ドライエッチングにて、コンタクト領域３２の表面上と、ソース領域４０の一部の表面上との層間絶縁膜６７を除去することによって、ビアホール６８が形成される。
その後、図４０（ｃ）に示すように、例えば厚さ５０ｎｍ程度のニッケル膜を層間絶縁膜６７上に形成し、次いで、エッチングによって、ビアホール６８の内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で例えば９５０℃、５分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極４５およびドレイン電極７０を形成する。
続いて、層間絶縁膜６７およびビアホール６８の上に、厚さ４μｍ程度のアルミニウムを堆積し、所望のパターンにエッチングすると、図３７に示したように、ソース配線（又はソースパッド）４７およびドレイン配線（又はドレインパッド）８７が得られる。なお、図示しないが、チップ端にゲート電極と接触するゲート配線（またはゲートパッド）も他の領域に形成する。
（第３の実施形態）
図４１を参照しながら、本発明の第３の実施形態に係るスイッチング素子４００を説明する。図４１は、本実施形態のスイッチング素子４００の構成を模式的に示す断面図である。
本実施形態のスイッチング素子４００が、第２の実施形態における半導体素子１００と異なる点は、チャネルエピ層５０、ゲート絶縁膜６０、およびゲート電極６５からなる積層構造とドレイン領域７５とが離間していることにある。すなわち、基板１０に垂直な方向から見たとき、ソース領域４０とドレイン領域７５との間の領域（ｎ-ドリフト層２０）の一部は、ゲート電極６５によって覆われていない。このゲート電極６５に覆われていない部分は、ｎ-ドリフト層２０の一部であるが、ドレイン領域７５を拡張したものと考えることができ、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能することになる。ＬＤＤ領域は、ドレイン領域７５のチャネル領域側エッジにおける電界強度の上昇を抑制し、トランジスタ特性の信頼性を高める働きをする。
本実施形態では、ドレイン領域７５がｐボディ領域３０内ではなく、ｎ-ドリフト層２０中に形成されている。チャネルエピ層５０の一部も、ｎ-ドリフト層２０のうちでｐボディ領域３０が形成されていない部分を覆っている。
本実施形態のスイッチング素子４００は、上述の構成を有しているがゆえに、図４２に示すように、スイッチング素子４００がダイオードとして機能する際のダイオード電流９０は、チャネルエピ層５０を通って、ソース電極４５からドレイン電極７０へと流れる。つまり、ダイオード電流９０は、寄生のボディダイオード（ボディ領域３０と半導体層２０とのｐｎ接合）を流れる電流９２の経路が全く異なる。本実施形態のスイッチング素子４００によれば、第２の実施形態と同様の効果が得られる。なお、本実施形態では、ＬＤＤ領域の存在により、第２の実施形態に比べて高耐圧が得やすい利点がある。
次に、図４３〜図４５を参照しながら、さらに、本実施形態のスイッチング素子４００の動作について説明する。
図４３〜図４５は、チャネル層５０とゲート絶縁膜６０との界面におけるコンダクションバンドエネルギー分布を説明するための図である。図４３は、コンダクションバンドエネルギー分布を計算するための構造モデルであり、図４３中のＡ−Ａ’ラインが、図４４（ｂ）及び図４５の横軸［μｍ］に相当する。図４４および図４５は、それぞれ、順方向および逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示している。なお、図４４および図４５の縦軸は、コンダクションバンドエネルギー［ｅＶ］を表している。
まず、順方向、すなわち、ドレイン・ソース間に印加する電圧（Ｖｄｓ）が０Ｖより大きい場合について説明する。図４４に示すように、順方向の場合、ｐボティ領域（またはｐウェル）３０上に位置する箇所のチャネル層５０のコンダクションバンドエネルギー（すなわち、チャネル領域５５の箇所のコンダクションバンドエネルギー）が、ソース領域４０上およびＬＤＤ領域側のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。
次いで、ゲート・ソース間に印加する正の電圧（Ｖｇｓ）を上げていくと、チャネル領域５５のコンダクションバンドエネルギーが下がり、ソース領域４０上とチャネル領域５５との間の障壁がなくなる。したがって、ソース領域４０からチャネル領域５５へキャリアが流れ込む。
次に、逆方向、すなわち、Ｖｄｓが０Ｖ以下の場合について説明する。Ｖｄｓが０Ｖの状態からスタートして、Ｖｄｓを０Ｖから下げていくと、図４５に示すように、ＬＤＤ領域側のコンダクションバンドエネルギーが上がっていき、チャネル領域５５との障壁が低くなる。したがって、ＬＤＤ領域側からキャリアが流れ込む。
すなわち、逆電流は、ボディダイオードを流れるよりも前に、チャネル層５０（又はチャネル領域５５）に流れ始める。チャネル層５０を流れるので、ＭＩＳＦＥＴ（またはＭＯＳＦＥＴ）の順方向電流と同じく、ユニポーラ動作である。したがって、逆回復電流も生じず、それゆえに、リカバリー損失を発生しない。また、ワイドバンドギャップ半導体であるＳｉＣのｐｎ接合の拡散電位に起因する立ち上がり電圧よりも低い立ち上がり電圧を持たせることができる。
繰り返しになるが、要約すると、本実施形態のスイッチング素子４００においては、図４４に示すように、順方向ではゲート電圧の印加によってチャネル領域５５のコンダクションバンドエネルギーが低下して電流が流れる。一方、逆方向では、図４５に示すように、ドレイン側のコンダクションバンドエネルギーが上昇することによって、チャネル・ドレイン間のポテンシャル障壁が低くなり、電流が流れる。
次に、図４６を参照しながら、本実施形態のスイッチング素子４００の特性について説明する。図４６は、本願発明者がＴＣＡＤデバイスシミュレーションで計算したスイッチング素子４００のＩ−Ｖ特性を示している。計算したスイッチング素子４００は、ＭＩＳＦＥＴの一種であるＳｉＣを用いたＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｉｏｎ ＭＯＳＦＥＴ）であり、図４２に示した構造と同じである。
順方向（Ｖｄｓ＞０Ｖ）は、Ｖｇｓ＝０Ｖ、５Ｖ、１０Ｖ、１５Ｖ、２０Ｖの場合のＩ−Ｖ特性である。逆方向（Ｖｄｓ≦０Ｖ）は、Ｖｇｓ＝０Ｖの場合のＩ−Ｖ特性である。図４６からわかるように、本実施形態のスイッチング素子４００では、逆方向電流の立ち上がり電圧（Ｖｆ０の絶対値）は、ＳｉＣのｐｎ拡散電位である２．７Ｖよりも小さい値（１Ｖ付近）である。したがって、本実施形態のスイッチング素子４００を用いると、ダイオード電流をｐｎ接合であるボディダイオードでなく、チャネルに流すので、逆方向電流の立ち上がり電圧をボディダイオードよりも低くすることが可能となり、導通損失を低減できる。ｐｎ接合ダイオードの立ち上がり電圧は半導体材料のバンドギャップの大きさに依存するので、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの立ち上がり電圧が特に高く、本発明における立ち上がり電圧の低減はより効果的である。
次に、図４７から図４９を参照しながら、第３の実施形態のスイッチング素子４００の製造方法を詳述する。
まず、図４７（ａ）に示すように、基板１０を準備する。基板１０は、例えば、ｎ+型の４Ｈ−ＳｉＣオフカット基板である。
次に、図４７（ｂ）に示すように、基板１０の上に、高抵抗のドリフト領域２０をエピタキシャル成長する。ドリフト領域２０は、例えば、ｎ型４Ｈ−ＳｉＣを用いる。
次に、図４７（ｃ）に示すように、ドリフト領域２０の上に、例えば、ＳｉＯ2からなるマスク（不図示）を形成し、例えばＡｌまたはＢイオンをイオン注入する。イオン注入後、マスクを除去する。続いて、マスク（不図示）を用いてｐウェル領域３０に、例えば窒素をイオン注入することによってソース領域４０およびドレイン領域７５を形成し、例えばＡｌを注入することによってコンタクト領域３２を形成する。イオン注入後に、マスクを除去して活性化アニールを行う。
次に、図４８（ａ）に示すように、ｐウェル領域３０、ソース領域４０、ドレイン領域７５およびコンタクト領域３２を含むドリフト領域２０の表面全体に、炭化珪素を用いてエピタキシャル層（チャネルエピ層）５０を成長させる。
次いで、図４８（ｂ）に示すように、チャネルエピ層５０の所定部位をドライエッチングした後、例えば熱酸化によって、チャネルエピ層５０の表面にゲート絶縁膜６０を形成する。その後、ゲート絶縁膜６０の表面に、例えばリンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜６４を堆積する。多結晶シリコン膜６４の厚さは、例えば、５００ｎｍ程度である。
次に、図４８（ｃ）に示すように、マスク（不図示）を用いて、多結晶シリコン膜６４をドライエッチングすることにより、所望の領域にゲート電極６５を形成する。続いて、図４９（ａ）に示すように、ゲート電極６５の表面およびドリフト領域２０の表面を覆うように、ＳｉＯ2を用いた層間絶縁膜６７をＣＶＤ法によって堆積する。層間絶縁膜６７の厚さは、例えば、１．５μｍである。
次に、図４９（ｂ）に示すように、マスク（不図示）を用いて行うドライエッチングにより、コンタクト領域３２の表面上およびソース領域４０の一部の表面上に位置する層間絶縁膜６７を除去してビアホール６８が形成される。
その後、図４９（ｃ）に示すように、例えば厚さ５０ｎｍ程度のニッケル膜を層間絶縁膜６７上に形成し、次いで、エッチングによってビアホール６８の内部およびその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で例えば９５０℃、５分間の熱処理によって、ニッケルを炭化珪素表面と反応させることによって、ニッケルシリサイドで構成されるソース電極４５およびドレイン電極７０を形成する。
続いて、層間絶縁膜６７およびビアホール６８の上に、例えば厚さ４μｍ程度のアルミニウムを堆積し、所望のパターンにエッチングすると、図４１に示したように、ソース配線（又はソースパッド）４７およびドレイン配線（又はドレインパッド）８７が得られる。なお、図示しないが、チップ端にゲート電極と接触するゲート配線（またはゲートパッド）も他の領域に形成する。このようにして、図４１に示したスイッチング素子４００が得られる。
（第４の実施形態）
図５０を参照しながら、本発明による第４の実施形態に係るスイッチング素子８００を説明する。図５０は、本実施形態のスイッチング素子８００の構成を模式的に示す断面図である。
本実施形態のスイッチング素子８００が、第２の実施形態における半導体素子１００と異なる点は、チャネルエピ層５０、ゲート絶縁膜６０、およびゲート電極６５からなる積層構造とドレイン領域７５とが離間しており、その間にＬＤＤ領域９５が形成されていることにある。第３の実施形態におけるスイッチング素子４００と異なる点は、ドリフト層２０の導電型が第２導電型（本実施形態ではｐ-型）であることにある。ＬＤＤ領域９５は、ｐ-ドリフト層２０に対して不純物をドープすることによって形成される。ＬＤＤ領域９５の好ましい不純物濃度は、例えば１×１０15〜５×１０17ｃｍ-3である。
本実施形態では、図５１に示すように、ソース電極４５に印加するソース電位に対して、ゲート電極６５に印加するゲート電位を、スイッチング素子８００の順方向の閾値以下としたとき、スイッチング素子８００は、ソース電極４５からドレイン電極７０へ電流（９０）を流すダイオードとして機能し、当該電流（９０）はチャネル層５０を通って流れる。しかも、ダイオードの立ち上がり電圧の絶対値が、ボディ領域３０と半導体層２０とのｐｎ接合によって形成されるボディダイオードの立ち上がり電圧よりも小さい。
本実施形態のスイッチング素子８００は、上述の構成を有しているがゆえに、スイッチング素子８００がダイオードとして機能する際のダイオード電流９０は、チャネル層５０を通って、ソース電極４５からドレイン電極７０へと流れる。つまり、ダイオード電流９０は、寄生のボディダイオード（ドレイン領域７５と半導体層２０とのｐｎ接合）を流れる電流９２の経路が全く異なる。
本実施形態のスイッチング素子８００によれば、第２の実施形態および第３の実施形態と同様の効果が得られる。なお、本実施形態では、ＬＤＤ領域９５の働きにより、第１の実施の形態に比べ、高耐圧が得やすい利点がある。また、ドリフト層２０とＬＤＤ領域９５の導電型が異なることにより、第２の実施の形態に比べ、さらに高耐圧が得やすい利点がある。
本実施形態のスイッチング素子８００は、基本的には、前述したスイッチング素子４００の製造方法と略同じ製造方法で作製可能である。ただし、本実施形態の製造方法では、図４７（ｃ）に示す段階で、ｐ-ドリフト層２０に例えば窒素を注入することにより、ＬＤＤ領域９５を形成すればよい。
本実施形態におけるドリフト層２０の導電型は第２導電型であり、ボディ領域３０の導電型と同じである。このため、ボディ領域３０における第２導電型の不純物濃度とドリフト層２０における第２導電型の不純物濃度との間に大きな差が無い場合には、両者を区別する必要は無く、ドリフト層２０の一部がボディ領域３０を兼ねることになる。なお、高耐圧を実現するという観点からは、ボディ領域３０における第２導電型の不純物濃度をドリフト層２０における第２導電型の不純物濃度よりも高く設定することが好ましい。
なお、横型の半導体素子では、基板を縦方向に横切る電流は流れない。このため、基板は炭化珪素以外の半導体、例えば単結晶シリコンから形成されていても良いし、また基板自体が最終的に除去されてしまっていてもよい。
以上、本発明を好適な実施形態について説明してきたが、こうした記述は発明に対する限定事項ではなく、勿論、上記の実施形態に対する種々の改変が可能である。
例えば、図５２（ａ）から（ｃ）は、それぞれ、上記３つの実施形態の改変例を示した図である。これらの改変例においては、チャネル層５０の位置がｎ+ソース領域４０やｐボディコンタクト領域３２と同一面上に存在するという点で各実施形態と異なる。これらの改変例は、例えば、ボディ領域３０を形成した後にチャネル層５０を形成後、該当箇所にｎ+ソース領域４０やｐボディコンタクト領域３２を形成することで実現できる。この場合のチャネル層５０は、エピタキシャル成長により形成してもよいし、ｎ型のイオン注入により形成してもよい。
なお、図５２（ａ）の例では、ｐボディ領域３０が半導体層２０の上部に広い範囲にわたって形成されており、ドレイン領域７５はｐボディ領域３０内に設けられている。図５２（ｂ）の例では、チャネル層５０がｐボディ領域３０の外側に延び、ドレイン領域７５に達している。図５２（ｃ）の例では、チャネル層５０はｐボディ領域３０の内部に位置しており、チャネル層５０とドレイン領域７５との間の領域がＬＤＤとして機能する。
また、図５３（ａ）、（ｂ）は、図５２（ｃ）に示す改変例にＬＤＤ領域９５を追加した例である。図５３（ａ）の例では、ＬＤＤ領域９５がｎ-半導体層２０の表面ではなく、内部（表面からの深さ：例えば０．１μｍ程度）に形成されている点で図５２（ｃ）の例とは異なる。一方、図５３（ｂ）の例では、ＬＤＤ領域９５がｎ-半導体層２０の表面に形成されている。また、図５３（ｃ）の例では、ＬＤＤ領域９５がチャネル層５０の下に形成されている点で図５２（ｂ）の例と異なる。本改変例は、例えば、ボディ領域３０を形成する際に同一マスクでチャネル層５０をｎ型のイオン注入によって形成した後、該当箇所にｎ+ソース領域４０やｐボディコンタクト領域３２を形成することで実現できる。
本発明において、ボディ領域およびソース領域の少なくとも一部に接して形成された「第２の炭化珪素半導体層」は、ドリフト層（第１の炭化珪素半導体層）上にエピタキシャル成長によって形成された層には限定されず、第１の炭化珪素半導体層の表面のうち不純物イオンが注入された領域であってもよい。
従来技術における半導体素子とダイオード素子の組み合わせを図５４から図５７に示し、本発明と比較し本発明の効果を説明する。
図５４は、Ｓｉ−ＭＯＳＦＥＴの単体の場合の等価回路である。Ｄはドレイン端子、Ｓはソース端子、Ｇはゲート端子である。Ｉｆは順方向電流、Ｉｒは逆方向電流である。この回路では、還流電流が逆方向電流ＩｒとしてＳｉ−ＭＯＳＦＥＴの内部のボディダイオードを流れる。ボディダイオードはバイポーラ素子であるので、逆回復電流が流れるため、スイッチング損失が大きく、スイッチング時間も大きい。これに対し、本発明の半導体素子は、逆方向電流はユニポーラ動作をするチャネル層を流れるため、逆回復電流が非常に小さくなる。そのため、スイッチング損失は小さく、スイッチング時間も短いという効果がある。
図５５は、Ｓｉ−ＭＯＳＦＥＴと還流ダイオード素子の組み合わせの等価回路を示す。図５５の還流ダイオード素子はＳｉ−ｐｉｎダイオードである。還流ダイオード素子がバイポーラ素子であるため、図５４の回路と同様に、逆回復電流が流れる。このため、スイッチング損失が大きく、スイッチング時間も大きい。
これに対し、本発明の半導体素子によれば、前述したように、逆回復電流が非常に小さく、スイッチング時間も短い。また、図５５で示す回路構成では、還流ダイオード素子を別の部品として用意し、Ｓｉ−ＭＯＳＦＥＴと接続しているため、部品数が２個必要であるが、本発明では、そのような還流ダイオード素子は不要であるため、部品点数の低減が可能となる。
図５６は、Ｓｉ−ＭＯＳＦＥＴとＳｉＣ−ＳＢＤの組み合わせの等価回路である。図５６の還流ダイオード素子はＳｉＣ−ＳＢＤである。Ｓｉ−ＭＯＳＦＥＴのドレイン側に直列にチェナーダイオードが設置されている。チェナーダイオードは逆方向電流を還流ダイオードに流すために必要となる。Ｓｉ−ＭＯＳＦＥＴにはｐｎ接合のボディダイオードが内蔵されており、この｜Ｖｆ０｜は約０．６Ｖである。還流ダイオードの｜Ｖｆ０｜は約１Ｖである。
もしチェナーダイオードがないと、逆方向電流が流れるときに、Ｖｆ０の絶対値が低い方に電流が流れるため、還流ダイオードには流れずＳｉ−ＭＯＳＦＥＴのボディダイオードを流れる。逆方向電流がＳｉ−ＭＯＳＦＥＴのボディダイオードに流れることを防ぐためにチェナーダイオードが設置されている。
順方向電流が流れるときは、チェナーダイオードの導通損失が発生し、またスイッチング時にもチェナーダイオードのスイッチング損失が発生する。還流ダイオードは寄生キャパシタンスを持つので、寄生キャパシタンスに蓄積されるエネルギーはスイッチング時にスイッチング損失の増加を伴う。
これに対し、本発明の半導体素子によれば、Ｓｉ−ＭＯＳＦＥＴとＳｉＣ−ＳＢＤの組み合わせで発生する、チェナーダイオードの導通損失とスイッチング損失および、還流ダイオードの寄生キャパシタンスによる損失は発生しない。このため、損失の低減が可能となる。また、図５６の構成では、部品点数が３個であるが、本発明では１個でよいので、１／３の部品点数の低減が可能となる。
図５７は、Ｓｉ−ＩＧＢＴと還流ダイオードの組み合わせの等価回路である。図５７の還流ダイオードはＳｉ−ｐｉｎダイオードである。この組み合わせの場合は、半導体素子もダイオード素子もバイポーラ素子であるので、スイッチング時に半導体素子にテール電流が流れスイッチング損失が大きく、スイッチング時間は長い。また、ダイオードは逆回復電流が大きいため、スイッチング損失が大きく、スイッチング時間は長い。
これに対し、本発明の半導体素子によれば、スイッチング損失は小さく、スイッチング時間は短い。部品点数は、従来技術では２個、本発明では１個の構成であるので、部品点数の低減が可能である。
以上、本発明の半導体装置を使用すれば、還流ダイオードが不要になることを示したが、本発明の半導体装置に内蔵されるチャネル領域を流れるダイオードの電流容量より要求される負荷電流が大きい場合には、還流ダイオード素子を追加してもよい。この場合、負荷電流は、本発明の半導体装置と還流ダイオード素子の両方を流れるため、還流ダイオード素子の電流容量は、従来技術における還流ダイオード素子の電流容量より小さくしてもよい。このため、還流ダイオードのチップ面積の低減と、これによるコストの低減が可能になる。
以上、本発明を好適な実施形態について説明してきたが、こうした記述は発明に対する限定事項ではなく、勿論、上記の実施形態に対する種々の改変が可能である。
本発明の半導体素子において、ソース電極からチャネル層を介してドレイン電極に電流が流れるダイオードの立ち上がり電圧は、例えば、Ｖｇｓが０Ｖのときに測定すればよい。
本発明の半導体装置、半導体素子におけるボディダイオードには、Ｖｇｓを十分にマイナスに設定して（例えばＶｇｓ＝−２０Ｖ）、ＭＩＳＦＥＴのチャネル領域が完全にオフ、すなわち導通していない状態において、Ｖｄｓ＜０となる電圧を印加することにより電流を流すことができる。この状態において、ボディダイオードの立ち上がり電圧を測定することができる。
チャネル層として炭化珪素層を用いたＭＩＳＦＥＴにおいて、室温における、０ボルト≦Ｖｇｓ＜Ｖｔｈのとき、例えばＶｇｓが０Ｖでの逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が、上記の測定方法により求めたボディダイオードの立ち上がり電圧よりも小さければ、ソース電極からチャネル層を介してドレイン電極に電流が流れるダイオードとして機能しているとみなすことができる。
なお、これまで２．７Ｖとして記載してきたボディダイオードの立ち上がり電圧は、作成された素子のパラメータによって若干変動するため、適宜読み替える必要がある。また、ＭＩＳＦＥＴに対してＶｇｓ＝０の電圧を印加していても、チャネルが十分にオフできない場合や、ボディダイオードのｐｎ接合に欠陥がある場合、リーク電流がドレイン−ソース間に流れることがある。この場合はボディダイオードの立ち上がり電圧の絶対値より小さい電圧領域においても、若干のリーク電流が観測され、見かけ上の立ち上がり電圧の値が変化することがある。
上記のリーク電流がある場合に、チャネルダイオードとして機能しているか否かを判断するためには、例えば下記の方法が有効である。Ｖｇｓ＝０Ｖのときにソース電極からドレイン電極に流れるダイオードの電流が１Ａ流れるときの電圧が、上記の（Ｖｇｓを十分にマイナスに設定してＶｄｓ＜０となる電圧を印加して電流を流すことにより決定した）立ち上がり電圧より大きい場合は、ボディダイオードに電流が流れていると判断できる。またＶｇｓ＝０Ｖのときにソース電極からドレイン電極に流れるダイオードの電流が１Ａ流れるときの電圧が、上記の（Ｖｇｓを十分にマイナスに設定してＶｄｓ＜０となる電圧を印加して電流を流すことにより決定した）立ち上がり電圧より小さい場合は、チャネルダイオードに電流が流れていると判断できる。
本発明によれば、部品点数を増やすことなく、ＳｉＣ半導体装置の結晶劣化の進行を抑制することが可能な半導体素子を提供することができる。
１０、１１０ 基板（炭化珪素半導体基板）
２０、１２０ 第１の炭化珪素半導体層（ドリフト層）
２２ ＪＦＥＴ領域
３０、１３０ ボディ領域（ウェル領域）
３２、１３２ ボディコンタクト領域（コンタクト領域）
４０、１４０ ソース領域
４５、１４５ ソース電極
４７ ソース配線（ソースパッド）
５０、１５０ 第２の炭化珪素半導体層またはチャネル層（チャネルエピ層）
５５ チャネル領域
６０、１６０ ゲート絶縁膜
６４ 多結晶シリコン膜
６５、１６５ ゲート電極
６７ 層間絶縁膜
６８ ビアホール
７０、１７０ ドレイン電極
７２ 裏面電極
７５ ドレイン領域
８１ マスク
９０ ダイオード電流
１００ 半導体素子
１００’ 半導体素子
１０１ 半導体素子
１０２ 半導体素子
１１２ 基板
１８０、１８１、１８２ ボディダイオード
２００ 電力変換回路（インバータ回路）
２１０ 昇降圧コンバータ
２２０ 昇圧コンバータ
５００ 負荷
１０００ インバータ回路
１１００ 半導体素子
１１１０ 半導体素子
１２００ 還流ダイオード素子
１５００ 負荷
２０００ 直流電源
２１００ 誘導性負荷
２２００ コントローラ

Claims (24)

  1. 横型の金属−絶縁体−半導体電界効果トランジスタを含む半導体素子と、
    前記半導体素子の電位を設定する電位設定部と、
    を備える半導体装置であって、
    前記金属−絶縁体−半導体電界効果トランジスタは、
    第１導電型または第２導電型の第１の炭化珪素半導体層と、
    前記第１の炭化珪素半導体層内または前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記ソース領域から離間して配置された第１導電型のドレイン領域と、
    前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第２の炭化珪素半導体層と、
    前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記ソース領域に接触するソース電極と、
    前記ドレイン領域に接触するドレイン電極と
    を備え、
    前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義し、
    前記電位設定部は、
    トランジスタ動作ＯＮモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓをゲート閾値電圧Ｖｔｈ以上に上昇させることにより、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通させ、
    トランジスタ動作ＯＦＦモードにおいて、前記ソース電極の電位を基準とする前記ゲート電極の電位Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、前記金属−絶縁体−半導体電界効果トランジスタを、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能させる、半導体装置。
  2. 前記ダイオードの立ち上がり電圧の絶対値は前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、請求項１に記載の半導体装置。
  3. 前記ダイオードの立ち上がり電圧の絶対値と前記ボディダイオードの立ち上がり電圧との差が、０．７ボルト以上である、請求項２に記載の半導体素子。
  4. 前記ダイオードの立ち上がり電圧の絶対値は、室温において１．３ボルト未満である請求項２に記載の半導体装置。
  5. 前記ダイオードの立ち上がり電圧の絶対値は、室温において１．０ボルト未満である請求項２に記載の半導体装置。
  6. 前記ダイオードの立ち上がり電圧の絶対値は、室温において０．６ボルト未満である請求項２に記載の半導体装置。
  7. 前記第２の炭化珪素半導体層は、前記ドレイン領域の少なくとも一部に接している請求項１に記載の半導体装置。
  8. 前記第２の炭化珪素半導体層は、前記ドレイン領域に接していない請求項１に記載の半導体装置。
  9. 前記ドレイン領域よりも第１導電型不純物濃度が低いＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が、前記ドレイン領域と前記ソース領域との間において、前記ドレイン領域に接して形成されている請求項１に記載の半導体装置。
  10. 前記ＬＤＤ領域は、第１導電型を有する前記第１の炭化珪素半導体層の一部である請求項９に記載の半導体装置。
  11. 前記ＬＤＤ領域は、第２導電型を有する前記第１の炭化珪素半導体層に形成された第１導電型領域である請求項９に記載の半導体装置。
  12. 前記第１の炭化珪素半導体層が第２導電型を有する場合、前記第１の炭化珪素半導体層の一部が前記第２導電型のボディ領域として機能する、請求項１に記載の半導体装置。
  13. 横型の金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、
    前記金属−絶縁体−半導体電界効果トランジスタは、
    第１導電型または第２導電型の第１の炭化珪素半導体層と、
    前記第１の炭化珪素半導体層内または前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記ソース領域から離間して配置された第１導電型のドレイン領域と、
    前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第２の炭化珪素半導体層と、
    前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記ソース領域に接触するソース電極と、
    前記ドレイン領域に接触するドレイン電極と
    を備え、
    前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
    前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
    前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    前記ドレイン電極から前記ソース電極へ流れる電流の向きを順方向、
    前記ソース電極から前記ドレイン電極へ流れる電流の向きを逆方向と定義すると、
    Ｖｇｓ≧Ｖｔｈの場合、
    前記金属−絶縁体−半導体電界効果トランジスタは、前記第２の炭化珪素半導体層を介して前記ドレイン電極と前記ソース電極との間を導通し、
    ０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、
    前記金属−絶縁体−半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記ソース電極から前記第２の炭化珪素半導体層を介して前記ドレイン電極へ前記逆方向に電流を流すダイオードとして機能し、
    前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さい、半導体素子。
  14. 横型の金属−絶縁体−半導体電界効果トランジスタを含む半導体素子であって、
    前記金属−絶縁体−半導体電界効果トランジスタは、
    第１導電型または第２導電型の第１の炭化珪素半導体層と、
    前記第１の炭化珪素半導体層内または前記第１の炭化珪素半導体層上に位置する第２導電型のボディ領域と、
    前記ボディ領域内に位置する第１導電型のソース領域と、
    前記ソース領域から離間して配置された第１導電型のドレイン領域と、
    前記第１の炭化珪素半導体層上でかつ前記ボディ領域および前記ソース領域の少なくとも一部に接して形成された第２の炭化珪素半導体層と、
    前記第２の炭化珪素半導体層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記ソース領域に接触するソース電極と、
    前記ドレイン領域に接触するドレイン電極と
    を備え、
    前記第２の炭化珪素半導体層は、第１導電型不純物がドープされた少なくとも１つの不純物ドープ層を含み、前記第２の炭化珪素半導体層における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、Ｎおよびｄが、
    ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0
    ｂ0＝１．３４９×１０21
    ａ0＝−１．８２４
    ｂ1.3＝２．３９９×１０20
    ａ1.3＝−１．７７４
    の関係を満足する、半導体素子。
  15. さらに、
    Ｎ≧ｂ1×ｄ＾ａ1
    ｂ1＝２．１８８×１０20
    ａ1＝−１．６８３
    の関係を満足する、請求項１４に記載の半導体素子。
  16. さらに、
    Ｎ≧ｂ0.6×ｄ＾ａ0.6
    ｂ0.6＝７．６０９×１０20
    ａ0.6＝−１．８８１
    の関係を満足する、請求項１４に記載の半導体素子。
  17. ｄが５ｎｍ以上２００ｎｍ以下である、請求項１４に記載の半導体素子。
  18. ｄが１０ｎｍ以上１００ｎｍ以下である、請求項１４に記載の半導体素子。
  19. ｄが２０ｎｍ以上７５ｎｍ以下である、請求項１４に記載の半導体素子。
  20. 前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層上にエピタキシャル成長した層である請求項１４に記載の半導体素子。
  21. 前記第２の炭化珪素半導体層は、前記第１の炭化珪素半導体層にイオン注入を行うことにより形成された層である請求項１４に記載の半導体素子。
  22. 請求項１３から２１の何れかに記載の半導体素子と、
    電源電圧の少なくとも一部を前記半導体素子のソース電極とドレイン電極との間に印加する第１配線と、
    前記半導体素子のスイッチングを制御するコントローラからの電圧を前記半導体素子のゲート電極に印加する第２配線と、
    を備え、
    負荷に供給する電力を出力する電力変換器。
  23. 電源と電気的に接続される端子をさらに備える、請求項１に記載の半導体装置。
  24. 誘導性負荷と電気的に接続される端子をさらに備える、請求項２３に記載の半導体装置。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8410489B2 (en) * 2009-04-30 2013-04-02 Panasonic Corporation Semiconductor element, semiconductor device, and power converter
CN102598265A (zh) 2010-10-29 2012-07-18 松下电器产业株式会社 半导体元件
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置
EP2765706B1 (en) * 2011-10-03 2019-11-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device, power converter, and method for controlling power converter
CN103890953B (zh) 2012-03-23 2016-10-19 松下知识产权经营株式会社 半导体元件
CN102879625B (zh) * 2012-09-07 2014-08-06 清华大学 具有石墨烯晶体管的包络检波器
US9590067B2 (en) 2012-12-18 2017-03-07 Global Power Technologies Group, Inc. Silicon carbide semiconductor devices having nitrogen-doped interface
US8890250B2 (en) * 2012-12-28 2014-11-18 United Microelectronics Corporation Electrostatic discharge protection structure
US9378958B2 (en) 2012-12-28 2016-06-28 United Microelectronics Corporation Electrostatic discharge protection structure and fabricating method thereof
JP2014146748A (ja) * 2013-01-30 2014-08-14 Toshiba Corp 半導体装置及びその製造方法並びに半導体基板
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US9318597B2 (en) * 2013-09-20 2016-04-19 Cree, Inc. Layout configurations for integrating schottky contacts into a power transistor device
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
JP6194812B2 (ja) * 2014-02-18 2017-09-13 トヨタ自動車株式会社 半導体モジュール
JP6354363B2 (ja) * 2014-06-12 2018-07-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JP6301795B2 (ja) 2014-09-19 2018-03-28 株式会社東芝 半導体装置
WO2017046868A1 (ja) * 2015-09-15 2017-03-23 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP6490017B2 (ja) * 2016-01-19 2019-03-27 三菱電機株式会社 パワーモジュール、３相インバータシステム、およびパワーモジュールの検査方法
CN106253732A (zh) * 2016-08-19 2016-12-21 广东美的制冷设备有限公司 智能功率模块、电力电子装置和空调器
JP6814965B2 (ja) * 2017-03-06 2021-01-20 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法
JP7054853B2 (ja) * 2018-02-07 2022-04-15 パナソニックＩｐマネジメント株式会社 炭化珪素半導体素子およびその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0291974A (ja) 1988-09-29 1990-03-30 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US5510641A (en) 1992-06-01 1996-04-23 University Of Washington Majority carrier power diode
DK0717887T3 (da) 1993-09-08 1997-12-08 Siemens Ag Vekselstrømskontroller
JP3334290B2 (ja) 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
JP3673334B2 (ja) 1995-07-27 2005-07-20 オリジン電気株式会社 半導体ダイオード
US5744994A (en) 1996-05-15 1998-04-28 Siliconix Incorporated Three-terminal power mosfet switch for use as synchronous rectifier or voltage clamp
JP2001186780A (ja) * 1999-12-27 2001-07-06 Fuji Electric Co Ltd 電源装置
JP4197400B2 (ja) 2001-03-29 2008-12-17 三菱電機株式会社 炭化珪素半導体からなる半導体装置
JP4463482B2 (ja) 2002-07-11 2010-05-19 パナソニック株式会社 Ｍｉｓｆｅｔ及びその製造方法
JP3941641B2 (ja) * 2002-09-18 2007-07-04 日産自動車株式会社 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
JP4635470B2 (ja) 2004-04-19 2011-02-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
DE102005017814B4 (de) 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
JP4815885B2 (ja) 2005-06-09 2011-11-16 トヨタ自動車株式会社 半導体装置の制御方法
JP2007305836A (ja) 2006-05-12 2007-11-22 Mitsubishi Electric Corp 電力変換回路
JP2008017237A (ja) 2006-07-07 2008-01-24 Mitsubishi Electric Corp 電子部品およびその電子部品を用いた電力変換器
US7598567B2 (en) 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
JP2008166640A (ja) 2007-01-04 2008-07-17 Sharp Corp 整流素子とそれを含む電力変換装置
JP4240140B1 (ja) 2007-09-10 2009-03-18 トヨタ自動車株式会社 給電装置とその駆動方法
JP4309967B2 (ja) 2007-10-15 2009-08-05 パナソニック株式会社 半導体装置およびその製造方法
JP4893609B2 (ja) 2007-12-07 2012-03-07 トヨタ自動車株式会社 半導体装置とその半導体装置を備えている給電装置の駆動方法

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