JP3227825B2 - 電力用半導体素子およびその製造方法 - Google Patents

電力用半導体素子およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主電流制御用のゲート
電極をもち、ゲート電圧によりオン・オフ動作をする絶
縁ゲートバイポーラトランジスタ (以下ＩＧＢＴと略
す) ＭＯＳ型電界効果トランジスタなどの電力用半導体
素子およびその製造方法に関する。
【０００２】
【従来の技術】上記のような電力用の半導体素子は、半
導体チップを金属などの基板上に固定し、主電流を流す
主電極は、その電極面にボンディングされる導線により
チップ外の主端子へと接続される。また、主電極と絶縁
されたゲート電極とゲート端子とは、その電極面に設け
られたゲートパッド部にボンディングされる導線により
接続される。このような素子のチップの大面積化は、１
チップ当たりの電流容量の増大、オン電圧の低減を実現
するとともに、耐圧向上のためのガードリング部やゲー
トパッド部の素子全体に占める比率を低くできることに
よる半導体ウエーハの利用率の向上、モジュール組立時
のワイヤボンディング数の低減などの利点がある。
【０００３】
【発明が解決しようとする課題】しかし、チップの大面
積化をする上での問題の一つとして、ゲート・ソース間
耐圧不良の問題がある。ＩＧＢＴやＭＯＳＦＥＴの場
合、ゲート電極の電圧によりチャネルの開閉を行い、ド
レイン電流のオン・オフを行う。ゲート・ソース間が短
絡されていたり不充分な耐圧しかなかった場合、ドレイ
ン電流の正常な制御ができない。
【０００４】図２は、従来のＩＧＢＴのユニットセルの
一例の断面図であり、半導体チップ10の一方の主面に独
立したｐウエル２が高抵抗ｎ- 層１の表面に拡散により
作られる。また、電子をｎ- 層１に注入するためのｎソ
ース層３がｐウエル２の表面層内に形成される。さら
に、ｐウエル２の端部にソース層３からｎ- 層１に電子
を注入するＭＯＳチャネル４を構成するために、ｐウエ
ル２の端部の表面に薄いゲート酸化膜５を介して、例え
ば多結晶シリコンからなるゲート電極６を設ける。ゲー
ト電極６の上は酸化膜７ですべて覆われ、その酸化膜で
覆われないｐウエル２およびソース層３の表面に接触す
るソース電極８が、例えばAl蒸着により形成されてい
る。ゲート電極６の延長部上には、フィールド酸化膜51
の上でソース電極と同時に蒸着後分離したゲートパッド
電極９が接触している。ゲート電極６とソース電極８は
酸化膜７で分離されているので、ゲート・ソース間に電
圧を印加することができる。ｎ- 層１の下面側にはｎバ
ッファ層11を介してｐドレイン層12が設けられ、そのド
レイン層12の表面に接触するドレイン電極13が、例えば
Al蒸着により形成されている。
【０００５】図３は従来のＩＧＢＴのチップをソース電
極側から見た平面図で、点線16で示された輪郭内に形成
されているゲート電極６を覆うソース電極８に図２にも
示したようにソース電流引出し導線14がボンディングさ
れ、ソース電極８の窓部に露出するゲートパッド電極９
に図２にも示したようにゲート引出し導線15がボンディ
ングされている。ゲート引出し導線15はゲート端子に接
続される。なお、チップ10の周辺部にはソース・ドレイ
ン間耐圧を出すためのガードリング17がある。
【０００６】このような構造において、例えばフオトプ
ロセス時に酸化膜７にマスク設計以外の穴や欠陥が発生
した場合、ゲート電極６となる多結晶シリコン層にソー
ス電極８が接触する。また、ソース電極８と同時に蒸着
されるゲートパッド電極９あるいはゲートライナとソー
ス電極との間のエッチングによる分離が悪い場合、ゲー
ト・ソース短絡となる。そのほか、ゲート電極６の下の
ゲート酸化膜５に欠陥がある場合もゲート・ソース間耐
圧不良となる。
【０００７】このような欠陥がチップ内で１個でもある
場合、ゲート・ソース間耐圧不良となり、そのチップは
使えない。フオトプロセスの改良などを重ねても、ウエ
ーハ内で少なからず欠陥が発生することが避けられず、
チップが大面積になるほどチップの歩留まりが落ちてく
る。本発明の目的は、このような観点からゲート・ソー
ス短絡が起きてもチップ全体として使用不能になること
のない電力用半導体素子あるいはその製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は半導体基体の一主面上に主電流を流す主
電極およびその主電極に絶縁された主電流制御用のゲー
ト電極を備え、そのゲート電極に金属よりなるゲートパ
ッド電極と接続され、そのゲートパッド電極がゲート端
子に接続され、ゲート電極が複数個に分割され、各ゲー
ト電極にそれぞれゲートパッド電極が接続されたものに
おいて、各ゲートパッド電極が半導体基体の主面上に主
電極および半導体基体と絶縁して各ゲートパッド電極に
近接して設けられた金属配線と導体を介して接続され、
金属配線と接続されたゲートパッド電極の一部が導線を
介してゲート端子に接続され、その金属配線がゲートパ
ッド電極に最も近接した部分にゲートパッド電極に向け
ての突出部を有すること、ゲート端子と接続されるゲー
トパッド電極のみの面積が他のゲートパッド面積より大
きいことが有効である。あるいは、各ゲートパッド電極
が近接して配置され、それらの中央に各ゲートパッド電
極と導体を介して接続される集電用ゲートパッド電極が
設けられ、その集電用ゲートパッド電極が導線を介して
ゲート端子に接続されたことが有効である。
【０００９】さらにまた、分割されたゲート電極相互の
分離部にゲート電極に接続される導体が存在せず、その
ゲート電極相互の分離部上にまたがって主電極が設けら
れたことが有効である。そのほかにも、分割されたゲー
ト電極上にゲートパッド電極に接続される環状のゲート
ライナが設けられ、そのゲートライナとゲート電極相互
の分離部との間にはさまれた領域には、ゲートライナに
囲まれた領域に形成される帯状ユニットセルの長さの約
整数分の１の長さの帯状ユニットセルが各ユニットセル
の長手方向に揃えて配置されたか、あるいはゲートライ
ナに囲まれた領域には、ゲートライナとゲート電極相互
の分離部との間にはさまれた領域に形成される帯状ユニ
ットセルとほぼ同じ長さの帯状ユニットセルの複数個が
各ユニットセルの長手方向を揃えて配置されたことも有
効である。
【００１０】本発明の、ゲート電極が複数個に分割さ
れ、各ゲート電極がそれぞれゲートパッド電極を介して
ゲート端子と接続される上記の電力用半導体素子の製造
方法としては、各ゲート電極のうち、同一半導体基体主
面上の主電極との間の耐圧値が規定値を満足するゲート
電極に接続されたゲートパッド電極を、ソース電極と絶
縁された条状導体層によって他の前記規定値を満足する
ゲートパッド電極に接続し、そのゲートパッド電極を導
線によってゲート端子に接続し、前記規定値を満足しな
いゲート電極と前記条状導体層の間に絶縁膜を介在させ
るものとする。あるいは、各ゲート電極のうち、同一半
導体基体主面上の主電極との間の耐圧値が規定値を満足
するゲート電極に接続されたゲートパッド電極を各ゲー
トパッド電極に近接した金属配線に接続し、その金属配
線に接続されたゲートパッド電極のうち少なくとも一つ
をゲート端子と接続するものとする。あるいはまた、各
ゲート電極のうち、同一半導体基体主面上の主電極との
間の耐圧値が規定値を満足するゲート電極に接続された
ゲートパッド電極を、各ゲートパッド電極の中央に位置
した集電用ゲートパッド電極と導体を介して接続し、そ
の集電用ゲートパッド電極を介してゲート端子に接続す
るものとする。そして、それらの場合、各ゲート電極の
うち、同一半導体基体主面上の主電極との間の耐圧値が
規定値を満足しないゲート電極に接続されたゲートパッ
ド電極を前記主電極と短絡することも有効である。ま
た、ゲートパッド電極を集電用ゲートパッド電極と接続
する導体を蒸着で形成すること、その導体の蒸着と同時
に主電極との間の耐圧値が規定値を満足しないゲート電
極に接続されたゲートパッド電極を前記主電極と接続す
る導体も蒸着で形成すること、さらに同時に主電極上に
導体層を蒸着することが有効である。そのような蒸着に
用いる遮蔽板の開口部を加圧打抜き法で形成することも
有効である。
【００１１】また本発明の、ゲート電極が複数個に分割
され、各ゲート電極がそれぞれゲートパッド電極を介し
てゲート端子と接続される上記電力用半導体素子の別の
製造方法としては、各ゲートパッド電極を導体を介して
ゲート端子に接続したのち、主電極との間の耐圧値が規
定値を満足しないゲート電極に接触するゲートパッド電
極をゲート端子との接続導体を中間で切断するものとす
る。そして、各ゲートパッド電極とゲート端子との接続
導体を、各ゲートパッド電極に近接して設けられる金属
配線、その金属配線と各ゲートパッド電極の間の短い接
続導体および一部のゲートパッド電極とゲート端子との
接続導線から構成し、接続導体の切断を前記短い接続導
体において行うこと、あるいは各ゲートパッド電極とゲ
ート端子との接続導体を、各ゲートパッド電極に近接し
て設けられる集電用ゲートパッド電極、その集電用ゲー
トパッドと各ゲートパッド電極との間の短い接続導体お
よび集電用ゲートパッド電極とゲート端子との接続導線
から構成し、接続導体の切断を前記短い接続導体におい
て行うことが有効である。また、接続導体の切断を過電
流を流すことによる、あるいはレーザ光を照射すること
による接続導体の溶断によって行うこと、あるいはエッ
チング液による一部の除去によって行うことが有効であ
る。さらに、ゲート端子との接続導体を中間で切断した
ゲートパッド電極を同一半導体基体上の主電極と短絡す
ることが有効である。
【００１２】
【作用】ゲート電極を複数個に分割することにより、主
電極との間の耐圧の正常な良品部分のみのゲート電極を
ゲートパッド電極を介してゲート端子と接続することが
でき、接続されたものだけが素子の動作に関与する。ゲ
ート端子に接続されなかったゲート電極には制御用の信
号電圧が入力されないため、正常な動作を妨げることが
ない。そして、正常な良品部分のゲートパッド電極をゲ
ート端子に接続するには、直接接続してもよく、先ず相
互間を接続したのちそのうちの一部のゲートパッド電極
のみをゲート端子に接続してもよい。後者の場合ゲート
端子に接続するゲートパッド電極のみ他のゲートパッド
電極より面積を大きくすればよいので、半導体基板面積
の利用率が向上する。あるいは各ゲートパッド電極を近
接して配置し、それらの中央にあってゲート端子に接続
される集電用ゲートパッド電極に接続すれば、その接続
は短い導体ですむので半導体基板面積の利用率が向上す
る。
【００１３】
【実施例】本発明の一参考例では、図１のソース電極側
から見た平面図に示すように、１枚の金属基板上に複数
個固着された一辺20mmの方形ＩＧＢＴチップ10の上面に
形成された多結晶シリコン層が４個のゲート電極６に分
割されている。これらのゲート電極６の上には図２に示
したような酸化膜７で絶縁されたソース電極８が設けら
れるが、各ゲート電極６にもソース電極８の開口部で露
出する0.７×1.５mmの方形のゲートパッド電極９が設け
られている。このゲートパッド電極９とソース電極８と
は、Alの蒸着後、フォトリソグラフィ、エッチングによ
りAl蒸着膜を分離することにより同時に形成される。こ
の実施例ではゲート電極６の各分割領域のソース電極８
は互いに連結されているが、ソース電極は素子製造工程
の最終段階で接続されればよいので、この段階で必ずし
も接続されていなくてもよい。
【００１４】このような構造のソース電極８と各ゲート
パッド電極９との間で各ゲート・ソース間の耐圧の測定
を行う。ソース電極８はソース電流引出し導線14を介し
て図示しないソース端子に接続する。また、ゲートパッ
ド電極９は超音波ボンディングされるゲート引出し導線
15を介してチップ10と同一基板上に絶縁層を介して固着
されたゲート端子21に接続するが、図に不良ゲート電極
60として例示したように、ゲート・ソース間耐圧が規定
値に達しないゲート電極のゲートパッド電極９にはボン
ディングされる導線15は、ゲート端子21に接続しないで
ソース端子に接続する。これにより、このゲート電極60
の下方の領域にＩＧＢＴとしての動作をさせない。
【００１５】以下、図２、図３と共通の部分に同一の符
号を付した図を引用して本発明の各実施例について説明
する。図４に示した実施例では、ＩＧＢＴチップ10のゲ
ート電極６となる多結晶シリコン層が４個に分割されて
いることは図１と同様であるが、ゲートパッド電極９の
うちの１個91のみ約１mm角の大きさで、他の３個のゲー
トパッド電極31は300μｍ角の大きさである。この素子
では、ソース電極８の中央部に斜線を引いて示した上層
ソース電極81が形成され、それにソース電流引出し導線
14がワイヤボンディングされる。そして、ゲート電極６
のうちゲート・ソース間耐圧が規定値以上にあるものの
ゲートパッド電極９のみを、図示しない絶縁膜に明けら
れたコンタクトホールを通して、上層ソース電極81と同
時にAl蒸着膜から形成されるゲートパッド配線22により
寸法の大きなゲートパッド電極91と接続し、このゲート
パッド電極91をワイヤボンディングされるゲート引出し
導線15によりゲート端子に接続する。ゲート・ソース間
耐圧が規定値に達しないゲート電極60のゲートパッド電
極９にはコンタクトホール部分を別の絶縁膜によって覆
い、Alゲート配線22によってゲートパッド電極91に接続
されないようにする。
【００１６】図５(a) 、(b) は図４に示した実施例のＩ
ＧＢＴチップの断面図で、Al蒸着で形成されたソース電
極８およびゲートパッド電極９の上全面を絶縁膜として
３μｍ程度の厚さのポリイミド樹脂からなる絶縁膜18で
覆ったのち、ソース電極８の上およびゲートパッド電極
９へのコンタクトホール部分が除去されている。そし
て、Al蒸着によって３μｍ程度の厚さに形成された上層
ソース電極81がソース電極８に接触し、ゲート・ソース
間耐圧の良好なゲート電極６に接続されたゲートパッド
電極９には図(a) のようにポリイミド樹脂膜18に開けら
れたコンタクトホールでゲート配線22が接触している。
しかし、図(b) に示すように、ゲート・ソース間耐圧が
良好でないゲート電極60に接続されたゲートパッド電極
９の上の絶縁膜18のコンタクトホールは第二の絶縁膜19
で埋められ、この不良ゲート電極60がゲート配線22と接
続されない。この実施例では第二の絶縁膜19もポリイミ
ド樹脂で形成し、絶縁膜18とともに高温で焼成した。な
お、この実施例では寸法の大きなゲートパッド電極91は
１個だけであるが、このゲートパッド電極91の被着して
いるゲート電極６のゲート・ソース間耐圧が不良のとき
には、このゲートパッド電極をゲート端子と接続できな
いので、寸法の大きなゲートパッド電極を複数個設ける
のが望ましい。
【００１７】図４、図５に示した実施例では、図１に示
した実施例に比して上層ソース電極81およびゲート配線
22のためのAl蒸着や２層の絶縁膜18、19の形成など工程
は増加するが、ゲートパッド電極９へのワイヤボンディ
ング数の減少することならびにチップのより大面積化に
有利なことなどの利点をもつ。図６は、本発明の異なる
実施例のＩＧＢＴチップおよびその周辺部を示し、(a)
はソース電極側から見た平面図、(b) は(a) のＡ部拡大
図である。
【００１８】ＩＧＢＴチップ10の大きさは20mm角で、本
発明によりゲート電極を形成する多結晶シリコン層は４
分割されていて、一つのゲート電極６は約９mm角であ
る。そして、ソース電極８の外側に設けられたゲートパ
ッド電極９のうちの１個91のみは0.７mm×1.５mmの寸法
で大きく、他のものは0.３mm×0.３mmの寸法で小さい。
また、チップ10の周辺のｐ型領域のガードリング17の内
側で、ゲート電極６の周縁に接近して閉じた環状のゲー
トライナ23が存在する。このゲートライナ23は、ソース
電極８、ゲートパッド電極９と同時にAlの蒸着、フォト
エッチングによるパターニングで形成され、厚さ５μ
ｍ、幅20μｍ程度のAl膜からなる。このゲートライナ23
はゲートパッド電極９とを接続していない状態では、ゲ
ート電極６、ソース電極８およびガードリング17のいず
れとも絶縁されている。ゲートライナ23の各ゲートパッ
ド電極９に接近している部分では、図６(b) に示すよう
に幅0.３mm長さ0.３mmの大きさを有する突出部24が形成
されている。これにより、ゲートパッド電極９あるいは
91とゲートライナの突出部24の間隔ｄは10μｍにせばめ
られている。
【００１９】ゲートパッド電極９とゲートライナ23を接
続していない状態で各ゲート電極６とソース電極８の間
の耐圧を測定した。そして、ゲート・ソース間耐圧が規
定値に達したゲート電極6 に接続されたゲートパッド電
極９とゲートライナ突出部24を直径50μｍのAl導線20を
用いて超音波ワイヤボンディング法によって接続する。
図７は図６(b) のＢ−Ｂ線断面図で、この接続部の断面
を示す。ボンディング時の超音波によって導線20のAlが
流動することや、ツールの加圧力によってゲートパッド
電極９とゲートライナ突出部24の間にAlがもぐり込む
が、半導体基体は酸化膜７およびフィールド酸化膜51に
よって保護されるので、Al導線20は半導体基体の一部で
あるｎ- 層１とは絶縁される。そして面積の大きいゲー
トパッド電極91には、強度を考慮して直径200 μｍ程度
のAl線を用いるゲート引出し導線15をボンディングし、
チップ10と同一基板上に絶縁層を介して固着されたゲー
ト端子21と接続する。この接続のためには、ボンディン
グワイヤの太さ、ボンディングの際の位置合わせの誤
差、溶融した導線のたれ、ボンディング熱の放熱を考慮
して、0.７mm×1.５mm＝1.05mm2 の大きさのゲートパッ
ド電極91が必要であるが、細い導線20で接続されるゲー
トパッド電極９は小さく、ゲートライナ突出部24の面積
を合わせても0.３mm× (0.３＋0.３)mm ＝0.18mm2 程度
であって、必要なチップ面積は著しく節約される。も
し、ゲート電極の分割数を多くして一つのゲート電極を
３mm角、面積９mm2 にすると、ゲート端子に直接接続す
る場合は、ゲートパッド電極に11. ６％の面積を必要と
するが、ゲートライナに接続する場合はゲート電極の２
％程度の面積ですむ。
【００２０】図６においては、すべてのゲートパッド電
極９、91をゲートライナ23と接続しているが、ゲート・
ソース間耐圧が規定値に達しないゲート電極６のゲート
ライナと接続されないゲートパッド電極９は、ゲートが
浮いていることによる誤動作を防ぐために、ＩＧＢＴと
しての動作をさせないようにソース電極８と接続する。
このゲートパッド電極９とソース電極８との接続は、直
径50μｍの導線を用いてのボンディングによって行う。
なお、実施例では面積の大きなゲートパッド電極は91の
１個だけであるが、このゲートパッド電極91の接続され
たゲート電極６のゲート・ソース間耐圧が悪ければ、こ
のチップはゲート端子21との接続ができないので、図４
に示した実施例と同様、この場合も面積の大きなゲート
パッド電極は複数個設けることが望ましい。
【００２１】図８は、本発明のさらに異なる実施例のＩ
ＧＢＴチップおよびその周辺部の平面図で、図６の場合
と同様に約９mm角の大きさの４個のゲート電極６は、そ
れぞれ内側で0.３mm×0.３mmの寸法のゲートパッド電極
９に接続されている。そして、チップの中央には0.７mm
×1.５mmの寸法の中央ゲートパッド電極93があり、この
中央ゲートパッド電極93は、各ゲートパッド電極９から
の電流の集電電極の役割をもっており、必ずしも中央ゲ
ートパッド電極93の下のゲート電極の層と接続している
必要もないし、中央ゲートパッド電極93の下にゲート電
極の層がある必要もない。
【００２２】ソース電極８、ゲートパッド電極９及び中
央ゲートパッド電極93は同時にAlの蒸着、フォトエッチ
ングによるパターニングで形成され、厚さ５μｍであ
る。そして、各々のゲートパッド電極９と中央ゲートパ
ッド電極93との間には、Al導体30がある。Al導体30は、
２回目のAlの蒸着時に遮蔽板を用いたパターニングで形
成され、厚さ20μｍである。このAl導体30の蒸着の前に
各ゲート電極６と、ソース電極８の間の耐圧を測定す
る。
【００２３】図９(a) 〜(d) はAl導体20形成の２回目の
Al蒸着工程を示す。図９(a) は図８に示すようなチップ
10が４個形成されたシリコンウエーハ40を示し、図９
(b) 、(c) はAl蒸着に用いられる遮蔽板で、図９(b) に
示す遮蔽板41は厚さ0.２mmの薄い金属板からなり、斜線
を引いて示した穴31、32をパンチで容易に明けることが
できる。穴31はゲート・ソース間耐圧が規定値に達して
いるゲート電極に接続されたゲートパッド電極９と中央
ゲートパッド電極93とにまたがる領域に対応する部分明
けられている。穴32は、耐圧が規定値に達していないゲ
ート電極に接続されたゲートパッド電極９と周辺のソー
ス電極８にまたがる領域に対応する部分に明けられてい
る。図９(c) に示す遮蔽板42は厚さ１mmの厚い金属板か
らなり、各チップ10に対応する部分に網目状の穴33が明
けられている。この遮蔽板42は遮蔽板41の固定用であ
り、図10に示すように固定用治具43を用いて配置し、矢
印44に示す方向からのAl粒子により蒸着を行う。
【００２４】その結果、ゲート・ソース間耐圧が規定値
に達したゲート電極は、それに接続されたゲートパッド
電極９と中央ゲートパッド電極93との間に、Al導体30が
形成され、ゲート端子と電気的に接続される。一方、ゲ
ート・ ソース間耐圧が規定値に達しないゲート電極
は、それに接続されたゲートパッド電極９とソース電極
８との間がAl導体30によって接続され、ＧＳショートさ
れる。 また遮蔽板41に、図９(d) に示すようにソース
部分に対応する部分にも穴34を明けておけば、蒸着の際
にソース部分にもAlが上積みされ、Alの配線の抵抗およ
びインダクタンスを小さくすることができる。
【００２５】上記実施例では２枚の遮蔽板を用いたが、
これは薄い方の遮蔽板を変えることでチップの不良ゲー
ト電極がどこに現れても対応でき、かつパンチなどの加
圧打ち抜きにより簡単に穴があくことによる。本質的に
は、図９(b) のパターンの遮蔽板１枚で十分であり、厚
さを厚くしてチップ不良部分を変えたパターンを多数作
成しておき、ウエーハに対応して選別する方法をとるこ
ともできる。
【００２６】図11は本発明の別の実施例のＩＧＢＴチッ
プおよびその周辺部を示し、(a) は平面図、(b) は(a)
のＣ部拡大図、(c) は(b) のＤ−Ｄ線断面図である。こ
の実施例において、図６に示した実施例と同様に設けら
れたゲートライナ23の突出部24とゲートパッド電極９と
の接続が帯状導体30で行われる。この帯状導体30は、ソ
ース電極８、ゲートパッド電極９、ゲート電極９と同時
にAlの蒸着、フォトエッチングによるパターニングで形
成され、厚さ５μｍ、長さ500 μｍ程度のAl膜からな
る。そして、この接続導体30の中央の長さ30μｍの部分
35の幅は、他の部分の幅20μｍより狭い10μｍにされて
いて切断しやすくしてある。またこの接続導体30は、ソ
ース電極８および半導体基体と絶縁されている。
【００２７】このように接続導体30でゲートパッド電極
とゲートライナ23が接続されている状態で、各ゲート電
極６とソース電極８の間の耐圧を測定する。耐圧の測定
は、ゲートパッド電極９あるいは91の一つとソース電極
８の２個所にプローブ針をあてて行う。そして、ゲート
・ソース間のもれ電流が電圧35Ｖ印加した場合に１mAを
超える場合には、ソース電極８に１本、ゲートパッド電
極９あるいは91に２本、それと導体20を介して接続され
ているゲートライナ突出部24に１本の計４本のプローブ
針を立て、ソース電極８に立てた針とゲートパッド電極
９あるいは91に立てた針のうちの１本の間に100mA 程度
のパルス電流を流す。このときにゲートパッド電極９(9
1)に立てた針の他の他の１本とゲートライナ突出部24に
たてた針の間の電圧を測定する。針を立てたゲートパッ
ド電極に接続されたゲート電極の領域でもれ電流が発生
している場合、もれ電流はゲートパッド電極９ (91) →
ゲート電極６→不良個所→ソース電極８のルートで流
れ、ゲートパッド電極９ (91) と接続された導体30には
電流は流れない。よって、ゲートパッド電極９ (91)と
ゲートライナ突出部24の間に電位差は生じない。
【００２８】針を立てたゲートパッド電極に接続された
ゲート電極の領域以外でもれ電流が発生している場合、
もれ電流はゲートパッド電極９(91)→接続導体30→ゲー
トライナ23→他の接続導体30→他のゲートパッド電極９
(91)→他の領域のゲート電極６→不良個所→ソース電極
８のルートで流れ、針を立てたゲートパッド電極９(91)
と接続された帯状導体30に電流が流れる。よってゲート
パッド電極９(91)とゲート突出部24の間に電位差を生じ
る。帯状導体30の抵抗値は0.１Ω程度であるので、生じ
る電位差は10mV程度になる。この電位差の有無により不
良のゲート電極６と接触するゲートパッド電極９(91)を
特定でき、特定した不良のゲート電極延長部上のゲート
パッド電極に接続された帯状導体30を切断する。
【００２９】接続導体30を切断するのには、ゲートパッ
ド電極９(91)に立てた針とそれと帯状導体30を介して接
続されたゲートライナ突出部24に立てた針の間に電流を
流して導体30を溶断することによって行う。Alの帯状導
体30は、電流1.５Ａ程度から溶解し始め、２Ａ程度で溶
断した。その溶断箇所は、電流密度が大きくなる帯状導
体を細くした部分35であった。この帯状導体30と半導体
基板１との間には、フィールド酸化膜51、多結晶シリコ
ンからなるゲート電極６、酸化膜７があり、酸化膜７お
よびゲート電極６が金属配線が溶断する際の衝撃を緩和
して、半導体基体１およびフィールド酸化膜51への損傷
を防止するので、溶断によって他の特性に影響はでてい
ない。
【００３０】接続導体30がその下のゲート電極６と接触
していると、放熱がよくなって溶断しにくくなるととも
に、帯状導体であるAl層が溶断した後も、このゲート電
極を通って電流が流れる可能性があり、ゲート電極６の
材料の多結晶シリコンの融点がAlの融点よりかなり高い
ため、ゲート電極の溶断にはさらに大きな電流を必要と
する。また、ゲート電極６の下のフィールド酸化膜51お
よび半導体基体１への損傷も避けられない。従って、接
続導体30はゲート電極６と接触しないようにしておく必
要がある。
【００３１】上述の方法により、不良のゲート電極６の
延長部上のゲートパッド電極９(91)に接続された帯状導
体30を順次切断していく。このことにより、チップ内で
不良のゲート電極と良好なゲート電極とを絶縁すること
ができる。さらに、ゲート・ソース間耐圧が規定値に達
しないゲート電極６延長部上のゲートパッド電極９は、
ゲートが浮いていることによる誤動作を防ぐために、Ｉ
ＧＢＴとしての動作をさせないようにソース電極８と接
続する。そのあと、ソース電極８にソース電流引出し導
線14を超音波ワイヤボンディングにより連結し、外部の
ソース端子へと接続する。ゲートパッド電極91には、ゲ
ート引出し導線15を超音波ワイヤボンディングにより連
結し、外部のゲート端子へ接続する。なお、図１ではゲ
ート端子と接続されるゲートパッド電極91を１個だけ形
成したが、複数個にしてもよい。
【００３２】図12(a) 、(b) は本発明の他の実施例を示
す。この実施例では、図８に示した実施例と同様、ゲー
ト引出し導線15が接続される中央ゲートパッド電極93が
チップ10の中央部に配置されている。各ゲート電極６上
には各ゲートパッド電極９が接触しており、そのゲート
パッド電極９と中央のゲートパッド電極93とは帯状導体
30により接続されている。図４(b) は(a) のＥ部拡大図
であり、接続導体30は図１(b) で示したものと同様に中
央部35が細くしてある。図12に示す構造の素子も、図11
で示した構造の素子と同様の製造方法、すなわち不良の
ゲート電極60に接触するゲートパッド電極９からの接続
導体30を過電流を流して溶断することによりすべて使用
可能にする。この場合、電流を流すための針を立てる場
所は、各ゲートパッド電極９と中央ゲートパッド電極93
である。不良のゲート電極６に接触するゲートパッド電
極９からの金属配線をすべて切断することにより、不良
のゲート電極と正常なゲート電極とを絶縁することがで
き、チップの修理が実現できる。なお図11ではゲート端
子と接続されるゲートパッド電極93がチップ10内で１個
であるが、複数個設けてもよい。
【００３３】上記の実施例では、ゲート電極の分割数は
４であったが、欠陥部分はチップに分散して存在するの
で、分割数を増加しても接続導体の切断数は著しく多く
なることはなく、工数の増大を伴わない。例えばチップ
に不良個所が10個所存在すると仮定すると、分割数20で
切断個所は７〜８個所程度あり、分割数を増して10個所
全部切断する場合と大差がない。図13は図１に示したＩ
ＧＢＴのゲート電極６相互の間の分離部を示し、斜線を
引いて示したソース電極８も分離されている。図14に示
す実施例では、分離されたゲート電極６相互を接続し、
ゲートパッド電極９を通じての各ゲート電極６への電荷
の供給を均等に行うためのゲートライナ23が、ゲート電
極にはさまれた分離部50を通っている。図15に示す実施
例では、ゲート電極分離部50に複数本、この場合は２本
のゲートライナ23が通っており、ゲートライナ23相互は
絶縁されている。しかし、図14、図15の場合には、ソー
ス電極８とゲートライナ23との間の絶縁が悪いとゲート
・ソース短絡になる。図16はこれに対し、既に図６にお
いても示したようにソース電極８がゲート電極分離部50
をまたいで連結して形成されている。これにより、ゲー
ト端子21に接続されなかったゲート電極６を有する領域
のソース電極８が、ゲート端子21に接続された領域のソ
ース電極８からの電流通路の一つとなり、ソース電極８
の抵抗による電圧降下を低減し、チップの飽和電圧を低
減する。また、ゲート端子21に接続されなかったゲート
電極を有する領域のソース電極は、放熱の効率をよくす
るのに役立つ。さらに、ゲート電極分離部50にゲートラ
イナ23を設けないので、ゲート・ソース短絡のおそれが
ない。
【００３４】図17に示す実施例では、ゲートパッド電極
９とゲート電極６との接続のための金属よりなるゲート
ライナ25が設けられている。ゲートパッド電極９はゲー
ト電極６の縁部に配置することが難しいので、分離部50
よりやや内部に入った場所に配置される。そして、ゲー
トライナ25を分離部50より遠い側をとり囲む環状にす
る。ゲート電極６の下には、図２に示す断面構造をもつ
ユニットセルが複数個形成される。各ユニットセル上の
ゲート電極６への電荷供給は、ゲート端子21からゲート
パッド電極９、ゲートライナ25を経由して行われる。従
って電荷の供給は、分離部50とゲートライナ25にはさま
れた領域のユニットセル26には、分離部50と反対側のゲ
ートライナ25より行われるだけであるのに対し、ゲート
ライナ25に囲まれた領域のユニットセル27には長手方向
の両側のゲートライナ25から行われるので、スイッチン
グ動作に不均衡が生ずる。それをさけるために、セル26
の長手方向の寸法をセル27の半分程度にして電荷の供給
が均等に行われるようにする。同様の効果は、図18の示
すように、ゲートライナ25に囲まれた領域、分離部50に
近い領域のセル26と長手方向の寸法が同程度のセル28を
２個、長手方向をセル26と同一にして配置することによ
って得られる。
【００３５】
【発明の効果】本発明によれば、ゲート電極を分割して
それぞれにゲートパッド電極を接続することにより、ゲ
ート・ソース間耐圧不良となる欠陥が生じても、その欠
陥の存在する領域のゲート電極のみゲート端子へ接続し
ないでおくか、あるいは接続を遮断することによりその
領域が素子の動作に関与しないようにすることができ、
素子全体として使用可能になるため、絶縁ゲート型電力
用半導体素子のチップの大面積化による電流容量の増
大、オン電圧の低減に極めて有効である。
【図面の簡単な説明】
【図１】本発明の一参考例のＩＧＢＴチップおよびその
近傍の平面図
【図２】従来のＩＧＢＴチップの断面図
【図３】従来のＩＧＢＴチップの平面図
【図４】本発明の別の実施例のＩＧＢＴチップの平面図
【図５】図４のＩＧＢＴの耐圧良好ゲート電極を含む部
分を(a) に、耐圧不良ゲート電極を含む部分を(b) に示
す断面図
【図６】本発明の異なる実施例のＩＧＢＴチップおよび
その近傍の平面図で、(a) は全体図、(b) は(a) のＡ部
拡大図
【図７】図６のＢ−Ｂ線断面図
【図８】本発明のさらに異なる実施例のＩＧＢＴチップ
およびその近傍の平面図
【図９】図４のＩＧＢＴのAl導体形成工程を示し、(a)
は蒸着前のウエーハの平面図、(b) 、(c) 、(d) はそれ
ぞれ使用される遮蔽板の平面図
【図１０】図９の遮蔽板取付時のウエーハの側断面図
【図１１】本発明の別の実施例のＩＧＢＴを示し、(a)
はそのチップおよびその近傍の平面図、(b) は(a) のＣ
部拡大図、(c) は(b) のＤ−Ｄ線断面図
【図１２】本発明の他の実施例のＩＧＢＴを示し、(a)
はそのチップおよびその近傍の平面図、(b) は(a) のＥ
部拡大図
【図１３】本発明の一実施例のＩＧＢＴのゲート電極分
離部近傍の拡大平面図
【図１４】本発明の別の実施例のＩＧＢＴのゲート電極
分離部近傍の拡大平面図
【図１５】本発明のさらに別の実施例のＩＧＢＴのゲー
ト電極分離部近傍の拡大平面図
【図１６】本発明のさらに異なる実施例のＩＧＢＴのゲ
ート電極分離部近傍の拡大平面図
【図１７】本発明の一実施例の各分離ゲート電極に金属
ゲートライナを有するＩＧＢＴの２個のゲート電極の平
面図
【図１８】本発明の別の実施例の各分離ゲート電極に金
属ゲートライナを有するＩＧＢＴの２個のゲート電極の
平面図
【符号の説明】
６ ゲート電極 ６０ 不良ゲート電極 ８ ソース電極 ８１ 上層ソース電極 ９ ゲートパッド電極 ９１ ゲートパッド電極 ９３ 中央ゲートパッド電極 １０ 半導体チップ １４ ソース電流引出し導線 １５ ゲート引出し導線 １７ ガードリング １８ 絶縁膜 １９ 絶縁膜 ２０ Al導線 ２１ ゲート端子 ２２ ゲート配線 ２３ ゲートライナ ２４ 突出部 ２５ ゲートライナ ２６ ユニットセル ２７ ユニットセル ２８ ユニットセル ３０ Ａｌ導体 ３１ 穴 ３２ 穴 ３３ 穴 ４０ ウエーハ ４１ 遮蔽板 ４２ 遮蔽板 ５０ ゲート電極分離部
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−187173 (32)優先日 平成４年７月15日(1992．7．15) (33)優先権主張国 日本（ＪＰ）

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基体の一主面上に主電流を流す主電
    極およびその主電極に絶縁された主電流制御用のゲート
    電極を備え、そのゲート電極が金属よりなるゲートパッ
    ド電極と接続され、そのゲートパッド電極がゲート端子
    と接続され、ゲート電極が複数個に分割され、各ゲート
    電極にそれぞれゲートパッド電極が接続された電力用半
    導体素子において、各ゲートパッド電極が近接して配置
    され、それらの中央に各ゲートパッド電極と導体を介し
    て接続される集電用ゲートパッド電極が設けられ、その
    集電用ゲートパッド電極が導線を介してゲート端子と接
    続されたことを特徴とする電力用半導体素子。
  2. 【請求項２】半導体基体の一主面上に主電流を流す主電
    極およびその主電極に絶縁された主電流制御用のゲート
    電極を備え、そのゲート電極が金属よりなるゲートパッ
    ド電極と接続され、そのゲートパッド電極がゲート端子
    と接続され、ゲート電極が複数個に分割され、各ゲート
    電極にそれぞれゲートパッド電極が接続された電力用半
    導体素子において、各ゲートパッド電極が半導体基体の
    前記主面上に主電極および半導体基体と絶縁して各ゲー
    トパッド電極に近接して設けられた金属配線と絶続導体
    を介して接続され、金属配線と接続されたゲートパッド
    電極の一部が導線を介してゲート端子に接続され、金属
    配線がゲートパッド電極に最も近接した部分にゲートパ
    ッド電極に向けての突出部を有することを特徴とする電
    力用半導体素子。
  3. 【請求項３】半導体基体の一主面上に主電流を流す主電
    極およびその主電極に絶縁された主電流制御用のゲート
    電極を備え、そのゲート電極が金属よりなるゲートパッ
    ド電極と接続され、そのゲートパッド電極がゲート端子
    と接続され、ゲート電極が複数個に分割され、各ゲート
    電極にそれぞれゲートパッド電極が接続され、各ゲート
    パッド電極が半導体基体の前記主面上に主電極および半
    導体基体と絶縁して形成され、各ゲートパッド電極が導
    体を介して接続され、接続されたゲートパッド電極の一
    部が導線を介してゲート端子に接続された電力用半導体
    素子において、ゲート端子と接続されるゲートパッド電
    極の面積が全てのゲートパッド電極の面積のうち最大の
    面積であることを特徴とする電力用半導体素子。
  4. 【請求項４】半導体基体の一主面上に主電流を流す主電
    極およびその主電極に絶縁された主電流制御用のゲート
    電極を備え、そのゲート電極が金属よりなるゲートパッ
    ド電極と接続され、そのゲートパッド電極がゲート端子
    と接続され、ゲート電極が複数個に分割され、各ゲート
    電極にそれぞれゲートパッド電極が接続された電力用半
    導体素子において、分割されたゲート電極相互の分離部
    にゲート電極に接続される導体が存在せず、そのゲート
    電極相互の分離部上にまたがって主電極が設けられたこ
    とを特徴とする電力用半導体素子。
  5. 【請求項５】分割されたゲート電極相互の分離部にゲー
    ト電極に接続される導体が存在せず、そのゲート電極相
    互の分離部上にまたがって主電極が設けられたことを特
    徴とする請求項２あるいは３記載の電力用半導体素子。
  6. 【請求項６】半導体基体の一主面上に主電流を流す主電
    極およびその主電極に絶縁された主電流制御用のゲート
    電極を備え、そのゲート電極が金属よりなるゲートパッ
    ド電極と接続され、そのゲートパッド電極がゲート端子
    と接続され、ゲート電極が複数個に分割され、各ゲート
    電極にそれぞれゲートパッド電極が接続された電力用半
    導体素子において、分割されたゲート電極上にゲートパ
    ッド電極と接続される環状のゲートライナが設けられ、
    そのゲートライナとゲート電極相互の分離部との間には
    さまれた領域には、各ユニットセル上のゲート電極への
    電荷供給が、ゲートライナに囲まれた領域に形成される
    第１の帯状ユニットセルと、前記分離部とゲートライナ
    にはさまれた領域に形成される第２の帯状ユニットセル
    とで均等に行われるように、前記第１の帯状ユニットセ
    ルの長さの約整数分の1の長さの第２の帯状ユニットセ
    ルが各ユニットセルの長手方向を揃えて配置されたこと
    をとする電力用半導体素子。
  7. 【請求項７】分割されたゲート電極上にゲートパッド電
    極と接続される環状のゲートライナが設けられ、そのゲ
    ートライナとゲート電極相互の分離部との間にはさまれ
    た領域には、各ユニットセル上のゲート電極への電荷供
    給が、ゲートライナに囲まれた領域に形成される第１の
    帯状ユニットセルと、前記分離部とゲートライナにはさ
    まれた領域に形成される第２の帯状ユニットセルとで均
    等に行われるように、前記第１の帯状ユニットセルの長
    さの約整数分の1の長さの第２の帯状ユニットセルが各
    ユニットセルの長手方向を揃えて配置されたことを特徴
    とする請求項２あるいは３記載の電力用半導体素子。
  8. 【請求項８】半導体基体の一主面上に主電流を流す主電
    極およびその主電極に絶縁された主電流制御用のゲート
    電極を備え、そのゲート電極が金属よりなるゲートパッ
    ド電極と接続され、そのゲートパッド電極がゲート端子
    と接続され、ゲート電極が複数個に分割され、各ゲート
    電極にそれぞれゲートパッド電極が接続された電力用半
    導体素子において、分割されたゲート電極上にゲートパ
    ッド電極と接続される環状のゲートライナが設けられ、
    そのゲートライナに囲まれた領域には、各ユニットセル
    上のゲート電極への電荷供給が、ゲートライナに囲まれ
    た領域に形成される第１の帯状ユニットセルと、前記分
    離部とゲートライナにはさまれた領域に形成される第２
    の帯状ユニットセルとで均等に行われるように、前記第
    ２の帯状ユニットセルとほぼ同じ長さの第１の帯状ユニ
    ットセルの複数個が各ユニットセルの長手方向を揃えて
    配置されたことを特徴とする電力用半導体素子。
  9. 【請求項９】分割されたゲート電極上にゲートパッド電
    極と接続される環状のゲートライナが設けられ、そのゲ
    ートライナに囲まれた領域には、各ユニットセル上のゲ
    ート電極への電荷供給が、ゲートライナに囲まれた領域
    に形成される第１の帯状ユニットセルと、前記分離部と
    ゲートライナにはさまれた領域に形成される第２の帯状
    ユニットセルとで均等に行われるように、前記第２の帯
    状ユニットセルとほぼ同じ長さの第１の帯状ユニットセ
    ルの複数個が各ユニットセルの長手方向を揃えて配置さ
    れたことを特徴とする請求項２あるいは３記載の電力用
    半導体素子。
  10. 【請求項１０】半導体基体の一主面上に主電流を流す主
    電極およびその主電極に絶縁された主電流制御用のゲー
    ト電極を備え、そのゲート電極が金属よりなるゲートパ
    ッド電極と接続され、そのゲートパッド電極がゲート端
    子と接続され、ゲート電極が複数個に分割され、各ゲー
    ト電極にそれぞれゲートパッド電極が接続された電力用
    半導体素子の製造方法において、各ゲート電極のうち、
    同一半導体基体主面上の主電極との間の耐圧値が規定値
    を満足するゲート電極に接続されたゲートパッド電極
    を、ソース電極と絶縁された条状導体層によって他の前
    記規定値を満足するゲートパッド電極に接続し、そのゲ
    ートパッド電極を導線によってゲート端子に接続し、前
    記規定値を満足しないゲート電極と前記条状導体層の間
    に絶縁膜を介在させることを特徴とする電力用半導体素
    子の製造方法。
  11. 【請求項１１】半導体基体の一主面上に主電流を流す主
    電極およびその主電極に絶縁された主電流制御用のゲー
    ト電極を備え、そのゲート電極が金属よりなるゲートパ
    ッド電極と接続され、そのゲートパッド電極がゲート端
    子と接続され、ゲート電極が複数個に分割され、各ゲー
    ト電極にそれぞれゲートパッド電極が接続された電力用
    半導体素子の製造方法において、各ゲート電極のうち、
    同一半導体基体主面上の主電極との間の耐圧値が規定値
    を満足するゲート電極に接続されたゲートパッド電極を
    各ゲートパッド電極に近接した金属配線に接続し、その
    金属配線に接続されたゲートパッド電極のうち少なくと
    も一つをゲート端子に接続することを特徴とする電力用
    半導体素子の製造方法。
  12. 【請求項１２】半導体基体の一主面上に主電流を流す主
    電極およびその主電極に絶縁された主電流制御用のゲー
    ト電極を備え、そのゲート電極が金属よりなるゲートパ
    ッド電極と接続され、そのゲートパッド電極がゲート端
    子と接続され、ゲート電極が複数個に分割され、各ゲー
    ト電極にそれぞれゲートパッド電極が接続された電力用
    半導体素子の製造方法において、各ゲート電極のうち、
    同一半導体基体主面上の主電極との間の耐圧値が規定値
    を満足するゲート電極に接続されたゲートパッド電極
    を、各ゲートパッド電極の中央に位置した集電用ゲート
    パッド電極と導体を介して接続し、その集電用ゲートパ
    ッド電極を介してゲート端子と接続することを特徴とす
    る電力用半導体素子の製造方法。
  13. 【請求項１３】各ゲート電極のうち、同一半導体基体主
    面上の主電極との間の耐圧値が規定値を満足しないゲー
    ト電極に接続されたゲートパッド電極を前記主電極と短
    絡する請求項11あるいは12記載の電力用半導体素子の製
    造方法。
  14. 【請求項１４】ゲートパッド電極と集電用ゲートパッド
    電極を接続する導体を蒸着で形成する請求項12あるいは
    13記載の電力用半導体素子の製造方法。
  15. 【請求項１５】ゲートパッド電極と集電用ゲートパッド
    電極を接続する導体の蒸着と同時に同一半導体基体主面
    上の主電極との間の耐圧値が規定値を満足しないゲート
    電極に接続されたゲートパッド電極を前記主電極と接続
    する導体も蒸着で形成する請求項14記載の電力用半導体
    素子の製造方法。
  16. 【請求項１６】同時に主電極上に導体層を蒸着する請求
    項14あるいは15記載の電力用半導体素子の製造方法。
  17. 【請求項１７】蒸着に用いる遮蔽板の開口部を加圧打抜
    き法で形成する請求項14、15あるいは16記載の電力用半
    導体素子の製造方法。
  18. 【請求項１８】各ゲートパッド電極を導体を介してゲー
    ト端子に接続したのち、主電極との間の耐圧値が規定値
    を満足しないゲート電極に接触するゲートパッド電極を
    ゲート端子との接続導体を中間で切断することを特徴と
    する請求項１ないし8 のいずれかに記載の電力用半導体
    素子の製造方法。
  19. 【請求項１９】各ゲートパッド電極とゲート端子との接
    続導体を、各ゲートパッド電極に近接して設けられる金
    属配線、その金属配線と各ゲートパッド電極の間の短い
    接続導体および一部のゲートパッド電極とゲート端子と
    の接続導線から構成し、接続導体の切断を前記短い接続
    導体において行う請求項18記載の電力用半導体素子の製
    造方法。
  20. 【請求項２０】各ゲートパッド電極とゲート端子との接
    続導体を、各ゲートパッド電極に近接して設けられる集
    電用ゲートパッド電極、その集電用ゲートパッド電極と
    各ゲートパッド電極との間の短い接続導体および集電用
    ゲートパッド電極とゲート端子との接続導線から構成
    し、接続導体の切断を前記短い接続導体において行う請
    求項18記載の電力用半導体素子の製造方法。
  21. 【請求項２１】接続導体の切断を過電流を流すことによ
    る接続導体の溶断によって行う請求項18、19あるいは20
    記載の電力用半導体素子の製造方法。
  22. 【請求項２２】接続導体の切断をレーザ光を照射するこ
    とによる接続導体の溶断によって行う請求項18、19ある
    いは20記載の電力用半導体素子の製造方法。
  23. 【請求項２３】接続導体の切断をエッチング液による一
    部の除去によって行う請求項18、19あるいは20記載の電
    力用半導体素子の製造方法。
  24. 【請求項２４】ゲート端子との接続導体を中間で切断し
    たゲートパッド電極を同一半導体基体上の主電極と短絡
    する請求項18ないし23のいずれかに記載の電力用半導体
    素子の製造方法。
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