JP3287279B2 - 半導体チップ、および該半導体チップが実装された半導体装置 - Google Patents

半導体チップ、および該半導体チップが実装された半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ部を有する半導体チップ、およびその半導体チップ
が実装された半導体装置に関する。
【０００２】
【従来の技術】図１６〜図１８に、特開平８−２７４１
１６号公報に開示された従来の半導体装置の構成を示
す。図１６は従来の半導体装置の内部を示す平面図、図
１７は図１６に示した半導体装置の半導体チップを示す
平面図、図１８は図１６に示した半導体装置の半導体チ
ップと回路基板との接続状態を示す斜視図である。
【０００３】図１６に示すように、従来の半導体装置１
１８は、入力側リード線１０２と出力側リード線１０３
とを備えたパッケージ１０１の中央部に形成されたチッ
プマウント部１０４に、半導体チップ１０５が接合され
ている。また、パッケージ１０１内部の絶縁板上には、
入力配線パターンが形成された入力側回路基板１１４
と、出力配線パターンが形成された出力側回路基板１１
５とが設けられている。
【０００４】また、図１７に示すように、半導体チップ
１０５の表面にはゲート電極１０６、ソース電極１０
７、ドレイン電極１０８が形成されている。さらに、ゲ
ート電極１０６に接続されたゲートバスバー１１０から
延出されたゲートフィンガと、ソース電極１０７から延
出されたソースフィンガと、ドレイン電極１０８から延
出されたドレインフィンガとが隣接して繰り返し設けら
れ、これにより電界効果トランジスタ部１１２が形成さ
れている。ソース電極１０７の裏面には、電源に接続さ
れる裏面側ソース電極（不図示）が形成されており、ソ
ース電極１０７と裏面側ソース電極とは、ソースバイア
ホール１０９によって接続されている。また、ゲートバ
スバー１１０の両端には、他の半導体チップのゲート同
士を接続するためのインターボンディング用電極１１１
が接続されている。
【０００５】図１８に示すように、半導体チップ１０５
のゲート電極１０６は金属ワイヤ１１６を介して入力側
回路基板１１４に接続され、ドレイン電極１０８は金属
ワイヤ１１７を介して出力側回路基板１１５に接続され
ている。さらに、隣接する半導体チップ１０５のインタ
ーボンディング用電極１１１同士が金属ワイヤ１１３で
接続されており、これにより各半導体チップ１０５間の
ゲート電圧が一定に保たれている。
【０００６】
【発明が解決しようとする課題】上記のような従来の半
導体装置では、半導体チップにおける電界効果トランジ
スタ部のゲート幅を増加させることにより、電界効果ト
ランジスタ部の更なる高出力化を図ることができる。ゲ
ートフィンガの総延長であるゲート幅を増加させるに
は、ゲートフィンガの長さを長く形成する方法、もしく
はゲートフィンガの本数を増設する方法等がある。しか
し、ゲートフィンガを長く形成すると、電界効果トラン
ジスタ部でのゲインが低下してしまう。一方、ゲートフ
ィンガの本数を増設する場合に、熱抵抗を劣化させない
ためにゲートピッチを一定にしてゲートフィンガを増設
すると、半導体チップの面積を大きくする必要が生じる
とともに、ゲートの横幅が広くなるために入力信号に位
相差が生じてしまう。さらに、電界効果トランジスタ部
のゲート幅を増加させると、それに伴ってゲート電極や
ドレイン電極の面積も拡大しなければならず、半導体チ
ップの面積が大幅に拡大してしまうという不具合もあ
る。
【０００７】また、従来では、ソース電極に形成された
ソースバイアホールを介して半導体チップの裏面から給
電を行うことにより、電界効果コンデンサ部の近くでソ
ース給電が行われ、これにより寄生素子の一つであるソ
ースインダクタンスの低減が図られていた。しかし、ソ
ースバイアホールが形成されたソース電極は面積が大き
く、半導体チップ全体の面積を減少させる際の妨げとな
っていた。例えば、前述した従来の半導体装置では半導
体チップの面積に占める電界効果コンデンサ部の面積の
割合は２５％以下であり、半導体装置の高集積化が図ら
れておらず、製造コストが嵩む一因となっていた。
【０００８】さらに、ソースバイアホールを形成するに
は、半導体チップの裏面にもレジスト塗布、露光、現像
後のエッチングを行う必要がある。このとき、ソース電
極に対してソースバイアホールの目ずれが生じたり、バ
イアホール形成時のエッチングが不十分であったために
ソース給電が十分に行われなかったり、あるいは逆にバ
イアホール形成時に過剰なエッチングが行われ、バイア
ホールがソース電極の大きさよりも大きく形成されてし
まうという問題が発生することがあった。さらに、バイ
アホール内はＡｕ等の金属が充填されるが、この充填量
が不十分であるためにソース給電が十分に行われないと
いう問題が生じることがあった。このように、バイアホ
ールを有する構成とすると半導体装置の信頼性が不安定
になり、生産性を向上させることが困難であった。
【０００９】そこで本発明は、半導体チップの面積を拡
大することなく、かつ生産性を向上させることができる
半導体チップ、およびその半導体チップが実装された半
導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体チップは、半導体チップの外縁部一
周にわたって表面から裏面にかけて形成されたソース電
極と、前記半導体チップの表面にあって、前記ソース電
極の内側に沿って１本の且つ連続したループ状に形成さ
れたゲートバスバーと、該ゲートバスバーに接続された
ゲート電極と、前記ゲートバスバーおよび前記ゲート電
極の内側に形成されたドレイン電極とを有する半導体チ
ップであって、前記ゲートバスバーから延出されたゲー
トフィンガと、前記ソース電極から延出されたソースフ
ィンガと、前記ドレイン電極から延出されたドレインフ
ィンガとが互いに隣接して繰り返し形成されて電界効果
トランジスタが構成されていることを特徴とする。
【００１１】また、本発明の半導体装置は、上記発明の
半導体チップが接合実装されたチップマウント部と、前
記半導体チップのゲート電極が接続される入力側回路基
板と、前記半導体チップのドレイン電極が接続される出
力側回路基板とを有する。
【００１２】これにより、半導体チップのソース電極に
ソースバイアホールを形成することが不要となるため、
ソース電極の小面積化を図ることが可能となる。また、
バイアホールを有さないので、半導体装置の信頼性が安
定する。
【００１３】
【００１４】さらに、前記ループ状に形成されたゲート
バスバーの少なくとも一部が２つの隣接する前記ゲート
フィンガ間で分断されている構成とすることにより、電
界効果トランジスタ部における寄生発振の発生が防止さ
れる。
【００１５】また、前記ゲート電極は前記半導体チップ
の隅部に形成されている構成とすることが好ましい。
【００１６】さらに、前記ドレイン電極は前記半導体チ
ップの中央部に形成されている構成とすることが好まし
い。
【００１７】さらに、上記本発明の半導体装置におい
て、前記半導体チップには前記ゲート電極が複数形成さ
れ、各前記ゲート電極と前記入力側回路基板とが各々金
属ワイヤで接続され、各前記金属ワイヤは同じ長さに形
成されている構成とすることにより、金属ワイヤを伝送
された入力信号は位相差を生じることなく半導体チップ
に入力される。
【００１８】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
【００１９】（第１の実施形態）図１は本発明の半導体
装置の第１の実施形態の半導体チップを示す平面図、図
２は図１に示した半導体チップの一部を拡大して示す平
面図である。
【００２０】図１に示すように、本実施形態の半導体装
置における半導体チップ１には、ソース電極３が半導体
チップ１の外縁部の全周に渡って表面から裏面にかけて
回り込んで設けられている。さらに、ソース電極３の半
導体チップ１表面部分の内側に沿って、ゲートバスバー
５がループ状に設けられている。また、半導体チップ１
の四隅には、ゲート電極２がゲートバスバー５に接続さ
れた状態で配設されている。さらに、半導体チップ１の
両側部にはゲートバスバー５に接続されたインターボン
ディング用電極６が設けられ、また、半導体チップ１の
中央部にはドレイン電極４が設けられている。
【００２１】さらに図２に示すように、半導体チップ１
の表面には、ゲート電極２に接続されたゲートバスバー
５から延出されたゲートフィンガ８と、ソース電極３か
ら延出されたソースフィンガ９と、ドレイン電極４から
延出されたドレインフィンガ１０とが互いに隣接して繰
り返し設けられ、これにより電界効果トランジスタ部７
が構成されている。
【００２２】上記のように構成された半導体チップ１に
よれば、ソース電極３の半導体チップ１の裏面に形成さ
れた部分からソース給電されるので、ソース電極にソー
スバイアホールを形成する必要がないため、ソース電極
の小面積化を図ることができる。その結果、ゲート幅
（ゲートフィンガの総延長）が従来と同じである場合に
は半導体チップの面積を縮小することができ、言い換え
れば、半導体チップの面積を従来よりも拡大させること
なくゲート幅を増加させることができる。また、ソース
バイアホールを有さないので、半導体チップ１の生産性
および信頼性を向上させることができる。
【００２３】図３は、図１等に示した半導体チップを半
導体装置の入力側回路基板に接続した状態で示す斜視図
である。なお、図３に示す半導体装置１７の入力側回路
基板１１、出力側回路基板１２、チップマウント部１
３、入力側リード線と出力側リード線とを備えたパッケ
ージ（不図示）の構成は、図１６に示した従来の半導体
装置１１８の構成と同様であるので、詳しい説明は省略
する。
【００２４】本実施形態の半導体装置１７では、入力側
回路基板１１の近くに位置するゲート電極２と入力側回
路基板１１とを接続する金属ワイヤ１４ａと、入力側回
路基板１１の遠くに位置するゲート電極２と入力側回路
基板１１とを接続する金属ワイヤ１４ｂとが、共に同じ
長さに設けられている。そのため、金属ワイヤ１４ａ，
１４ｂを伝送された入力信号は位相差を生じることなく
半導体チップ１に入力される。なお、半導体チップ１
は、裏面に設けられたソース電極３がチップマウント部
１３に接合され、これによりソース給電が行われる。そ
のため、電界効果トランジスタ部７の近くでソース給電
が行われるので、これにより寄生素子の一つであるソー
スインダクタンスの低減が図られている。
【００２５】図４は図１等に示した半導体チップを半導
体装置の回路基板に接続した状態で示す斜視図、図５は
図４に示した半導体装置を示す平面図である。
【００２６】図４および図５に示すように、半導体チッ
プ１のドレイン電極４は、複数の金属ワイヤ１５によっ
て半導体装置１７の出力側回路基板１２に接続されてい
る。その他、ゲート電極２と入力側回路基板１１とが金
属ワイヤ１４ａ，１４ｂによって接続されていること
は、図３を参照して説明した通りである。
【００２７】図６は、図１等に示した半導体チップを複
数接続する例として、四つの半導体チップを連鎖的に接
続した状態で示す平面図である。
【００２８】図６に示すように、隣接する半導体チップ
１のインターボンディング用電極６同士が金属ワイヤ１
６によって接続され、これにより四つの半導体チップ１
が連鎖的に接続される。
【００２９】（第２の実施形態）図７は、本発明の半導
体装置の第２の実施形態の半導体チップを示す平面図で
ある。図７に示す半導体チップ２１のゲート電極２２
ａ、ソース電極２３、ドレイン電極２４、ゲートバスバ
ー２５、インターボンディング用電極２６、電界効果ト
ランジスタ部２７の各構成は、図１もしくは図２に示し
た半導体チップ１と同様であるので詳しい説明は省略す
る。
【００３０】図７に示すように、本実施形態の半導体装
置における半導体チップ２１には、半導体チップ２１の
四隅に設けられたゲート電極２２ａに加えて、半導体チ
ップ２１の側縁中央部にもゲート電極２２ｂが設けられ
ている。
【００３１】電界効果トランジスタ部のゲートフィンガ
（不図示）の数を増設してゲート幅を増加させる構成と
した場合には、電界効果トランジスタ部のうち、ゲート
電極に近い部分と遠い部分との配線距離の違いがより顕
著になる。この場合、特に高周波領域では、電界効果ト
ランジスタ部の出力効率が低下してしまう。そこで、本
実施形態のように、半導体チップ２１の四隅に設けられ
たゲート電極２２ａに加えて一つ以上のゲート電極２２
ｂを設けることにより、電界効果トランジスタ部のゲー
トフィンガの数を増設した場合でも、電界効果トランジ
スタ部のうちのゲート電極へ近い部分と遠い部分との配
線距離の違いを少なくすることができるので、電界効果
トランジスタ部の出力効率を良好に維持することができ
る。
【００３２】図８は、図７に示した半導体チップを半導
体装置の入力側回路基板に接続した状態で示す斜視図で
ある。なお、図８に示す半導体装置３３の入力側回路基
板２８、出力側回路基板２９、チップマウント部３０、
入力側リード線と出力側リード線とを備えたパッケージ
（不図示）の構成は、図１６に示した従来の半導体装置
１１８の構成と同様であるので、詳しい説明は省略す
る。
【００３３】本実施形態の半導体装置３３も図３に示し
た半導体装置１７と同様に、入力側回路基板２８の近く
に位置するゲート電極２２ａ，２２ｂと入力側回路基板
２８とを接続する金属ワイヤ３１ａと、入力側回路基板
２８の遠くに位置するゲート電極２２ａ，２２ｂと入力
側回路基板２８とを接続する金属ワイヤ３１ｂとが、共
に同じ長さに設けられている。そのため、金属ワイヤ３
１ａ，３１ｂを伝送された入力信号は位相差を生じるこ
となく半導体チップ２１に入力される。
【００３４】図９は図７に示した半導体チップを半導体
装置の回路基板に接続した状態で示す斜視図、図１０は
図９に示した半導体装置を示す平面図である。
【００３５】図９および図１０に示すように、半導体チ
ップ２１のドレイン電極２４は、複数の金属ワイヤ３２
によって半導体装置３３の出力側回路基板２９に接続さ
れている。その他、ゲート電極２２ａ，２２ｂと入力側
回路基板２８とが金属ワイヤ３１ａ，３１ｂによって接
続されていることは、図８を参照して説明した通りであ
る。
【００３６】（第３の実施形態）図１１は、本発明の半
導体装置の第３の実施形態の半導体チップを示す平面図
である。図１１に示す半導体チップ４１のゲート電極４
２ｂ，４２ｂ、ソース電極４３、ドレイン電極４４、ゲ
ートバスバー４５、電界効果トランジスタ部４６ａの各
構成は、図７に示した半導体チップ２１と同様であるの
で詳しい説明は省略する。
【００３７】図１１に示すように、本実施形態の半導体
チップ４１には、図１や図７に示した半導体チップ１，
２１のインターボンディング用電極６，２６が設けられ
ている位置に、電界効果トランジスタ部４６ｂが設けら
れており、本実施形態の半導体チップ４１にはインター
ボンディング用電極が設けられていない。一方、本実施
形態の半導体チップ４１の四隅に設けられたゲート電極
４２ａは、図１や図７に示した半導体チップ１，２１の
四隅に設けられているゲート電極２，２２ａよりも大き
く形成され、インターボンディング用電極の機能を兼ね
ている。このように、より多くの電界効果トランジスタ
部４６ａ，４６ｂを半導体チップ４１に設けることによ
り、半導体装置の高集積化が図られている。
【００３８】図１２は、図１１に示した半導体チップを
半導体装置の入力側回路基板に接続した状態で示す斜視
図である。なお、図１２に示す半導体装置５３の入力側
回路基板４７、出力側回路基板４８、チップマウント部
４９、入力側リード線と出力側リード線とを備えたパッ
ケージ（不図示）の構成は、図１６に示した従来の半導
体装置１１８の構成と同様であるので、詳しい説明は省
略する。
【００３９】本実施形態の半導体装置５３も図３に示し
た半導体装置１７と同様に、入力側回路基板４７の近く
に位置するゲート電極４２ａ，４２ｂと入力側回路基板
４７とを接続する金属ワイヤ５０ａと、入力側回路基板
４７の遠くに位置するゲート電極４２ａ，４２ｂと入力
側回路基板４７とを接続する金属ワイヤ５０ｂとが、共
に同じ長さに設けられている。そのため、金属ワイヤ５
０ａ，５０ｂを伝送された入力信号は位相差を生じるこ
となく半導体チップ４１に入力される。また、本実施形
態の半導体チップ４１では四隅に設けられたゲート電極
４２ａが大きく形成されているので、図１や図７に示し
たインターボンディング用電極６，２６の機能を兼ねる
ことができる。そのため、隣接する半導体チップ（不図
示）のゲート電極４２ａ同士を金属ワイヤ５１で接続す
ることにより、複数の半導体チップを連鎖的に接続する
ことができる。
【００４０】図１３は図１１に示した半導体チップを半
導体装置の回路基板に接続した状態で示す斜視図、図１
４は図１３に示した半導体装置を示す平面図である。
【００４１】図１３および図１４に示すように、半導体
チップ４１のドレイン電極４４は、複数の金属ワイヤ５
２によって半導体装置５３の出力側回路基板４８に接続
されている。その他、ゲート電極４２ａ，４２ｂと入力
側回路基板４７とが金属ワイヤ５０ａ，５０ｂによって
接続され、隣接する半導体チップ（不図示）のゲート電
極４２ａ同士が金属ワイヤ５１で接続されていること
は、図１２参照して説明した通りである。
【００４２】（第４の実施形態）図１５は、本発明の半
導体装置の第４の実施形態の半導体チップを一部を拡大
して示す平面図である。図１５に示す半導体チップ６１
のゲート電極６２ａ，６２ｂ、ソース電極６３、ドレイ
ン電極６４、電界効果トランジスタ部６６ａ，６６ｂの
各構成は、図１１に示した半導体チップ４１と同様であ
るので詳しい説明は省略する。
【００４３】図１、図７、および図１１等に示した半導
体チップ１，２１，４１のように、ゲートバスバー４，
２５，４５が半導体チップの外縁に沿ってループ状に形
成された構成では、電界効果トランジスタ部に寄生発振
が発生しやすい。そこで、本実施形態の半導体チップ６
１のように、ゲートバスバー６５の一部に分断部６５ａ
を設けることにより、ループ状に形成されたゲートバス
バー６５の一部が分断され、電界効果トランジスタ部に
おける寄生発振の発生を防止することができる。
【００４４】
【発明の効果】以上説明したように、本発明はソース電
極が半導体チップの外縁部に表面から裏面にかけて形成
されているので、ソース電極にソースバイアホールを形
成する必要がなく、ゲート幅が従来と同じである場合に
は半導体チップの面積を縮小することができ、あるいは
半導体チップの面積を従来よりも拡大させることなくゲ
ート幅を増加させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態の半導体
チップを示す平面図である。
【図２】図１に示した半導体チップの一部を拡大して示
す平面図である。
【図３】図１等に示した半導体チップを半導体装置の入
力側回路基板に接続した状態で示す斜視図である。
【図４】図１等に示した半導体チップを半導体装置の回
路基板に接続した状態で示す斜視図である。
【図５】図４に示した半導体装置を示す平面図である。
【図６】図１等に示した半導体チップを複数接続する例
として、四つの半導体チップを連鎖的に接続した状態で
示す平面図である。
【図７】本発明の半導体装置の第２の実施形態の半導体
チップを示す平面図である。
【図８】図７に示した半導体チップを半導体装置の入力
側回路基板に接続した状態で示す斜視図である。
【図９】図７に示した半導体チップを半導体装置の回路
基板に接続した状態で示す斜視図である。
【図１０】図９に示した半導体装置を示す平面図であ
る。
【図１１】本発明の半導体装置の第３の実施形態の半導
体チップを示す平面図である。
【図１２】図１１に示した半導体チップを半導体装置の
入力側回路基板に接続した状態で示す斜視図である。
【図１３】図１１に示した半導体チップを半導体装置の
回路基板に接続した状態で示す斜視図である。
【図１４】図１３に示した半導体装置を示す平面図であ
る。
【図１５】本発明の半導体装置の第４の実施形態の半導
体チップを一部を拡大して示す平面図である。
【図１６】従来の半導体装置の内部を示す平面図であ
る。
【図１７】図１６に示した半導体装置の半導体チップを
示す平面図である。
【図１８】図１６に示した半導体装置の半導体チップと
回路基板との接続状態を示す斜視図である。
【符号の説明】
１，２１，４１，６１ 半導体チップ ２，２２ａ，２２ｂ，４２ａ，４２ｂ，６２ａ，６２ｂ
ゲート電極 ３，２３，４３，６３ ソース電極 ４，２４，４４，６４ ドレイン電極 ５，２５，４５，６５ ゲートバスバー ６，２６ インターボンディング用電極 ７，２７，４６ａ，４６ｂ，６６ａ，６６ｂ 電界効
果トランジスタ部 ８ ゲートフィンガ ９ ソースフィンガ １０ ドレインフィンガ １１，２８，４７ 入力側回路基板 １２，２９，４８ 出力側回路基板 １３，３０，４９ チップマウント部 １４ａ，１４ｂ，１５，１６，３１ａ，３１ｂ，３２，
５０ａ，５０ｂ，５１，５２ 金属ワイヤ １７，３３，５３ 半導体装置 ６５ａ 分断部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/78 H01L 29/78 652 H01L 29/812

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップの外縁部一周にわたって表
    面から裏面にかけて形成されたソース電極と、前記半導
    体チップの表面にあって、前記ソース電極の内側に沿っ
    て１本の且つ連続したループ状に形成されたゲートバス
    バーと、該ゲートバスバーに接続されたゲート電極と、
    前記ゲートバスバーおよび前記ゲート電極の内側に形成
    されたドレイン電極とを有する半導体チップであって、 前記ゲートバスバーから延出されたゲートフィンガと、
    前記ソース電極から延出されたソースフィンガと、前記
    ドレイン電極から延出されたドレインフィンガとが互い
    に隣接して繰り返し形成されて電界効果トランジスタが
    構成されていることを特徴とする半導体チップ。
  2. 【請求項２】 前記ループ状に形成されたゲートバスバ
    ーの少なくとも一部が２つの隣接する前記ゲートフィン
    ガ間で分断されている請求項１に記載の半導体チップ。
  3. 【請求項３】 前記ゲート電極は前記半導体チップの隅
    部に形成されている請求項１または２に記載の半導体チ
    ップ。
  4. 【請求項４】 前記ドレイン電極は前記半導体チップの
    中央部に形成されている請求項１から３のいずれか１項
    に記載の半導体チップ。
  5. 【請求項５】 請求項１から４のいずれか１項に記載の
    半導体チップが接合実装されたチップマウント部と、 前記半導体チップのゲート電極が接続される入力側回路
    基板と、 前記半導体チップのドレイン電極が接続される出力側回
    路基板とを有する半導体装置。
  6. 【請求項６】 前記半導体チップには前記ゲート電極が
    複数形成され、各前記ゲート電極と前記入力側回路基板
    とが各々金属ワイヤで接続され、各前記金属ワイヤは同
    じ長さに形成されている請求項５に記載の半導体装置。
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