JP2947050B2 - 半導体パッケージ用リードフレーム - Google Patents
半導体パッケージ用リードフレームInfo
- Publication number
- JP2947050B2 JP2947050B2 JP3128694A JP3128694A JP2947050B2 JP 2947050 B2 JP2947050 B2 JP 2947050B2 JP 3128694 A JP3128694 A JP 3128694A JP 3128694 A JP3128694 A JP 3128694A JP 2947050 B2 JP2947050 B2 JP 2947050B2
- Authority
- JP
- Japan
- Prior art keywords
- die pad
- semiconductor chip
- wire
- lead frame
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01039—Yttrium [Y]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/141—Analog devices
- H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は高周波用半導体チップを
パッケージするために用いられるリードフレームに関す
るものである。
パッケージするために用いられるリードフレームに関す
るものである。
【０００２】
【従来の技術】高周波用半導体チップは従来セラミック
パッケージに組み込まれることが多かったが、近年は低
コスト化の面からプラスチックパッケージを使用する場
合が増えてきている。
パッケージに組み込まれることが多かったが、近年は低
コスト化の面からプラスチックパッケージを使用する場
合が増えてきている。
【０００３】図９は、従来のプラスチックパッケージ用
のリードフレームに半導体チップを固定したモジュール
を示したものである。このプラスチックパッケージ用リ
ードフレームは、半導体チップを固定するダイパッド部
３とリード２を備えている。
のリードフレームに半導体チップを固定したモジュール
を示したものである。このプラスチックパッケージ用リ
ードフレームは、半導体チップを固定するダイパッド部
３とリード２を備えている。
【０００４】図９に示すように、半導体チップ６をパッ
ケージする時、半導体チップ６はダイパッド３に固着さ
れるが、その際、半導体チップ６内のグランド（接地）
用パッド７は、グランドワイヤ５により直下のダイパッ
ド３に接続される。
ケージする時、半導体チップ６はダイパッド３に固着さ
れるが、その際、半導体チップ６内のグランド（接地）
用パッド７は、グランドワイヤ５により直下のダイパッ
ド３に接続される。
【０００５】一方、複数本存在するリード２中のグラン
ド用リード１はグランドワイヤ４によりダイパッド３に
接続される。このようにして、半導体チップ６はグラン
ドワイヤ５、ダイパッド３、グランドワイヤ４、グラン
ド用リード１を通して接地される。
ド用リード１はグランドワイヤ４によりダイパッド３に
接続される。このようにして、半導体チップ６はグラン
ドワイヤ５、ダイパッド３、グランドワイヤ４、グラン
ド用リード１を通して接地される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た従来のプラスチックパッケージ用のリードフレームで
は、半導体チップ６をパッケージした場合、図９から明
らかなようにグランドパッド７からグランドリード１に
至るまでに２本のワイヤ５、４を経由することになり、
使用周波数の高い半導体チップ６をパッケージする際
に、グランドパッド７からグランドリード１に至るまで
に２本のワイヤ５、４のインダクタ成分が無視できなく
なり、実際に半導体チップ６をＤＣ或いは高周波動作さ
せた場合に発振してしまう。この問題点に対して、イン
ダクタ成分が無視できる程度にワイヤ４及び５の長さを
極力短くすることが望まれるが、従来のリードフレーム
の構成ではワイヤ長の短縮化に限界があった。このワイ
ヤ長の短縮化の限界の原因について図面を参照しながら
説明する。
た従来のプラスチックパッケージ用のリードフレームで
は、半導体チップ６をパッケージした場合、図９から明
らかなようにグランドパッド７からグランドリード１に
至るまでに２本のワイヤ５、４を経由することになり、
使用周波数の高い半導体チップ６をパッケージする際
に、グランドパッド７からグランドリード１に至るまで
に２本のワイヤ５、４のインダクタ成分が無視できなく
なり、実際に半導体チップ６をＤＣ或いは高周波動作さ
せた場合に発振してしまう。この問題点に対して、イン
ダクタ成分が無視できる程度にワイヤ４及び５の長さを
極力短くすることが望まれるが、従来のリードフレーム
の構成ではワイヤ長の短縮化に限界があった。このワイ
ヤ長の短縮化の限界の原因について図面を参照しながら
説明する。
【０００７】図１０は従来のリードフレームに半導体チ
ップを固定したモジュールを示したものであり、半導体
チップ６は、銀ペースト９によりダイパッド３に固着さ
れている。
ップを固定したモジュールを示したものであり、半導体
チップ６は、銀ペースト９によりダイパッド３に固着さ
れている。
【０００８】ワイヤ長の短縮化の限界のまず第１の原因
として、半導体チップ６のダイパッドへの固着の位置制
御が挙げられる。すなわち、半導体チップ６をダイパッ
ド３に自動的に固着（ダイボンド）させる際、半導体チ
ップ６の位置のばらつきが図１０のＸ方向、Ｙ方向それ
ぞれ約0.1〜0.2mm発生する。ワイヤボンダーは通常リー
ドフレーム上のワイヤ着地点の座標を決めてワイヤをボ
ンディングするが、上記したような半導体チップ６の固
定位置のばらつきの発生を考慮すると、グランドワイヤ
５のダイパッド３上の着地点８は半導体チップ６からＹ
方向に約0.3〜0.4mm離して余裕をもって設定しなければ
ならず、ワイヤ長の短縮化が図れない。
として、半導体チップ６のダイパッドへの固着の位置制
御が挙げられる。すなわち、半導体チップ６をダイパッ
ド３に自動的に固着（ダイボンド）させる際、半導体チ
ップ６の位置のばらつきが図１０のＸ方向、Ｙ方向それ
ぞれ約0.1〜0.2mm発生する。ワイヤボンダーは通常リー
ドフレーム上のワイヤ着地点の座標を決めてワイヤをボ
ンディングするが、上記したような半導体チップ６の固
定位置のばらつきの発生を考慮すると、グランドワイヤ
５のダイパッド３上の着地点８は半導体チップ６からＹ
方向に約0.3〜0.4mm離して余裕をもって設定しなければ
ならず、ワイヤ長の短縮化が図れない。
【０００９】次に第２の原因として、半導体チップ６を
ダイパッド３に固着する際に使用する固着剤の形状が挙
げられる。すなわち半導体チップ６の固着剤として例え
ば銀ペーストを使用した場合、ダイパッド３に銀ペース
トを塗布後チップを上から圧着することによって半導体
チップ６をダイパッド３に固着するが、この圧着時に図
１０に示すように銀ペースト９がチップ外側にはみ出し
てしまう。これは半導体チップ６とダイパッド３の接着
力を確保するため幾分多めに銀ペーストを使用している
ために必然的に生じるものである。この時、Ｙ方向にも
銀ペースト９がはみ出すが、確実にダイパッド３に接続
するにはそのはみ出しを考慮してグランドワイヤ５を余
裕をもって設定しなければならず、ワイヤ長の短縮化が
図れない。
ダイパッド３に固着する際に使用する固着剤の形状が挙
げられる。すなわち半導体チップ６の固着剤として例え
ば銀ペーストを使用した場合、ダイパッド３に銀ペース
トを塗布後チップを上から圧着することによって半導体
チップ６をダイパッド３に固着するが、この圧着時に図
１０に示すように銀ペースト９がチップ外側にはみ出し
てしまう。これは半導体チップ６とダイパッド３の接着
力を確保するため幾分多めに銀ペーストを使用している
ために必然的に生じるものである。この時、Ｙ方向にも
銀ペースト９がはみ出すが、確実にダイパッド３に接続
するにはそのはみ出しを考慮してグランドワイヤ５を余
裕をもって設定しなければならず、ワイヤ長の短縮化が
図れない。
【００１０】また、第３の原因として、グランドリード
１とダイパッド３を接続するグランドワイヤ４の存在自
体が挙げられる。半導体チップ６の回路設計／開発を容
易にするためにもパッケージサイズをできるだけ小さく
し、上記グランドワイヤ４だけでなく入出力ワイヤや、
電源用ワイヤの長さも短くする方が望ましいが、そうす
るとリードフレーム自体の面積も小さくせねばならな
い。しかしながら、リードフレームの面積が小さくなっ
た場合、図９に示すようにグランドリード１をグランド
ワイヤ４によりダイパッド３と接続すると、ワイヤ５の
着地点８はワイヤ４を避けて設定せねばならないため、
ワイヤ５の着地点の設定位置の自由度が減少してしま
い、ワイヤ５の着地点の設定位置の自由度を増加させる
にはワイヤ５の長さに余裕を持たせるためにも長くしな
ければならない。
１とダイパッド３を接続するグランドワイヤ４の存在自
体が挙げられる。半導体チップ６の回路設計／開発を容
易にするためにもパッケージサイズをできるだけ小さく
し、上記グランドワイヤ４だけでなく入出力ワイヤや、
電源用ワイヤの長さも短くする方が望ましいが、そうす
るとリードフレーム自体の面積も小さくせねばならな
い。しかしながら、リードフレームの面積が小さくなっ
た場合、図９に示すようにグランドリード１をグランド
ワイヤ４によりダイパッド３と接続すると、ワイヤ５の
着地点８はワイヤ４を避けて設定せねばならないため、
ワイヤ５の着地点の設定位置の自由度が減少してしま
い、ワイヤ５の着地点の設定位置の自由度を増加させる
にはワイヤ５の長さに余裕を持たせるためにも長くしな
ければならない。
【００１１】本発明は、上記の原因に基づくワイヤ長の
短縮化の限界という課題を解決するものであり、ワイヤ
のインダクタ成分を無視できる程度にワイヤの長さを短
くし、使用周波数の高いＭＭＩＣをパッケージした場合
における発振を防止し、コンパクト化を図ってもワイヤ
の設定位置の自由度が十分にありワイヤ長を短くできる
半導体パッケージ用リードフレームを提供することを目
的とする。
短縮化の限界という課題を解決するものであり、ワイヤ
のインダクタ成分を無視できる程度にワイヤの長さを短
くし、使用周波数の高いＭＭＩＣをパッケージした場合
における発振を防止し、コンパクト化を図ってもワイヤ
の設定位置の自由度が十分にありワイヤ長を短くできる
半導体パッケージ用リードフレームを提供することを目
的とする。
【００１２】また、特に半導体チップが高周波用ＭＭＩ
Ｃ(Microwave Monolithic IC)においては、半導体チッ
プに内蔵されているスパイラルインダクタ、キャパシタ
が大きな面積を占有するため、半導体チップ面積が大き
くなり、これに伴いパッケージサイズも大きくしなけれ
ばならない。パッケージサイズが大きくなると、入出力
ワイヤや電源用ワイヤも長くなる。従って、チップ内の
インダクタ成分を小さくすることに伴ってワイヤの長さ
も短くすることが望まれる。
Ｃ(Microwave Monolithic IC)においては、半導体チッ
プに内蔵されているスパイラルインダクタ、キャパシタ
が大きな面積を占有するため、半導体チップ面積が大き
くなり、これに伴いパッケージサイズも大きくしなけれ
ばならない。パッケージサイズが大きくなると、入出力
ワイヤや電源用ワイヤも長くなる。従って、チップ内の
インダクタ成分を小さくすることに伴ってワイヤの長さ
も短くすることが望まれる。
【００１３】本発明は、上記課題を解決するものであ
り、スパイラルインダクタを有する半導体チップ（例え
ばＭＭＩＣ）をパッケージする際に、この半導体チップ
のインダクタ成分を小さくするとともにパッケージサイ
ズを小さくできる半導体パッケージ用リードフレームを
提供することを目的としている。
り、スパイラルインダクタを有する半導体チップ（例え
ばＭＭＩＣ）をパッケージする際に、この半導体チップ
のインダクタ成分を小さくするとともにパッケージサイ
ズを小さくできる半導体パッケージ用リードフレームを
提供することを目的としている。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体パッケージ用リードフレームは、半
導体チップを固着するダイパッドと、前記ダイパッドの
両側に形成された複数本のリードとを有し、前記半導体
チップと前記ダイパッドを固着するための固着剤を前記
リードの存在しない方向へ誘導するスリット状の孔を前
記ダイパッド上の前記半導体チップを固着させる部分に
設け、前記スリット状の孔の長さを前記半導体チップよ
りも長くしたものである。
に、本発明の半導体パッケージ用リードフレームは、半
導体チップを固着するダイパッドと、前記ダイパッドの
両側に形成された複数本のリードとを有し、前記半導体
チップと前記ダイパッドを固着するための固着剤を前記
リードの存在しない方向へ誘導するスリット状の孔を前
記ダイパッド上の前記半導体チップを固着させる部分に
設け、前記スリット状の孔の長さを前記半導体チップよ
りも長くしたものである。
【００１５】
【００１６】
【作用】これにより、固着剤が過剰に供給されても余剰
の固着剤がスリット状の孔の中に収められることによ
り、固着剤の固着面外への漏出を防止することができ
る。
の固着剤がスリット状の孔の中に収められることによ
り、固着剤の固着面外への漏出を防止することができ
る。
【００１７】
【実施例】以下、本発明の実施例における半導体パッケ
ージ用リードフレームを図面を参照しながら説明する。
ージ用リードフレームを図面を参照しながら説明する。
【００１８】（実施例１）図１は、本発明の第１の実施
例の半導体パッケージ用リードフレームの概略図を示し
たものである。
例の半導体パッケージ用リードフレームの概略図を示し
たものである。
【００１９】図１（ａ）において、本発明の半導体パッ
ケージ用リードフレームは、従来の半導体パッケージ用
リードフレームと同様に半導体チップを固定するダイパ
ッド３とリード２を備えているが、複数本あるリード中
のグランド用のリード１がダイパッド３と直接接続され
ている点が従来の半導体パッケージ用リードフレームと
は異なる。
ケージ用リードフレームは、従来の半導体パッケージ用
リードフレームと同様に半導体チップを固定するダイパ
ッド３とリード２を備えているが、複数本あるリード中
のグランド用のリード１がダイパッド３と直接接続され
ている点が従来の半導体パッケージ用リードフレームと
は異なる。
【００２０】図１（ｂ）は、この半導体パッケージ用フ
レームを用いて半導体チップをダイパッド３に固定した
モジュールを示したものである。この時、グランド用リ
ード１がダイパッド３と接続されているため、従来のよ
うにグランド用リード１とダイパッド３とをグランドワ
イヤを用いて接続する必要性はなくなる。従って、従来
の半導体パッケージ用リードフレームにおけるグランド
用ワイヤ４が省略でき、半導体チップを高周波動作させ
た時のワイヤのインダクタ成分を考慮する必要がなくな
り、発振を防止することができる。
レームを用いて半導体チップをダイパッド３に固定した
モジュールを示したものである。この時、グランド用リ
ード１がダイパッド３と接続されているため、従来のよ
うにグランド用リード１とダイパッド３とをグランドワ
イヤを用いて接続する必要性はなくなる。従って、従来
の半導体パッケージ用リードフレームにおけるグランド
用ワイヤ４が省略でき、半導体チップを高周波動作させ
た時のワイヤのインダクタ成分を考慮する必要がなくな
り、発振を防止することができる。
【００２１】さらに、従来の半導体パッケージ用フレー
ムにおけるグランド用ワイヤ４が不要になると、グラン
ド用ワイヤ４の接続不良の発生を低減でき、半導体チッ
プのグランドパッド７をダイパッド３に接続するための
グランドワイヤ５のダイパッド３における接続領域の自
由度も上昇する。
ムにおけるグランド用ワイヤ４が不要になると、グラン
ド用ワイヤ４の接続不良の発生を低減でき、半導体チッ
プのグランドパッド７をダイパッド３に接続するための
グランドワイヤ５のダイパッド３における接続領域の自
由度も上昇する。
【００２２】（実施例２）以下、ワイヤだけでなくリー
ドのインダクタ成分も考慮し、さらにパッケージサイズ
のコンパクト化も考慮した第２の実施例の半導体パッケ
ージ用リードフレームについて説明する。
ドのインダクタ成分も考慮し、さらにパッケージサイズ
のコンパクト化も考慮した第２の実施例の半導体パッケ
ージ用リードフレームについて説明する。
【００２３】図２は、本発明第２の実施例の半導体パッ
ケージ用リードフレームの概略図を示したものである。
ケージ用リードフレームの概略図を示したものである。
【００２４】図２（ａ）及び（ｂ）において、本実施例
は第１の実施例と同様に、複数本存在するリードの一部
をダイパッドと直接接続しているが、ダイパッド３と直
接接続されており、相隣合う複数本（本実施例では２
本）のグランド用リード１間が図のように、金属部１０
で埋められた構造となっている点が第１の実施例と相違
しており、ダイパッド３の面積は図２の点線１１で示す
ように従来より大きくなり、リード側に突出した部分を
有する形状となる。
は第１の実施例と同様に、複数本存在するリードの一部
をダイパッドと直接接続しているが、ダイパッド３と直
接接続されており、相隣合う複数本（本実施例では２
本）のグランド用リード１間が図のように、金属部１０
で埋められた構造となっている点が第１の実施例と相違
しており、ダイパッド３の面積は図２の点線１１で示す
ように従来より大きくなり、リード側に突出した部分を
有する形状となる。
【００２５】本発明第２の実施例の半導体パッケージ用
リードフレームは、相隣合う２本のグランド用リード１
がダイパッド３と接続されており、第１の実施例と同様
に従来例におけるワイヤ４が不必要になるが、さらにこ
れら２本のグランド用リード１の間が金属部１０で埋め
られているため、リード１自身が持つインダクタ成分が
さらに小さくなり、グランドが強化されることになる。
リードフレームは、相隣合う２本のグランド用リード１
がダイパッド３と接続されており、第１の実施例と同様
に従来例におけるワイヤ４が不必要になるが、さらにこ
れら２本のグランド用リード１の間が金属部１０で埋め
られているため、リード１自身が持つインダクタ成分が
さらに小さくなり、グランドが強化されることになる。
【００２６】また、２本のグランド用リード間が金属部
１０で埋められているため、結局ダイパッド３がリード
側に突出した部分を有する形状となり、ワイヤ５の着地
点の自由度が大きくなる。例えばコンパクトなモジュー
ルを得るため、図２（ｃ）に示すように半導体チップ６
の面積に対して非常に面積の小さな半導体パッケージ用
リードフレームを用いた場合でも、グランドパッド７と
ダイパッド３の接続は、グランドワイヤ５を２本のリー
ド間の金属部１０を用いて行うことができる。従って、
第２の実施例の半導体パッケージ用リードフレームで
は、半導体チップに対する半導体パッケージ用リードフ
レームのコンパクト化とともにモジュールののコンパク
ト化も図ることができる。
１０で埋められているため、結局ダイパッド３がリード
側に突出した部分を有する形状となり、ワイヤ５の着地
点の自由度が大きくなる。例えばコンパクトなモジュー
ルを得るため、図２（ｃ）に示すように半導体チップ６
の面積に対して非常に面積の小さな半導体パッケージ用
リードフレームを用いた場合でも、グランドパッド７と
ダイパッド３の接続は、グランドワイヤ５を２本のリー
ド間の金属部１０を用いて行うことができる。従って、
第２の実施例の半導体パッケージ用リードフレームで
は、半導体チップに対する半導体パッケージ用リードフ
レームのコンパクト化とともにモジュールののコンパク
ト化も図ることができる。
【００２７】（実施例３）以下、図１０における銀ペー
スト等の接着剤のＹ方向のはみ出しの防止を考慮した第
３の実施例の半導体パッケージ用リードフレームについ
て説明する。
スト等の接着剤のＹ方向のはみ出しの防止を考慮した第
３の実施例の半導体パッケージ用リードフレームについ
て説明する。
【００２８】図３は、第３の実施例の半導体パッケージ
用リードフレームの概略図を示したものである。
用リードフレームの概略図を示したものである。
【００２９】図３において、半導体パッケージ用リード
フレームはダイパッド３にスリット１２を有する構造と
なっている。本実施例では、このスリットは図３のよう
にリード２の長手方向に垂直方向に開けられており、そ
の長さはパッケージされる半導体チップの長さよりも長
くなっている。
フレームはダイパッド３にスリット１２を有する構造と
なっている。本実施例では、このスリットは図３のよう
にリード２の長手方向に垂直方向に開けられており、そ
の長さはパッケージされる半導体チップの長さよりも長
くなっている。
【００３０】このリードフレームに、半導体チップ６を
ダイパッド３にダイボンドしたモジュールの概略図を図
４に示す。図４（ａ）はモジュールを半導体チップ側か
ら見た概略図を示したものであり、図４（ｂ）は図４
（ａ）に示したモジュールの断面図を示したものであ
る。
ダイパッド３にダイボンドしたモジュールの概略図を図
４に示す。図４（ａ）はモジュールを半導体チップ側か
ら見た概略図を示したものであり、図４（ｂ）は図４
（ａ）に示したモジュールの断面図を示したものであ
る。
【００３１】図４から明らかなように、半導体チップを
固定すると、固着剤である銀ペースト９はスリット１２
を通って裏側へ誘導される。従って図１０に示した銀ペ
ースト９のリード側へのはみ出しを防ぐことができ、ダ
イパッド３のリード側の部分を全て半導体チップ６のグ
ランドパッド７をダイパッド３に接続する際のグランド
ワイヤ４を打つ領域とすることができる。つまり、チッ
プ内グランドパッドからのグランドワイヤ４の着地点の
自由度を大きくすることができる。
固定すると、固着剤である銀ペースト９はスリット１２
を通って裏側へ誘導される。従って図１０に示した銀ペ
ースト９のリード側へのはみ出しを防ぐことができ、ダ
イパッド３のリード側の部分を全て半導体チップ６のグ
ランドパッド７をダイパッド３に接続する際のグランド
ワイヤ４を打つ領域とすることができる。つまり、チッ
プ内グランドパッドからのグランドワイヤ４の着地点の
自由度を大きくすることができる。
【００３２】さらに、このスリット１２は半導体チップ
６の長さよりも長い形状となっているため、半導体チッ
プ６を接着する際に銀ペースト９をダイパッド３の裏面
方向だけでなく横方向にも誘導させることができ、より
確実に銀ペースト９のリード側への流動を防止すること
ができる。
６の長さよりも長い形状となっているため、半導体チッ
プ６を接着する際に銀ペースト９をダイパッド３の裏面
方向だけでなく横方向にも誘導させることができ、より
確実に銀ペースト９のリード側への流動を防止すること
ができる。
【００３３】なお、このスリット１２は必ずしも一本で
ある必要はなく、複数本であってもよい。また、図５に
示すように固着剤をダイパッドのリードの存在しない側
へ誘導できる溝であってもよい。
ある必要はなく、複数本であってもよい。また、図５に
示すように固着剤をダイパッドのリードの存在しない側
へ誘導できる溝であってもよい。
【００３４】以上述べてきたように、第１の実施例では
グランドワイヤのインダクタ成分を解消するためにリー
ドとダイパッドを直接接続し、第２の実施例ではリード
のインダクタ成分を解消しリードフレームのコンパクト
化を図るためにダイパッドに直接接続されているリード
間を金属で埋め、第３の実施例では、半導体チップの固
着剤のリード側へのはみ出しを防止するために、ダイパ
ッド上の半導体チップを固着する部分に穴（望ましくは
スリット）を設けているが、これらを組み合わせた半導
体パッケージ用フレームを提供することも可能である。
グランドワイヤのインダクタ成分を解消するためにリー
ドとダイパッドを直接接続し、第２の実施例ではリード
のインダクタ成分を解消しリードフレームのコンパクト
化を図るためにダイパッドに直接接続されているリード
間を金属で埋め、第３の実施例では、半導体チップの固
着剤のリード側へのはみ出しを防止するために、ダイパ
ッド上の半導体チップを固着する部分に穴（望ましくは
スリット）を設けているが、これらを組み合わせた半導
体パッケージ用フレームを提供することも可能である。
【００３５】その例として、複数本存在するリードの内
の一部をダイパッドと直接接続しつつ、ダイパッドの半
導体チップを固着する部分にスリットを設けた半導体パ
ッケージ用リードフレームを図６に示す。図６の構成の
半導体パッケージ用リードフレームを用いると、リード
１とダイパッド３を接続するグランドワイヤの省略によ
りワイヤのインダクタ成分を解消でき、かつ、半導体チ
ップの固着剤のリード側へのはみ出しを防止することに
よりチップ内グランドパッドからのグランドワイヤの着
地点の自由度を大きくすることができる。
の一部をダイパッドと直接接続しつつ、ダイパッドの半
導体チップを固着する部分にスリットを設けた半導体パ
ッケージ用リードフレームを図６に示す。図６の構成の
半導体パッケージ用リードフレームを用いると、リード
１とダイパッド３を接続するグランドワイヤの省略によ
りワイヤのインダクタ成分を解消でき、かつ、半導体チ
ップの固着剤のリード側へのはみ出しを防止することに
よりチップ内グランドパッドからのグランドワイヤの着
地点の自由度を大きくすることができる。
【００３６】また別の例として、複数本存在するリード
の内の一部をダイパッドと直接接続してリード間を金属
で埋め、ダイパッドの半導体チップを固着する部分にス
リットを設けた半導体パッケージ用リードフレームを図
７に示す。図７の構成の半導体パッケージ用リードフレ
ームを用いると、図６に示した半導体パッケージ用リー
ドフレームと同様に、リード１とダイパッド３を接続す
るグランドワイヤを省略することによりワイヤのインダ
クタ成分を解消でき、かつ、半導体チップの固着剤のリ
ード側へのはみ出しを防止することによりチップ内グラ
ンドパッドからのグランドワイヤの着地点の自由度を大
きくすることができる。
の内の一部をダイパッドと直接接続してリード間を金属
で埋め、ダイパッドの半導体チップを固着する部分にス
リットを設けた半導体パッケージ用リードフレームを図
７に示す。図７の構成の半導体パッケージ用リードフレ
ームを用いると、図６に示した半導体パッケージ用リー
ドフレームと同様に、リード１とダイパッド３を接続す
るグランドワイヤを省略することによりワイヤのインダ
クタ成分を解消でき、かつ、半導体チップの固着剤のリ
ード側へのはみ出しを防止することによりチップ内グラ
ンドパッドからのグランドワイヤの着地点の自由度を大
きくすることができる。
【００３７】さらに、リード間を金属部１０で埋めてい
るために、リード１自身が持つインダクタ成分がさらに
小さくなり、グランドが強化され、半導体チップに対す
る半導体パッケージ用リードフレームのコンパクト化と
ともにモジュールのコンパクト化も図ることもできる。
るために、リード１自身が持つインダクタ成分がさらに
小さくなり、グランドが強化され、半導体チップに対す
る半導体パッケージ用リードフレームのコンパクト化と
ともにモジュールのコンパクト化も図ることもできる。
【００３８】（実施例４）以下、ＭＭＩＣ等の大面積を
占有するスパイラルインダクタを有する半導体チップを
固着する際に、このスパイラルインダクタの大きさを小
さくすることを考慮した第４の実施例の半導体パッケー
ジ用リードフレームについて説明する。
占有するスパイラルインダクタを有する半導体チップを
固着する際に、このスパイラルインダクタの大きさを小
さくすることを考慮した第４の実施例の半導体パッケー
ジ用リードフレームについて説明する。
【００３９】図８は、第４の実施例の半導体パッケージ
用リードフレームの概略図を示したものである。
用リードフレームの概略図を示したものである。
【００４０】図８に示すように多数本あるリードの内の
隣合う２本、或いは数本おいて隣合う２本のリード２の
間がワイヤ１６で接続され、且つこれら２本のリード２
がワイヤ１７で半導体チップ６と接続されている。従っ
て、半導体チップ６の外側にワイヤ１６及び１７からな
るインダクタを形成することができる。
隣合う２本、或いは数本おいて隣合う２本のリード２の
間がワイヤ１６で接続され、且つこれら２本のリード２
がワイヤ１７で半導体チップ６と接続されている。従っ
て、半導体チップ６の外側にワイヤ１６及び１７からな
るインダクタを形成することができる。
【００４１】ワイヤ１６及び１７のインダクタ成分を半
導体チップ６内のインダクタ成分の一部として利用して
やれば、半導体チップ６内のスパイラルインダクタをそ
の分だけ小さく、或いは省略することができる。これに
より、ＭＭＩＣ等の半導体チップ面積を縮小し、チップ
コストを低減でき、また、チップ面積縮小によりパッケ
ージサイズを小さくできるため、グランドワイヤ以外の
入出力ワイヤや、電源用ワイヤのワイヤ長を短縮でき、
パッケージも含めた回路設計がより容易になる。
導体チップ６内のインダクタ成分の一部として利用して
やれば、半導体チップ６内のスパイラルインダクタをそ
の分だけ小さく、或いは省略することができる。これに
より、ＭＭＩＣ等の半導体チップ面積を縮小し、チップ
コストを低減でき、また、チップ面積縮小によりパッケ
ージサイズを小さくできるため、グランドワイヤ以外の
入出力ワイヤや、電源用ワイヤのワイヤ長を短縮でき、
パッケージも含めた回路設計がより容易になる。
【００４２】
【００４３】
【発明の効果】以上のように、本発明では、 ダイパッド
上の半導体チップを固着する部分に溝またはスリットを
設けることにより、半導体チップの固着剤のリード側へ
のはみ出しを防止してワイヤ接続部分を半導体チップ側
に近づけてワイヤの長さを短くすることができる。
上の半導体チップを固着する部分に溝またはスリットを
設けることにより、半導体チップの固着剤のリード側へ
のはみ出しを防止してワイヤ接続部分を半導体チップ側
に近づけてワイヤの長さを短くすることができる。
【００４４】さらに、２本のリード間をワイヤにより接
続し、かつ、これら２本のリードをワイヤにより半導体
チップと接続しているため、半導体チップ内のスパイラ
ルインダクタを小さく、或いは省略することができ、Ｍ
ＭＩＣチップ面積を縮小し、チップコストを低減でき、
また、チップ面積縮小によりパッケージサイズを小さく
できるため、グランドワイヤ以外の入出力ワイヤや、電
源用ワイヤのワイヤ長を短縮でき、パッケージも含めた
回路設計がより容易になる。
続し、かつ、これら２本のリードをワイヤにより半導体
チップと接続しているため、半導体チップ内のスパイラ
ルインダクタを小さく、或いは省略することができ、Ｍ
ＭＩＣチップ面積を縮小し、チップコストを低減でき、
また、チップ面積縮小によりパッケージサイズを小さく
できるため、グランドワイヤ以外の入出力ワイヤや、電
源用ワイヤのワイヤ長を短縮でき、パッケージも含めた
回路設計がより容易になる。
【図１】本発明第１の実施例のにおける半導体パッケー
ジ用リードフレームの概略図
ジ用リードフレームの概略図
【図２】本発明第２の実施例のにおける半導体パッケー
ジ用リードフレームの概略図
ジ用リードフレームの概略図
【図３】本発明第３の実施例のにおける半導体パッケー
ジ用リードフレームの概略図
ジ用リードフレームの概略図
【図４】本発明第３の実施例のにおける半導体パッケー
ジ用リードフレームの概略図
ジ用リードフレームの概略図
【図５】本発明第３の実施例のにおける半導体パッケー
ジ用リードフレームの概略図
ジ用リードフレームの概略図
【図６】本発明第４の実施例のにおける半導体パッケー
ジ用リードフレームの概略図
ジ用リードフレームの概略図
【図７】本発明第５の実施例のにおける半導体パッケー
ジ用リードフレームの概略図
ジ用リードフレームの概略図
【図８】本発明第５の実施例のにおける半導体パッケー
ジ用リードフレームの概略図
ジ用リードフレームの概略図
【図９】従来例における半導体パッケージ用リードフレ
ームをの概略図
ームをの概略図
【図１０】従来例における半導体パッケージ用リードフ
レームをの概略図
レームをの概略図
１ グランド用リード ２ リード ３ ダイパッド ４ グランドワイヤ ５ グランドワイヤ ６ 半導体チップ ７ グランドパッド ８ グランドワイヤ着地点 ９ 銀ペースト １０ 金属部 １１ ダイパッド部 １２ スリット １３ リード側ダイパッド部 １４ 溝 １５ パッド １６ ワイヤ １７ ワイヤ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50 H01L 21/60
Claims (3)
- 【請求項１】 半導体チップを固着するダイパッドと、
前記ダイパッドの両側に形成された複数本のリードとを
有し、前記半導体チップと前記ダイパッドを固着するた
めの固着剤を前記リードの存在しない方向へ誘導するス
リット状の孔が前記ダイパッド上の前記半導体チップを
固着させる部分に設けられ、前記スリット状の孔の長さ
が前記半導体チップよりも長いことを特徴とする半導体
パッケージ用フレーム。 - 【請求項２】 半導体チップを固着するダイパッドと、
前記ダイパッドの近傍に形成された複数本のリードとを
有し、前記半導体チップと前記ダイパッドを固着するた
めの固着剤を前記リードの存在しない方向へ誘導する溝
が前記ダイパッド上の前記半導体チップを固着させる部
分に設けられ、前記溝の長さが前記半導体チップの長さ
よりも長いことを特徴とする半導体パッケージ用フレー
ム。 - 【請求項３】 半導体チップを固着するダイパッドと、
前記ダイパッドの両側に形成された複数本のリードとを
有し、前記複数本のリードの中の２本のリード間及び前
記２本のリードと半導体チップ間がワイヤで接続されて
いることを特徴とする半導体パッケージ用リードフレー
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128694A JP2947050B2 (ja) | 1994-03-01 | 1994-03-01 | 半導体パッケージ用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3128694A JP2947050B2 (ja) | 1994-03-01 | 1994-03-01 | 半導体パッケージ用リードフレーム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240494A JPH07240494A (ja) | 1995-09-12 |
| JP2947050B2 true JP2947050B2 (ja) | 1999-09-13 |
Family
ID=12327072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3128694A Expired - Fee Related JP2947050B2 (ja) | 1994-03-01 | 1994-03-01 | 半導体パッケージ用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947050B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003204027A (ja) * | 2002-01-09 | 2003-07-18 | Matsushita Electric Ind Co Ltd | リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法 |
| JP2007088378A (ja) | 2005-09-26 | 2007-04-05 | Mitsubishi Electric Corp | 半導体モールドパッケージ |
-
1994
- 1994-03-01 JP JP3128694A patent/JP2947050B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07240494A (ja) | 1995-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100359304B1 (ko) | 주변 링 패드를 갖는 리드 프레임 및 이를 포함하는반도체 칩 패키지 | |
| JP3243116B2 (ja) | 半導体装置 | |
| EP0767494A2 (en) | Method of fabricating power semiconductor device and lead frame | |
| JP2947050B2 (ja) | 半導体パッケージ用リードフレーム | |
| KR19980033282A (ko) | 반도체 장치에서 칩-리드 상호 접속 구조 | |
| JP2908350B2 (ja) | 半導体装置 | |
| JPH0745778A (ja) | リードフレーム及び半導体装置 | |
| JPH10275887A (ja) | 半導体装置 | |
| JPH0783035B2 (ja) | 半導体装置 | |
| JP3316450B2 (ja) | 半導体装置 | |
| JP3287279B2 (ja) | 半導体チップ、および該半導体チップが実装された半導体装置 | |
| JP2736161B2 (ja) | 半導体装置 | |
| KR100635386B1 (ko) | 고속 신호 처리가 가능한 반도체 칩 패키지 | |
| JPH0529528A (ja) | 半導体集積回路装置およびそれに用いるリードフレーム | |
| KR19980064438A (ko) | 집적 회로용 극미세 피치 리드 프레임 | |
| JP3330694B2 (ja) | 半導体装置 | |
| JPH05343525A (ja) | 半導体集積回路 | |
| JPH02216839A (ja) | 半導体装置 | |
| KR19980029432A (ko) | 패키지 인덕턴스를 줄이기 위한 반도체칩의 구조 | |
| JPH03167872A (ja) | 半導体装置用リードフレーム | |
| KR0135672B1 (ko) | 반도체 패키지용 리드프레임 | |
| JPH0521694A (ja) | 半導体装置 | |
| JP3193788B2 (ja) | 電子部品搭載用基板 | |
| KR950005457B1 (ko) | 플로트 커패시터를 갖는 반도체 장치 | |
| JP3420137B2 (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |