JP3330694B2 - 半導体装置 - Google Patents
半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特
に、半導体装置におけるＩＣチップ搭載パッケージのリ
ードフレーム構造及び形状、並びにＩＣチップのＧＮＤ
（接地）ラインの強化方法に関する。
に、半導体装置におけるＩＣチップ搭載パッケージのリ
ードフレーム構造及び形状、並びにＩＣチップのＧＮＤ
（接地）ラインの強化方法に関する。
【０００２】近年のＬＳＩは、ＬＳＩ自体がシステム化
され、多機能、高集積、且つ高速な製品が求められてい
る。このため、ＬＳＩの回路は大規模化され、アクセス
用の入出力ピン数も増加しており、ＬＳＩを搭載するパ
ッケージのピン数も増加し続けている。
され、多機能、高集積、且つ高速な製品が求められてい
る。このため、ＬＳＩの回路は大規模化され、アクセス
用の入出力ピン数も増加しており、ＬＳＩを搭載するパ
ッケージのピン数も増加し続けている。
【０００３】
【従来の技術】図３に、半導体装置におけるＩＣチップ
搭載パッケージの外形及び構造を表す斜視図を示す。同
図（ａ）はセラミック・パッケージを、同図（ｂ）はプ
ラスチック・パッケージをそれぞれ示す。
搭載パッケージの外形及び構造を表す斜視図を示す。同
図（ａ）はセラミック・パッケージを、同図（ｂ）はプ
ラスチック・パッケージをそれぞれ示す。
【０００４】図３（ａ）中、２１はセラミック、メタル
によるキャップ、２２は低融点ロウ材による封止材、２
３はアルミナによる積層一体セラミック、２４はタング
ステンによるメタライズ、２５はコバールによる端子で
ある。
によるキャップ、２２は低融点ロウ材による封止材、２
３はアルミナによる積層一体セラミック、２４はタング
ステンによるメタライズ、２５はコバールによる端子で
ある。
【０００５】また図３（ｂ）中、３１はチップ、３２は
レジン、３３はＡｕによるワイヤ、３４はＣｕアロイに
よるリードフレームである。このような従来のＩＣチッ
プ搭載パッケージにおいて、ＩＣチップ１１のＧＮＤ
（接地）電位の供給は、図４の平面図に示すように、パ
ッケージの外部ＧＮＤピンと接続した内部リード１と、
ＩＣチップ１１とをボンディング（Bonding ；結線）す
ることにより行われていた。
レジン、３３はＡｕによるワイヤ、３４はＣｕアロイに
よるリードフレームである。このような従来のＩＣチッ
プ搭載パッケージにおいて、ＩＣチップ１１のＧＮＤ
（接地）電位の供給は、図４の平面図に示すように、パ
ッケージの外部ＧＮＤピンと接続した内部リード１と、
ＩＣチップ１１とをボンディング（Bonding ；結線）す
ることにより行われていた。
【０００６】ところが、ＬＳＩの多機能化、多ピン数化
が進み、ＩＣチップ１１のＧＮＤ供給は、搭載パッケー
ジの限られたＧＮＤピンからしか供給できず、チップ全
体のＧＮＤ供給は必ずしも充分に供給されているとは言
えなかった。
が進み、ＩＣチップ１１のＧＮＤ供給は、搭載パッケー
ジの限られたＧＮＤピンからしか供給できず、チップ全
体のＧＮＤ供給は必ずしも充分に供給されているとは言
えなかった。
【０００７】
【発明が解決しようとする課題】従って、従来の半導体
装置では、ＩＣチップのＧＮＤラインが電気的に充分に
安定せず、ＧＮＤラインにノイズが載ってＬＳＩの誤動
作を招く等の不具合を生じていた。
装置では、ＩＣチップのＧＮＤラインが電気的に充分に
安定せず、ＧＮＤラインにノイズが載ってＬＳＩの誤動
作を招く等の不具合を生じていた。
【０００８】本発明は、上記問題点を解決するもので、
ＩＣチップのＧＮＤラインをより電気的に安定させ、且
つ強化した半導体装置を提供することを目的とする。
ＩＣチップのＧＮＤラインをより電気的に安定させ、且
つ強化した半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、ＩＣチップと、当該ＩＣチ
ップが載置されたダイ・ステージと、当該ダイ・ステー
ジと一体的に形成されたリードフレームと当該ダイ・ス
テージとを固定するためのサポート・バーとを備えた半
導体装置であって、前記ＩＣチップの基板がＰ型半導体
により構成し、前記サポート・バーが前記ＩＣチップと
ボンディングされ、かつ、パッケージ外部にピン出力さ
れていないとともに、前記サポート・バーから前記ＩＣ
チップにＧＮＤ電位が供給されることを特徴とする。
に、本発明の半導体装置は、ＩＣチップと、当該ＩＣチ
ップが載置されたダイ・ステージと、当該ダイ・ステー
ジと一体的に形成されたリードフレームと当該ダイ・ス
テージとを固定するためのサポート・バーとを備えた半
導体装置であって、前記ＩＣチップの基板がＰ型半導体
により構成し、前記サポート・バーが前記ＩＣチップと
ボンディングされ、かつ、パッケージ外部にピン出力さ
れていないとともに、前記サポート・バーから前記ＩＣ
チップにＧＮＤ電位が供給されることを特徴とする。
【００１０】
【００１１】
【作用】請求項１に記載の発明の半導体装置では、図２
に示す如く、ＩＣチップ搭載パッケージにおいて、ＩＣ
チップ基盤１１とダイ・ステージ１２が電気的に同電位
であることから、パッケージのダイ・ステージ１２に内
部配線により接続され、パッケージ外部にピン出力され
ていないＧＮＤライン強化用のリード３を設け、且つ、
該ＧＮＤライン強化用のリード３とＩＣチップ１１をボ
ンディング（結線）している。
に示す如く、ＩＣチップ搭載パッケージにおいて、ＩＣ
チップ基盤１１とダイ・ステージ１２が電気的に同電位
であることから、パッケージのダイ・ステージ１２に内
部配線により接続され、パッケージ外部にピン出力され
ていないＧＮＤライン強化用のリード３を設け、且つ、
該ＧＮＤライン強化用のリード３とＩＣチップ１１をボ
ンディング（結線）している。
【００１２】これにより、ＩＣチップ１１へのＧＮＤ
（接地）電位供給として、既存のリード（外部、即ちピ
ン端子とコンタクトしているリード）以外からの供給が
可能となり、ＩＣチップ１１のＧＮＤラインの強化を図
ることができる。
（接地）電位供給として、既存のリード（外部、即ちピ
ン端子とコンタクトしているリード）以外からの供給が
可能となり、ＩＣチップ１１のＧＮＤラインの強化を図
ることができる。
【００１３】すなわち、図２に示すように、プラスチッ
ク・パッケージなどのリードフレーム１とダイ・ステー
ジ１２を固定するためのサポート・バー４が既にあるも
のは、新規にリード３を設けることなくサポート・バー
４をＧＮＤライン強化用のリードとして、該サポート・
バー４とＩＣチップ１１をボンディングすれば、外部と
接続された既存のリードだけでなく、他のサポート・バ
ーからもＩＣチップへのＧＮＤ電位の供給が可能とな
り、ＩＣチップのＧＮＤラインを電気的に安定させ、か
つ、強化した半導体装置を提供することができる。
ク・パッケージなどのリードフレーム１とダイ・ステー
ジ１２を固定するためのサポート・バー４が既にあるも
のは、新規にリード３を設けることなくサポート・バー
４をＧＮＤライン強化用のリードとして、該サポート・
バー４とＩＣチップ１１をボンディングすれば、外部と
接続された既存のリードだけでなく、他のサポート・バ
ーからもＩＣチップへのＧＮＤ電位の供給が可能とな
り、ＩＣチップのＧＮＤラインを電気的に安定させ、か
つ、強化した半導体装置を提供することができる。
【００１４】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。まず、本発明に係る実施例を説明する前に、
その前提となる半導体装置の実施例を説明する。なお、
図１は、半導体装置の構成を表す平面図であり、同図で
はリードフレーム１とＩＣチップ１１との配線をも示し
ている。
説明する。まず、本発明に係る実施例を説明する前に、
その前提となる半導体装置の実施例を説明する。なお、
図１は、半導体装置の構成を表す平面図であり、同図で
はリードフレーム１とＩＣチップ１１との配線をも示し
ている。
【００１５】図中、１はリードフレーム、２はＡｌ線ま
たはＡｕ線によるワイヤ、３はＧＮＤライン強化用のリ
ードである。本実施例の半導体装置では、既存のリード
１（外部、即ちピン端子とコンタクトしているリード）
間の空きスペース（図４の従来例では、領域５１に相
当）を利用して、該空きスペースにＧＮＤライン強化用
のリード３を設け、且つ内部のＩＣチップ１１とボンデ
ィング（結線）している。
たはＡｕ線によるワイヤ、３はＧＮＤライン強化用のリ
ードである。本実施例の半導体装置では、既存のリード
１（外部、即ちピン端子とコンタクトしているリード）
間の空きスペース（図４の従来例では、領域５１に相
当）を利用して、該空きスペースにＧＮＤライン強化用
のリード３を設け、且つ内部のＩＣチップ１１とボンデ
ィング（結線）している。
【００１６】つまり、ＩＣチップ１１へのＧＮＤ（接
地）電位供給として、既存のリード以外に、より多くの
ＧＮＤライン強化用のリード３が設けられ、該リード３
からも供給が可能となり、ＩＣチップ１１のＧＮＤライ
ンの強化を図ることができる。次に、図２を用いて本発
明に係る半導体装置の一実施例を説明する。なお、図２
は、本発明の一実施例に係る半導体装置の構成を表す平
面図である。
地）電位供給として、既存のリード以外に、より多くの
ＧＮＤライン強化用のリード３が設けられ、該リード３
からも供給が可能となり、ＩＣチップ１１のＧＮＤライ
ンの強化を図ることができる。次に、図２を用いて本発
明に係る半導体装置の一実施例を説明する。なお、図２
は、本発明の一実施例に係る半導体装置の構成を表す平
面図である。
【００１７】上記本発明かかる半導体装置の前提となる
実施例では、新規にＧＮＤライン強化用のリード３を設
けることとしたが、本発明に係る半導体装置の実施例で
は、プラスチック・パッケージ（図３（ｂ）参照）のよ
うに、リードフレーム１とダイ・ステージ１２を固定し
て構造的に安定させるためのサポート・バー４を備え、
新規にリード３を設けることなくサポート・バー４をＧ
ＮＤライン強化用のリードとして使用し、該サポート・
バー４とＩＣチップ１１をボンディング（結線）するよ
うになっている。
実施例では、新規にＧＮＤライン強化用のリード３を設
けることとしたが、本発明に係る半導体装置の実施例で
は、プラスチック・パッケージ（図３（ｂ）参照）のよ
うに、リードフレーム１とダイ・ステージ１２を固定し
て構造的に安定させるためのサポート・バー４を備え、
新規にリード３を設けることなくサポート・バー４をＧ
ＮＤライン強化用のリードとして使用し、該サポート・
バー４とＩＣチップ１１をボンディング（結線）するよ
うになっている。
【００１８】尚、上述した各実施例で説明したＩＣ搭載
パッケージの構成では、ＩＣチップ基盤１１がＰ基盤
（ＧＮＤ）であることを前提としている。
パッケージの構成では、ＩＣチップ基盤１１がＰ基盤
（ＧＮＤ）であることを前提としている。
【００１９】以上説明したように、本発明によれば、Ｉ
Ｃチップの基板がＰ型半導体により構成し、サポート・
バーがＩＣチップとボンディングされ、かつ、パッケー
ジ外部にピン出力されていないとともに、前記サポート
・バーから前記ＩＣチップにＧＮＤ電位が供給されるこ
ととしたので、ＩＣチップへのＧＮＤ（接地）電位供給
として、既存のリード（外部、即ちピン端子とコンタク
トしているリード）以外からの供給が可能となり、ＩＣ
チップのＧＮＤラインをより電気的に安定させ、且つ強
化した半導体装置を提供することができる。
Ｃチップの基板がＰ型半導体により構成し、サポート・
バーがＩＣチップとボンディングされ、かつ、パッケー
ジ外部にピン出力されていないとともに、前記サポート
・バーから前記ＩＣチップにＧＮＤ電位が供給されるこ
ととしたので、ＩＣチップへのＧＮＤ（接地）電位供給
として、既存のリード（外部、即ちピン端子とコンタク
トしているリード）以外からの供給が可能となり、ＩＣ
チップのＧＮＤラインをより電気的に安定させ、且つ強
化した半導体装置を提供することができる。
【図１】本発明の前提となる半導体装置の構成を表す平
面図である。
面図である。
【図２】本発明の一実施例に係る半導体装置の構成を表
す平面図である。
す平面図である。
【図３】半導体装置におけるＩＣチップ搭載パッケージ
の外形及び構造を表す斜視図であり、図３（ａ）はセラ
ミック・パッケージ、図３（ｂ）はプラスチック・パッ
ケージである。
の外形及び構造を表す斜視図であり、図３（ａ）はセラ
ミック・パッケージ、図３（ｂ）はプラスチック・パッ
ケージである。
【図４】従来の半導体装置の構成を表す平面図である。
１…リードフレーム ２…ワイヤ ３…ＧＮＤライン強化用のリード ４…サポート・バー １１…ＩＣチップ（基盤） １２…ダイ・ステージ ２１…キャップ ２２…封止材 ２３…積層一体セラミック ２４…メタライズ ２５…端子 ３１…チップ ３２…レジン ３３…ワイヤ ３４…リードフレーム
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50
Claims (1)
- 【請求項１】 ＩＣチップと、当該ＩＣチップが載置さ
れたダイ・ステージと、当該ダイ・ステージと一体的に
形成されたリードフレームと当該ダイ・ステージとを固
定するためのサポート・バーとを備えた半導体装置であ
って、 前記ＩＣチップの基板がＰ型半導体により構成し、 前記サポート・バーが前記ＩＣチップとボンディングさ
れ、かつ、パッケージ外部にピン出力されていないとと
もに、 前記サポート・バーから前記ＩＣチップにＧＮＤ電位が
供給されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22477293A JP3330694B2 (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22477293A JP3330694B2 (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786488A JPH0786488A (ja) | 1995-03-31 |
| JP3330694B2 true JP3330694B2 (ja) | 2002-09-30 |
Family
ID=16818977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22477293A Expired - Fee Related JP3330694B2 (ja) | 1993-09-09 | 1993-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330694B2 (ja) |
-
1993
- 1993-09-09 JP JP22477293A patent/JP3330694B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786488A (ja) | 1995-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020709 |
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