JPH02143449A - 半導体封止容器 - Google Patents

半導体封止容器

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JPH02143449A
JPH02143449A JP29682288A JP29682288A JPH02143449A JP H02143449 A JPH02143449 A JP H02143449A JP 29682288 A JP29682288 A JP 29682288A JP 29682288 A JP29682288 A JP 29682288A JP H02143449 A JPH02143449 A JP H02143449A
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  • Die Bonding (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＬＳＩをパッケージするための半導体封止容
器に関し、特に２層フレーム構造の半導体封止容器に関
する。
（従来の技術） ＬＳＩの高集積化が進むにつれて、ＬＳＩのチップサイ
ズは増大する傾向にある。このため、一般に良く使用さ
れる規定サイズのパッケージ（例えば３００ミルのＤＩ
Ｐまたは５ＯＪ）では、そのＬＳＩチップを収納するこ
とが困難になっている。そこで、最近では、大きなチッ
プを小さなパッケージに収容できるようにするために、
２層構造のフレームを用いたパッケージ技術が開発され
ている。
ＤＩＰやＳＯＪ等の１層構造のパッケージにおいてはＬ
ＳＩチップを搭載するベッドと、ワイヤーボンディング
するためのインナーリードとが１つのフレームに形成さ
れているが、２層構造のフレームを用いたパッケージに
おいては、第３図に示すように、ベッドとインナーリー
ドをそれぞれ別のフレームに形成することができる。す
なわち、第１フレーム１０にはベッド１１だけが形成さ
れ、複数のインナーリード２１は第２フレーム２０に形
成される。また、そのパッケージング構造は、第４図に
示すように、ベッドｌｌ上に搭載された半導体チップ３
０の位置よりも上側にインナーリード２１が配置される
形状となる。そして、リード２Ｉはチップ３０のボンテ
ィングパッドにボンディングワイヤー３１によって結合
され、全体がパッケージング材３２によってモールドさ
れる。
このように、２層フレームではベッドとインナーリード
を別のフレームに形成できるので、ベッドの回りにイン
ナーリードを引回す必要がなくなる。このため、１層フ
レームに比べてベッド１１を大きくでき、大きなチップ
でも規定サイズのパッケージ内に収容することが可能に
なる。
しかしながら、ＬＳＩの高集積化が進むと、このような
チップサイズの増大だけでなく他の種々の問題が発生す
る。そのうち最も重要なのは、電源ノイズの問題である
。これは、ＬＳＩの高集積化が進むにつれて一度に動作
する素子数が増加すること、およびチップサイズの増大
に伴い内部電源線の配線が長くなりその配線抵抗および
配線容量が大きくなることに起因している。つまり、１
層フレームおよび２層フレームのどちらのパッケージ構
造においても、インナーリードと電源線とのボンディン
グはチップ側端部でしか行なうことができないので、そ
のボンディング数は１箇所に制限される。このため、同
時に多くの素子が動作すると電源線からの電荷の供給が
間に合イつなくなり、電源線に瞬間的に大きな電流が流
れて電源ノイズが発生する。
この電源ノイズはＬＳＩを誤動作させる原因になるため
、ＬＳＩの高集積化に際してはその電源ノイズを低減さ
せることが重要な課題となる。
また、最近では、半導体チップを搭載するベットを設け
ずにチップ素子領域上に絶縁フィルムを介してインナー
リードをはりつける１層構造のフレームも開発されてい
る。しかしながら、この場合、チップとインナーリード
が絶縁フィルムにより直接密着されているため、ボンデ
ィングの際の応用力によってチップ上の素子を傷つける
危険性がある。
（発明が解決しようとする課題） この発明は前述の事情に鑑みてなされたもので、従来は
ＬＳＩの高集積化に伴って電源ノイズが発生し易くなる
構造であった点を改善し、太きなチップの収容が可能で
、しかも電源ノイズを低減できる構造の半導体封止容器
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段および作用）この発明によ
る２層フレーム構造の半導体封止容器は、半導体チップ
を搭載するためのベッド部材を備えた第１フレームと、
前記半導体チップの素子あるいは配線形成領域上にまで
延在するリード部材を備えた第２フレームとを具備し、
前記リード部材から前記半導体チップ上の任意の場所に
複数箇所でボンディングされていることを特徴とする。
この半導体封止容器においては、第２フレームのリード
部材が半導体チップの素子あるいは配線形成領域上にま
で延在しているので、チップ内の電源線とそのリード部
材を任意の場所で複数箇所ボンディングすることができ
る。したがって、電源線に充分な電荷を供給することが
できると共に、内部素子とポンディングパッド間の抵抗
も小さくでき、電源ノイズを低減することができる。
（実施例） 第１図にこの発明の一実施例に係わる半導体封止容器の
リードフレーム構造を示す。第１フレーム４０は長方形
の枠４１内にベッド部材４２を配設した形状であり、そ
のベッド部材４２は支持部材４２ａ。
４２ｂを介して枠４１の相対向する２辺に連結されてい
る。支持部材４２ａ　、　４２ｂは図示のように下方に
屈折した形状になっている。このため、ベッド部材４２
上に半導体チップ４３を搭載した際、そのチップ表面は
枠４１よりも下側に位置される。
第２フレーム５０は第１フレーム４０の枠４１と同一サ
イズの長方形の枠５１を備えている。その枠５１の一方
の長辺５１ａからはその対向する長辺５１ｂに向けてリ
ード部材６１〜６４が突出されてる。同様に、長辺５１
ｂからも長辺５１ｂに向けてリード部材６５〜６８が突
出されている。これらリード部材６１〜６８は、それぞ
れ第１フレーム４０のベッド部材４２の近傍まで延在さ
れる長さに設定されている。さらに、第２フレーム５０
には、長辺方向と平行に延在されその両端が短辺５１ｃ
および５１ｄにそれぞれ連結されたリード部材７１．７
２が設けられている。また、長辺５１ａからはリード部
材８１が突出されており、そのリード部材８１の先端部
がリード部材７１の側部に連結されている。同様に、リ
ード部材７２の側部も、長辺５１ｂから突出されたリー
ド部材８２の先端部に連結されている。
このような形状の第１および第２フレームは、それぞれ
例えば銅やニッケル合金等より成る１枚の金属板を加工
することにより形成されるものであり、各フレームの枠
、リード部材、ベッド部材は一体的に形成されている。
このような２層フレームを用いてパッケージを組立てる
際には、まず図に矢印で示すように枠の位置合せが行わ
れて、第１フレーム４０と第２フレーム５０が重ね合わ
される。この場合、前述したように半導体チップ４３の
表面は枠４１よりも下方に位置するので、第２フレーム
５０のリード部材７１．７２は半導体チップ４３の表面
から所定間隔離れた位置でそのチップ４３の配線形成領
域上を縦断する。
次に、半導体チップ４３内の配線とリード部材とのボン
ディングが行われる。前述したように、リド部材７１．
７２はそのチップ上を縦断するように配置されるので、
これらリード部材７１．７２はそれぞれチップ４３内の
配線（例えば、電源線）と任意の場所で複数箇所ボンデ
ィングすることができる。
この様子を第２図に示す。
第２図には第２フレーム５０のリード部材７１．７２を
チップ４３内の電源線にボンディングした状態が示され
ている。図において、９０ａ　、　９０ｂは高電源線（
Ｖ　ｃｃ線）　、９１ａ　、　９１ｂは接地電源線（Ｖ
ｓｓ線）である。リード部材７１は、ボンディングワイ
ヤｌｏｔ　、　１０２によってＶｃｃ線９０ａに２箇所
ボンデイングされている。さらに、リード部材７１はボ
ンディングワイヤ１０３によって別のＶｃｃ線９０ｂに
もボンディングされている。同様に、リード部材７２も
ボンディングワイヤ１０４　、１０５によってＶＳＳ線
９１ａに２箇所ボンデイングされ、さらにボンディング
ワイヤ１０６によって別のＶＳＳ線９１ｂにボンディン
グされている。
このように、このパッケージ構造においては第２フレー
ムのリード部材が半導体チップの素子あるいは配線形成
領域上にまで延在されているので、そのリード部材を一
本の電源線に対して複数箇所でボンディングできる。さ
らに、このように複数箇所でボンディングすることによ
って、ポンディングパッドから内部素子までの電源線の
距離を縮めることができる。
したがって、電源線に充分な電荷を供給できると共に、
内部素子とポンディングパッド間の抵抗も小さくできる
ため、従来に比し電源ノイズを著しく低減することがで
きる。
また、従来はチップ側端部でしかボンディングできなか
ったが、この実施例の構造ではチップ中央部においても
ボンディングできるで、半導体チップ内における電源線
レイアウトの自由度が増し、素子別に電源線を設けるこ
ともできる。このため、回路パターンに応じて必要な領
域にのみ電源線を形成することが可能になり、チップ面
積を縮小することができる。
第２図に示したようなリード部材と電源線とのボンディ
ングは、一般に、キャピラリーを使用したワイヤーの圧
着により行われる。この圧着の際、リード部材にはその
上方から下方に応圧力が加えられる。しかしながら、こ
の実施例では第１図で説明したようにリード部材７１．
７２のそれぞれの両端が枠５１の相対向する辺５１ｃ　
、　５１ｄにそれぞれ支持されているので、圧着による
リード部材７１．７２のたわみを防止できる。したがっ
て、ボンディング工程中においてリード部材とチップと
の接触によるチップの裂傷を招く心配はない。また、チ
ップに接触しないまでもリード部材が大きくたわむとそ
の跳返りの際にボンディングワイヤが断線する危険もあ
るので、チップ上にまで延在しているリード部材はこの
実施例のようにその両端を相対向する辺に連結させてお
くことが好ましい。
ボンディング工程の後には、通常のようにプラスチック
やセラミック等のモールド材による樹脂封止、およびリ
ード部材と枠の切離しが行われて封止容器が完成される
。そして、リード部材８１がＶｅｃピン、リード部材８
２がＶＳＳピンとして使用される。
尚、第２フレームにおいてチップ上にまで延在されるリ
ード部材のレイアウトは第１図のものに限られるもので
はない。
また、第２フレームにはＶｃｃ供給用のリード部材だけ
を設け、他のリード部材を第１フレームに形成すること
も可能であり、このようにすればＶ　ｃｃ洪給用のリー
ド部材のレイアウトの自由度を更に増すことができる。
Ｃ発明の効果コ 以上のようにこの発明によれば、半導体チップ上の任意
の場所で比較的自由にしかも複数箇所で内部電源線にボ
ンディングできる。したがって、電源線に充分な電荷を
供給できると共に、内部素子とポンディングパッド間の
抵抗も小さくなり、電源ノイズを低減することができる
。さらに、内部電源線を独立に複数本形成することも可
能になるため、チップサイズの縮小にも効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体封止容器の
フレーム構造を示す図、第２図は第１図に示したフレー
ムのリード部材を半導体チップの電源線にボンディング
した状態を示す図、第３図および第４図は２層フレーム
構造の従来の半導体封止容器を説明する図である。 ４０・・・第１フレーム、４２・・・ベッド部材、５０
・・・第２フレーム。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (4)

    【特許請求の範囲】
  1. （１）２層フレーム構造の半導体封止容器において、 半導体チップを搭載するためのベッド部材を備えた第１
    フレームと、 前記半導体チップの素子あるいは配線形成領域上にまで
    延在するリード部材を備えた第２フレームとを具備し、
    前記リード部材から前記半導体チップ上の任意の場所に
    複数箇所でボンディングされていることを特徴とする半
    導体封止容器。
  2. （２）前記第２フレームに設けられ前記半導体チップの
    素子あるいは配線形成領域上にまで延在されたリード部
    材から前記半導体チップ上の電源供給線（Ｖｃｃ）ある
    いは接地電位線（Ｖｓｓ）に任意の複数箇所でボンディ
    ングされていることを特徴とする請求項１記載の半導体
    封止容器。
  3. （３）前記第１フレームには前記半導体チップを搭載す
    るためのベッド部材のみを備え、前記第２フレームには
    前記半導体チップの素子あるいは配線領域上まで延在す
    るリード部材を少なくとも一本以上含んだ複数本のリー
    ド部材を備えたことを特徴とする請求項１記載の半導体
    封止容器。
  4. （４）前記第１フレームには前記半導体チップを搭載す
    るベッド部材と、少なくとも一本以上のリード部材を備
    え、前記第２フレームには前記半導体チップ上の素子あ
    るいは配線領域上まで延在する少なくとも一本以上のリ
    ード部材を備えたことを特徴とする請求項１記載の半導
    体封止容器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0486027A2 (en) * 1990-11-15 1992-05-20 Kabushiki Kaisha Toshiba Resin sealed semiconductor device
JPH0513064U (ja) * 1991-07-30 1993-02-19 京セラ株式会社 リードフレーム
DE4318727A1 (de) * 1992-06-05 1993-12-09 Mitsubishi Electric Corp Halbleitervorrichtung mit LOC-Struktur sowie dazugehöriges Herstellungsverfahren und dazugehöriger Zuführungsdraht-Rahmen
US5276352A (en) * 1990-11-15 1994-01-04 Kabushiki Kaisha Toshiba Resin sealed semiconductor device having power source by-pass connecting line

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52127756A (en) * 1976-04-19 1977-10-26 Nec Corp Semiconductor unit
JPS61241959A (ja) * 1985-04-18 1986-10-28 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体モジユ−ル

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52127756A (en) * 1976-04-19 1977-10-26 Nec Corp Semiconductor unit
JPS61241959A (ja) * 1985-04-18 1986-10-28 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体モジユ−ル

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0486027A2 (en) * 1990-11-15 1992-05-20 Kabushiki Kaisha Toshiba Resin sealed semiconductor device
US5276352A (en) * 1990-11-15 1994-01-04 Kabushiki Kaisha Toshiba Resin sealed semiconductor device having power source by-pass connecting line
JPH0513064U (ja) * 1991-07-30 1993-02-19 京セラ株式会社 リードフレーム
DE4318727A1 (de) * 1992-06-05 1993-12-09 Mitsubishi Electric Corp Halbleitervorrichtung mit LOC-Struktur sowie dazugehöriges Herstellungsverfahren und dazugehöriger Zuführungsdraht-Rahmen
US5535509A (en) * 1992-06-05 1996-07-16 Mitsubishi Denki Kabushiki Kaisha Method of making a lead on chip (LOC) semiconductor device
US5724726A (en) * 1992-06-05 1998-03-10 Mitsubishi Denki Kabushiki Kaisha Method of making leadframe for lead-on-chip (LOC) semiconductor device
DE4318727C2 (de) * 1992-06-05 1998-03-12 Mitsubishi Electric Corp Verfahren zur Herstellung einer Halbleitervorrichtung mit LOC-Struktur sowie dazugehöriger Zuführungsdrahtrahmen
US5763829A (en) * 1992-06-05 1998-06-09 Mitsubishi Denki Kabushiki Kaisha Leadframe including frame-cutting slit for lead-on-chip (LOC) semiconductor device and semiconductor device incorporating the leadframe
US5900582A (en) * 1992-06-05 1999-05-04 Mitsubishi Denki Kabushiki Kaisha Lead frame including frame-cutting slit for lead-on-chip (LOC) semiconductor device and semiconductor device incorporating the lead frame

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JPH077816B2 (ja) 1995-01-30

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