JPH077816B2 - 半導体封止容器 - Google Patents
半導体封止容器Info
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- JPH077816B2 JPH077816B2 JP63296822A JP29682288A JPH077816B2 JP H077816 B2 JPH077816 B2 JP H077816B2 JP 63296822 A JP63296822 A JP 63296822A JP 29682288 A JP29682288 A JP 29682288A JP H077816 B2 JPH077816 B2 JP H077816B2
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- Japan
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- frame
- lead
- semiconductor chip
- chip
- power supply
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- Wire Bonding (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はLSIをパッケージするための半導体封止容器
に関し、特に２層フレーム構造の半導体封止容器に関す
る。
に関し、特に２層フレーム構造の半導体封止容器に関す
る。
（従来の技術） LSIの高集積化が進むにつれて、LSIのチップサイズは増
大する傾向にある。このため、一般に良く使用される規
定サイズのパッケージ（例えば300ミルのDIPまたはSO
J）では、そのLSIチップを収納することが困難になって
いる。そこで、最近では、大きなチップを小さなパッケ
ージに収容できるようにするために、２層構造のフレー
ムを用いたパッケージ技術が開発されている。
大する傾向にある。このため、一般に良く使用される規
定サイズのパッケージ（例えば300ミルのDIPまたはSO
J）では、そのLSIチップを収納することが困難になって
いる。そこで、最近では、大きなチップを小さなパッケ
ージに収容できるようにするために、２層構造のフレー
ムを用いたパッケージ技術が開発されている。
DIPやSOJ等の１層構造とパッケージにおいてはLSIチッ
プを搭載するベッドと、ワイヤーボンディングするため
のインナーリードとが１つのフレームに形成されている
が、２層構造のフレームを用いたパッケージにおいて
は、第３図に示すように、ベッドとインナーリードをそ
れぞれ別のフレームに形成することができる。すなわ
ち、第１フレーム10にはベッド11だけが形成され、複数
のインナーリード21は第２フレーム20に形成される。ま
た、そのパッケージング構造は、第４図に示すように、
ベッド11上に搭載された半導体チップ30の位置よりも上
側にインナーリード21が配置される形状となる。そし
て、リード21はチップ30のボンティングパッドにボンデ
ィングワイヤー31によって結合され、全体がパッケージ
ング材32によってモールドされる。
プを搭載するベッドと、ワイヤーボンディングするため
のインナーリードとが１つのフレームに形成されている
が、２層構造のフレームを用いたパッケージにおいて
は、第３図に示すように、ベッドとインナーリードをそ
れぞれ別のフレームに形成することができる。すなわ
ち、第１フレーム10にはベッド11だけが形成され、複数
のインナーリード21は第２フレーム20に形成される。ま
た、そのパッケージング構造は、第４図に示すように、
ベッド11上に搭載された半導体チップ30の位置よりも上
側にインナーリード21が配置される形状となる。そし
て、リード21はチップ30のボンティングパッドにボンデ
ィングワイヤー31によって結合され、全体がパッケージ
ング材32によってモールドされる。
このように、２層フレームではベッドとインナーリード
を別のフレームに形成できるので、ベッドの回りにイン
ナーリードを引回す必要がなくなる。このため、１層フ
レームに比べてベッド11を大きくでき、大きなチップで
も規定サイズのパッケージ内に収容することが可能にな
る。
を別のフレームに形成できるので、ベッドの回りにイン
ナーリードを引回す必要がなくなる。このため、１層フ
レームに比べてベッド11を大きくでき、大きなチップで
も規定サイズのパッケージ内に収容することが可能にな
る。
しかしながら、LSIの高集積化が進むと、このようなチ
ップサイズの増大だけでなく他の種々の問題が発生す
る。そのうち最も重要なのは、電源ノイズの問題であ
る。これは、LSIの高集積化が進むにつれて一度に動作
する素子数が増加すること、およびチップサイズの増大
に伴い内部電源線の配線が長くなりその配線抵抗および
配線容量が大きくなることに起因している。つまり、１
層フレームおよび２層フレームのどちらのパッケージ構
造においても、インナーリードと電源線とのボンディン
グはチップ側端部でしか行なうことができないので、そ
のボンディング数は１箇所に制限される。このため、同
時に多くの素子が動作すると電源線からの電荷の供給が
間に合わなくなり、電源線に瞬間的に大きな電流が流れ
て電源ノイズが発生する。
ップサイズの増大だけでなく他の種々の問題が発生す
る。そのうち最も重要なのは、電源ノイズの問題であ
る。これは、LSIの高集積化が進むにつれて一度に動作
する素子数が増加すること、およびチップサイズの増大
に伴い内部電源線の配線が長くなりその配線抵抗および
配線容量が大きくなることに起因している。つまり、１
層フレームおよび２層フレームのどちらのパッケージ構
造においても、インナーリードと電源線とのボンディン
グはチップ側端部でしか行なうことができないので、そ
のボンディング数は１箇所に制限される。このため、同
時に多くの素子が動作すると電源線からの電荷の供給が
間に合わなくなり、電源線に瞬間的に大きな電流が流れ
て電源ノイズが発生する。
この電源ノイズはLSIを誤動作させる原因になるため、L
SIの高集積化に際してはその電源ノイズを低減させるこ
とが重要な課題となる。
SIの高集積化に際してはその電源ノイズを低減させるこ
とが重要な課題となる。
また、最近では、半導体チップを搭載するベットを設け
ずにチップ素子領域上に絶縁フィルムを介してインナー
リードをはりつける１層構造のフレームも開発されてい
る。しかしながら、この場合、チップとインナーリード
が絶縁フィルムにより直接密着されているため、ボンデ
ィングの際の応圧力によってチップ上の素子を傷つける
危険性がある。
ずにチップ素子領域上に絶縁フィルムを介してインナー
リードをはりつける１層構造のフレームも開発されてい
る。しかしながら、この場合、チップとインナーリード
が絶縁フィルムにより直接密着されているため、ボンデ
ィングの際の応圧力によってチップ上の素子を傷つける
危険性がある。
（発明が解決しようとする課題） この発明は前述の事情に鑑みてなされたもので、従来は
LSIの高集積化に伴って電源ノイズが発生し易くなる構
造であった点を改善し、大きなチップの収容が可能で、
しかも電源ノイズを低減できる構造の半導体封止容器を
提供することを目的とする。
LSIの高集積化に伴って電源ノイズが発生し易くなる構
造であった点を改善し、大きなチップの収容が可能で、
しかも電源ノイズを低減できる構造の半導体封止容器を
提供することを目的とする。
［発明の構成］ （課題を解決するための手段および作用） この発明による２層フレーム構造の半導体封止容器は、
半導体チップを搭載するためのベッド部材を備えた第１
フレームと、矩形枠の相対向する第１及び第２の辺から
それぞれ突出した設けられた複数の第１リード部材と、
前記矩形枠の相対向する第３及び第４の辺に両端が接続
され、その側部が前記リード部材の１つに接続され、前
記半導体チップ表面から所定間隔は離れた状態で半導体
チップ上を縦断する第２リード部材とを備えた第２フレ
ームとを具備し、前記第２リード部材と前記半導体チッ
プを複数箇所でボンティングしたことを特徴とする。
半導体チップを搭載するためのベッド部材を備えた第１
フレームと、矩形枠の相対向する第１及び第２の辺から
それぞれ突出した設けられた複数の第１リード部材と、
前記矩形枠の相対向する第３及び第４の辺に両端が接続
され、その側部が前記リード部材の１つに接続され、前
記半導体チップ表面から所定間隔は離れた状態で半導体
チップ上を縦断する第２リード部材とを備えた第２フレ
ームとを具備し、前記第２リード部材と前記半導体チッ
プを複数箇所でボンティングしたことを特徴とする。
この半導体封止容器においては、第２フレームの第２リ
ード部材が半導体チップ上を縦断しているので、チップ
内の電源線とそのリード部材を任意の場所で複数箇所ボ
ンディングすることができる。したがって、電源線に充
分な電荷を供給することができると共に、内部素子とボ
ンディングパッド間の抵抗も小さくでき、電源ノイズを
低減することができる。
ード部材が半導体チップ上を縦断しているので、チップ
内の電源線とそのリード部材を任意の場所で複数箇所ボ
ンディングすることができる。したがって、電源線に充
分な電荷を供給することができると共に、内部素子とボ
ンディングパッド間の抵抗も小さくでき、電源ノイズを
低減することができる。
さらに、第２リード部材はその両端が互対向する辺に接
続され、且つその側部が第１リード部材と接続されてい
るので、第２リード部材の強度を非常に高く維持するこ
とができる。このため、をボンディングの際の第２リー
ド部材の撓みによるリップの裂傷などを防止できる。
続され、且つその側部が第１リード部材と接続されてい
るので、第２リード部材の強度を非常に高く維持するこ
とができる。このため、をボンディングの際の第２リー
ド部材の撓みによるリップの裂傷などを防止できる。
（実施例） 第１図にこの発明の一実施例に係わる半導体封止容器の
リードフレーム構造を示す。第１フレーム40は長方形の
枠41内にベッド部材42を配設した形状であり、そのベッ
ド部材42は支持部材42a,42bを介して枠41の相対向する
２辺に連結されている。支持部材42a,42bは図示のよう
に下方に屈折した形状になっている。このため、ベッド
部材42上に半導体チップ43を搭載した際、そのチップ表
面は枠41よりも下側に位置される。
リードフレーム構造を示す。第１フレーム40は長方形の
枠41内にベッド部材42を配設した形状であり、そのベッ
ド部材42は支持部材42a,42bを介して枠41の相対向する
２辺に連結されている。支持部材42a,42bは図示のよう
に下方に屈折した形状になっている。このため、ベッド
部材42上に半導体チップ43を搭載した際、そのチップ表
面は枠41よりも下側に位置される。
第２フレーム50は第１フレーム40の枠41と同一サイズの
長方形の枠51を備えている。その枠51の一方の長辺51a
からはその対向する長辺51bに向けてリード部材61〜64
が突出されている。同様に、長辺51bからも長辺51bに向
けてリード部材65〜68が突出されている。これらリード
部材61〜68は、それぞれ第１フレーム40のベッド部材42
の近傍まで延在される長さに設定されている。さらに、
第２フレーム50には、長辺方向と平行に延在されその両
端が短辺51cおよび51dにそれぞれ連結されたリード部材
71,72が設けられている。また、長辺51aからはリード部
材81が突出されており、そのリード部材81の先端部がリ
ード部材71の側部に連結されている。同様に、リード部
材72の側部も、長辺51bから突出されたリード部材82の
先端部に連結されている。
長方形の枠51を備えている。その枠51の一方の長辺51a
からはその対向する長辺51bに向けてリード部材61〜64
が突出されている。同様に、長辺51bからも長辺51bに向
けてリード部材65〜68が突出されている。これらリード
部材61〜68は、それぞれ第１フレーム40のベッド部材42
の近傍まで延在される長さに設定されている。さらに、
第２フレーム50には、長辺方向と平行に延在されその両
端が短辺51cおよび51dにそれぞれ連結されたリード部材
71,72が設けられている。また、長辺51aからはリード部
材81が突出されており、そのリード部材81の先端部がリ
ード部材71の側部に連結されている。同様に、リード部
材72の側部も、長辺51bから突出されたリード部材82の
先端部に連結されている。
このような形状の第１および第２フレームは、それぞれ
例えば銅やフレーム合金等より成る１枚の金属板を加工
することにより形成されるものであり、各ニッケルの
枠、リード部材、ベッド部材は一体的に形成されてい
る。
例えば銅やフレーム合金等より成る１枚の金属板を加工
することにより形成されるものであり、各ニッケルの
枠、リード部材、ベッド部材は一体的に形成されてい
る。
このような２層フレームを用いてパッケージを組立てる
際には、まず図に矢印で示すように枠の位置合せが行わ
れて、第１フレーム40と第２フレーム50が重ね合わされ
る。この場合、前述したように半導体チップ43の表面は
枠41よりも下方に位置するので、第２フレーム50のリー
ド部材71,72は半導体チップ43の表面から所定間隔離れ
た位置でそのチップ43の配線形成領域上を縦断する。
際には、まず図に矢印で示すように枠の位置合せが行わ
れて、第１フレーム40と第２フレーム50が重ね合わされ
る。この場合、前述したように半導体チップ43の表面は
枠41よりも下方に位置するので、第２フレーム50のリー
ド部材71,72は半導体チップ43の表面から所定間隔離れ
た位置でそのチップ43の配線形成領域上を縦断する。
次に、半導体チップ43内の配線とリード部材とのボンデ
ィングが行われる。前述したように、リード部材71,72
はそのチップ上を縦断するように配置されるので、これ
らリード部材71,72はそれぞれチップ43内の配線（例え
ば、電源線）と任意の場所で複数箇所ボンディングする
ことができる。この様子を第２図に示す。
ィングが行われる。前述したように、リード部材71,72
はそのチップ上を縦断するように配置されるので、これ
らリード部材71,72はそれぞれチップ43内の配線（例え
ば、電源線）と任意の場所で複数箇所ボンディングする
ことができる。この様子を第２図に示す。
第２図には第２フレーム50のリード部材71,72をチップ4
3内の電源線にボンディングした状態が示されている。
図において、90a,90bは高電源線（Vcc線）、91a,91bは
接地電源線（Vss線）である。リード部材71は、ボンデ
ィグワイヤ101,102によってVcc線90aに２箇所ボンディ
ングされている。さらに、リード部材71はボンディング
ワイヤ103によって別のVcc線90bにもボンディングされ
ている。同様に、リード部材72もボンディングワイヤ10
4,105によってVss線91aに２箇所ボンディングされ、さ
らにボンディングワイヤ106によって別のVss線91bにボ
ンディングされている。
3内の電源線にボンディングした状態が示されている。
図において、90a,90bは高電源線（Vcc線）、91a,91bは
接地電源線（Vss線）である。リード部材71は、ボンデ
ィグワイヤ101,102によってVcc線90aに２箇所ボンディ
ングされている。さらに、リード部材71はボンディング
ワイヤ103によって別のVcc線90bにもボンディングされ
ている。同様に、リード部材72もボンディングワイヤ10
4,105によってVss線91aに２箇所ボンディングされ、さ
らにボンディングワイヤ106によって別のVss線91bにボ
ンディングされている。
このように、このパッケージ構造においては第２フレー
ムのリード部材が半導体チップの素子あるいは配線形成
領域上にまで延在されているので、そのリード部材を一
本の電源線に対して複数箇所でボンディングできる。さ
らに、このように複数箇所でボンディングすることによ
って、ボンディングパッドから内部素子までの電源線の
距離を縮めることができる。
ムのリード部材が半導体チップの素子あるいは配線形成
領域上にまで延在されているので、そのリード部材を一
本の電源線に対して複数箇所でボンディングできる。さ
らに、このように複数箇所でボンディングすることによ
って、ボンディングパッドから内部素子までの電源線の
距離を縮めることができる。
したがって、電源線に充分な電荷を供給できると共に、
内部素子とボンディングパッド間の抵抗も小さくできる
ため、従来に比し電源ノイズを著しく低減することがで
きる。
内部素子とボンディングパッド間の抵抗も小さくできる
ため、従来に比し電源ノイズを著しく低減することがで
きる。
また、従来はチップ側端部でしかボンディングできなか
ったが、この実施例の構造ではチップ中央部においても
ボンディングできるで、半導体チップ内における電源線
レイアウトの自由度が増し、素子別に電源線を設けるこ
ともできる。このため、回路パターンに応じて必要な領
域にのみ電源線を形成することが可能になり、チップ面
積を縮小することができる。
ったが、この実施例の構造ではチップ中央部においても
ボンディングできるで、半導体チップ内における電源線
レイアウトの自由度が増し、素子別に電源線を設けるこ
ともできる。このため、回路パターンに応じて必要な領
域にのみ電源線を形成することが可能になり、チップ面
積を縮小することができる。
第２図に示したようなリード部材と電源線とのボンディ
ングは、一般に、キャピラリーを使用したワイヤーの圧
着により行われる。この圧着の際、リード部材にはその
上方から下方に応圧力が加えられる。しかしながら、こ
の実施例では第１図で説明したようにリード部材71,72
のそれぞれの両端が枠51の相対向する辺51c,51dにそれ
ぞれ支持されているので、圧着によるリード部材71,72
のたわみを防止できる。したがって、ボンディング工程
中においてリード部材とチップとの接触によるチップの
裂傷を招く心配はない。また、チップに接触しないまで
もリード部材が大きくたわむとその跳返りの際にボンデ
ィングワイヤが断線する危険もあるので、チップ上にま
で延在しているリード部材はこの実施例のようにその両
端を相対向する辺に連結させておくことが好ましい。
ングは、一般に、キャピラリーを使用したワイヤーの圧
着により行われる。この圧着の際、リード部材にはその
上方から下方に応圧力が加えられる。しかしながら、こ
の実施例では第１図で説明したようにリード部材71,72
のそれぞれの両端が枠51の相対向する辺51c,51dにそれ
ぞれ支持されているので、圧着によるリード部材71,72
のたわみを防止できる。したがって、ボンディング工程
中においてリード部材とチップとの接触によるチップの
裂傷を招く心配はない。また、チップに接触しないまで
もリード部材が大きくたわむとその跳返りの際にボンデ
ィングワイヤが断線する危険もあるので、チップ上にま
で延在しているリード部材はこの実施例のようにその両
端を相対向する辺に連結させておくことが好ましい。
ボンディング工程の後には、通常のようにプラスチック
やセラミック等のモールド材による樹脂封止、およびリ
ード部材と枠の切離しが行われて封止容器が完成され
る。そして、リード部材81がVccピン、リード部材82がV
ssピンとして使用される。
やセラミック等のモールド材による樹脂封止、およびリ
ード部材と枠の切離しが行われて封止容器が完成され
る。そして、リード部材81がVccピン、リード部材82がV
ssピンとして使用される。
尚、第２フレームにおいてチップ上にまで延在されるリ
ード部材のレイアウトは第１図のものに限られるもので
はない。
ード部材のレイアウトは第１図のものに限られるもので
はない。
また、第２フレームにはVcc供給用のリード部材だけを
設け、他のリード部材を第１フレームに形成することも
可能であり、このようにすればVcc供給用のリード部材
のレイアウトの自由度を更に増すことができる。
設け、他のリード部材を第１フレームに形成することも
可能であり、このようにすればVcc供給用のリード部材
のレイアウトの自由度を更に増すことができる。
［発明の効果］ 以上のようにこの発明によれば、半導体チップ上の任意
の場所で比較的自由にしかも複数箇所で内部電源線にボ
ンディングできる。したがって、電源線に充分な電荷を
供給できると共に、内部素子とボンディングパッド間の
抵抗も小さくなり、電源ノイズを低減することができ
る。さらに、内部電源線を独立に複数本形成することも
可能になるため、チップサイズの縮小にも効果がある。
の場所で比較的自由にしかも複数箇所で内部電源線にボ
ンディングできる。したがって、電源線に充分な電荷を
供給できると共に、内部素子とボンディングパッド間の
抵抗も小さくなり、電源ノイズを低減することができ
る。さらに、内部電源線を独立に複数本形成することも
可能になるため、チップサイズの縮小にも効果がある。
第１図はこの発明の一実施例に係わる半導体封止容器の
フレーム構造を示す図、第２図は第１図に示したフレー
ムのリード部材を半導体チップの電源線にボンディング
した状態を示す図、第３図および第４図は２層フレーム
構造の従来の半導体封止容器を説明する図である。 40……第１フレーム、42……ベッド部材、50……第２フ
レーム。
フレーム構造を示す図、第２図は第１図に示したフレー
ムのリード部材を半導体チップの電源線にボンディング
した状態を示す図、第３図および第４図は２層フレーム
構造の従来の半導体封止容器を説明する図である。 40……第１フレーム、42……ベッド部材、50……第２フ
レーム。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−127756（ＪＰ，Ａ) 特開 昭61−241959（ＪＰ，Ａ) 特開 昭61−148854（ＪＰ，Ａ)
Claims (4)
- 【請求項１】２層フレーム構造の半導体封止容器におい
て、 半導体チップを搭載するためのベッド部材を備えた第１
フレームと、 矩形枠の相対向する第１及び第２の辺からそれぞれ突出
した設けられた複数の第１リード部材と、前記矩形枠の
相対向する第３及び第４の辺に両端が接続され、その側
部が前記リード部材の１つに接続され、前記半導体チッ
プ表面から所定間隔は離れた状態で半導体チップ上を縦
断する第２リード部材とを備えた第２フレームとを具備
し、前記第２リード部材と前記半導体チップを複数箇所
でボンティングしたことを特徴とする半導体封止容器。 - 【請求項２】前記第２リード部材は、前記半導体チップ
上の電源供給線（Vcc）あるいは接地電位線（Vss）と任
意の複数箇所でボンディングされていることを特徴とす
る請求項１記載の半導体封止容器。 - 【請求項３】前記第１フレームには前記半導体チップを
搭載するためのベッド部材のみを備え、前記第２フレー
ムにはそれぞれ別個の第１リード部材と接続される２本
の第２リード部材を備えたことを特徴とする請求項１記
載の半導体封止容器。 - 【請求項４】前記第１フレームには前記半導体チップを
搭載するためのベッド部材と、少なくとも１本以上のリ
ード部材とを備えていることを特徴とする請求項１記載
の半導体封止容器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296822A JPH077816B2 (ja) | 1988-11-24 | 1988-11-24 | 半導体封止容器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296822A JPH077816B2 (ja) | 1988-11-24 | 1988-11-24 | 半導体封止容器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143449A JPH02143449A (ja) | 1990-06-01 |
| JPH077816B2 true JPH077816B2 (ja) | 1995-01-30 |
Family
ID=17838603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296822A Expired - Lifetime JPH077816B2 (ja) | 1988-11-24 | 1988-11-24 | 半導体封止容器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077816B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2896223B2 (ja) * | 1990-11-15 | 1999-05-31 | 株式会社東芝 | 樹脂封止型半導体装置 |
| US5276352A (en) * | 1990-11-15 | 1994-01-04 | Kabushiki Kaisha Toshiba | Resin sealed semiconductor device having power source by-pass connecting line |
| JP2550492Y2 (ja) * | 1991-07-30 | 1997-10-15 | 京セラ株式会社 | 半導体素子収納用パッケージ |
| JP3088193B2 (ja) * | 1992-06-05 | 2000-09-18 | 三菱電機株式会社 | Ｌｏｃ構造を有する半導体装置の製造方法並びにこれに使用するリードフレーム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127756A (en) * | 1976-04-19 | 1977-10-26 | Nec Corp | Semiconductor unit |
| CA1238119A (en) * | 1985-04-18 | 1988-06-14 | Douglas W. Phelps, Jr. | Packaged semiconductor chip |
-
1988
- 1988-11-24 JP JP63296822A patent/JPH077816B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02143449A (ja) | 1990-06-01 |
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