JP2871984B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2871984B2 JP2871984B2 JP5000931A JP93193A JP2871984B2 JP 2871984 B2 JP2871984 B2 JP 2871984B2 JP 5000931 A JP5000931 A JP 5000931A JP 93193 A JP93193 A JP 93193A JP 2871984 B2 JP2871984 B2 JP 2871984B2
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- Japan
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- semiconductor chip
- leads
- semiconductor
- bonding
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
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- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体記憶装置のパッケージのリード配置の改良に関す
る。
半導体記憶装置のパッケージのリード配置の改良に関す
る。
【０００２】
【従来の技術】従来の半導体記憶装置のパッケージのう
ち、ＶＳＭＰ（Ｖｅｒｔｉｃａｌ Ｓｕｒｆａｃｅ Ｍ
ｏｕｎｔ Ｐａｃｋａｇｅ）とよばれる樹脂封入された
ものは、リードフレームがアイランドとよばれる半導体
チップを固定し保持する金属部分と、リードとよばれる
パッケージのピンにつながった金属部分とから構成され
ている。そして、半導体チップ上に設けられたボンディ
ングパッドと、前記リードとが、ボンディングワイヤに
より電気的に接続されている。
ち、ＶＳＭＰ（Ｖｅｒｔｉｃａｌ Ｓｕｒｆａｃｅ Ｍ
ｏｕｎｔ Ｐａｃｋａｇｅ）とよばれる樹脂封入された
ものは、リードフレームがアイランドとよばれる半導体
チップを固定し保持する金属部分と、リードとよばれる
パッケージのピンにつながった金属部分とから構成され
ている。そして、半導体チップ上に設けられたボンディ
ングパッドと、前記リードとが、ボンディングワイヤに
より電気的に接続されている。
【０００３】そしてパッケージのピンである部分のリー
ドは先端で一方向にＬ字型に折り曲げられており、パッ
ケージの両端には、回路基板上に固定・保持するための
リーダが、それぞれ２本ずつ、反対方向にＬ字型に折り
曲げられている。
ドは先端で一方向にＬ字型に折り曲げられており、パッ
ケージの両端には、回路基板上に固定・保持するための
リーダが、それぞれ２本ずつ、反対方向にＬ字型に折り
曲げられている。
【０００４】図２は、このような半導体記憶装置の内部
を示した透視図である。図２において、半導体リップ１
０は、アイランド１１の上に固定・保持されており、半
導体チップ１０上に設けられたボンディングパッド１５
と、リード１３ａ〜１３ｅとの間は、それぞれボンディ
ングワイヤ１４により電気的に接続されている。また、
半導体パッケージ１６の両端のリード１２ａ，１２ｂ
は、回路基板上に固定・保持するためのピンである。
を示した透視図である。図２において、半導体リップ１
０は、アイランド１１の上に固定・保持されており、半
導体チップ１０上に設けられたボンディングパッド１５
と、リード１３ａ〜１３ｅとの間は、それぞれボンディ
ングワイヤ１４により電気的に接続されている。また、
半導体パッケージ１６の両端のリード１２ａ，１２ｂ
は、回路基板上に固定・保持するためのピンである。
【０００５】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、搭載可能な半導体チップ１０のサイズの制約
という問題点がある。近年、半導体記憶装置の集積度が
上がるのに従い、チップサイズは大きくなる傾向があ
る。というのは、メモリセルの面積が物理的制限によ
り、微細加工の精度が向上して集積度が倍増しても、メ
モリセル自体は半分にならないためである。従って、必
然的に大きな半導体チップ１０をパッケージに組立てな
ければならないという問題が生じる。すると、アイラン
ド１１も同様に大きくなるのでリード１３ａ〜１３ｅを
配置する必要性からチップサイズを大きくできなくな
る。
装置では、搭載可能な半導体チップ１０のサイズの制約
という問題点がある。近年、半導体記憶装置の集積度が
上がるのに従い、チップサイズは大きくなる傾向があ
る。というのは、メモリセルの面積が物理的制限によ
り、微細加工の精度が向上して集積度が倍増しても、メ
モリセル自体は半分にならないためである。従って、必
然的に大きな半導体チップ１０をパッケージに組立てな
ければならないという問題が生じる。すると、アイラン
ド１１も同様に大きくなるのでリード１３ａ〜１３ｅを
配置する必要性からチップサイズを大きくできなくな
る。
【０００６】また、アイランド１１のサイズが大きくな
るので、アイランド１１とリード１３ａ〜１３ｅを分離
する領域を確保すると、リード１３ａ〜１３ｅの形状が
影響を受け、半導体チップ１０におけるボンディングパ
ッド１５の配置の自由度が制限されてしまう。
るので、アイランド１１とリード１３ａ〜１３ｅを分離
する領域を確保すると、リード１３ａ〜１３ｅの形状が
影響を受け、半導体チップ１０におけるボンディングパ
ッド１５の配置の自由度が制限されてしまう。
【０００７】さらに、ボンディングパッド１５を半導体
チップ１０の内側へ配置した場合、ボンディングワイヤ
１４が長くなって、半導体チップ１０に接触してしまう
という不具合が発生する。
チップ１０の内側へ配置した場合、ボンディングワイヤ
１４が長くなって、半導体チップ１０に接触してしまう
という不具合が発生する。
【０００８】
【課題を解決するための手段】本発明の構成は、長方形
状の半導体チップを内蔵したパッケージ内から外へ引き
出した多数のリードを配列し、パッケージ内から外へ引
き出されたリードの先端箇所をＬ字型に折り曲げて回路
基板に固定・保持することによって垂直にして使用する
半導体装置において、前記半導体チップのそれぞれの短
辺に沿って配列したボンディングパッド配列体の両側に
一長辺側から前記半導体チップの内部上に一対のリード
が延在して該半導体チップの主面にそれぞれ固着され、
前記一長辺側から入り込んだ他の複数のリードが該一長
辺に沿って配列したボンディングパッド配列体の近傍で
該半導体チップの主面にそれぞれ固着されていることを
特徴とする。
状の半導体チップを内蔵したパッケージ内から外へ引き
出した多数のリードを配列し、パッケージ内から外へ引
き出されたリードの先端箇所をＬ字型に折り曲げて回路
基板に固定・保持することによって垂直にして使用する
半導体装置において、前記半導体チップのそれぞれの短
辺に沿って配列したボンディングパッド配列体の両側に
一長辺側から前記半導体チップの内部上に一対のリード
が延在して該半導体チップの主面にそれぞれ固着され、
前記一長辺側から入り込んだ他の複数のリードが該一長
辺に沿って配列したボンディングパッド配列体の近傍で
該半導体チップの主面にそれぞれ固着されていることを
特徴とする。
【０００９】
【実施例】次に図面を用いて本発明の一実施例について
説明する。図１は本発明の一実施例の半導体装置を示す
透視図である。図１において、半導体メモリの半導体チ
ップ１０の主表面と、パッケージ１６のリード１３ａ〜
１３ｅを接着する手段を用いて、半導体チップ１０を固
定・保持している。接着する手段の一例としては、リー
ド１３ａ〜１３ｅを接着樹脂に漬け、これを引き上げ
て、チップ１０の主表面に固着する方法がある。
説明する。図１は本発明の一実施例の半導体装置を示す
透視図である。図１において、半導体メモリの半導体チ
ップ１０の主表面と、パッケージ１６のリード１３ａ〜
１３ｅを接着する手段を用いて、半導体チップ１０を固
定・保持している。接着する手段の一例としては、リー
ド１３ａ〜１３ｅを接着樹脂に漬け、これを引き上げ
て、チップ１０の主表面に固着する方法がある。
【００１０】リード１３ａ〜１３ｅは、従来よりも長い
ものもある。固着されたリードとパッド１５とは、ボン
ディングワイヤ１４で電気的に接続される。比較的大き
な電流が流れるリードには、複数のワイヤ１４が用いら
れることが好ましい。また、必要に応じて一本のリード
と多数のパッド１５とを、ワイヤ１４で接続する場合も
ある。尚、リード１２ａ，１２ｂはワイヤがないので、
半導体チップ１０に固着しなくてよい。
ものもある。固着されたリードとパッド１５とは、ボン
ディングワイヤ１４で電気的に接続される。比較的大き
な電流が流れるリードには、複数のワイヤ１４が用いら
れることが好ましい。また、必要に応じて一本のリード
と多数のパッド１５とを、ワイヤ１４で接続する場合も
ある。尚、リード１２ａ，１２ｂはワイヤがないので、
半導体チップ１０に固着しなくてよい。
【００１１】また、半導体チップ１０に固着したリード
は、必ずしもワイヤで電気的接続を取らず、空きピンで
あってもよい。リード１３ａ〜１３ｅは、半導体チップ
１０の一主表面だけでなく、反対側の主表面にも固着し
てよく、あるいは半導体チップ１０の側面に固着するこ
とも好ましい。尚、半導体チップ１０の主表面のうちパ
ッド１５の部分以外は、あらかじめ絶縁性材で覆われて
いることが好ましい。
は、必ずしもワイヤで電気的接続を取らず、空きピンで
あってもよい。リード１３ａ〜１３ｅは、半導体チップ
１０の一主表面だけでなく、反対側の主表面にも固着し
てよく、あるいは半導体チップ１０の側面に固着するこ
とも好ましい。尚、半導体チップ１０の主表面のうちパ
ッド１５の部分以外は、あらかじめ絶縁性材で覆われて
いることが好ましい。
【００１２】即ち、本実施例の構成は、半導体パッケー
ジ１６の一辺からのみ複数のリード１３ａ〜１３ｅを有
し、前記リード１３ａ〜１３ｅの先端はＬ字型に折り曲
げられており、かつ前記半導体パッケージ１６を回路基
板（図示せず）に固定する両端それぞれ２つずつ反対方
向にＬ字型に折り曲げられたピン１２ａ，１２ｂを有す
る半導体記憶装置において、半導体チップ１０の主表面
と前記半導体パッケージ１６のリード１３ａ〜１３ｅと
を接着する手段を用いて、半導体チップ１０を固定・保
持するとともに、かつ前記半導体チップ１０上に設けら
れた金属配線に接続されたボンディングパッド１５と前
記リード１３ａ〜１３ｅとを、ボンディングワイヤ１４
により電気的に接続したことを特徴とする。
ジ１６の一辺からのみ複数のリード１３ａ〜１３ｅを有
し、前記リード１３ａ〜１３ｅの先端はＬ字型に折り曲
げられており、かつ前記半導体パッケージ１６を回路基
板（図示せず）に固定する両端それぞれ２つずつ反対方
向にＬ字型に折り曲げられたピン１２ａ，１２ｂを有す
る半導体記憶装置において、半導体チップ１０の主表面
と前記半導体パッケージ１６のリード１３ａ〜１３ｅと
を接着する手段を用いて、半導体チップ１０を固定・保
持するとともに、かつ前記半導体チップ１０上に設けら
れた金属配線に接続されたボンディングパッド１５と前
記リード１３ａ〜１３ｅとを、ボンディングワイヤ１４
により電気的に接続したことを特徴とする。
【００１３】リード形状を本実施例のようにすれば、ア
イランドとリードとを分離する必要がないので、従来の
組立技術を用いた場合と比較して、その分離領域に相当
する分だけ大きな半導体チップ１０を、同じ大きさのパ
ッケージに搭載することができる。又、リード１３ａ〜
１３ｅが半導体チップ１０上に配置されているため、そ
の形状を変えることにより、半導体チップ１０上のボン
ディングパッド１５の配置の自由度を増すことができ
る。
イランドとリードとを分離する必要がないので、従来の
組立技術を用いた場合と比較して、その分離領域に相当
する分だけ大きな半導体チップ１０を、同じ大きさのパ
ッケージに搭載することができる。又、リード１３ａ〜
１３ｅが半導体チップ１０上に配置されているため、そ
の形状を変えることにより、半導体チップ１０上のボン
ディングパッド１５の配置の自由度を増すことができ
る。
【００１４】さらに、ボンディングパッド１５を半導体
チップ１０の内側に配置した場合、リードの形状を自由
にできるので、従来技術ではボンディングワイヤ１４が
長くなって、半導体チップ１０に接触するという不具合
が発生したが、本実施例によればそのような問題も生じ
ない。
チップ１０の内側に配置した場合、リードの形状を自由
にできるので、従来技術ではボンディングワイヤ１４が
長くなって、半導体チップ１０に接触するという不具合
が発生したが、本実施例によればそのような問題も生じ
ない。
【００１５】本実施例は、半導体記憶装置に限定されて
いるが、これに限定されることなく、広く一般の半導体
装置にも適用できる。
いるが、これに限定されることなく、広く一般の半導体
装置にも適用できる。
【００１６】
【発明の効果】以上説明したように、本発明は、半導体
チップの主表面とパッケージのリードとを接着する手段
を用いて半導体チップを固定するとともに、特に半導体
チップ上に設けられたボンディングパッドとリードとを
ボンディングワイヤにより電気的に接続した場合、より
大きな半導体チップを搭載することができ、また半導体
チップ上のボンディングパッドの配置の自由度を増すこ
とができ、さらにボンディングワイヤの半導体チップへ
の接触を防ぐ効果を有する。
チップの主表面とパッケージのリードとを接着する手段
を用いて半導体チップを固定するとともに、特に半導体
チップ上に設けられたボンディングパッドとリードとを
ボンディングワイヤにより電気的に接続した場合、より
大きな半導体チップを搭載することができ、また半導体
チップ上のボンディングパッドの配置の自由度を増すこ
とができ、さらにボンディングワイヤの半導体チップへ
の接触を防ぐ効果を有する。
【図１】本発明の一実施例の半導体装置を示す透視図で
ある。
ある。
【図２】従来の半導体記憶装置を示す透視図である。
１０ 半導体チップ １１ アイランド １２ａ，１２ｂ ピン １３ａ，１３ｂ リード １４ ボンディングワイヤ １５ ボンディングパッド １６ パッケージ
Claims (2)
- 【請求項１】 長方形状の半導体チップを内蔵したパッ
ケージ内から外へ引き出した多数のリードを配列し、パ
ッケージ内から外へ引き出されたリードの先端箇所をＬ
字型に折り曲げて回路基板に固定・保持することによっ
て垂直にして使用する半導体装置において、前記半導体
チップのそれぞれの短辺に沿って配列したボンディング
パッド配列体の両側に一長辺側から前記半導体チップの
内部上に一対のリードが延在して該半導体チップの主面
にそれぞれ固着され、前記一長辺側から入り込んだ他の
複数のリードが該一長辺に沿って配列したボンディング
パッド配列体の近傍で該半導体チップの主面にそれぞれ
固着されていることを特徴とする半導体装置。 - 【請求項２】 前記半導体チップのそれぞれの短辺に沿
って配列したボンディングパッドはその両側の前記一対
のリードとボンディングワイヤでそれぞれ電気的に接続
され、前記一長辺に沿って配列したボンディングパッド
は前記他の複数のリードとボンディングワイヤでそれぞ
れ電気的に接続されている請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000931A JP2871984B2 (ja) | 1993-01-07 | 1993-01-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000931A JP2871984B2 (ja) | 1993-01-07 | 1993-01-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204386A JPH06204386A (ja) | 1994-07-22 |
| JP2871984B2 true JP2871984B2 (ja) | 1999-03-17 |
Family
ID=11487435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000931A Expired - Lifetime JP2871984B2 (ja) | 1993-01-07 | 1993-01-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871984B2 (ja) |
-
1993
- 1993-01-07 JP JP5000931A patent/JP2871984B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204386A (ja) | 1994-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |