JPS6037170A - マイクロ波高出力トランジスタ - Google Patents
マイクロ波高出力トランジスタInfo
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- JPS6037170A JPS6037170A JP58144760A JP14476083A JPS6037170A JP S6037170 A JPS6037170 A JP S6037170A JP 58144760 A JP58144760 A JP 58144760A JP 14476083 A JP14476083 A JP 14476083A JP S6037170 A JPS6037170 A JP S6037170A
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- 238000000605 extraction Methods 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はマイクロ波高出力トランジスタ、特にマイクロ
波帯高出力用砒化ガリウム電界効果形トランジスタ（以
下ＧａＡｓＦＥＴと記す）ｆｃ関する。
波帯高出力用砒化ガリウム電界効果形トランジスタ（以
下ＧａＡｓＦＥＴと記す）ｆｃ関する。
ＧａＡｓＦＥＴは年々高出力化が要求され、それに伴な
いゲート幅の増加、一つの半導体基板内で独立したトラ
ン、ジスタ機能を持り素子（以下セルと記す）の数の増
加、製品に使用する半導体基板数の増加が行なわれてき
ている。
いゲート幅の増加、一つの半導体基板内で独立したトラ
ン、ジスタ機能を持り素子（以下セルと記す）の数の増
加、製品に使用する半導体基板数の増加が行なわれてき
ている。
第１図は従来のマイクロ波高出力トランジスタチップの
一例の平面図である。
一例の平面図である。
第１図に示したマイクロ波高出力トランジスタチップは
一つの半導体基板内に４個のセルを持つ例で、図１ｃｊ
？いてｌａ、 ｌｂはソース引出し電極、２ａ〜２ｄが
ゲート引出し電極、３ａ〜３ｄがドレイン引出し電極、
４ａ〜４ｄが活性動作領域を示す。
一つの半導体基板内に４個のセルを持つ例で、図１ｃｊ
？いてｌａ、 ｌｂはソース引出し電極、２ａ〜２ｄが
ゲート引出し電極、３ａ〜３ｄがドレイン引出し電極、
４ａ〜４ｄが活性動作領域を示す。
４個のモルは横並びに配列され、ソースは２セルごとに
連絡されている。
連絡されている。
第２図は第１図に示すチップ會容量に組込んだマイクロ
波高出力トランジスタの要部平面図である。図に示すよ
うに各セルのドレイン引出し電極３ａ〜３ｄは、それぞ
れボンディングワイヤ７ Ｂ −／７ｄ ｉＣより容器
のドレイン引出し電極５にボンディングされ、各セルの
ゲート引出し電極２ａ〜２ｄは、それぞれボンディング
線８３〜８ｄによって半導体容器のゲートリード端子６
にボンディングされている。ソースの接地は金線、ＢＷ
合金箔金テープ、チップ側面のメタライズなどの方法が
あるが、第２図では半導体基板側面のメタライズによっ
て、放熱板９ｉＣ接地されている。
波高出力トランジスタの要部平面図である。図に示すよ
うに各セルのドレイン引出し電極３ａ〜３ｄは、それぞ
れボンディングワイヤ７ Ｂ −／７ｄ ｉＣより容器
のドレイン引出し電極５にボンディングされ、各セルの
ゲート引出し電極２ａ〜２ｄは、それぞれボンディング
線８３〜８ｄによって半導体容器のゲートリード端子６
にボンディングされている。ソースの接地は金線、ＢＷ
合金箔金テープ、チップ側面のメタライズなどの方法が
あるが、第２図では半導体基板側面のメタライズによっ
て、放熱板９ｉＣ接地されている。
前記したように、各セル全損並びにすると−たとえ各セ
ルのドレイン引出し電極を連結したとしても、一本のボ
ンディング線ではドレイン引出し電極のボンディングさ
れた点から各セルの活性動作領域までの距離に差があり
すぎ、各セルの出力の位相差による出力損失を生ず７）
ため−几Ｆ特性は悪化する。そのため従来の構造では、
各セルごとにドレイ／、ソース各一本ずつ計８本のボン
ディングが必要で６つた。また中央の２つのセルと外側
の２つのセルでは、温度分布が異なるために、セルごと
の動作状態の均一性に欠はノくンド特性の不均一、出力
の低下の一因となっていた。
ルのドレイン引出し電極を連結したとしても、一本のボ
ンディング線ではドレイン引出し電極のボンディングさ
れた点から各セルの活性動作領域までの距離に差があり
すぎ、各セルの出力の位相差による出力損失を生ず７）
ため−几Ｆ特性は悪化する。そのため従来の構造では、
各セルごとにドレイ／、ソース各一本ずつ計８本のボン
ディングが必要で６つた。また中央の２つのセルと外側
の２つのセルでは、温度分布が異なるために、セルごと
の動作状態の均一性に欠はノくンド特性の不均一、出力
の低下の一因となっていた。
上記したように−りの半導体基板内にセルを横並びに並
べ、各セルのソース、ゲート、ドレインの電極と容器の
接地電極、ゲートリード端子、ト。
べ、各セルのソース、ゲート、ドレインの電極と容器の
接地電極、ゲートリード端子、ト。
レインリード端子とをワイヤボンディングする構成のＧ
ａＡｓＦＥＴ では、出力が人きくなればなる程、使用
するセル数が多くなり、それに伴いボンディング点数も
増加する。このことは組立工数の増加、組立歩留りの低
下を招くという欠点力；めった。
ａＡｓＦＥＴ では、出力が人きくなればなる程、使用
するセル数が多くなり、それに伴いボンディング点数も
増加する。このことは組立工数の増加、組立歩留りの低
下を招くという欠点力；めった。
本発明の目的は、高出力ＧａＡｓＦｇＴの８２％性を高
めながら、ワイヤボンディング工数を減らし、組立歩留
り低下を防ぐと共に、組立の高速化全可能とするマイク
ロ波高出カド２／ジスタ奮提供することＫめる。
めながら、ワイヤボンディング工数を減らし、組立歩留
り低下を防ぐと共に、組立の高速化全可能とするマイク
ロ波高出カド２／ジスタ奮提供することＫめる。
本発明のマイクロ波高出力トラ／ジスタは、正方形の半
導体基板と、該半導体基板の中央部に設けられ前記半導
体基板の各辺に平行な辺を有する正方形のドレイン引出
し電極と、該ドレイン引出し電極の各辺に旧って独立し
た４つの活性動作領域と、該６活性動作領域と前記正方
形の半導体基板の各辺との間にそれぞれ配置されたノー
ス引出し電極と、前記ドレイン引出し電極の一つの対角
線の延長線上にかつ該対角線に対して隣ｐ合う活性動作
領域に共通になる工うに配置されたゲート引出し電極と
金含んで構成される。
導体基板と、該半導体基板の中央部に設けられ前記半導
体基板の各辺に平行な辺を有する正方形のドレイン引出
し電極と、該ドレイン引出し電極の各辺に旧って独立し
た４つの活性動作領域と、該６活性動作領域と前記正方
形の半導体基板の各辺との間にそれぞれ配置されたノー
ス引出し電極と、前記ドレイン引出し電極の一つの対角
線の延長線上にかつ該対角線に対して隣ｐ合う活性動作
領域に共通になる工うに配置されたゲート引出し電極と
金含んで構成される。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第３図に不発明の一実施例を示す平面図、第４図は第３
図の実施例の素子を容器へ組み込んだ一例の平面図でめ
る。
図の実施例の素子を容器へ組み込んだ一例の平面図でめ
る。
第３因に示すように％ １ａ〜１ｄはソース引出し電極
２ａ〜２ｂはゲート引出し電極、３はドレイン引出し電
極４ａ〜４ｄが活性動作領域會示す領域線である。この
実施例は、従来の電極配置とは異なり正方形の半導体基
板の中央部に前記半導体基板の各辺に平行な辺ｔもり各
セル共通の正方形のド・レイン引出し電極３を有し、前
記のドレイン引出し電極の各辺に沿って独立した４つの
活性動作領域４８〜４ｄ を配し、その活性動作領域と
チップの外周の間にソース引出し電極１８〜１ｄｔ−配
している。ゲート電極２ａ〜２ｂは、ＩＮ！り合う２セ
ルごとの共通の引出し電極で、ドレイン電極３の一つの
対角線の延長線上でドレイン電極とチップ外周の間に活
性動作領域にかからないように配置している。しかも、
各電極はドレイン引出し電極の中心に対して点対称、か
つドレイン引出し電極の対角線に対して線対称となるよ
うに配置しである。
２ａ〜２ｂはゲート引出し電極、３はドレイン引出し電
極４ａ〜４ｄが活性動作領域會示す領域線である。この
実施例は、従来の電極配置とは異なり正方形の半導体基
板の中央部に前記半導体基板の各辺に平行な辺ｔもり各
セル共通の正方形のド・レイン引出し電極３を有し、前
記のドレイン引出し電極の各辺に沿って独立した４つの
活性動作領域４８〜４ｄ を配し、その活性動作領域と
チップの外周の間にソース引出し電極１８〜１ｄｔ−配
している。ゲート電極２ａ〜２ｂは、ＩＮ！り合う２セ
ルごとの共通の引出し電極で、ドレイン電極３の一つの
対角線の延長線上でドレイン電極とチップ外周の間に活
性動作領域にかからないように配置している。しかも、
各電極はドレイン引出し電極の中心に対して点対称、か
つドレイン引出し電極の対角線に対して線対称となるよ
うに配置しである。
次に第４図に基き組立構造につき説明する。
第４図に示すように、先ず、第３図に示した素子を容器
のゲートリード端子６の中央部とドレインリード端子５
の中央部？結ぶ線に対して、トフンジスタのゲート引出
し電極２ａ、 ２ｂ及びドレイン引出し電極３が直角に
並ぶように、かつ、ト２／ジスタのドレイン引出し電極
３の中心部が前述の線上になるようにマウントシ、半導
体容器のゲ−ト引出し電極６とトランジスタのゲート引
出し電極２２〜２ｂｔ−それぞれボンディング線８ａ〜
８ｂでボンディングし、容器のドレイン引出し電極５と
トランジスタのドレイン引出し電極３の中央部をボンデ
ィング線７でボンディングする。ソースの接地方法は金
テープ、金線、側面メタライズなどがあるが、第４図で
は側面メタライズによって、トランジスタのソース引出
し電極１ａ〜１ｄが接地されているものとする。
のゲートリード端子６の中央部とドレインリード端子５
の中央部？結ぶ線に対して、トフンジスタのゲート引出
し電極２ａ、 ２ｂ及びドレイン引出し電極３が直角に
並ぶように、かつ、ト２／ジスタのドレイン引出し電極
３の中心部が前述の線上になるようにマウントシ、半導
体容器のゲ−ト引出し電極６とトランジスタのゲート引
出し電極２２〜２ｂｔ−それぞれボンディング線８ａ〜
８ｂでボンディングし、容器のドレイン引出し電極５と
トランジスタのドレイン引出し電極３の中央部をボンデ
ィング線７でボンディングする。ソースの接地方法は金
テープ、金線、側面メタライズなどがあるが、第４図で
は側面メタライズによって、トランジスタのソース引出
し電極１ａ〜１ｄが接地されているものとする。
第３図で例示した素子構造葡もつトランジスタ′ｔ−第
４図で例示したような容器への組込み万をすることによ
シチップのドレイン引出し電極へのワイヤボンディング
は１本、ゲートの引出し電極へのボンディングは２本、
計３本で済むようＩＣなった。また、トランジスタのド
レイン引出し電極へのボンディングは、ドレイン引出し
電極を共通化し、中央部にボンディングすることにより
、ボンデ４フフ部から各セルの活性動作領域までの距離
に差があることによって発生する出力損失も、従来構造
の素子で各セルの各ドレイン引出し電極と半導体容器の
ドレイン引出し電極と全それぞれワイヤボンディングし
たものと同等以下で済むと思われる。しかも各電極パタ
ーンの対象性から、各セルの温度分布も均一に近くなり
、畠度分布の不均一からくる帯域特性劣化、出力の低下
も改善烙れる。
４図で例示したような容器への組込み万をすることによ
シチップのドレイン引出し電極へのワイヤボンディング
は１本、ゲートの引出し電極へのボンディングは２本、
計３本で済むようＩＣなった。また、トランジスタのド
レイン引出し電極へのボンディングは、ドレイン引出し
電極を共通化し、中央部にボンディングすることにより
、ボンデ４フフ部から各セルの活性動作領域までの距離
に差があることによって発生する出力損失も、従来構造
の素子で各セルの各ドレイン引出し電極と半導体容器の
ドレイン引出し電極と全それぞれワイヤボンディングし
たものと同等以下で済むと思われる。しかも各電極パタ
ーンの対象性から、各セルの温度分布も均一に近くなり
、畠度分布の不均一からくる帯域特性劣化、出力の低下
も改善烙れる。
以上説明したように、本発明によれば、高周波特性を高
めながら、ワイヤボンデイング工数ケ減らし、組立歩留
シ低下金防ぐと共に、組立の高速化を可能としたマイク
ロ波高出力トランジスタが得られる。
めながら、ワイヤボンデイング工数ケ減らし、組立歩留
シ低下金防ぐと共に、組立の高速化を可能としたマイク
ロ波高出力トランジスタが得られる。
第１図は従来のマイクロ波扁出力トランジスタチップの
平面図、第２図は第１園に示すチップを容器に組込んだ
マイクロ波高出力トランジスタの要部平面図、第３図は
本発明の一実施例の平面図、第４図は容器に組込んだ一
実施例の平面図でめる。 １ａ〜１ｄ・・・・・・ソース引出し電極、２ａ〜２ｄ
・・・・・・ゲート引出電極、３，３ａ〜３ｄ・・・・
・・ドレイン引出し電極、４ａ〜４ｄ・・・・・・活性
動作領域、５・・・・・・ドレインリード端子、６・・
・・・・ゲートリード端子Ｊａ〜７ｄ・・・・・・ドレ
インボンディング線％ ８ａ〜８ｄ・・・・・・ゲート
ボンディング線、９・・・・・・放熱板。 卒１１２Ｔ 峯′３回
平面図、第２図は第１園に示すチップを容器に組込んだ
マイクロ波高出力トランジスタの要部平面図、第３図は
本発明の一実施例の平面図、第４図は容器に組込んだ一
実施例の平面図でめる。 １ａ〜１ｄ・・・・・・ソース引出し電極、２ａ〜２ｄ
・・・・・・ゲート引出電極、３，３ａ〜３ｄ・・・・
・・ドレイン引出し電極、４ａ〜４ｄ・・・・・・活性
動作領域、５・・・・・・ドレインリード端子、６・・
・・・・ゲートリード端子Ｊａ〜７ｄ・・・・・・ドレ
インボンディング線％ ８ａ〜８ｄ・・・・・・ゲート
ボンディング線、９・・・・・・放熱板。 卒１１２Ｔ 峯′３回
Claims (1)
- 【特許請求の範囲】 正方形の半導体基板と、該半導体基板の中央部に設けら
れ前記半導体基板の各辺に平行な辺を有する正方形のド
レイン引出し電極と、該ドレイン引出し電極の各辺に沿
って独立した４つの活性動作領域と、該各活性動作領域
と前記正方形の半導体基板の各辺との間にそれぞれ配置
されたソース引出し電極と、前記ドレイン引出し電極の
一つの対角線の延長線上にかつ該対角線に対して隣り合
う活性動作領域に共通になるよう配置されたゲート引出
し電極とを含むこと【特徴とするマイクロ波高出力トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144760A JPS6037170A (ja) | 1983-08-08 | 1983-08-08 | マイクロ波高出力トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144760A JPS6037170A (ja) | 1983-08-08 | 1983-08-08 | マイクロ波高出力トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037170A true JPS6037170A (ja) | 1985-02-26 |
Family
ID=15369758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144760A Pending JPS6037170A (ja) | 1983-08-08 | 1983-08-08 | マイクロ波高出力トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037170A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222266B1 (en) * | 1997-09-25 | 2001-04-24 | Nec Corporation | Miniaturization of a semiconductor chip |
| US6521992B2 (en) * | 2000-04-21 | 2003-02-18 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Semiconductor apparatus |
-
1983
- 1983-08-08 JP JP58144760A patent/JPS6037170A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222266B1 (en) * | 1997-09-25 | 2001-04-24 | Nec Corporation | Miniaturization of a semiconductor chip |
| US6521992B2 (en) * | 2000-04-21 | 2003-02-18 | Kabushiki Kaisha Toyoda Jidoshokki Seisakusho | Semiconductor apparatus |
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