JP3152145B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にマスタスライス化された単体トランジスタを搭載す
る半導体装置に関する。
【０００２】
【従来の技術】従来の高周波（ＲＦ）用のトランジスタ
例えばＲＦ用のバイポーラトランジスタでは、複数の製
品をマスタスライス方式で製造する際には一つの半導体
チップの中に異なるエミッタ電極の数（以下、フィンガ
ー数と呼称する）のトラジスタセルを複数個配置して、
その中で必要なフィンガー数のトラジスタセルを使用し
たり、隣接した異るフィンガー数のトラジスタセルを組
み合わせて使用するという方法をとっていた。
【０００３】以下、このような従来の技術を図７乃至図
９に基づいて説明する。ここで、図７および図８は、従
来のマスタスライス方式で形成されたトランジスタの半
導体チップの平面図であり、図９はこの半導体チップを
リードフレームのリードに接続した場合の平面図を示し
ている。
【０００４】図７（ａ）に示すように、半導体チップ１
０１の所定の領域に第１のトランジスタセル１０２、第
２のトランジスタセル１０３および第３のトランジスタ
セル１０４が形成されている。ここで、これらのトラジ
スタセルは、それぞれエミッタ、ベースおよびコレクタ
を有するバイポーラトランジスタであり、そのトランジ
スタのフィンガー数は互いに異るものである。すなわ
ち、そのトランジスタの大きさは互いに異るように形成
されている。なお、これらのトランジスタセルには、半
導体チップ内での配置を明確にする目的で斜線が施され
ている。
【０００５】このようなトランジスタセルの配置された
半導体チップにおいては、使用目的にあったＲＦ特性や
電流値に合わせて図７（ｂ）、図７（ｃ）あるいは図８
（ａ）、図８（ｂ）等のように使用トラジスタセル数と
電極形状を変えて複数品種のトランジスタが製造される 図７（ｂ）においては、第１のトランジスタセル１０２
にボンディングパッド１０５および１０６がそれぞれ配
線を通して接続される。ここで、ボンディングパッド１
０５は第１のトランジスタセル１０２のエミッタに接続
され、ボンディングパッド１０６は第１のトラジスタセ
ル１０２のベースに接続されている。なお、コレクタの
電極引き出しは半導体チップ１０１の裏面からなされ
る。
【０００６】図７（ｃ）においては、第１のトランジス
タセル１０２と第２のトランジスタセル１０３にボンデ
ィングパッド１０７および１０８がそれぞれ配線を通し
て接続される。ここでは、ボンディングパッド１０７は
第１のトランジスタセル１０２と第２のトランジスタセ
ル１０３のエミッタに共通に接続され、ボンディングパ
ッド１０８は第１のトラジスタセル１０２と第２のトラ
ンジスタセル１０３のベースに共通に接続されている。
この場合も、コレクタの電極引き出しは半導体チップ１
０１の裏面からなされる。
【０００７】図８（ａ）においては、同様に、第１のト
ランジスタセル１０２、第２のトランジスタセル１０３
および第３のトランジスタセル１０４に共通したボンデ
ィングパッド１０９および１１０が形成される。ここで
は、ボンディングパッド１０９は第１のトランジスタセ
ル１０２、第２のトランジスタセル１０３および第３の
トランジスタセル１０４のエミッタに配線を通して接続
され、ボンディングパッド１１０は第１のトラジスタセ
ル１０２、第２のトランジスタセル１０３および第３の
トランジスタセル１０４のベースに配線を通して接続さ
れている。この場合も、コレクタの電極引き出しは半導
体チップ１０１の裏面からなされる。
【０００８】図８（ｂ）は、２つのボンディングパッド
が同一のエミッタに接続される場合を想定して示されい
る。すなわち、第１のトランジスタセル１０２および第
２のトランジスタセル１０３のエミッタにボンディング
パッド１１１および１１２が配線を通して接続されてい
る。そして、ボンディングパッド１１３は第１のトラジ
スタセル１０２および第２のトランジスタセル１０３の
ベースに配線を通して接続されている。この場合でも、
コレクタの電極引き出しは半導体チップ１０１の裏面か
らなされる。
【０００９】以上に説明したように、従来のマスタスラ
イス化されたトラジスタを有する半導体チップの場合に
は、製品の品種によりボンディングパッドの位置は半導
体チップ内でそれぞれ異っている。
【００１０】次に、このような半導体チップをリードフ
レームに封止する場合について図９に基づいて説明す
る。図９（ａ）は、図７（ｂ）で説明した半導体チップ
を封止する場合であり、図９（ｂ）は、図８（ａ）で説
明した半導体チップを封止する場合である。
【００１１】図９（ａ）に示すように、半導体チップ１
０１のボンディングパッド１０５はボンディングワイヤ
１１４でリード１１５に接続される。同様に、ボンディ
ングパッド１０６はボンディングワイヤ１１６でリード
１１７に接続される。そして、半導体チップ１０１はリ
ード１１８にマウントされて接続される。
【００１２】図８（ａ）の半導体チップの場合には、図
９（ｂ）に示すように、半導体チップ１０１のボンディ
ングパッド１０９はボンディングワイヤ１１９でリード
１１５に接続される。同様に、ボンディングパッド１１
０はボンディングワイヤ１２０でリード１１７に接続さ
れる。そして、半導体チップ１０１はリード１１８にマ
ウントされて接続される。
【００１３】
【発明が解決しようとする課題】以上に説明した従来の
技術で、同一のエミッタに接続されるボンディングパッ
ドを２つ配置した場合を図８（ｂ）で説明した。しか
し、このような半導体チップをリードフレーム等に組立
てる際にパッド間距離の確保およびパッド配置の禁止領
域の制限等があり、左右の電極引き出し形状が異なって
しまう。このため、このようなトランジスタセルのレイ
アウトの場合にはボンディングパッドはエミッタ用、ベ
ース用それぞれ１個ずつしか配置できなかった。
【００１４】また、この従来の技術では、品種が異なる
毎にすなわち使用するトランジスタセルの数および組み
合わせが異なる毎にボンディングパッドの位置も異なる
ことになる。図９（ａ）および図９（ｂ）で説明したよ
うに、各場合でボンディングパッド位置が異なることが
わかる。すなわち、ボンディング時に組立品種切り替え
毎にボンダー位置合わせが必要となり、組立て効率が悪
くなるという問題があった。また、低い周波帯で使用す
る際には使用周波数の一波長が長いためにＲＦ特性に影
響は現れないが、ギガＨｚの高周波帯たとえばＬ帯（１
〜２ギガＨｚ帯）のような高い周波帯で使用する際には
各トラジスタセルのボンディングパッドまでの電極引き
出し距離が異なった場合、出力となるボンディングパッ
ドでは位相の異なる複数のＲＦ波が入り、これが例えば
トラジスタの電力利得の低下や周波数特性劣化につなが
ることがあった。また、組立品種毎にボンディングワイ
ヤ長が異なるためこれらのトランジスタを使用するモジ
ュール等を設計する際に必要なデバイスパラメータを抽
出する時にはトランジスタ部分およびそれ以外の部分で
それぞれ品種毎に抽出する必要があり設計効率が悪かっ
た。さらに、電極引き出し形状が左右で異なった場合、
各トランジスタセルに対するインピーダンスや寄生容量
値が異なってくる。さらに各トラジスタセルサイズの違
いにより動作時の発熱量が異なり、接合温度が異なって
くる。そしてベース−エミッタ間電圧がトラジスタセル
毎に違ってきて半導体チップとしてのトランジスタ動作
点がずれ、電力利得の低下や周波数特性劣化につながる
いう問題点があった。
【００１５】本発明の目的は、上記の問題点を解決し、
高周波用のトランジスタをマスタスライス方式で形成し
高いトランジスタ特性を有する半導体装置を提供するこ
とにある。
【００１６】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体チップ上にマスタスライス方式で形
成されるトランジスタのみを有する半導体装置におい
て、前記マスタスライス方式で製造されるトランジスタ
の製品群の中で最小規模となるトランジスタが主トラン
ジスタセルとして前記半導体チップの中心部に配置さ
れ、前記主トランジスタセルを挟み前記半導体チップ上
で対称となる位置に副トランジスタセルが配置されてい
る。
【００１７】ここで、前記副トランジスタセルのトラン
ジスタ能力は、前記主トランジスタセルの能力より小さ
くなるように設定される。
【００１８】また、前記主トランジスタセルおよび副ト
ランジスタセルは同一の単体トランジスタで構成されて
いる。
【００１９】また、前記副トランジスタセルが複数個前
記半導体チップ上に配置され、前記複数の副トランジス
タセルは主トランジスタセルの配置位置から遠ざかるに
従いそのトランジスタ能力が小さくなるように設定され
る。
【００２０】ここで、前記トランジスタはバイポーラト
ランジスタである。
【００２１】さらには、トランジスタセルの電極に接続
されるボンディングパッドは、前記半導体チップの中心
線に対し左右に対称になるように配置されている。ある
いは、バイポーラトランジスタのエミッタに接続される
複数のボンディングパッドが半導体チップの中心線に対
して左右に対称になる位置に配置されている。
【００２２】そして、前記主トランジスタセルおよび副
トランジスタセルと前記ボンディングパッドとは、半導
体チップの中心線に対し左右に対称になるように配設さ
れた配線を通して接続されている。
【００２３】このようなトランジスタセルおよびボンデ
ィングパッドの半導体チップ上配置の対称性は、マスタ
スライス方式で構成されるようになるトランジスタ製品
群の製造効率を大幅に向上させる。さらに、この対称性
はトランジスタの動作時で半導体チップ上での発熱量を
均一にするようになる。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。以下、図１乃至図３に基づいて本
発明の第１の実施の形態を説明する。ここで、図１は、
本発明でマスタスライス化されたトランジスタの半導体
チップの平面図である。そして、図２は、図１（ａ）に
記したＡ−Ｂで切断したトランジスタセルの断面図であ
る。さらに、図３はこの半導体チップをリードフレーム
に組み立てる場合の平面図を示している。
【００２５】図１（ａ）に示すように、半導体チップ１
の中央の領域に主トランジスタセル２が設けられる。そ
して、副トランジスタセル３および４が、上記の主トラ
ンジスタセル２の左右の対称の位置に配置される。ここ
で、主トランジスタセル２は、マスタスライス方式で製
造される製品群のうちの最小のトランジスタで構成され
る。そして、副トランジスタセル３および４は、主トラ
ンジスタセル２を加えて、マスタスライス方式で製造さ
れる製品群のうちの最大のトランジスタを構成できるよ
うに形成される。
【００２６】これらのトランジスタセルは、単体のバイ
ポーラトランジスタの複数個あるいは１個で構成され
る。そして、この単体のバイポーラトランジスタの大き
さおよび構造は全く同一となるように設定される。
【００２７】また、これらのトラジスタの配置におい
て、副トランジスタセル３および４の大きさは主トラン
ジスタセル２のそれより小さくなるように設定される。
【００２８】そして、このようなトランジスタセルの配
置された半導体チップにおいては、使用目的にあったＲ
Ｆ特性や電流値に合わせて図１（ａ）あるいは図１
（ｂ）のように使用トラジスタセル数と電極形状を変え
て複数品種のトランジスタが製造されるようになる。
【００２９】図１（ａ）においては、主トランジスタセ
ル２にボンディングパッド５および６が配線を通して接
続される。ここで、ボンディングパッド５は主トランジ
スタセル２のエミッタに接続され、ボンディングパッド
６は主トラジスタセル２のベースに接続されている。な
お、コレクタの電極引き出しは半導体チップ１の裏面か
らなされる。
【００３０】図１（ｂ）においては、主トランジスタセ
ル２、副トランジスタセル３および４にボンディングパ
ッド５および６が接続される。ここでは、ボンディング
パッド５は主トランジスタセル２、副トランジスタセル
３および４のエミッタに配線を通して共通に接続され、
ボンディングパッド６は主トラジスタセル２、副トラン
ジスタセル３および４のベースに共通に接続されてい
る。この場合も、コレクタの電極引き出しは半導体チッ
プ１の裏面からなされる。
【００３１】このように、本発明のマスタスライス方式
のトランジスタでは、半導体チップ上でのボンディング
パッドの配置は、製品の品種が変っても同一位置になる
ように設定される。
【００３２】次に、図２に基づいて主トランジスタセル
２の構造を説明する。図２に示すように、Ｎ+ 型シリコ
ン基体１１の上にＮ- 型エピタキシャル層１２が形成さ
れている。そして、このＮ- 型エピタキシャル層１２お
よびＮ+ 型シリコン基体１１の所定の領域に選択的に素
子分離絶縁膜１３が形成されている。そして、素子の活
性領域に次のようなバイポーラトランジスタが形成され
る。すなわち、Ｐ+ 型拡散領域１４が形成されてグラフ
トベースとなり、Ｐ型ベース領域１５が形成され、この
領域の中にＮ+ 型エミッタ領域１６が形成される。ここ
で、これらのＰ+ 型拡散領域１４、Ｐ型ベース領域１５
およびＮ+ 型エミッタ領域１６は、その平面形状が短冊
形状になるように形成されている。
【００３３】そして、層間絶縁膜１７が形成され、Ｐ+
型拡散領域１４およびＮ+ 型エミッタ領域１６上の層間
絶縁膜１７にコンタクト孔が設けられる。このコンタク
ト孔を通してＮ+ エミッタ領域１６に接続されるＮ+ ポ
リシリコン１８が形成される。さらに、このＮ+ ポリシ
リコン１８に接続するエミッタ領域１９が形成される。
また、Ｐ+ 型拡散領域１４に接続してバリアメタル２０
が形成され、このバリアメタル２０に接続してベース電
極２１が形成される。
【００３４】このように形成されるエミッタ電極１９お
よびベース電極２１は共にその平面形状が短冊状であ
る。そして、図２に示す３本のエミッタ電極１９は、平
面形状で櫛形に接続される。同様に、４本のベース電極
２１も櫛形に接続される。ここで、図２に示したエミッ
タ電極１９の数が先述したフィンガー数である。この場
合は、フィンガー数は３になる。
【００３５】次に、本発明のような半導体チップをリー
ドフレームに封止する場合について図３に基づいて説明
する。ここで、図３（ａ）は、図１（ａ）で説明した半
導体チップを封止する場合であり、図３（ｂ）は、図１
（ｂ）で説明した半導体チップを封止する場合である。
【００３６】図３（ａ）に示すように、半導体チップ１
のボンディングパッド５はボンディングワイヤ３１でリ
ード３２に接続される。同様に、ボンディングパッド６
はボンディングワイヤ３３でリード３４に接続される。
そして、半導体チップ１はリード３５にマウントされて
接続される。
【００３７】図１（ｂ）の半導体チップの場合には、ワ
イヤボンディングは図１（ａ）の半導体チップの場合と
全く同一である。すなわち、図３（ｂ）に示すように、
半導体チップ１のボンディングパッド５はボンディング
ワイヤ３６でリード３２に接続される。同様に、ボンデ
ィングパッド６はボンディングワイヤ３７でリード３４
に接続される。そして、半導体チップ１はリード３５に
マウントされて接続される。
【００３８】このように、マスタスライス方式で製造さ
れる製品のトランジスタセル配置およびボンディングパ
ッド配置を同一とすることで、ボンディング時の組立品
種切り替え毎の位置合わせが不要となり、組立効率が向
上する。また、本発明では品種が異なってもボンディン
グパッド位置ならびにボンディングワイヤ長が同じた
め、デバイスパラメータ抽出時にはワイヤに起因するパ
ラメータは共通して用いることができ、それぞれのトラ
ンジスタ部分のパラメータのみを抽出すればよいことに
なり、設計にかかる時間が短縮でき設計効率が向上す
る。
【００３９】このように本発明においては、トランジス
タセルが半導体チップの中心で左右に対称になるように
配置される。このため、高周波でのトランジスタ特性が
向上する。この効果について図４で説明する。図４は、
バイポーラトランジスタのベースへの入力パワーとコレ
クタの出力パワーの関係を示す。ここで、トランジスタ
は縦型ＮＰＮトランジスタであり、電源電圧Ｖｃｃ＝３
Ｖ、動作周波数ｆ＝１．９ギガＨｚである。なお、パワ
ーはデシベル（ｄＢｍ）表示で示される。
【００４０】図中の本発明の場合は、図１（ｂ）で説明
した半導体チップを測定した結果であり、従来の技術の
場合は、図８（ａ）で説明した半導体チップを測定した
結果である。ここで、全体のトランジスタの大きさはと
もに同一になるように構成されている。
【００４１】図４から判るように、低パワーの領域で
は、入力パワーが増加すると出力パワーも比例して増加
する。そして、これらのパワーがある程度以上になる
と、出力パワーの増加分は小さくなり飽和する。本発明
の場合では、従来の技術の場合より、出力パワーの比例
して増加する領域が高くなると共に出力パワーの飽和値
すなわちサチュレーションパワーが増大する。このよう
に、本発明の場合では、トランジスタが、従来の技術の
場合より高いパワー領域まで動作するようになる。トラ
ンジスタの利得は、図４で出力パワー（ｄＢｍ）値から
入力パワー（ｄＢｍ）値を引いた値で得られる。図４か
ら判るように、本発明の場合は、高い入力パワーにおい
て、従来の技術の場合よりトランジスタ利得が高くな
る。
【００４２】本発明の場合にはトランジスタ動作で発生
する熱量は、半導体チップの中心部で比較的に多くな
り、その周辺に向かって点対称的に少なくなる。また、
このトランジスタ動作で発生した熱の放熱は、半導体チ
ップの中心からその周辺に向って行われる。これらの結
果、トランジスタ動作で発生する熱は半導体チップ上で
ほぼ均一に分布するようになり半導体チップの動作時温
度は平均化され低下する。このため、トランジスタの熱
損失は低減され図４で説明したような効果が生じるよう
になる。さらには、トランジスタの熱暴走も回避される
ようになる。
【００４３】これに対し、従来の技術の場合にはトラン
ジスタ動作で発生する熱は、半導体チップの偏った領域
で多くなる。例えば、図８（ａ）で説明した第３のトラ
ンジスタセル１０４の領域で熱発生が多くなる。この場
合には、高い発熱中心が半導体チップの周辺に偏るた
め、放熱も半導体チップ上で均一になされなくなる。そ
して、半導体チップの動作時温度に大きなムラが生じ、
一部では非常に高くなり一部では本発明の場合より低く
なる。ここで、非常に高くなる領域のトランジスタで
は、熱損失が異常に大きくなり図４で説明したような高
いパワー領域での動作が難しくなる。さらには、この場
合には、トランジスタの熱暴走が生じ易くなる。
【００４４】次に、図５と図６に基づいて本発明の第２
の実施の形態を説明する。ここで、図５は半導体チップ
の平面図であり図６はこの半導体チップをリードフレー
ムに封止するためのボンディグ平面図である。
【００４５】本実施の形態は、エミッタ用の２つのボン
ディングパッドが形成される場合である。
【００４６】第１の実施の形態と同様に、図５（ａ）に
示すように、半導体チップ１の中央の領域に主トランジ
スタセル２が設けられ、副トランジスタセル３および４
が、上記の主トランジスタセル２の左右の対称の位置に
配置される。ここで、主トランジスタセル２は、マスタ
スライス方式で製造される製品群のうちの最小のトラン
ジスタで構成される。また、副トランジスタセル３およ
び４は、主トランジスタセル２を加えて、マスタスライ
ス方式で製造される製品群のうちの最大のトランジスタ
を構成するように形成される。
【００４７】これらのトランジスタセルは、単体のバイ
ポーラトランジスタの複数個あるいは１個で構成され
る。そして、この単体のバイポーラトランジスタの大き
さおよび構造は全く同一となるように設定される。
【００４８】また、これらのトラジスタの配置におい
て、副トランジスタセル３および４の大きさは主トラン
ジスタセル２のそれより小さくなるように設定される。
【００４９】図５（ａ）に示すように、主トランジスタ
セル２のエミッタにボンディングパッド７および８が形
成される。そして、ボンディングパッド９は主トラジス
タセル２のベースに接続されている。さらに、コレクタ
の電極引き出しは半導体チップ１の裏面からなされる。
【００５０】図５（ｂ）に示すように、主トランジスタ
セル２と副トランジスタセル３および４のエミッタにボ
ンディングパッド７および８が形成される。そして、ボ
ンディングパッド９は主トラジスタセル２と副トランジ
スタセル３および４のベースに接続されている。この場
合でも、コレクタの電極引き出しは半導体チップ１の裏
面からなされる。
【００５１】以上のようなエミッタに接続される２つの
ボンディングパッドを有するマスタスライス化した半導
体チップの場合でも、製品によりボンディングパッドの
位置は半導体チップ内で同一になるように設定される。
【００５２】図５（ａ）で説明した半導体チップをリー
ドフレームに封止する場合、図６（ａ）に示すように、
半導体チップ１のエミッタ用のボンディングパッド７は
ボンディングワイヤ４１でリード４２に接続される。同
様に、エミッタ用のボンディングパッド８もボンディン
グワイヤ４３でリード４２’に接続される。ここで、リ
ード４２とリード４２’は１本のリードとして形成され
ている。さらに、ベース用のボンディングパッド９はボ
ンディングワイヤ４４でリード４５に接続される。そし
て、半導体チップ１はリード４６にマウントされて接続
される。
【００５３】図５（ｂ）の半導体チップの場合にも、ワ
イヤボンディングは図５（ａ）の半導体チップの場合と
全く同一である。すなわち、図６（ｂ）に示すように、
半導体チップ１のエミッタ用のボンディングパッド７は
ボンディングワイヤ４７でリード４２に接続される。同
様に、エミッタ用のボンディングパッド８もボンディン
グワイヤ４８でリード４２’に接続される。さらに、ベ
ース用のボンディングパッド９は、ボンディングワイヤ
４９でリード４５に接続される。そして、半導体チップ
１はリード４６にマウントされ接続される。
【００５４】本発明を適用するような高周波用のトラン
ジスタでは、ボンディングワイヤに起因するインダクタ
ンスの大きさはワイヤ長を一定にした場合、ワイヤ径が
大きくなるとインダクタンスは小さくなる。このため、
第２の実施の形態のようにエミッタ用のボンディングパ
ッドを２つ設け、２つのボンディングワイヤでリードに
接続することで、インダクタンスはワイヤ１つの場合に
比べて約１／２になる。特にエミッタ側のインダクタン
スはトランジスタのＲＦ特性に非常に影響するため、こ
のインダクタンス低減の効果は大きいものとなる。
【００５５】また、半導体チップ上でのトランジスタセ
ル配置およびボンディングパッド配置を同一にすること
で、ボンディング時の組立て品種切り替え毎の位置合わ
せが不要となり、組立効率が向上する。また、半導体チ
ップ内では各トランジスタセルの配線長が等しくなるた
めに各トランジスタセルに対するインピーダンスや寄生
容量値が等しくなり、トランジスタ内のバランスが良く
なる。さらに半導体チップ内で中心に大きなトランジス
タセルを、その両側に小さいトラジスタセルを均等に配
置することでチップ内の熱バランスも良くなる。従っ
て、電力利得の低下や周波数特性劣化は起こらなくな
る。さらに、複数ボンディングパッド化することによ
り、インダクタンスが減少し、周波数特性が向上する。
加えるに、品種が異なってもボンディングパッド位置な
らびにボンディングワイヤ長が同じため、デバイスパラ
メータ抽出時にはワイヤに起因するパラメータは共通し
て用いることができる。そして、それぞれのトランジス
タ部分のパラメータのみを抽出すればよいことになり、
設計にかかる時間は短縮され設計効率が大幅に向上する
ようになる。
【００５６】以上の実施の形態では、副トランジスタセ
ルが半導体チップの左右に各１個配置される場合につい
て説明された。本発明はこのような例に限定されるもの
でなく、副トランジスタセルが左右にそれぞれ複数個形
成されてもよい。但し、この場合にはトランジスタセル
のフィンガー数は、半導体チップの周辺になるとともに
減少するように設定されるのがよい。
【００５７】また、発明の実施の形態では、トランジス
タセルがバイポーラトランジスタで構成される場合につ
いて説明された。しかし、本発明は、このトランジスタ
としてＭＩＳＦＥＴあるいはＭＥＳＦＥＴでも同様に形
成されるものである。但し、このような電界効果トラン
ジスタの場合には、フィンガー数はソース電極の数とし
て考えるものとする。他は、バイポーラトランジスタで
説明したのと同様に考えるものとする。
【００５８】
【発明の効果】以上に詳しく説明したようにマスタスラ
イス化した高周波用のトラジスタにおいて、本発明のよ
うな半導体チップ内でのトランジスタセル配置およびボ
ンディングパッド配置とすることで、半導体チップ内で
のレイアウトに起因するトランジスタの高周波特性の劣
化はなくなる。さらには、高周波トランジスタの電力高
利得あるいは高パワー化等のＲＦ特性の向上が得られる
ようになる。
【００５９】また、マスタスライスで製造される各製品
において、ボンディングパッド位置およびボンディング
ワイヤ長が同じになることによりトランジスタの組立て
効率が大幅に向上する。そして、このようなトランジス
タを用いるハイブリッド回路の設計効率が向上するよう
になる。
【００６０】このように本発明によれば、高周波用のト
ランジスタ製品群がマスタスライス方式て高精度にしか
も容易に製造できるようになる。このため、高周波用の
トランジスタの低コスト化がさらに促進されるようにな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための半
導体チップの平面図である。
【図２】上記の実施の形態を説明するためのトランジス
タセルの断面図である。
【図３】上記半導体チップを接続したリードフレームの
平面図である。
【図４】本発明の効果を説明するトランジスタの高周波
特性を示すグラフである。
【図５】本発明の第２の実施の形態を説明するための半
導体チップの平面図である。
【図６】上記半導体チップを接続したリードフレームの
平面図である。
【図７】従来の技術を説明するための半導体チップの平
面図である。
【図８】従来の技術を説明するための半導体チップの平
面図である。
【図９】従来の技術の半導体チップを接続したリードフ
レームの平面図である。
【符号の説明】
１，１０１ 半導体チップ ２ 主トランジスタセル ３，４ 副トランジスタセル ５，６，７，８，９ ボンディングパッド １１ Ｎ+ 型シリコン基体 １２ Ｎ- エピタキシャル層 １３ 素子分離絶縁膜 １４ Ｐ+ 型拡散層 １５ Ｐ型ベース領域 １６ Ｎ+ 型エミッタ領域 １７ 層間絶縁膜 １８ Ｎ+ 型ポリシリコン １９ エミッタ電極 ２０ バリアメタル ２１ ベース電極 ３１，３３，３６，３７ ボンディングワイヤ ４１，４３，４４，４６，４８，４９ ボンディング
ワイヤ ３２，３４，３５，４２，４２’，４５，４６ リー
ド １０２ 第１のトランジスタセル １０３ 第２のトランジスタセル １０４ 第３のトランジスタセル １０５，１０６，１０７，１０８ ボンディングパッ
ド １０９，１１０，１１１，１１２，１１３ ボンディ
ングパッド １１５，１１７，１１８ リード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 H01L 21/331 H01L 21/60 301 H01L 29/73

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 マスタスライス方式により形成されるト
    ランジスタを半導体チップ上に有する半導体装置であっ
    て、前記マスタスライス方式によるトランジスタの製品
    群の中で最小規模となる単体トランジスタが主トランジ
    スタセルとして前記半導体チップの中心部に配置され、
    前記半導体チップ上で前記主トラジスタセルを中心にし
    て対称となる位置に前記単体トランジスタで構成される
    複数の副トランジスタセルが配置されていることを特徴
    とする半導体装置。
  2. 【請求項２】 マスタスライス方式により形成されるト
    ランジスタを半導体チップ上に有する半導体装置であっ
    て、前記マスタスライス方式によるトランジスタの製品
    群の中で最小規模となるバイポーラトランジスタが主ト
    ランジスタセルとして前記半導体チップの中心部に配置
    され、前記半導体チップ上で前記主トラジスタセルを中
    心にして対称となる位置にバイポーラトランジスタで構
    成される複数の副トランジスタセルが配置されているこ
    とを特徴とする半導体装置。
  3. 【請求項３】 マスタスライス方式により形成されるト
    ランジスタを半導体チップ上に有する半導体装置であっ
    て、前記マスタスライス方式によるトランジスタの製品
    群の中で最小規模となるトランジスタが主トランジスタ
    セルとして前記半導体チップの中心部に配置され、前記
    半導体チップ上で前記主トラジスタセルを中心にして対
    称となる位置に複数の副トランジスタセルが配置され、
    前記主トランジスタセルあるいは副トランジスタセルの
    電極に接続されるボンディングパッドは、前記半導体チ
    ップの中心から左右に対称になる位置に配置されている
    ことを特徴とする半導体装置。
  4. 【請求項４】 前記副トランジスタセルのトランジスタ
    能力は、前記主トランジスタセルの能力より小さくなっ
    ていることを特徴とする請求項１、請求項２または請求
    項３記載の半導体装置。
  5. 【請求項５】 前記副トランジスタセルが複数個前記半
    導体チップ上に配置され、前記複数の副トランジスタセ
    ルは主トランジスタセルの配置位置から遠ざかるに従い
    そのトランジスタ能力が小さくなっていることを特徴と
    する請求項１、請求項２、請求項３または請求項４記載
    の半導体装置。
  6. 【請求項６】 前記主トランジスタセルおよび副トラン
    ジスタセルがバイポーラトランジスタで構成されている
    ことを特徴とする請求項１、請求項３、請求項４または
    請求項５記載の半導体装置。
  7. 【請求項７】 前記主トランジスタセルあるいは副トラ
    ンジスタセルの電極に接続されるボンディングパッド
    は、前記半導体チップの中心から左右に対称になる位置
    に配置されていることを特徴とする請求項１、請求項
    ２、請求項４、請求項５または請求項６記載の半導体装
    置。
  8. 【請求項８】 エミッタに接続される複数のボンディン
    グパッドが半導体チップの中心から左右に対称になる位
    置に配置して形成されていることを特徴とする請求項６
    記載の半導体装置。
  9. 【請求項９】 前記主トランジスタセルおよび副トラン
    ジスタセルと前記ボンディングパッドとが、半導体チッ
    プの中心から左右に対称になるように配設された配線を
    通して接続されていることを特徴とする請求項３、請求
    項７または請求項８記載の半導体装置。
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