JPS6348193B2 - - Google Patents
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- JPS6348193B2 JPS6348193B2 JP55121516A JP12151680A JPS6348193B2 JP S6348193 B2 JPS6348193 B2 JP S6348193B2 JP 55121516 A JP55121516 A JP 55121516A JP 12151680 A JP12151680 A JP 12151680A JP S6348193 B2 JPS6348193 B2 JP S6348193B2
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- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 2
- 230000000087 stabilizing effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000000605 extraction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は高周波高出力トランジスタに関する。
最近のマイクロ波帯における固体素子の進出に
は目覚しいものがあり、例えば高出力シリコン・
バイポーラ・トランジスタを例にとつてもその出
力電力は増加の一途をたどつている。こうした傾
向は今後もなお一層進展すると思われるが、一方
では、マイクロ波通信網の質的向上チヤンネル数
の増加等を図るため高出力リニアトランジスタの
需要も大きくなりつつある。
は目覚しいものがあり、例えば高出力シリコン・
バイポーラ・トランジスタを例にとつてもその出
力電力は増加の一途をたどつている。こうした傾
向は今後もなお一層進展すると思われるが、一方
では、マイクロ波通信網の質的向上チヤンネル数
の増加等を図るため高出力リニアトランジスタの
需要も大きくなりつつある。
シリコン・バイポーラ・トランジスタをリニア
トランジスタとして使用する場合には、エミツタ
接地型式でのＡ級もしくはAB級動作で用いるこ
ととし、リニアリテイを向上させるために飽和出
力よりも非常に低いレベルで用いるのが普通であ
る。
トランジスタとして使用する場合には、エミツタ
接地型式でのＡ級もしくはAB級動作で用いるこ
ととし、リニアリテイを向上させるために飽和出
力よりも非常に低いレベルで用いるのが普通であ
る。
従つて、リニアトランジスタで高出力のものを
得るためには、非常に大きな飽和出力のトランジ
スタが必要となり、そのためにリニアトランジス
タの構成要素であるトランジスタ（これをトラン
ジスタ・セルと呼ぶ）を多数並列運転することと
なる。
得るためには、非常に大きな飽和出力のトランジ
スタが必要となり、そのためにリニアトランジス
タの構成要素であるトランジスタ（これをトラン
ジスタ・セルと呼ぶ）を多数並列運転することと
なる。
第１図は従来の高出力リニアトランジスタの一
例の等価回路である。
例の等価回路である。
この回路はトランジスタ・セルT1〜Toを多数
個並列接続して一つのトランジスタを構成し、電
源電圧Vccを端子１に印加し、入力電力及び出力
電力はそれぞれ端子１および２から注入もしくは
取出すことになる。ダイオードＤは温度補償用で
ある。
個並列接続して一つのトランジスタを構成し、電
源電圧Vccを端子１に印加し、入力電力及び出力
電力はそれぞれ端子１および２から注入もしくは
取出すことになる。ダイオードＤは温度補償用で
ある。
大きな出力電力を得る場合には、トランジス
タ・セルT1〜To各々のベース領域内に多数のエ
ミツタを並べてそれを並列動作するのが良い。一
つのベース領域内に多数のエミツタを設けたと
き、その一つのエミツタとベースもやはり一個の
トランジスタを構成する。これをユニツト・トラ
ンジスタと呼ぶ。
タ・セルT1〜To各々のベース領域内に多数のエ
ミツタを並べてそれを並列動作するのが良い。一
つのベース領域内に多数のエミツタを設けたと
き、その一つのエミツタとベースもやはり一個の
トランジスタを構成する。これをユニツト・トラ
ンジスタと呼ぶ。
所で、高出力のトランジスタを得るために、余
り多数のユニツト・トランジスタを一つのベース
領域に並べると熱源が集中することとなり、熱抵
抗が極めて大きくなり、その結果接合部温度が上
がり過ぎ信頼度上大きな問題を生ずることにな
る。従つて、通常は大きな一つのベース領域をい
くつかの同一形状のベース領域に分割して分散さ
せ、分散された各ベース領域にユニツト・トラン
ジスタをそれぞれ分散させて、熱抵抗の低減を図
るのが普通である。
り多数のユニツト・トランジスタを一つのベース
領域に並べると熱源が集中することとなり、熱抵
抗が極めて大きくなり、その結果接合部温度が上
がり過ぎ信頼度上大きな問題を生ずることにな
る。従つて、通常は大きな一つのベース領域をい
くつかの同一形状のベース領域に分割して分散さ
せ、分散された各ベース領域にユニツト・トラン
ジスタをそれぞれ分散させて、熱抵抗の低減を図
るのが普通である。
多数のユニツト・トランジスタを並列運転する
バイポーラ・トランジスタの場合、各トランジス
タ・セル内のユニツト・トランジスタの平衡をと
るのみならず、各トランジスタ・セル間の平衡を
とる必要から各ユニツト・トランジスタのエミツ
タに直列にかなり大きな安定化抵抗が挿入され
る。その合成抵抗を第１図においてR1〜Roで表
わす。そして、ユニツト・トランジスタの数が増
加すればする程各ユニツト・トランジスタに挿入
すべき安定化抵抗も大きくする必要がある。従つ
て高出力リニアトランジスタの様に多数のトラン
ジスタセルを並列運転する場合には各セルを構成
するユニツト・トランジスタに挿入すべき安定化
抵抗は、全体を構成するユニツト・トランジスタ
の数が非常に大きくなるため、単一セルを安定に
動作させるのに必要な大きさよりもかなり大きく
する必要が生じる。その結果、高出力リニアトラ
ンジスタを安定に動作させようとして合成抵抗
R1〜Roを大きくすると、それだけ大幅な電力利
得が低下するという欠点を生ずることになる。
バイポーラ・トランジスタの場合、各トランジス
タ・セル内のユニツト・トランジスタの平衡をと
るのみならず、各トランジスタ・セル間の平衡を
とる必要から各ユニツト・トランジスタのエミツ
タに直列にかなり大きな安定化抵抗が挿入され
る。その合成抵抗を第１図においてR1〜Roで表
わす。そして、ユニツト・トランジスタの数が増
加すればする程各ユニツト・トランジスタに挿入
すべき安定化抵抗も大きくする必要がある。従つ
て高出力リニアトランジスタの様に多数のトラン
ジスタセルを並列運転する場合には各セルを構成
するユニツト・トランジスタに挿入すべき安定化
抵抗は、全体を構成するユニツト・トランジスタ
の数が非常に大きくなるため、単一セルを安定に
動作させるのに必要な大きさよりもかなり大きく
する必要が生じる。その結果、高出力リニアトラ
ンジスタを安定に動作させようとして合成抵抗
R1〜Roを大きくすると、それだけ大幅な電力利
得が低下するという欠点を生ずることになる。
また、多数のトランジスタ・セルを並列動作さ
せた場合、熱抵抗の関係から中央付近のセルの接
合部温度は両端近辺のセルの接合部温度よりも高
くなり、その結果中央付近のセルに大きな電流が
流れることになる。このため通常は各ユニツト・
トランジスタに挿入される安定化抵抗は、接合部
温度が最も高い中央付近のセルが熱暴走を起こさ
ない様にその値が設定されるため、先に述べたす
べてのセルが等しい熱抵抗をもつと仮定して設定
される値よりもさらに大きな値の安定化抵抗が各
ユニツト・トランジスタに挿入されることとな
る。従つて、中央付近のセルは安定に動作するが
両端近辺のセルは大きな安定化抵抗のため余り働
かないという欠点がある。
せた場合、熱抵抗の関係から中央付近のセルの接
合部温度は両端近辺のセルの接合部温度よりも高
くなり、その結果中央付近のセルに大きな電流が
流れることになる。このため通常は各ユニツト・
トランジスタに挿入される安定化抵抗は、接合部
温度が最も高い中央付近のセルが熱暴走を起こさ
ない様にその値が設定されるため、先に述べたす
べてのセルが等しい熱抵抗をもつと仮定して設定
される値よりもさらに大きな値の安定化抵抗が各
ユニツト・トランジスタに挿入されることとな
る。従つて、中央付近のセルは安定に動作するが
両端近辺のセルは大きな安定化抵抗のため余り働
かないという欠点がある。
本発明は上記欠点を除き、各トランジスタ・セ
ルを構成する各ベース領域内にそれぞれダイオー
ドを設けて温度補償を行うことにより、多数のト
ランジスタ・セルを含み、該トランジスタ・セル
を安定で均等に並列動作させ、しかも電力利得の
低下を防いだ高周波高出力トランジスタを提供す
るものである。
ルを構成する各ベース領域内にそれぞれダイオー
ドを設けて温度補償を行うことにより、多数のト
ランジスタ・セルを含み、該トランジスタ・セル
を安定で均等に並列動作させ、しかも電力利得の
低下を防いだ高周波高出力トランジスタを提供す
るものである。
本発明の高周波高出力トランジスタは、一導電
型ベース領域を複数個含む半導体基板と、前記一
導電型ベース領域内の各々の領域内に設けられた
反対導電型エミツタ領域と、前記各々のベース領
域内でかつ前記エミツタ領域から隔てられた位置
に前記ベース領域と同一導電型を有しかつ反対導
電型のコレクタ領域とで形成するPN接合面の深
さが前記ベース領域と前記コレクタ領域とで形成
するPN接合面の深さの少くとも３倍である第１
領域と、前記第１領域内の表面部に設けられ前記
第１領域とでダイオードを構成する反対導電型の
第２領域と、前記複数のベースのそれぞれと入力
端子との間に接続される静電容量とを含んで構成
される。
型ベース領域を複数個含む半導体基板と、前記一
導電型ベース領域内の各々の領域内に設けられた
反対導電型エミツタ領域と、前記各々のベース領
域内でかつ前記エミツタ領域から隔てられた位置
に前記ベース領域と同一導電型を有しかつ反対導
電型のコレクタ領域とで形成するPN接合面の深
さが前記ベース領域と前記コレクタ領域とで形成
するPN接合面の深さの少くとも３倍である第１
領域と、前記第１領域内の表面部に設けられ前記
第１領域とでダイオードを構成する反対導電型の
第２領域と、前記複数のベースのそれぞれと入力
端子との間に接続される静電容量とを含んで構成
される。
本発明による構造を用いることにより、各セル
を構成するユニツト・トランジスタへは該１セル
を安定に動作させるに必要な大きさだけの安定化
抵抗を挿入するだけで、各セルを熱暴走させるこ
となく並列動作させることが可能となる。
を構成するユニツト・トランジスタへは該１セル
を安定に動作させるに必要な大きさだけの安定化
抵抗を挿入するだけで、各セルを熱暴走させるこ
となく並列動作させることが可能となる。
また、本発明による構造を用いた場合にはそれ
ぞれの接合部温度に合わせて各セルに対するバイ
アス電圧が自動的に調整され、各セルには同一の
電流が流れるため各セルが均等にかつ十分に働く
こととなり、より大きな出力電力を得ることが可
能となる。
ぞれの接合部温度に合わせて各セルに対するバイ
アス電圧が自動的に調整され、各セルには同一の
電流が流れるため各セルが均等にかつ十分に働く
こととなり、より大きな出力電力を得ることが可
能となる。
以上の２点から、本発明による構造を用いるこ
とにより電力利得をそれ程低下させることなく、
より大きな出力電力のリニア・トランジスタを得
ることが可能となる。
とにより電力利得をそれ程低下させることなく、
より大きな出力電力のリニア・トランジスタを得
ることが可能となる。
本発明を実施例により説明する。
第２図は本発明の一実施例の平面図である。半
導体チツプ１１に複数個のトランジスタ・セル１
２を形成する。トランジスタ・セル１２の中には
図示していないがベース領域とエミツタ領域とか
ら成るユニツト・トランジスタと、前記ベース領
域内で前記エミツタ領域と間隔を置いて設けられ
たベースと同導電型の第１領域とエミツタと同導
電型の第２領域とからダイオードとが含まれてい
る。１３は前記第２領域のすべてを電気的に接続
する引出し電極であり、１４はボンデイング接続
するためのパツドである。
導体チツプ１１に複数個のトランジスタ・セル１
２を形成する。トランジスタ・セル１２の中には
図示していないがベース領域とエミツタ領域とか
ら成るユニツト・トランジスタと、前記ベース領
域内で前記エミツタ領域と間隔を置いて設けられ
たベースと同導電型の第１領域とエミツタと同導
電型の第２領域とからダイオードとが含まれてい
る。１３は前記第２領域のすべてを電気的に接続
する引出し電極であり、１４はボンデイング接続
するためのパツドである。
第３図ａは第２図のＡ部詳細図、第３図ｂは第
３図ａのＡ−A′断面図、第３図ｃは第３図ａの
Ｂ−B′断面図である。
３図ａのＡ−A′断面図、第３図ｃは第３図ａの
Ｂ−B′断面図である。
半導体チツプ１１に例えばＮ型のコレクタ領域
２１を設ける。半導体チツプがコレクタを兼ねて
も良い。コレクタ領域２１に接するＰ型ベース領
域２２を設ける。これと同時にエミツタ安定化抵
抗領域２４を設けるベース領域２２内でエミツタ
領域２３と間隔をおいてベース領域２２と同導電
型、即ちＰ型の第１領域２５を設ける。第１領域
２５の深さはベース領域２２の深さの３倍以上に
する。実際の製造においては第１領域２５を先に
形成しておくことが望ましい。第１領域２５内に
エミツタ領域２３と同導電型、即ちＮ型の第２領
域２６を形成する。第１領域２５と第２領域とで
ダイオードを構成する。絶縁膜２７を設け、開口
し、ベース電極２８，２８′、エミツタ電極２９
を設け、表面を更に絶縁体３０で被覆し、ボンデ
イングパツト３１，３２用の窓あけ、および引出
し電極１３と第２領域２６との接続用窓あけを行
う。そして引出し電極１３を形成する。
２１を設ける。半導体チツプがコレクタを兼ねて
も良い。コレクタ領域２１に接するＰ型ベース領
域２２を設ける。これと同時にエミツタ安定化抵
抗領域２４を設けるベース領域２２内でエミツタ
領域２３と間隔をおいてベース領域２２と同導電
型、即ちＰ型の第１領域２５を設ける。第１領域
２５の深さはベース領域２２の深さの３倍以上に
する。実際の製造においては第１領域２５を先に
形成しておくことが望ましい。第１領域２５内に
エミツタ領域２３と同導電型、即ちＮ型の第２領
域２６を形成する。第１領域２５と第２領域とで
ダイオードを構成する。絶縁膜２７を設け、開口
し、ベース電極２８，２８′、エミツタ電極２９
を設け、表面を更に絶縁体３０で被覆し、ボンデ
イングパツト３１，３２用の窓あけ、および引出
し電極１３と第２領域２６との接続用窓あけを行
う。そして引出し電極１３を形成する。
さて、深いＰ型の第１領域２５とＮ型の第２領
域２６について考えてみると、第２領域２６から
注入された電子は第１領域２５の深さが非常に深
いため殆んど正孔と再結し、第１及び第２の領域
２５，２６は単純なダイオードを形成することに
なる。このダイオードは後で説明するように温度
補償の役目をする。
域２６について考えてみると、第２領域２６から
注入された電子は第１領域２５の深さが非常に深
いため殆んど正孔と再結し、第１及び第２の領域
２５，２６は単純なダイオードを形成することに
なる。このダイオードは後で説明するように温度
補償の役目をする。
次に、本発明のトランジスタの半導体チツプの
製造方法について説明する。
製造方法について説明する。
第４図ａ〜ｄは第２図に示す一実施例の主な製
造工程における断面図である。
造工程における断面図である。
まず、第４図ａのように、半導体チツプ１１の
表面にSiO2の絶縁膜２７を設け、写真食刻法に
より開口し、熱拡散法によりＮ型コレクタ領域２
１にＰ型第１領域２５を形成する。
表面にSiO2の絶縁膜２７を設け、写真食刻法に
より開口し、熱拡散法によりＮ型コレクタ領域２
１にＰ型第１領域２５を形成する。
次に、第４図ｂように、Ｐ型エミツタ安定化抵
抗領域２４及びＰ型ベース領域２２を形成する。
次に、第４図ｃのように、通常の方法によりＮ型
エミツタ領域２３、Ｎ型第２領域２６を形成し、
ベース電極（図示せず）、エミツタ電極２９を設
け、表面を絶縁膜３０で覆う。
抗領域２４及びＰ型ベース領域２２を形成する。
次に、第４図ｃのように、通常の方法によりＮ型
エミツタ領域２３、Ｎ型第２領域２６を形成し、
ベース電極（図示せず）、エミツタ電極２９を設
け、表面を絶縁膜３０で覆う。
次に、第４図ｄのように、第２領域２６の接触
用窓あけを行い、引出し電極１３を設ける。
用窓あけを行い、引出し電極１３を設ける。
上記方法によつて製造した半導体チツプを用い
ると高周波高出力トランジスタを製造することが
できる。
ると高周波高出力トランジスタを製造することが
できる。
第５図は本発明の高周波高出力トランジスタの
平面図である。
平面図である。
第２図に示した半導体チツプ１１を容器のメタ
ライズ領域４１上にろう材を用いて固着し、トラ
ンジスタ・セルのベース電極２８はボンデイング
ワイヤーを用いメタライズ領域４２上に固着され
たコンデンサ４３を介して外部端子４４にそれぞ
れ電気的に接続されると共にボンデイングワイヤ
を用いてメタライズ領域４５上に固着された抵抗
４６を介して外部端子４７にそれぞれ電気的に接
続される。エミツタ電極はそれぞれボンデイング
ワイヤにより接地面４８に電気的に接続される。
半導体チツプ１１に設けたダイオードの引出し電
極１３はボンデイングワイヤにより外部端子４９
に電気的に接続される。５０は接地面４８と電気
的に接続された放熱板、４１′，４２′，４５′は
接地面４８と電気的に絶縁されたメタライズ領
域、５１は外部端子である。外部端子４４，４
７，４９，５１は互いに、かつ接地面４８とも電
気的に絶縁されている。
ライズ領域４１上にろう材を用いて固着し、トラ
ンジスタ・セルのベース電極２８はボンデイング
ワイヤーを用いメタライズ領域４２上に固着され
たコンデンサ４３を介して外部端子４４にそれぞ
れ電気的に接続されると共にボンデイングワイヤ
を用いてメタライズ領域４５上に固着された抵抗
４６を介して外部端子４７にそれぞれ電気的に接
続される。エミツタ電極はそれぞれボンデイング
ワイヤにより接地面４８に電気的に接続される。
半導体チツプ１１に設けたダイオードの引出し電
極１３はボンデイングワイヤにより外部端子４９
に電気的に接続される。５０は接地面４８と電気
的に接続された放熱板、４１′，４２′，４５′は
接地面４８と電気的に絶縁されたメタライズ領
域、５１は外部端子である。外部端子４４，４
７，４９，５１は互いに、かつ接地面４８とも電
気的に絶縁されている。
第６図は第５図に示す高周波高出力トランジス
タの等価回路図である。
タの等価回路図である。
第６図において点線で示された枠内が第５図に
示す構造を表わす部分であり、第６図中のトラン
ジスタ記号はそれぞれ各単位トランジスタ・セル
を表わしている。
示す構造を表わす部分であり、第６図中のトラン
ジスタ記号はそれぞれ各単位トランジスタ・セル
を表わしている。
実際に動作させるに際しては、外部端子４９は
チヨークコイル５４を介して、また放熱板５０は
そのまま接地し、外部端子４７を外部抵抗５３を
介して外部端子５１に接続して端子５２とする。
電源電圧Vccを端子５２に印加し、入力電力及び
出力電力はそれぞれ端子４４及び５２から注入も
しくは取り出すこととなる。なおバイアス点は外
部抵抗５３により調整可能である。
チヨークコイル５４を介して、また放熱板５０は
そのまま接地し、外部端子４７を外部抵抗５３を
介して外部端子５１に接続して端子５２とする。
電源電圧Vccを端子５２に印加し、入力電力及び
出力電力はそれぞれ端子４４及び５２から注入も
しくは取り出すこととなる。なおバイアス点は外
部抵抗５３により調整可能である。
第６図に示した各トランジスタ・セルのバイア
ス電圧は各セルに付髄したダイオードの順方向電
圧によつて供給されているが、この様な方式の場
合ダイオードとそれに対応するトランジスタのエ
ミツターベース接合部との間に熱的な結合が存在
すれば、トランジスタのエミツタ・ベース接合部
の温度が変動してもそのエミツタ電流はバイアス
電圧の変動により補償されることが良く知られて
いる。
ス電圧は各セルに付髄したダイオードの順方向電
圧によつて供給されているが、この様な方式の場
合ダイオードとそれに対応するトランジスタのエ
ミツターベース接合部との間に熱的な結合が存在
すれば、トランジスタのエミツタ・ベース接合部
の温度が変動してもそのエミツタ電流はバイアス
電圧の変動により補償されることが良く知られて
いる。
特に本発明による構造の場合、各ダイオードは
それに対応する各トランジスタ・セルのベース領
域内に形成されており、ダイオードの接合部温度
とそれに対応するトランジスタ・セルのエミツタ
ーベース接合部温度とはほとんど等しくなつてお
り、従つて、エミツタ・ベース接合部の温度変動
に対してもエミツタ電流は一定に保たれる。さら
に、各トランジスタのバイアス電圧はコンデンサ
４３及び抵抗４６の働きにより各セルに対して独
立に印加出来る様になつている。従つて、多数の
トランジスタ・セルを並列動作させるに際し、た
とえ各セルの接合部温度がそれぞれ異なる様な場
合においても、各セルを均等にしかも安定に動作
させ大きな出力電力を取り出せると共に、セル間
均衡を取るために各ユニツト・トランジスタに新
たに安定化抵抗を追加する必要がないため、高利
得な高出力リニアトランジスタを得ることが可能
となる。
それに対応する各トランジスタ・セルのベース領
域内に形成されており、ダイオードの接合部温度
とそれに対応するトランジスタ・セルのエミツタ
ーベース接合部温度とはほとんど等しくなつてお
り、従つて、エミツタ・ベース接合部の温度変動
に対してもエミツタ電流は一定に保たれる。さら
に、各トランジスタのバイアス電圧はコンデンサ
４３及び抵抗４６の働きにより各セルに対して独
立に印加出来る様になつている。従つて、多数の
トランジスタ・セルを並列動作させるに際し、た
とえ各セルの接合部温度がそれぞれ異なる様な場
合においても、各セルを均等にしかも安定に動作
させ大きな出力電力を取り出せると共に、セル間
均衡を取るために各ユニツト・トランジスタに新
たに安定化抵抗を追加する必要がないため、高利
得な高出力リニアトランジスタを得ることが可能
となる。
なお第６図においては、厳密には各トランジス
タ・セルのエミツタと接地の間に各セルを構成す
るユニツト・トランジスタに直列に挿入された安
定化抵抗を、並列合成した抵抗が、それぞれ入る
こととなるが本発明による構造の場合、それらの
安定化抵抗はセル内の均衡を取るに充分な値であ
れば良く、従つてそれらを並列合成した抵抗分は
かなり小さな値となる。従つて、セル間の安定に
はほとんど寄与しないので第４図においては省略
してある。
タ・セルのエミツタと接地の間に各セルを構成す
るユニツト・トランジスタに直列に挿入された安
定化抵抗を、並列合成した抵抗が、それぞれ入る
こととなるが本発明による構造の場合、それらの
安定化抵抗はセル内の均衡を取るに充分な値であ
れば良く、従つてそれらを並列合成した抵抗分は
かなり小さな値となる。従つて、セル間の安定に
はほとんど寄与しないので第４図においては省略
してある。
また、第６図に示すトランジスタでは、各エミ
ツタはコンデツサ４３を介して直接入力端子にそ
れぞれ接続されているが、通常バイポーラ・トラ
ンジスタの並列動作をさせる場合、その合成入力
インピーダンスが極めて小さくなりインピーダン
ス整合を取るのが難かしくなる。従つて、パツケ
ージ内に容量とインダクタンスにより整合回路を
設け、インピーダンス変換を行なつた後入力端子
に接続する手法が広く行なわれているが、本発明
のトランジスタの一部であるコンデンサ４３をこ
うした整合回路の一種を構成する容量で代用する
ことも可能である。
ツタはコンデツサ４３を介して直接入力端子にそ
れぞれ接続されているが、通常バイポーラ・トラ
ンジスタの並列動作をさせる場合、その合成入力
インピーダンスが極めて小さくなりインピーダン
ス整合を取るのが難かしくなる。従つて、パツケ
ージ内に容量とインダクタンスにより整合回路を
設け、インピーダンス変換を行なつた後入力端子
に接続する手法が広く行なわれているが、本発明
のトランジスタの一部であるコンデンサ４３をこ
うした整合回路の一種を構成する容量で代用する
ことも可能である。
第７図は第６図に示す高周波高出力トランジス
タに適する整合回路の一例の結線図である。容量
４３′が上記整合回路を構成する容量である。端
子５５はベース端子へ接続する。この場合には、
各トランジスタ・セルのベースと外部端子４４と
の間にそれぞれこの整合回路が入ることとなる。
タに適する整合回路の一例の結線図である。容量
４３′が上記整合回路を構成する容量である。端
子５５はベース端子へ接続する。この場合には、
各トランジスタ・セルのベースと外部端子４４と
の間にそれぞれこの整合回路が入ることとなる。
以上詳細に説明したように、本発明によれば、
電力利得の低下を防ぎ、安定に動作する高周波高
出力トランジスタが得られるのでその効果は大き
い。
電力利得の低下を防ぎ、安定に動作する高周波高
出力トランジスタが得られるのでその効果は大き
い。
第１図は従来の高出力リニア・トランジスタの
一例の等価回路図、第２図は本発明の一実施例の
平面図、第３図ａは第２図のＡ部詳細図、第３図
ｂは第３図ａのＡ−A′断面図、第３図ｃは第３
図ａのＢ−B′断面図、第４図ａ〜ｄは第２図に
示す一実施例の主な製造工程における断面図、第
５図は第２図に示す一実施例を用いた高周波高出
力トランジスタの平面図、第６図は第５図に示す
高周波高出力トランジスタの等価回路図、第７図
は第６図に示す高周波高出力トランジスタに適す
る整合回路の一例の結線図である。 １，２……端子、１１……半導体チツプ、１２
……トランジスタ・セル、１３……引出し電極、
１４……ボンデイング・パツド、２１……コレク
タ領域、２２……ベース領域、２３……エミツタ
領域、２４……安定化抵抗領域、２５……第１領
域、２６……第２領域、２７……絶縁膜、２８，
２８′……ベース電極、２９……エミツタ電極、
３０……絶縁体、４１，４１′，４２……メタラ
イズ領域、４３……コンデンサ、４４……外部端
子、４５，４５′……メタライズ領域、４６……
抵抗、４７……外部端子、４８……接地面、４９
……外部端子、５０……放熱板、５１……外部端
子、５２……端子、５３……外部抵抗、５４……
チヨークコイル、５５……端子。
一例の等価回路図、第２図は本発明の一実施例の
平面図、第３図ａは第２図のＡ部詳細図、第３図
ｂは第３図ａのＡ−A′断面図、第３図ｃは第３
図ａのＢ−B′断面図、第４図ａ〜ｄは第２図に
示す一実施例の主な製造工程における断面図、第
５図は第２図に示す一実施例を用いた高周波高出
力トランジスタの平面図、第６図は第５図に示す
高周波高出力トランジスタの等価回路図、第７図
は第６図に示す高周波高出力トランジスタに適す
る整合回路の一例の結線図である。 １，２……端子、１１……半導体チツプ、１２
……トランジスタ・セル、１３……引出し電極、
１４……ボンデイング・パツド、２１……コレク
タ領域、２２……ベース領域、２３……エミツタ
領域、２４……安定化抵抗領域、２５……第１領
域、２６……第２領域、２７……絶縁膜、２８，
２８′……ベース電極、２９……エミツタ電極、
３０……絶縁体、４１，４１′，４２……メタラ
イズ領域、４３……コンデンサ、４４……外部端
子、４５，４５′……メタライズ領域、４６……
抵抗、４７……外部端子、４８……接地面、４９
……外部端子、５０……放熱板、５１……外部端
子、５２……端子、５３……外部抵抗、５４……
チヨークコイル、５５……端子。
Claims (1)
- １ 一導電型ベースを複数個含む半導体基板と、
前記一導電型ベース領域の各々の領域内に設けら
れた反対導電型エミツタ領域と、前記各々のベー
ス領域内でかつ前記エミツタ領域から隔てられた
位置に前記ベース領域と同一導電型を有しかつ反
対導電型のコレクタ領域とで形成するPN接合面
の深さが前記ベース領域と前記コレクタ領域とで
形成するPN接合面の深さより十分深くなつてい
る第１領域と、前記第１領域内の表面部に設けら
れ前記第１領域とでダイオードを構成する反対導
電型の第２領域と、前記複数のベースのそれぞれ
と入力端子との間に接続される静電容量とを含む
ことを特徴とする高周波高出力トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12151680A JPS5745972A (en) | 1980-09-02 | 1980-09-02 | High frequency high power transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12151680A JPS5745972A (en) | 1980-09-02 | 1980-09-02 | High frequency high power transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5745972A JPS5745972A (en) | 1982-03-16 |
| JPS6348193B2 true JPS6348193B2 (ja) | 1988-09-28 |
Family
ID=14813137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12151680A Granted JPS5745972A (en) | 1980-09-02 | 1980-09-02 | High frequency high power transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5745972A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113760033A (zh) * | 2021-09-08 | 2021-12-07 | 中国电子科技集团公司第二十四研究所 | 电压基准芯片的封装结构及输出电压温度补偿方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4946112A (ja) * | 1972-09-11 | 1974-05-02 | ||
| JPS5023177A (ja) * | 1973-06-28 | 1975-03-12 | ||
| JPS5198987A (ja) * | 1975-02-26 | 1976-08-31 |
-
1980
- 1980-09-02 JP JP12151680A patent/JPS5745972A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4946112A (ja) * | 1972-09-11 | 1974-05-02 | ||
| JPS5023177A (ja) * | 1973-06-28 | 1975-03-12 | ||
| JPS5198987A (ja) * | 1975-02-26 | 1976-08-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5745972A (en) | 1982-03-16 |
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