JP3028362B2 - 半導体装置および該半導体装置を組み込んだ混成集積回路装置 - Google Patents

半導体装置および該半導体装置を組み込んだ混成集積回路装置

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JP3028362B2
JP3028362B2 JP7165972A JP16597295A JP3028362B2 JP 3028362 B2 JP3028362 B2 JP 3028362B2 JP 7165972 A JP7165972 A JP 7165972A JP 16597295 A JP16597295 A JP 16597295A JP 3028362 B2 JP3028362 B2 JP 3028362B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パワートランジスタを
形成する半導体装置およびそれを組み込んだ混成集積回
路装置に関するものである。
【０００２】
【従来の技術】近年、電力制御機器装置は、パワートラ
ンジスタを形成する半導体装置や、パワートランジスタ
を形成するパワーブロックと、そのパワーブロックを制
御する回路からなる制御ブロックとを内蔵した混成集積
回路装置を組み入れて構成している。
【０００３】以下に図面を参照しながら、従来のこの種
の半導体装置を用いた混成集積回路装置の一例について
説明する。図８は従来のオーディオ用パワーアンプの混
成集積回路装置を簡略化した内部回路図を示すものであ
る。図８において、Ｑ１，Ｑ２はＮＰＮパワートランジ
スタ、Ｑ３，Ｑ４はＰＮＰパワートランジスタ、ＩＣ
１，ＩＣ２は入力電圧を増幅するＩＣ、Ｒ１，Ｒ２は負
荷であるスピーカである。
【０００４】また、図９は従来の混成集積回路装置を示
す斜視図である。図９において、１は基板、２は放熱用
ヒートシンク、３は外部回路と接続するリード端子、４
は図８に示すＩＣ１，ＩＣ２を１チップで構成した制御
用ＩＣチップ、５は基板１上の導電箔、６，７は図８に
示すＮＰＮパワートランジスタＱ１，Ｑ２の半導体装置
であるＮＰＮパワートランジスタチップ、８，９は図８
に示すＰＮＰパワートランジスタＱ３，Ｑ４の半導体装
置であるＰＮＰパワートランジスタチップ、10aは制御
用ＩＣチップ４と導電箔５を接続するワイヤ、10bはＮ
ＰＮパワートランジスタチップ６，７，ＰＮＰパワート
ランジスタチップ８，９と導電箔５を接続するワイヤで
ある。
【０００５】前記図８に示すオーディオ用パワーアンプ
は、小さい信号で入力された信号をＩＣ１で電圧増幅
し、その出力される信号をコンプリメント制御するよう
に接続されたＮＰＮパワートランジスタＱ１とＰＮＰパ
ワートランジスタＱ３で電力増幅し、負荷であるスピー
カＲ１から信号が出力される。また、ＩＣ２に入力され
た信号においては、前記と同様にＮＰＮパワートランジ
スタＱ２とＰＮＰパワートランジスタＱ４からスピーカ
Ｒ２へ出力される。オーディオ用アンプの場合、基本的
には左チャンネルと右チャンネルの２回路で構成され
る。
【０００６】図９において、図８に示す回路を構成する
ため混成集積回路装置は、基板１に制御用ＩＣチップ４
と予め放熱用ヒートシンク２にダイスボンディングされ
たＮＰＮパワートランジスタチップ６，７，ＰＮＰパワ
ートランジスタチップ８，９を半田付けし、ワイヤ10a
で制御用ＩＣチップ４と導電箔５を接続し、ワイヤ10b
でＮＰＮパワートランジスタチップ６，７，ＰＮＰパワ
ートランジスタチップ８，９と導電箔５を接続する。次
に外部回路と接続するリード端子３を半田付けして組立
てを完成する。また放熱用ヒートシンク２の形状は設備
および生産上の都合で、各社で標準化されている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな回路構成のオーディオ用パワーアンプでは、パワー
トランジスタを形成する半導体装置を４個実装する必要
がある。また、混成集積回路装置は、放熱用ヒートシン
クの標準化またはヒートシンクの半田付け時に放熱用ヒ
ートシンクの間に隙間が必要であるため高密度化が難し
く、半導体装置やそれを用いる混成集積回路装置、さら
にそれらを用いる電力制御機器装置が小型化できにくい
という課題があった。
【０００８】本発明は、前記従来技術の課題を解決する
ものであり、電力制御機器装置に用いられる半導体装置
および混成集積回路装置を小型化し、熱特性の安定化し
た半導体装置およびその半導体装置を組み込んだ混成集
積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置は、１つのチップにパワートラ
ンジスタまたはダーリントン接続したパワートランジス
タが形成された第１のチップと、第１のチップを上下左
右が逆となるように回転した第２のチップとから構成さ
れ、第１のチップの下端と第２のチップの上端とを隣接
し、パワートランジスタを形成する２個のチップを一対
としたコレクタを共通にした各エミッタ間及び各ベース
間が電気的に絶縁された２個の複合パワートランジスタ
からなることを特徴とする。
【００１０】また、１つのチップにパワートランジスタ
またはダーリントン接続したパワートランジスタが形成
された第１のチップと、第１のチップを上下左右が逆と
なるように回転した第２のチップとから構成され、第１
のチップと第２のチップとを交互に隣接して形成される
少なくとも３個以上のパワートランジスタのチップを組
としたコレクタを共通にした各エミッタ間及び各ベース
間が電気的に絶縁された複合パワートランジスタからな
ることを特徴とする。
【００１１】また、本発明の混成集積回路装置は、前記
の半導体装置を放熱用ヒートシンクにダイスボンディン
グして形成されるパワーブロックと、パワーブロックの
制御を行う制御ブロックとからなることを特徴とする。
【００１２】また、１つのチップにパワートランジスタ
またはダーリントン接続したパワートランジスタが形成
された第１のチップと、第１のチップの右端に第１のチ
ップと同一構造の第２のチップの左端を隣接して、パワ
ートランジスタを形成する２個のチップを一対とした半
導体装置を放熱用ヒートシンクにダイスボンディングし
て形成されるパワーブロックと、パワーブロックの制御
を行う制御ブロックとからなることを特徴とする。
【００１３】また、パワートランジスタを形成する２個
のチップを一対とした半導体装置の複数組を１つの放熱
用ヒートシンクにダイスボンディングして形成されるパ
ワーブロックと、パワーブロックの制御を行う制御ブロ
ックとからなるように構成したものである。
【００１４】
【作用】前記構成によれば、半導体装置は、パワートラ
ンジスタを形成する第１のチップの下端と、第１のチッ
プを上下左右が逆となるように回転した第２のチップの
上端とを隣接して、パワートランジスタを形成するチッ
プ２個を一対のチップとした複合パワートランジスタと
して構成することで発熱が分散される。
【００１５】また、半導体装置は、第１のチップと第２
のチップを交互に隣接して少なくとも３個以上のパワー
トランジスタのチップを組とした複合パワートランジス
タとして構成することで発熱が分散される。
【００１６】また、混成集積回路装置は、前記の半導体
装置を放熱用ヒートシンクにダイスボンディングして形
成することで、使用する放熱用ヒートシンクを減らすこ
とができる。
【００１７】また、混成集積回路装置は、第１のチップ
の右端に第１のチップと同一構成のチップの左端を並列
に隣接して、パワートランジスタを形成する２個のチッ
プを一対とした半導体装置を放熱用ヒートシンクにダイ
スボンディングして形成することで、使用する放熱用ヒ
ートシンクを減らすことができる。
【００１８】また、混成集積回路装置は、前記の半導体
装置の複数組を１つの放熱用ヒートシンクにダイスボン
ディングして形成することで、使用する放熱用ヒートシ
ンクを減らすことができる。
【００１９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の第１の実施例における半導
体装置の複合ＮＰＮパワートランジスタチップを示す回
路図である。図１において、Ｅ１はＮＰＮパワートラン
ジスタＱ１のエミッタ、Ｂ１はＮＰＮパワートランジス
タＱ１のベース、Ｅ２はＮＰＮパワートランジスタＱ２
のエミッタ、Ｂ２はＮＰＮパワートランジスタＱ２のベ
ース、ＣはＮＰＮパワートランジスタＱ１，Ｑ２の共通
のコレクタである。また、図２(a)は第１の実施例にお
ける複合ＮＰＮパワートランジスタチップを示す上面拡
大図、図２(b)はＦ１−Ｆ２断面の熱分布を示す図、図
２(c)はＧ１−Ｇ２断面の熱分布を示す図、図２(d)はＨ
１−Ｈ２断面の熱分布を示す図である。
【００２０】図２(a)において、11は、図１に示すＮＰ
ＮパワートランジスタＱ１とそれと同一構成のＮＰＮパ
ワートランジスタＱ２を形成するＮＰＮパワートランジ
スタチップを、そのＮＰＮパワートランジスタチップと
同一のものを180度回転させたチップを隣接して、一対
のチップに形成した複合ＮＰＮパワートランジスタチッ
プである。図３は図２(a)の複合ＮＰＮパワートランジ
スタチップのＤ１−Ｄ２断面の構造を示す概略断面図で
ある。
【００２１】次に、以上のように構成された半導体装置
について説明する。まず、従来例の図８に示すように内
部回路図において、ＮＰＮパワートランジスタＱ１，Ｑ
２のコレクタは電気的に共通である。その部分を抜き出
した図１に示す回路図においてもＮＰＮパワートランジ
スタＱ１，Ｑ２のコレクタは共通であるため、図２(a)
に示すようにＮＰＮパワートランジスタＱ１のエミッタ
Ｅ１とベースＢ１の位置が、逆となるように回転させ隣
接して一対のチップを形成する。回転したＮＰＮパワー
トランジスタＱ１，エミッタＥ１，ベースＢ１をＮＰＮ
パワートランジスタＱ２，エミッタＥ２，ベースＢ２と
する。これにより、ＮＰＮパワートランジスタＱ１のベ
ースＢ１，エミッタＥ１とＮＰＮパワートランジスタＱ
２のベースＢ２，エミッタＥ２は電気的に完全に絶縁さ
れた複合ＮＰＮパワートランジスタチップ11の半導体装
置が構成できる。前記と同様に、従来例の図８に示すＰ
ＮＰパワートランジスタＱ３，Ｑ４においても複合ＰＮ
Ｐパワートランジスタチップの半導体装置が構成でき
る。
【００２２】次に、前記のＮＰＮパワートランジスタＱ
１，Ｑ２で構成された複合ＮＰＮパワートランジスタチ
ップ11に電力供給され、複合ＮＰＮパワートランジスタ
チップ11が動作すると発熱することになる。この熱分布
の状態を図２(b)，図２(c)，図２(d)に示すが、エミッ
タＥ１，Ｅ２側がベースＢ１，Ｂ２側に比べ多く発熱す
る。ここで、ＮＰＮパワートランジスタＱ１のチップに
対してＮＰＮパワートランジスタＱ２のチップが180度
回転して形成されているために、複合ＮＰＮパワートラ
ンジスタチップ11の中心部の熱分布は図２(d)に示すよ
うに均一化され、片側に熱集中することなく動作するこ
とができる。これにより、複合ＮＰＮパワートランジス
タチップ11のより安定的動作を確保することができ、パ
ワートランジスタチップを複合化しても熱集中を起こし
にくい半導体装置を構成することができる。
【００２３】なお、前記の半導体装置の構成において、
複合ＮＰＮパワートランジスタチップ11，複合ＰＮＰパ
ワートランジスタチップの各チップを形成するＮＰＮパ
ワートランジスタＱ１，Ｑ２や、ＰＮＰパワートランジ
スタＱ３，Ｑ４の２個の各チップを一対のチップとして
構成しているが、ＮＰＮパワートランジスタチップ，Ｐ
ＮＰパワートランジスタチップを前記第１の実施例と同
様に、３個以上を交互に回転させ隣接して形成したチッ
プを組として構成することもできる。
【００２４】また、図４は本発明の第２の実施例におけ
る前記第１の実施例の半導体装置を組み込んだ混成集積
回路装置を示す斜視図である。また、従来例の図９で説
明した同一部材には同一符号を付し、さらに以下の各図
においても同様とする。図４において、１は基板、２は
放熱用ヒートシンク、３はリード端子、４は制御用ＩＣ
チップ、10a，10bはワイヤ、11は複合ＮＰＮパワートラ
ンジスタチップ、12は、図８に示すＰＮＰパワートラン
ジスタＱ３とＰＮＰパワートランジスタＱ４のどちらか
一方を180度回転させ隣接して、一対のチップに形成し
た複合ＰＮＰパワートランジスタチップである。
【００２５】次に、以上のように構成された混成集積回
路装置について、従来例の図８の内部回路図を基にして
説明する。図８に示すように、ＮＰＮパワートランジス
タＱ１，Ｑ２のコレクタ、またはＰＮＰパワートランジ
スタＱ３，Ｑ４のコレクタは電気的に共通である。ま
た、複合ＮＰＮパワートランジスタチップ11と複合ＰＮ
Ｐパワートランジスタチップ12の構成は同じであるた
め、複合ＮＰＮパワートランジスタチップ11についての
み説明する。
【００２６】複合ＮＰＮパワートランジスタチップ11
は、図３の概略断面図が示すように裏面側のサブストレ
ートが共通のコレクタになっており、ＮＰＮパワートラ
ンジスタＱ１，Ｑ２を１つのチップとした半導体装置に
より、図４に示す混成集積回路装置の放熱用ヒートシン
ク２をＮＰＮパワートランジスタＱ１，Ｑ２が共通とす
ることができる。図９に示す従来例の混成集積回路装置
に比べ放熱用ヒートシンク２を減らすことができ混成集
積回路装置の実装面積を小さくできる。また、ＮＰＮパ
ワートランジスタＱ１，Ｑ２の共通コレクタをサブスト
レートで接続するためコレクタ間の結線が不要となり、
接続抵抗による電圧降下をなくすことができる。
【００２７】以上のように半導体装置を、図４に示す放
熱用ヒートシンク２にダイスボンディングして、混成集
積回路装置を構成することにより、実装密度を上げて小
型化が可能となり、また、特性の安定動作および熱疲労
寿命の長い混成集積回路装置を構成できる。
【００２８】次に、図５は本発明の第３の実施例におけ
る混成集積回路装置を示す斜視図である。図５におい
て、13は、図９に示すＮＰＮパワートランジスタチップ
６およびＮＰＮパワートランジスタチップ７の２個のＮ
ＰＮパワートランジスタを内蔵するように１つのチップ
にカットされた半導体装置である集合ＮＰＮパワートラ
ンジスタチップ、14は、図９に示すＰＮＰパワートラン
ジスタチップ８およびＰＮＰパワートランジスタチップ
９の２個のＰＮＰパワートランジスタを内蔵するように
１つのチップにカットされた半導体装置である集合ＰＮ
Ｐパワートランジスタチップである。
【００２９】また、図６は第３の実施例におけるＮＰＮ
パワートランジスタチップのウエハーを示す上面図で、
15は図９に示すＮＰＮパワートランジスタチップ６，７
を構成するカット前のＮＰＮパワートランジスタウエハ
ーである。なお、第２の実施例と同様に集合ＮＰＮパワ
ートランジスタチップ13と集合ＰＮＰパワートランジス
タチップ14の構成は同じであるため、集合ＮＰＮパワー
トランジスタチップ13についてのみ説明する。
【００３０】いま、ＮＰＮパワートランジスタウエハー
15をカットするときに、ＮＰＮパワートランジスタを２
個で１つのチップになるようにカットして、半導体装置
である集合ＮＰＮパワートランジスタチップ13を得る。
それを放熱用ヒートシンク２にダイスボンディングして
混成集積回路装置を構成する。これにより、第２の実施
例と同様に放熱用ヒートシンク２を減らすことができ混
成集積回路装置の実装面積を小さくできる。
【００３１】また、集合ＮＰＮパワートランジスタチッ
プ13を第１の実施例におけるＮＰＮパワートランジスタ
チップ６と考えて、一方の集合ＮＰＮパワートランジス
タチップに対して180度回転して隣接する他方の集合Ｎ
ＰＮパワートランジスタチップを一対のチップとして形
成し、放熱用ヒートシンク２にダイスボンディングして
混成集積回路装置を構成することもできる。ただし、こ
の場合はコレクタを共通としたＮＰＮパワートランジス
タの４個を回路構成に内蔵する混成集積回路装置とな
る。
【００３２】次に、図７は第４の実施例における混成集
積回路装置を示す斜視図である。ここで、従来例の図８
に示す内部回路図を基に説明するため、半導体装置をＮ
ＰＮパワートランジスタチップとする。図７において、
ＮＰＮパワートランジスタチップ６とＮＰＮパワートラ
ンジスタチップ７とを同一の放熱用ヒートシンク２にダ
イスボンディングして構成し、また、同様にＰＮＰパワ
ートランジスタチップ８とＰＮＰパワートランジスタチ
ップ９とを同一の放熱用ヒートシンク２にダイスボンデ
ィングして構成された混成集積回路装置である。第２，
３の実施例と同様に放熱用ヒートシンク２を減らすこと
ができ混成集積回路装置の実装面積を小さくできる。
【００３３】さらに、ＮＰＮパワートランジスタチップ
６，７を第１の実施例で説明した複合ＮＰＮパワートラ
ンジスタチップ11や、第２の実施例で説明した集合ＮＰ
Ｎパワートランジスタチップ13に置き換えて、放熱用ヒ
ートシンク２にダイスボンディングして混成集積回路装
置を構成することで、同じ個数のパワートランジスタチ
ップを実装した混成集積回路装置よりさらに実装面積を
小さくすることができる。
【００３４】なお、オーディオ用アンプは、マルチチャ
ンネルの対応として各チャンネル毎に必要となってきて
おり、前記の各実施例の内容は２チャンネルの回路構成
で説明したが３チャンネル以上の概念においても、同様
に３チップ以上のパワートランジスタを複合化とするこ
とにより、高密度の混成集積回路装置を構成できる。
【００３５】また、前記の説明に用いたパワートランジ
スタは、１つのパワートランジスタを１つのチップとし
て説明したが、ダーリントン接続のパワートランジスタ
を１つのチップとしても同様の結果が得られることはい
うまでもない。
【００３６】なお、上記説明した内容はバイポーラパワ
ートランジスタのことであるが、ＭＯＳ型パワーＦＥＴ
についても同様のことがいえる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
２つのパワートランジスタチップのどちらか一方に対し
て他方を180度回転して隣接し一対のチップを形成する
ことで、パワートランジスタチップを複合化しても熱集
中を起こしにくい半導体装置を構成することができる。
【００３８】また、パワートランジスタチップを交互に
180度回転して隣接し３個以上を組として形成すること
で、パワートランジスタチップの複数個を複合化しても
熱集中を起こしにくい半導体装置を構成することができ
る。
【００３９】また、前記半導体装置により基板の導電箔
とＮＰＮパワートランジスタ間、あるいはＰＮＰパワー
トランジスタ間とのコレクタ結線が不要となり、導電箔
の抵抗による電圧降下がなく、放熱用ヒートシンクにダ
イスボンディングして、混成集積回路装置を構成するこ
とにより、実装密度を上げて小型化し特性の安定動作お
よび熱疲労寿命の長い混成集積回路装置を構成できる。
【００４０】また、２個のパワートランジスタチップを
並列に隣接し一対のチップとした半導体装置を放熱用ヒ
ートシンクにダイスボンディングして、放熱用ヒートシ
ンクの使用個数を減らして部品点数を削減し、混成集積
回路装置の実装密度を上げることができる。
【００４１】また、１つの放熱用ヒートシンクに、半導
体装置の複数組をダイスボンディングすることで、放熱
用ヒートシンクの使用個数を減らして部品点数を削減
し、混成集積回路装置の実装密度を上げることができ
る。
【００４２】さらに、回路に用いられるパワートランジ
スタの個数が多くなっても、半導体装置を組み込んだ混
成集積回路装置の実装密度を上げて小型化することがで
きるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例における複合ＮＰＮパワ
ートランジスタチップを示す回路図である。
【図２】(a)は本発明の第１の実施例における複合ＮＰ
Ｎパワートランジスタチップを示す上面拡大図、(b)は
Ｆ１−Ｆ２断面の熱分布を示す図、(c)はＧ１−Ｇ２断
面の熱分布を示す図、(d)はＨ１−Ｈ２断面の熱分布を
示す図である。
【図３】本発明の第１の実施例における複合ＮＰＮパワ
ートランジスタチップのＤ１−Ｄ２断面の構造を示す概
略断面図である。
【図４】本発明の第２の実施例における第１の実施例の
半導体装置を組み込んだ混成集積回路装置を示す斜視図
である。
【図５】本発明の第３の実施例における混成集積回路装
置を示す斜視図である
【図６】本発明の第３の実施例におけるＮＰＮパワート
ランジスタチップのウエハーを示す上面図である。
【図７】本発明の第４の実施例における混成集積回路装
置を示す斜視図である。
【図８】従来のオーディオ用パワーアンプの混成集積回
路装置を簡略化した内部回路図である。
【図９】従来の混成集積回路装置を示す斜視図である。
【符号の説明】
１…基板、 ２…放熱用ヒートシンク、 ３…リード端
子、 ４…制御用ＩＣチップ、 ５…導電箔、 ６，７
…ＮＰＮパワートランジスタチップ、 ８，９…ＰＮＰ
パワートランジスタチップ、 10a，10b…ワイヤ、 11
…複合ＮＰＮパワートランジスタチップ、 12…複合Ｐ
ＮＰパワートランジスタチップ、 13…集合ＮＰＮパワ
ートランジスタチップ、 14…集合ＰＮＰパワートラン
ジスタチップ、 15…ＮＰＮパワートランジスタウエハ
ー。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀 文夫 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−287935（ＪＰ，Ａ) 特開 平４−152559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 １つのチップにパワートランジスタまた
    はダーリントン接続したパワートランジスタが形成され
    た第１のチップと、該第１のチップを上下左右が逆とな
    るように回転した第２のチップとから構成され、前記第
    １のチップの下端と前記第２のチップの上端とを隣接
    し、パワートランジスタを形成する２個のチップを一対
    としたコレクタを共通にした各エミッタ間及び各ベース
    間が電気的に絶縁された２個の複合パワートランジスタ
    からなることを特徴とする半導体装置。
  2. 【請求項２】 １つのチップにパワートランジスタまた
    はダーリントン接続したパワートランジスタが形成され
    た第１のチップと、該第１のチップを上下左右が逆とな
    るように回転した第２のチップとから構成され、前記第
    １のチップと前記第２のチップとを交互に隣接して形成
    される少なくとも３個以上のパワートランジスタのチッ
    プを組としたコレクタを共通にした各エミッタ間及び各
    ベース間が電気的に絶縁された複合パワートランジスタ
    からなることを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２記載の半導体装置を放
    熱用ヒートシンクにダイスボンディングして形成される
    パワーブロックと、該パワーブロックの制御を行う制御
    ブロックとからなることを特徴とする混成集積回路装
    置。
  4. 【請求項４】 １つのチップにパワートランジスタまた
    はダーリントン接続したパワートランジスタが形成され
    た第１のチップと、該第１のチップの右端に前記第１の
    チップと同一構造の第２のチップの左端を隣接して、パ
    ワートランジスタを形成する２個のチップを一対とした
    半導体装置を放熱用ヒートシンクにダイスボンディング
    して形成されるパワーブロックと、該パワーブロックの
    制御を行う制御ブロックとからなることを特徴とする混
    成集積回路装置。
  5. 【請求項５】 パワートランジスタを形成する２個のチ
    ップを一対とした半導体装置の複数組を１つの放熱用ヒ
    ートシンクにダイスボンディングして形成されるパワー
    ブロックと、該パワーブロックの制御を行う制御ブロッ
    クとからなることを特徴とする混成集積回路装置。
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