JPS61152071A - 多段ダ−リントン半導体装置 - Google Patents
多段ダ−リントン半導体装置Info
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- JPS61152071A JPS61152071A JP59273400A JP27340084A JPS61152071A JP S61152071 A JPS61152071 A JP S61152071A JP 59273400 A JP59273400 A JP 59273400A JP 27340084 A JP27340084 A JP 27340084A JP S61152071 A JPS61152071 A JP S61152071A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 34
- 230000003321 amplification Effects 0.000 abstract description 19
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 19
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102000016550 Complement Factor H Human genes 0.000 description 1
- 108010053085 Complement Factor H Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は多段ダーリントン半導体装置に関し、特に、
少なくとも３段以上にダーリントン接続したトランジス
タとスピードアップダイオードとをモノリシック形成す
るとともに該スピードアップダイオードによる寄生トラ
ンジスタ効果を非常に低く抑制することにより、オフ時
のパワーロスが少なく且つ高速スイッチングが可能なモ
ノリシック多段ダーリントン半導体装置に関するもので
ある。
少なくとも３段以上にダーリントン接続したトランジス
タとスピードアップダイオードとをモノリシック形成す
るとともに該スピードアップダイオードによる寄生トラ
ンジスタ効果を非常に低く抑制することにより、オフ時
のパワーロスが少なく且つ高速スイッチングが可能なモ
ノリシック多段ダーリントン半導体装置に関するもので
ある。
［発明の技術的背景］
一般に、ダーリントントランジスタはたとえば２段型の
場合、第８図に示すごとき等価回路で表されるように設
計される。 第８図において、２１は端子Ｂに入力信号
が印加される駆動段トランジスタ、２２はトランジスタ
２１にダーリントン接続されて端子Ｃに出力信号を生ず
る出力段トランジスタ、２３はトランジスタ２１のエミ
ッタ・ベース間に接続されたスピードアップダイオード
である。
場合、第８図に示すごとき等価回路で表されるように設
計される。 第８図において、２１は端子Ｂに入力信号
が印加される駆動段トランジスタ、２２はトランジスタ
２１にダーリントン接続されて端子Ｃに出力信号を生ず
る出力段トランジスタ、２３はトランジスタ２１のエミ
ッタ・ベース間に接続されたスピードアップダイオード
である。
第９図は第８図のごとき等価回路で表される２段ダーリ
ントントランジスタをモノリシック形成した場合の素子
構造を示したものであり、第９図 。
ントントランジスタをモノリシック形成した場合の素子
構造を示したものであり、第９図 。
において、２４はＮ型低濃度層から成るコレクタ領域、
２５はＡ１膜等から成るコレクタ電極、２６は駆動段ト
ランジスタ２１のベース領域、２７は駆動段トランジス
タ２１のエミッタ領域、２８は出力段トランジスタ２２
のベース領域、２９は出力段トランジスタ２２のエミッ
タ領域、３０はスピードアップダイオード２３のカソー
ド領域、３１はＡ１膜等から成る駆動段トランジスタの
エミッタ電極、３２は駆動段トランジスタ２２のベース
電極兼スピードアップダイオード２３のカソード電極、
３３は出力段トランジスタ２２のベース電極、３４は出
力段トランジスタ２２のベース電極３３と駆動段トラン
ジスタのエミッタ電極３１とを電気的に接続している導
体、３５は出力段トランジスタ２２のエミッタ電極、３
６は半導体基板の一方の主面上に形成された酸化膜であ
る（なお、各領域の導電型と不純物濃度は同図に示され
ている通りであり、また端子Ｂ、Ｅ、Ｃは第８図のそれ
に対応している）。
２５はＡ１膜等から成るコレクタ電極、２６は駆動段ト
ランジスタ２１のベース領域、２７は駆動段トランジス
タ２１のエミッタ領域、２８は出力段トランジスタ２２
のベース領域、２９は出力段トランジスタ２２のエミッ
タ領域、３０はスピードアップダイオード２３のカソー
ド領域、３１はＡ１膜等から成る駆動段トランジスタの
エミッタ電極、３２は駆動段トランジスタ２２のベース
電極兼スピードアップダイオード２３のカソード電極、
３３は出力段トランジスタ２２のベース電極、３４は出
力段トランジスタ２２のベース電極３３と駆動段トラン
ジスタのエミッタ電極３１とを電気的に接続している導
体、３５は出力段トランジスタ２２のエミッタ電極、３
６は半導体基板の一方の主面上に形成された酸化膜であ
る（なお、各領域の導電型と不純物濃度は同図に示され
ている通りであり、また端子Ｂ、Ｅ、Ｃは第８図のそれ
に対応している）。
前記のごとき素子構造のモノリシック２段ダーリントン
トランジスタではスピードアップダイオード２３が寄生
トランジスタと等価になるため、該トランジスタの実際
の等価回路は第１０図のように表されるが、このような
等価回路のダーリントントランジスタではトランジスタ
のオフ時に寄生トランジスタ２３Ａが動作してリーク電
流を増大させ、その結果、オフ時パワーロスが発生する
。
トランジスタではスピードアップダイオード２３が寄生
トランジスタと等価になるため、該トランジスタの実際
の等価回路は第１０図のように表されるが、このような
等価回路のダーリントントランジスタではトランジスタ
のオフ時に寄生トランジスタ２３Ａが動作してリーク電
流を増大させ、その結果、オフ時パワーロスが発生する
。
従って、モノリシック２段ダーリントントランジスタチ
ップを製造する場合は寄生トランジスタ２３Ａの電流増
幅率を１以下に抑えるために特殊な製造プロセスが必要
になり、それによって寄生トランジスタの影響を極力低
減させていた。
ップを製造する場合は寄生トランジスタ２３Ａの電流増
幅率を１以下に抑えるために特殊な製造プロセスが必要
になり、それによって寄生トランジスタの影響を極力低
減させていた。
［背景技術の問題点］
しかしながら、トランジスタが３段以上にダーリントン
接続された多段ダーリントントランジスタは以下のごと
き理由によりモノリシック化した場合に満足のゆく特性
が得られないため、従来はハイブリッド構造で製作され
ていた。
接続された多段ダーリントントランジスタは以下のごと
き理由によりモノリシック化した場合に満足のゆく特性
が得られないため、従来はハイブリッド構造で製作され
ていた。
第１１図は３段ダーリントントランジスタの理想的等価
回路図であり、同図に示すように、この構成においては
第１駆動段トランジスタ４１のエミッタ・ベース間に第
一のスピードアップダイオード４４が接続される一方、
第二駆動段トランジスタ４２のエミッタ・ベース間に第
二のスピードアップダイオード４５が接続されている。
回路図であり、同図に示すように、この構成においては
第１駆動段トランジスタ４１のエミッタ・ベース間に第
一のスピードアップダイオード４４が接続される一方、
第二駆動段トランジスタ４２のエミッタ・ベース間に第
二のスピードアップダイオード４５が接続されている。
また、第一駆動段トランジスタ４１から出力段トラン
ジスタ４３までがダーリントン接続されている。
ジスタ４３までがダーリントン接続されている。
このダーリントントランジスタをモノリシック形成した
場合、前記と同様にスピードアップダイオード４４及び
４５が寄生トランジスタを生ずるため、モノリシック化
した場合の等価回路図は第１２図に示したものとなる。
場合、前記と同様にスピードアップダイオード４４及び
４５が寄生トランジスタを生ずるため、モノリシック化
した場合の等価回路図は第１２図に示したものとなる。
同図に示すように、モノリシック化した場合の等価回
路では寄生トランジスタ４４Ａ及び４５Ａがダーリント
ン接続となるため、トランジスタのオフ時にエミッタ・
ベース間の逆バイアスにより生じる逆電流（Ｉｓ）が寄
生トランジスタのコレクタ電流を増大させて、オフ時の
パワーロスを２段ダーリントントランジスタの場合より
も著しく増大させることになり１、 また、スイッチン
グ動作も遅くなる。 すなわち、第１２図の等価回路図
において、寄生トランジスタ４４Ａのコレクタ電流をＩ
Ｃ１、電流増幅率をｈＦＥとし、寄生トランジスタ４５
Ａのコレクタ電流をＩＣ２、電流増幅率をｈＦｆとする
と、寄生ダーリントントランジスタ全体の電流増幅率Ｈ
ＦＥは、となる。 このように、３段ダーリントントラ
ンジスタにおける寄生トランジスタのオフ時のコレクタ
電流、つまり３段ダーリントントランジスタのオフ時の
パワーロスは、２段ダーリントントランジスタにおける
ものの２倍以上となり、実質上、３段以上の多段ダーリ
ントン半導体装置をモノリシック化して満足な特性を得
ることは極めて難しいことであった。
路では寄生トランジスタ４４Ａ及び４５Ａがダーリント
ン接続となるため、トランジスタのオフ時にエミッタ・
ベース間の逆バイアスにより生じる逆電流（Ｉｓ）が寄
生トランジスタのコレクタ電流を増大させて、オフ時の
パワーロスを２段ダーリントントランジスタの場合より
も著しく増大させることになり１、 また、スイッチン
グ動作も遅くなる。 すなわち、第１２図の等価回路図
において、寄生トランジスタ４４Ａのコレクタ電流をＩ
Ｃ１、電流増幅率をｈＦＥとし、寄生トランジスタ４５
Ａのコレクタ電流をＩＣ２、電流増幅率をｈＦｆとする
と、寄生ダーリントントランジスタ全体の電流増幅率Ｈ
ＦＥは、となる。 このように、３段ダーリントントラ
ンジスタにおける寄生トランジスタのオフ時のコレクタ
電流、つまり３段ダーリントントランジスタのオフ時の
パワーロスは、２段ダーリントントランジスタにおける
ものの２倍以上となり、実質上、３段以上の多段ダーリ
ントン半導体装置をモノリシック化して満足な特性を得
ることは極めて難しいことであった。
それ故、従来は３段以上の多段ダーリントントランジス
タは、スピードアップダイオードチップとトランジスタ
チップとを共通の回路基板上に搭載するハイブリッド方
式で製造するなどしていた。
タは、スピードアップダイオードチップとトランジスタ
チップとを共通の回路基板上に搭載するハイブリッド方
式で製造するなどしていた。
この場合の部品点数や組立ては、単に２個のスピードア
ップダイオードを要する以上にスピードアップダイオー
ドチップとトランジスタチップとは絶縁して組み込む必
要があるため複雑となるばかりでなく、スピードアップ
ダイオードが別チップとなれば当然電極取出し配線のた
めのワイヤボンディングが実施されていた。
ップダイオードを要する以上にスピードアップダイオー
ドチップとトランジスタチップとは絶縁して組み込む必
要があるため複雑となるばかりでなく、スピードアップ
ダイオードが別チップとなれば当然電極取出し配線のた
めのワイヤボンディングが実施されていた。
［発明の目的１
この発明の目的は、寄生トランジスタ全体の電流増幅率
が１以下であるモノリシック多段ダーリントン半導体装
置を提供することである。
が１以下であるモノリシック多段ダーリントン半導体装
置を提供することである。
［発明の概要］
この発明は、多段ダーリントントランジスタにおいて該
ダーリントントランジスタに含まれるすべてのスピード
アップダイオードを第一駆動段トランジスタのベースに
接続することにより寄生トランジスタ全体の電流増幅率
を１以下に抑制するとともに、モノリシック化を可能に
したことを特徴とするものである。
ダーリントントランジスタに含まれるすべてのスピード
アップダイオードを第一駆動段トランジスタのベースに
接続することにより寄生トランジスタ全体の電流増幅率
を１以下に抑制するとともに、モノリシック化を可能に
したことを特徴とするものである。
更に詳細には、本発明の好適実施例においては、半導体
基板内に少なくとも３個以上のプレーナ型トランジスタ
をダーリントン接続するように形成するとともに、第二
駆動段以降のトランジスタのベース領域内に形成したス
ピードアップダイオードの各カソード領域を第一駆動段
のトランジスタのベース領域に夫々配線等を介して接続
したことを特徴とする。 このような構成によれば、寄
生トランジスタがダーリントン接続にならないため、寄
生トランジスタ全体の電流増幅率を１以下にすることが
容易になるとともに特殊な素子構造や複雑な製造プロセ
スを要せずにモノリシック化が可能となり、その結果本
発明によれば、オフ時の電力損失の小さいモノリシック
多段ダーリントン半導体装置が提供される。
基板内に少なくとも３個以上のプレーナ型トランジスタ
をダーリントン接続するように形成するとともに、第二
駆動段以降のトランジスタのベース領域内に形成したス
ピードアップダイオードの各カソード領域を第一駆動段
のトランジスタのベース領域に夫々配線等を介して接続
したことを特徴とする。 このような構成によれば、寄
生トランジスタがダーリントン接続にならないため、寄
生トランジスタ全体の電流増幅率を１以下にすることが
容易になるとともに特殊な素子構造や複雑な製造プロセ
スを要せずにモノリシック化が可能となり、その結果本
発明によれば、オフ時の電力損失の小さいモノリシック
多段ダーリントン半導体装置が提供される。
［発明の実施例コ
第１図は本発明によるモノリシック多段ダーリントン半
導体装置の一実施例の理想的等価回路図であり、この実
施例では３段ダーリントン接続の３個のトランジスタと
２個のスピードアップダイオードで構成されている。
本発明の半導体装置では、第一駆動段トランジスタ１及
び第一二駆動段トランジスタ２の各々のエミッタと第一
駆動段トランジスタ１のベースとの間にスピードアップ
ダイオード４及び５を互いに並列に接続したことを特徴
とするものであり、このような等何回路をモノリシック
化した場合の実際の等何回路は第２図に示すようにそれ
ぞれのスピードアップダイオード４及び５を奇生トラン
ジスタ４Ａ及び５Ａに置換した構成となる（なお、第１
図及び第２図において、３は出力段トランジスタである
）。
導体装置の一実施例の理想的等価回路図であり、この実
施例では３段ダーリントン接続の３個のトランジスタと
２個のスピードアップダイオードで構成されている。
本発明の半導体装置では、第一駆動段トランジスタ１及
び第一二駆動段トランジスタ２の各々のエミッタと第一
駆動段トランジスタ１のベースとの間にスピードアップ
ダイオード４及び５を互いに並列に接続したことを特徴
とするものであり、このような等何回路をモノリシック
化した場合の実際の等何回路は第２図に示すようにそれ
ぞれのスピードアップダイオード４及び５を奇生トラン
ジスタ４Ａ及び５Ａに置換した構成となる（なお、第１
図及び第２図において、３は出力段トランジスタである
）。
第２図のごとき等何回路における寄生トランジスタ全体
の電流増幅率ＨＦＥは、寄生トランジスタ４Ａのコレク
タ電流をＩＣ１、寄生トランジスタ５Ａのコレクタ電流
をＩＣ２とすると、と々って、ＨＦＥは１個の寄生トラ
ンジスタの電流増幅率ｈＦＥと同じ値となる。
の電流増幅率ＨＦＥは、寄生トランジスタ４Ａのコレク
タ電流をＩＣ１、寄生トランジスタ５Ａのコレクタ電流
をＩＣ２とすると、と々って、ＨＦＥは１個の寄生トラ
ンジスタの電流増幅率ｈＦＥと同じ値となる。
従って、第１２図に示した従来の３段ダーリントン半導
体装置にくらべて寄生トランジスタから第一駆動段トラ
ンジスタのベースに還流する逆電流を大幅に低下させる
ことができるため、第１２図の等何回路で表される従来
の半導体装置よりも高速スイッチング動作ができるとと
もにオフ時の消費電力が非常に小さい多段ダーリントン
半導体装置が実現できる。 また、第２図のごとき等何
回路の多段ダーリントン半導体装置において寄生トラン
ジスタの電流増幅率を１以下に抑制することは従来のモ
ノリシック２段ダーリントントランジスタチップの製造
とほぼ同じ製造方法を用いることによって可能であるた
め、はぼ従来の素子形成技術でモノリシック化すること
ができる。
体装置にくらべて寄生トランジスタから第一駆動段トラ
ンジスタのベースに還流する逆電流を大幅に低下させる
ことができるため、第１２図の等何回路で表される従来
の半導体装置よりも高速スイッチング動作ができるとと
もにオフ時の消費電力が非常に小さい多段ダーリントン
半導体装置が実現できる。 また、第２図のごとき等何
回路の多段ダーリントン半導体装置において寄生トラン
ジスタの電流増幅率を１以下に抑制することは従来のモ
ノリシック２段ダーリントントランジスタチップの製造
とほぼ同じ製造方法を用いることによって可能であるた
め、はぼ従来の素子形成技術でモノリシック化すること
ができる。
第３図は第１図及び第２図の等何回路で表さ礼る３段ダ
ーリントン半導体装置をモノリシック化した半導体装置
の一部の平面図であり、第４図は第３図のｒＶ−ｒＶ矢
視断面図である。
ーリントン半導体装置をモノリシック化した半導体装置
の一部の平面図であり、第４図は第３図のｒＶ−ｒＶ矢
視断面図である。
第４図において、６は半導体基板のＮ型低淵度層、７は
第一駆動段トランジスタ１のベース領域、８は第二駆動
段トランジスタ２のベース領域、９は第二駆動段トラン
ジスタ２のベース領域８内に形成された第二駆動段トラ
ンジスタ２のエミッタ領域、１０は第二駆動段トランジ
スタ２のベース領域８内に形成されたスピードアップダ
イオード４のカソード領域、１１は出力段トランジスタ
３のベース領域、１２は出力段トランジスタ３のベース
領域１１内に形成されたスピードアップダイオード５の
カソード領域、１３は出力段トランジスタ３のベース領
域１１内に形成された出力段トランジスタ３のエミッタ
領域、１４は半導体基板の主表面上に形成された酸化膜
、１５は第一駆動段トランジスタ１のベース電極とスピ
ードアップダイオード４及び５のカソード電極とを兼ね
る第一の配線電極、１６は第一駆動段トランジスタ１の
エミッタ電極と第二駆動段トランジスタ２のベース電極
とを兼ねる第二の配線電極、１７は第二駆動段トランジ
スタ２のエミッタ電極と出力段トランジスタ３のベース
電極とを兼ねる第三の配線電極、１８は出力段トランジ
スタのエミッタ電極である。
第一駆動段トランジスタ１のベース領域、８は第二駆動
段トランジスタ２のベース領域、９は第二駆動段トラン
ジスタ２のベース領域８内に形成された第二駆動段トラ
ンジスタ２のエミッタ領域、１０は第二駆動段トランジ
スタ２のベース領域８内に形成されたスピードアップダ
イオード４のカソード領域、１１は出力段トランジスタ
３のベース領域、１２は出力段トランジスタ３のベース
領域１１内に形成されたスピードアップダイオード５の
カソード領域、１３は出力段トランジスタ３のベース領
域１１内に形成された出力段トランジスタ３のエミッタ
領域、１４は半導体基板の主表面上に形成された酸化膜
、１５は第一駆動段トランジスタ１のベース電極とスピ
ードアップダイオード４及び５のカソード電極とを兼ね
る第一の配線電極、１６は第一駆動段トランジスタ１の
エミッタ電極と第二駆動段トランジスタ２のベース電極
とを兼ねる第二の配線電極、１７は第二駆動段トランジ
スタ２のエミッタ電極と出力段トランジスタ３のベース
電極とを兼ねる第三の配線電極、１８は出力段トランジ
スタのエミッタ電極である。
また、第３図において、４及び５は前記のスピードアッ
プダイオード、１９は第二駆動段トランジスタ２のベー
ス領域８と出力段トランジスタ３のベース領域１１との
境界線、第１駆動段トランジスタ１のベース領域１７と
第二駆動段トランジスタ２のベース領域８との境界線で
ある。
プダイオード、１９は第二駆動段トランジスタ２のベー
ス領域８と出力段トランジスタ３のベース領域１１との
境界線、第１駆動段トランジスタ１のベース領域１７と
第二駆動段トランジスタ２のベース領域８との境界線で
ある。
第４図から明らかであるように、この発明の半導体装置
においては、各スピードアップダイオード４及び５のそ
れぞれのカソード領域１０及び１２が第一の配線電極１
５によって第一駆動段トランジスタ１のベース７に接続
された構成になっているので、それぞれのスピードアッ
プダイオードの代わりに寄生トランジスタを置換させた
第２図のごとき等価回路においても、該寄生トランジス
タの全体の電流増幅率は個々の寄生トランジスタの電流
増幅率と全く同一値であるに過ぎず、従って、従来の２
段ダーリントントランジスタチップの製造技術で該寄生
トランジスタの電流増幅率を１以下の値にすることがで
き、その結果、本発明によればスピードアップダイオー
ドを備えた多段ダーリントントランジスタをモノリシッ
ク形成することが可能となった。
においては、各スピードアップダイオード４及び５のそ
れぞれのカソード領域１０及び１２が第一の配線電極１
５によって第一駆動段トランジスタ１のベース７に接続
された構成になっているので、それぞれのスピードアッ
プダイオードの代わりに寄生トランジスタを置換させた
第２図のごとき等価回路においても、該寄生トランジス
タの全体の電流増幅率は個々の寄生トランジスタの電流
増幅率と全く同一値であるに過ぎず、従って、従来の２
段ダーリントントランジスタチップの製造技術で該寄生
トランジスタの電流増幅率を１以下の値にすることがで
き、その結果、本発明によればスピードアップダイオー
ドを備えた多段ダーリントントランジスタをモノリシッ
ク形成することが可能となった。
第５図は第３図に示した半導体装置の他の部分の平面図
であり、第６図及び第７図は第５図の■−■矢視断面図
及び■−■矢視断面図である。
であり、第６図及び第７図は第５図の■−■矢視断面図
及び■−■矢視断面図である。
なお、第５図乃至第７図において、第３図及び第４図と
同一の符号で表示されている部分は第３図及び第４図に
示した部分と同一であるから第５図乃至第７図に関する
説明を省略する。
同一の符号で表示されている部分は第３図及び第４図に
示した部分と同一であるから第５図乃至第７図に関する
説明を省略する。
［発明の効果］
以上の実施例で明らかにしたように、本発明によれば、
寄生トランジスタの電流増幅率が小さくてターンオフ時
のパワーロスが少なく且つ高速スイッチングすることの
できるモノリシック多段ダーリントン半導体装置を実現
することができる。
寄生トランジスタの電流増幅率が小さくてターンオフ時
のパワーロスが少なく且つ高速スイッチングすることの
できるモノリシック多段ダーリントン半導体装置を実現
することができる。
また、本発明によれば、従来、ハイブリッド構造であっ
た多段ダーリントン半導体装置をモノリシック形成する
ことができるため、製作工数や必要部品数が減少すると
ともに製作時間も減少し、しかも、歩留りや信頼性は向
上する。 従って、本発明によれば従来よりも安価なコ
ストで小型且つ高性能の多段ダーリントン半導体装置を
製造することができ、る。
た多段ダーリントン半導体装置をモノリシック形成する
ことができるため、製作工数や必要部品数が減少すると
ともに製作時間も減少し、しかも、歩留りや信頼性は向
上する。 従って、本発明によれば従来よりも安価なコ
ストで小型且つ高性能の多段ダーリントン半導体装置を
製造することができ、る。
第１図は本発明による多段ダーリントン半導体装置の一
実施例の理想的等価回路図、第２図は第１図の等価回路
で表される多段ダーリントン半導体装置をモノリシック
形成した場合の際の等価回路図、第３図は第２図の等価
回路図で表される本発明の一実施例のモノリシック多段
ダーリントン半導体装置の一部の平面図、第４図は第３
図の■−■矢視断面図、第５図は第３図の半導体装置の
一部の平面図、第６図は第５図の■−■矢視断面図、第
７図は第５図の■−■矢視断面図、第８図は公知の２段
ダーリントントランジスタの理想的等価回路図、第９図
は第８図の等価回路の２段ダーリントントランジスタを
モノリシック形成したダーリントントランジスタチップ
の断面図、第１０図は第９図のダーリントントランジス
タチッブの実際の等匝回路図、第１１図は従来用いられ
ている３段ダーリントントランジスタの理想的等価回路
図、第１２図は第１１図の等価回路図で表される３段ダ
ーリントンをモノリシック形成した場合の実際の等価回
路図である。 １．４１・・・第一駆動段トランジスタ、 ２゜４２・
・・第二駆動段トランジスタ、 ３，４３・・・出力段
トランジスタ、 ２１・・・駆動段トランジスタ、２２
・・・出力段トランジスタ、 ４．５，２３゜４４．４
５・・・スピードアップダイオード、 ４Ａ。 ５Ａ、２３Ａ、４４Ａ、４５Ａ・・・寄生トランジスタ
、 ２４・・・コレクタ領域、 ７．８．１１゜２６．
２８・・・ベース領域、 ９，１３．２７゜２９・・・
エミッタ領域、 １０，１２．３０・・・（スピードア
ップダイオードの）カソード領域、１４．３６・・・酸
化膜、 １５〜１８・・・電極、３１．３５・・・エミ
ッタ電極、 ３２・・・ベース電極兼カソード電極、
３３・・・ベース電極、 ３４・・・導体。 第１図 第２０１ 第３図 第４図 第５図 第８８５ Ｃ１
実施例の理想的等価回路図、第２図は第１図の等価回路
で表される多段ダーリントン半導体装置をモノリシック
形成した場合の際の等価回路図、第３図は第２図の等価
回路図で表される本発明の一実施例のモノリシック多段
ダーリントン半導体装置の一部の平面図、第４図は第３
図の■−■矢視断面図、第５図は第３図の半導体装置の
一部の平面図、第６図は第５図の■−■矢視断面図、第
７図は第５図の■−■矢視断面図、第８図は公知の２段
ダーリントントランジスタの理想的等価回路図、第９図
は第８図の等価回路の２段ダーリントントランジスタを
モノリシック形成したダーリントントランジスタチップ
の断面図、第１０図は第９図のダーリントントランジス
タチッブの実際の等匝回路図、第１１図は従来用いられ
ている３段ダーリントントランジスタの理想的等価回路
図、第１２図は第１１図の等価回路図で表される３段ダ
ーリントンをモノリシック形成した場合の実際の等価回
路図である。 １．４１・・・第一駆動段トランジスタ、 ２゜４２・
・・第二駆動段トランジスタ、 ３，４３・・・出力段
トランジスタ、 ２１・・・駆動段トランジスタ、２２
・・・出力段トランジスタ、 ４．５，２３゜４４．４
５・・・スピードアップダイオード、 ４Ａ。 ５Ａ、２３Ａ、４４Ａ、４５Ａ・・・寄生トランジスタ
、 ２４・・・コレクタ領域、 ７．８．１１゜２６．
２８・・・ベース領域、 ９，１３．２７゜２９・・・
エミッタ領域、 １０，１２．３０・・・（スピードア
ップダイオードの）カソード領域、１４．３６・・・酸
化膜、 １５〜１８・・・電極、３１．３５・・・エミ
ッタ電極、 ３２・・・ベース電極兼カソード電極、
３３・・・ベース電極、 ３４・・・導体。 第１図 第２０１ 第３図 第４図 第５図 第８８５ Ｃ１
Claims (1)
- １ 一導電型の半導体基板と、前記半導体基板に形成し
ダーリントン接続する少なくとも３個のプレーナ型トラ
ンジスタと、最初に信号を印加する前記トランジスタの
１個のベース領域と、このトランジスタより後段に位置
するトランジスタの各ベース領域に形成する逆導電型の
領域と、この各領域と最初に信号を印加する前記トラン
ジスタのベース領域を夫々電気的に接続する手段とを具
備することを特徴とする多段ダーリントン半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273400A JPS61152071A (ja) | 1984-12-26 | 1984-12-26 | 多段ダ−リントン半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273400A JPS61152071A (ja) | 1984-12-26 | 1984-12-26 | 多段ダ−リントン半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61152071A true JPS61152071A (ja) | 1986-07-10 |
Family
ID=17527365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273400A Pending JPS61152071A (ja) | 1984-12-26 | 1984-12-26 | 多段ダ−リントン半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61152071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01281762A (ja) * | 1988-05-06 | 1989-11-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2006108543A (ja) * | 2004-10-08 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321579A (en) * | 1976-08-11 | 1978-02-28 | Matsushita Electronics Corp | Darlington transistor |
| JPS562665A (en) * | 1979-06-12 | 1981-01-12 | Thomson Csf | Monolithic integrated circuit equivalent to transistor having three unsaturable diodes |
-
1984
- 1984-12-26 JP JP59273400A patent/JPS61152071A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5321579A (en) * | 1976-08-11 | 1978-02-28 | Matsushita Electronics Corp | Darlington transistor |
| JPS562665A (en) * | 1979-06-12 | 1981-01-12 | Thomson Csf | Monolithic integrated circuit equivalent to transistor having three unsaturable diodes |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01281762A (ja) * | 1988-05-06 | 1989-11-13 | Mitsubishi Electric Corp | 半導体装置 |
| JP2006108543A (ja) * | 2004-10-08 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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