JPH06232180A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06232180A JPH06232180A JP1831593A JP1831593A JPH06232180A JP H06232180 A JPH06232180 A JP H06232180A JP 1831593 A JP1831593 A JP 1831593A JP 1831593 A JP1831593 A JP 1831593A JP H06232180 A JPH06232180 A JP H06232180A
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- Japan
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- gate
- semiconductor device
- electrodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】高周波高出力半導体素子において、高周波特性
を劣化させる入力信号の位相差を０にするとともに、余
分な配線による抵抗，容量を低減する。 【構成】ゲートボンディング電極１を半導体素子中心部
に設け、このボンディング電極１からゲート電極２を直
線放射状にペレット周辺部へ向かって配置し、各ゲート
電極２ではさまれた部分にソース４とドレイン３とを交
互に配置している。 【効果】この電極配置によりゲート電極２とボンディン
グ電極１を連結するためのバスバー電極が不要となり、
配線抵抗，容量を低減でき、高周波での出力電力，電力
利得を向上出来る。また、通常のパッケージ，組立技術
により素子を封止でき、高量産性，低コスト，高信頼度
を実現することができる。
を劣化させる入力信号の位相差を０にするとともに、余
分な配線による抵抗，容量を低減する。 【構成】ゲートボンディング電極１を半導体素子中心部
に設け、このボンディング電極１からゲート電極２を直
線放射状にペレット周辺部へ向かって配置し、各ゲート
電極２ではさまれた部分にソース４とドレイン３とを交
互に配置している。 【効果】この電極配置によりゲート電極２とボンディン
グ電極１を連結するためのバスバー電極が不要となり、
配線抵抗，容量を低減でき、高周波での出力電力，電力
利得を向上出来る。また、通常のパッケージ，組立技術
により素子を封止でき、高量産性，低コスト，高信頼度
を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
電極配置を改良した半導体装置の構造に関する。
電極配置を改良した半導体装置の構造に関する。
【０００２】
【従来の技術】従来のマイクロ波帯以上の周波数で使用
される高出力トランジスタは、キャリア電子の易動度の
大きいＧａＡｓ等の化合物半導体が主に用いられ、その
電極配置はソース・ドレインおよびゲート電極が櫛形に
形成されていた。これは、高出力を得るために単位素子
を複数個並列に並べ、かつ半導体容器への組立性を考慮
して、各単位素子のソース・ドレインおよびゲート電極
を配線により、各々のボンディング電極に合成している
ためである。
される高出力トランジスタは、キャリア電子の易動度の
大きいＧａＡｓ等の化合物半導体が主に用いられ、その
電極配置はソース・ドレインおよびゲート電極が櫛形に
形成されていた。これは、高出力を得るために単位素子
を複数個並列に並べ、かつ半導体容器への組立性を考慮
して、各単位素子のソース・ドレインおよびゲート電極
を配線により、各々のボンディング電極に合成している
ためである。
【０００３】この従来構造では各ゲート電極を合成し、
ゲートボンディング電極へ接続するための配線電極（バ
スバー電極）が必要となり、このバスバー電極の各ゲー
ト電極までの距離が異なるため高周波信号がゲートボン
ディング電極に入力された場合、各ゲート電極に対し位
相差となってあらわれ、出力電力および電力利得の低下
を引き起す。また、バスバー電極自身が配線抵抗，配線
容量を有し、更に、バスバー電極がソース電極と交差す
ることによる配線容量も付加されることから、更に高周
波での出力電力および電力利得の低下の原因となる。
ゲートボンディング電極へ接続するための配線電極（バ
スバー電極）が必要となり、このバスバー電極の各ゲー
ト電極までの距離が異なるため高周波信号がゲートボン
ディング電極に入力された場合、各ゲート電極に対し位
相差となってあらわれ、出力電力および電力利得の低下
を引き起す。また、バスバー電極自身が配線抵抗，配線
容量を有し、更に、バスバー電極がソース電極と交差す
ることによる配線容量も付加されることから、更に高周
波での出力電力および電力利得の低下の原因となる。
【０００４】このような不具合点を解決する手段とし
て、特開平２−３９５７３号公報は別構造の半導体装置
を提案している。この第２の構造では素子中心部に円形
のドレイン電極を設け、そのまわりに円状のゲート電
極，ゲート電極に対してドレイン電極に対向する位置に
ソース電極を配置している。ゲート電極には数箇所から
バイアホールを通して素子裏面に接続し、同軸線路中心
導体に直接この第２の半導体素子のゲート電極を入力側
に、ドレイン電極を出力側に接続している。
て、特開平２−３９５７３号公報は別構造の半導体装置
を提案している。この第２の構造では素子中心部に円形
のドレイン電極を設け、そのまわりに円状のゲート電
極，ゲート電極に対してドレイン電極に対向する位置に
ソース電極を配置している。ゲート電極には数箇所から
バイアホールを通して素子裏面に接続し、同軸線路中心
導体に直接この第２の半導体素子のゲート電極を入力側
に、ドレイン電極を出力側に接続している。
【０００５】
【発明が解決しようとする課題】この第２の素子構造は
第１の従来構造の不具合点を解決しているが、下記のよ
うな問題点を有する。
第１の従来構造の不具合点を解決しているが、下記のよ
うな問題点を有する。
【０００６】（１）ドレイン電極の外周部に形成された
円形状のゲート電極構造を有するため、高周波特性上必
要不可欠な短ゲート長の実現性に乏しい。
円形状のゲート電極構造を有するため、高周波特性上必
要不可欠な短ゲート長の実現性に乏しい。
【０００７】（２）円形状ゲート電極をバイアホールを
介して素子裏面と接続する場合、素子表面側のバイアホ
ール部に充分な面積を確保出来ない。
介して素子裏面と接続する場合、素子表面側のバイアホ
ール部に充分な面積を確保出来ない。
【０００８】（３）同軸線路中心導体の入・出力に各
々、裏面ゲート電極，ドレイン電極を直接的に接続し、
同軸線路外部導体にソース電極を直接的に接続するた
め、従来の半導体容器，組立技術が使用できず、量産性
に問題が有るとともに、かつ外気から半導体チップを遮
断出来ないため、信頼度，品質の確保が困難である。
々、裏面ゲート電極，ドレイン電極を直接的に接続し、
同軸線路外部導体にソース電極を直接的に接続するた
め、従来の半導体容器，組立技術が使用できず、量産性
に問題が有るとともに、かつ外気から半導体チップを遮
断出来ないため、信頼度，品質の確保が困難である。
【０００９】
【課題を解決するための手段】本発明の目的は、高周波
特性の劣化を防止しつつ実現性・量産性・信頼性を向上
した半導体装置を提供することにある。本発明の基本的
特徴は、素子中心部にゲートボンディング電極を設け、
このゲートボンディング電極から放射状にゲート電極を
配置し、各ゲート電極で挟まれた部分に交互にソース電
極とドレイン電極を形成することにある。
特性の劣化を防止しつつ実現性・量産性・信頼性を向上
した半導体装置を提供することにある。本発明の基本的
特徴は、素子中心部にゲートボンディング電極を設け、
このゲートボンディング電極から放射状にゲート電極を
配置し、各ゲート電極で挟まれた部分に交互にソース電
極とドレイン電極を形成することにある。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第一の実施例の半導体装置
の平面図である。半導体素子１０の中心部に円形のゲー
トボンディング電極１を設け、このゲートボンディング
電極１から半導体素子周辺部に向って放射状に８本ゲー
ト電極２が形成されている。これらゲート電極２はゲー
トボンディング電極１から互いに等間隔で導出されてい
る。この電極配置により、図３に示す従来構造の半導体
素子１０に必要なバスバー電極９が不要となり、ゲート
ボンディング電極１から全てのゲート電極２までの距離
が等しくなり、入力信号が全てのゲート電極２で等位相
になる。またバスバー電極９の配線抵抗，配線容量をゼ
ロに出来る。この放射状ゲート電極２の両側の対向する
位置にドレイン電極３とソース電極４を形成する。全て
のドレイン電極３はゲート電極２先端部より先で連結さ
れており、ドレインボンディング電極となる。ソース電
極４は各々独立しており、各々がバイアホール５を介し
て素子裏面電極と接続されている。図１では、バイアホ
ール５は中央部に１つ設けてあるが、複数でも、他の箇
所に設けても良い。バスバー電極９が不要なことから、
図３の従来構造のバスバー電極９とソース電極４の交差
部が発生せず、この部分での配線容量がゼロになる。
又、ソース電極４が充分な面積を確保出来るため、バイ
アホール５も従来構造と異なり、容易に形成することが
出来る。図１において、ゲート電極２の本数も増減可能
である。ソース電極とドレイン電極を逆にすることも可
能だが、ソース電極を接地する場合は、図１のように設
定するのが好ましい。
の平面図である。半導体素子１０の中心部に円形のゲー
トボンディング電極１を設け、このゲートボンディング
電極１から半導体素子周辺部に向って放射状に８本ゲー
ト電極２が形成されている。これらゲート電極２はゲー
トボンディング電極１から互いに等間隔で導出されてい
る。この電極配置により、図３に示す従来構造の半導体
素子１０に必要なバスバー電極９が不要となり、ゲート
ボンディング電極１から全てのゲート電極２までの距離
が等しくなり、入力信号が全てのゲート電極２で等位相
になる。またバスバー電極９の配線抵抗，配線容量をゼ
ロに出来る。この放射状ゲート電極２の両側の対向する
位置にドレイン電極３とソース電極４を形成する。全て
のドレイン電極３はゲート電極２先端部より先で連結さ
れており、ドレインボンディング電極となる。ソース電
極４は各々独立しており、各々がバイアホール５を介し
て素子裏面電極と接続されている。図１では、バイアホ
ール５は中央部に１つ設けてあるが、複数でも、他の箇
所に設けても良い。バスバー電極９が不要なことから、
図３の従来構造のバスバー電極９とソース電極４の交差
部が発生せず、この部分での配線容量がゼロになる。
又、ソース電極４が充分な面積を確保出来るため、バイ
アホール５も従来構造と異なり、容易に形成することが
出来る。図１において、ゲート電極２の本数も増減可能
である。ソース電極とドレイン電極を逆にすることも可
能だが、ソース電極を接地する場合は、図１のように設
定するのが好ましい。
【００１２】図２は図１の半導体素子１０を半導体容器
７内に組立てた際の断面図である。なお、素子１０は図
１のＡ−Ａ′線に沿った断面図を示す。半導体素子１０
はその裏面電極６が半導体容器７の一部を構成する金属
ベース７１にＡｕＳｎ等の低融点共晶金属もしくはＡｇ
ペースト等の導電性接着剤（図示せず）で接着されるこ
とにより固定される。裏面電極６はバイアホール５を介
して各ソース電極４に接続されている。これにより半導
体素子１０の各ソース電極４はバイアホール５および裏
面電極６を介して半導体容器７のソース電極に接続され
る。図２ではバイアホール５はテーパー型となっている
が、逆テーパー又は円柱型としてもよい。ゲートボンデ
ィング電極１およびドレイン電極３はボンディングワイ
ヤー８により各々半導体容器７のゲート電極７３とドレ
イン電極７２により接続されており、これらには各々リ
ード７３１，７２１が接続されている。この様に、本半
導体素子は従来技術の半導体容器および組立技術を使用
出来る。
７内に組立てた際の断面図である。なお、素子１０は図
１のＡ−Ａ′線に沿った断面図を示す。半導体素子１０
はその裏面電極６が半導体容器７の一部を構成する金属
ベース７１にＡｕＳｎ等の低融点共晶金属もしくはＡｇ
ペースト等の導電性接着剤（図示せず）で接着されるこ
とにより固定される。裏面電極６はバイアホール５を介
して各ソース電極４に接続されている。これにより半導
体素子１０の各ソース電極４はバイアホール５および裏
面電極６を介して半導体容器７のソース電極に接続され
る。図２ではバイアホール５はテーパー型となっている
が、逆テーパー又は円柱型としてもよい。ゲートボンデ
ィング電極１およびドレイン電極３はボンディングワイ
ヤー８により各々半導体容器７のゲート電極７３とドレ
イン電極７２により接続されており、これらには各々リ
ード７３１，７２１が接続されている。この様に、本半
導体素子は従来技術の半導体容器および組立技術を使用
出来る。
【００１３】上記実施例ではゲートボンディング電極１
を円形とした正多角形でもよい。すなわち、図３に本発
明の第２の実施例として示すように、本ゲートボンディ
ング電極１は正方形構造とされている。本電極の４つの
角からゲート電極２が導出され図１と同様の効果が得ら
れる。又、本実施例では、バイアホール５をソース電極
４の端部と中央部に設けており、特性向上を図ってい
る。
を円形とした正多角形でもよい。すなわち、図３に本発
明の第２の実施例として示すように、本ゲートボンディ
ング電極１は正方形構造とされている。本電極の４つの
角からゲート電極２が導出され図１と同様の効果が得ら
れる。又、本実施例では、バイアホール５をソース電極
４の端部と中央部に設けており、特性向上を図ってい
る。
【００１４】正多角形のゲートボンディング電極として
は図４に本発明による第３の実施例として示すように正
八角形でもよい。さらに、本実施例ではソース電極４の
端部の角をまるくしており、リーク電流を低減してい
る。またバイアホール５をソース電極と相似形として特
性向上を図っている。
は図４に本発明による第３の実施例として示すように正
八角形でもよい。さらに、本実施例ではソース電極４の
端部の角をまるくしており、リーク電流を低減してい
る。またバイアホール５をソース電極と相似形として特
性向上を図っている。
【００１５】
【発明の効果】以上説明したように本発明の半導体素子
は全てのゲート電極がゲートボンディング電極から等距
離に有るため、入力信号が全てのゲート電極に対して位
相差をゼロに出来る。また、バスバー電極が不要でかつ
ソース電極との交差部も無いため、この部分による配線
抵抗，配線容量も０にすることが出来る。例えば周波数
２３ＧＨｚ，出力電力０．４ＷのＧａＡｓ ＦＥＴの場
合、第１の従来構造の半導体素子に比べて、配線抵抗で
約０．１Ω、配線容量で０．１ｐＦ低減出来、かつ入力
信号の等位相化により、出力電力，電力利得とも０．１
〜１．０ｄＢ程度の向上が見込まれる。
は全てのゲート電極がゲートボンディング電極から等距
離に有るため、入力信号が全てのゲート電極に対して位
相差をゼロに出来る。また、バスバー電極が不要でかつ
ソース電極との交差部も無いため、この部分による配線
抵抗，配線容量も０にすることが出来る。例えば周波数
２３ＧＨｚ，出力電力０．４ＷのＧａＡｓ ＦＥＴの場
合、第１の従来構造の半導体素子に比べて、配線抵抗で
約０．１Ω、配線容量で０．１ｐＦ低減出来、かつ入力
信号の等位相化により、出力電力，電力利得とも０．１
〜１．０ｄＢ程度の向上が見込まれる。
【００１６】また、ゲート長を短かくすることができ、
高周波特性上必要不可欠な短ゲート長の実現が可能であ
る。更に円形状ゲート電極をバイアホールを介して素子
裏面と接続する場合にも、素子表面側のバイアホール部
に充分な面積を確保できる。更にまた、従来の半導体容
器組立技術が使用でき、量産性が可能であり、外気から
半導体チップを遮断できるため、高信頼度，高品質が確
保できる。すなわち、第２の従来構造の欠点をも解決し
ている。
高周波特性上必要不可欠な短ゲート長の実現が可能であ
る。更に円形状ゲート電極をバイアホールを介して素子
裏面と接続する場合にも、素子表面側のバイアホール部
に充分な面積を確保できる。更にまた、従来の半導体容
器組立技術が使用でき、量産性が可能であり、外気から
半導体チップを遮断できるため、高信頼度，高品質が確
保できる。すなわち、第２の従来構造の欠点をも解決し
ている。
【図１】本発明の第一の実施例の半導体装置平面図。
【図２】図１に示した半導体装置を半導体容器に組立て
た断面図。
た断面図。
【図３】本発明第２の実施例の半導体装置の平面図。
【図４】本発明第３の実施例の半導体装置平面図。
１ ゲートボンディング電極 ２ ゲート電極 ３ ドレイン電極 ４ ソース電極 ５ バイアホール ６ 裏面電極 ７ 半導体容器 ８ ボンディングワイヤー ９ バスバー電極 １０ 半導体素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ａ 8427−4Ｍ
Claims (8)
- 【請求項１】 半導体基板の一主面上に第１の電極と、
前記第１の電極に接続され、前記第１の電極から放射線
状に伸びた複数の第２の電極と、前記第２の電極のうち
の隣接する２本にはさまれた部分に前記第１，第２の電
極と離間して第３の電極とを有し、更に前記第２の電極
をはさんで前記第３の電極と対向した位置に前記第１，
２，３の電極と離間して第４の電極を有することを特徴
とする半導体装置。 - 【請求項２】 ゲートボンディング電極を素子中心部に
設け、該ゲートボンディング電極よりゲート電極が放射
状に伸びて配置され、該ゲート電極をはさんで対向した
位置にソース・ドレイン電極を有することを特徴とする
半導体装置。 - 【請求項３】 前記ソース電極がバイアホールを通して
素子裏面に接続されていることを特徴とする請求項２記
載の半導体装置。 - 【請求項４】 前記半導体基板の他の主面上に、第５の
電極を有し、前記第５の電極がバイアホールを通して前
記第３の電極と接続されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項５】 前記ゲート電極が前記ゲートボンディン
グ電極から等間隔に伸びていることを特徴とする請求項
２記載の半導体装置。 - 【請求項６】 前記ソース・ドレイン電極が前記ゲート
電極をはさんで交互に有することを特徴とする請求項２
記載の半導体装置。 - 【請求項７】 前記ドレイン電極が前記ソース電極外周
部にまで延在していることを特徴とする請求項２記載の
半導体装置。 - 【請求項８】 前記ゲートボンディング電極が正多角形
であることを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1831593A JPH06232180A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1831593A JPH06232180A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232180A true JPH06232180A (ja) | 1994-08-19 |
Family
ID=11968185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1831593A Pending JPH06232180A (ja) | 1993-02-05 | 1993-02-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232180A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012086A (ja) * | 2003-06-20 | 2005-01-13 | Toshiba Corp | 高周波増幅装置 |
| JP2018528611A (ja) * | 2015-08-19 | 2018-09-27 | レイセオン カンパニー | ループ状に配列された電界効果トランジスタセルを有する電界効果トランジスタ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4882822A (ja) * | 1972-01-19 | 1973-11-06 | ||
| JPS5879773A (ja) * | 1981-11-06 | 1983-05-13 | Fujitsu Ltd | 電界効果トランジスタ |
| JPS6263477A (ja) * | 1985-09-14 | 1987-03-20 | Sharp Corp | 電界効果トランジスタ |
| JPH0239573A (ja) * | 1988-07-29 | 1990-02-08 | Hitachi Ltd | ゲートバイアホール型半導体素子 |
| JPH0324765A (ja) * | 1989-06-22 | 1991-02-01 | Toyota Autom Loom Works Ltd | 半導体装置 |
-
1993
- 1993-02-05 JP JP1831593A patent/JPH06232180A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4882822A (ja) * | 1972-01-19 | 1973-11-06 | ||
| JPS5879773A (ja) * | 1981-11-06 | 1983-05-13 | Fujitsu Ltd | 電界効果トランジスタ |
| JPS6263477A (ja) * | 1985-09-14 | 1987-03-20 | Sharp Corp | 電界効果トランジスタ |
| JPH0239573A (ja) * | 1988-07-29 | 1990-02-08 | Hitachi Ltd | ゲートバイアホール型半導体素子 |
| JPH0324765A (ja) * | 1989-06-22 | 1991-02-01 | Toyota Autom Loom Works Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012086A (ja) * | 2003-06-20 | 2005-01-13 | Toshiba Corp | 高周波増幅装置 |
| JP2018528611A (ja) * | 2015-08-19 | 2018-09-27 | レイセオン カンパニー | ループ状に配列された電界効果トランジスタセルを有する電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950815 |