JPH0324765A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0324765A JPH0324765A JP1160313A JP16031389A JPH0324765A JP H0324765 A JPH0324765 A JP H0324765A JP 1160313 A JP1160313 A JP 1160313A JP 16031389 A JP16031389 A JP 16031389A JP H0324765 A JPH0324765 A JP H0324765A
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- JP
- Japan
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- source pad
- semiconductor
- pad
- semiconductor substrate
- gate wiring
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000010438 heat treatment Methods 0.000 abstract 2
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- 230000007423 decrease Effects 0.000 abstract 1
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔｛既 要〕
電力用半導体素子として好適な半導体装置に関し、
パッドから各半導体ユニットへの配線をバランス良く、
且つ、可及的に短くして発熱を抑制できるようにすると
共に半導体基板面の省スペース化も達或できるようにす
ることを目的し、そのために、半導体基板のほぼ中央に
ソース電極となるソースパッドを形成し、該ソースパ．
ノドを基準としてほぼ対称に半導体ユニットを配設する
と共に前記ソースパッドを中心に放射状に延びるゲート
用配線電極を形成して半導体装置を構成する。
且つ、可及的に短くして発熱を抑制できるようにすると
共に半導体基板面の省スペース化も達或できるようにす
ることを目的し、そのために、半導体基板のほぼ中央に
ソース電極となるソースパッドを形成し、該ソースパ．
ノドを基準としてほぼ対称に半導体ユニットを配設する
と共に前記ソースパッドを中心に放射状に延びるゲート
用配線電極を形成して半導体装置を構成する。
本発明は発熱を軽減でき、且つ、半導体基板面をスペー
ス的に効率良く利用できるようにした電力用半導体素子
として好適な半導体装置に関する。
ス的に効率良く利用できるようにした電力用半導体素子
として好適な半導体装置に関する。
シリコン基板上に多数の小さなトランジスタを有する半
導体ユニットを適数並列接続して構成される例えば、静
電誘導トランジスタ（以下ＳＩＴという）では基板の相
対向する辺に沿って基板内面にゲート電極やソース電極
となるアルミニウムパッドが真空蒸着により形成されて
いる。そして、ゲート電極用のパッドには前記多数の小
さなトランジスタのそれぞれのゲートに配線が為され、
ソース電極用のパッドにも同様に前記多数の小さなトラ
ンジスタのそれぞれのソースに配線が為されいる。
導体ユニットを適数並列接続して構成される例えば、静
電誘導トランジスタ（以下ＳＩＴという）では基板の相
対向する辺に沿って基板内面にゲート電極やソース電極
となるアルミニウムパッドが真空蒸着により形成されて
いる。そして、ゲート電極用のパッドには前記多数の小
さなトランジスタのそれぞれのゲートに配線が為され、
ソース電極用のパッドにも同様に前記多数の小さなトラ
ンジスタのそれぞれのソースに配線が為されいる。
こうした従来のＳＩＴの前記パッドや前記半導体ユニッ
トのレイアウトは、例えば、基板上に縦長に形成され、
横方向に列設された各半導体ユニットを端から順に前記
パッドに向けて連結して前記パッドにゲートやソースを
導くように構戒されている。そのため、前記パッドから
遠い位置に置かれる半導体ユニットほど電流の通路が長
くなる。
トのレイアウトは、例えば、基板上に縦長に形成され、
横方向に列設された各半導体ユニットを端から順に前記
パッドに向けて連結して前記パッドにゲートやソースを
導くように構戒されている。そのため、前記パッドから
遠い位置に置かれる半導体ユニットほど電流の通路が長
くなる。
それ故、通路の抵抗に起因して発熱を助長したり、各ト
ランジスタの動作がばらついたりする要因になっていた
。そうした不都合を考慮して従来のパッドは最遠の前記
半導体ユニットに可及的に接近できるよう本来必要とす
る面積よりも広い面積に形成されていた。従って、半導
体基板面がスペース的に無駄になり、小型化し難いと云
った欠点があった。
ランジスタの動作がばらついたりする要因になっていた
。そうした不都合を考慮して従来のパッドは最遠の前記
半導体ユニットに可及的に接近できるよう本来必要とす
る面積よりも広い面積に形成されていた。従って、半導
体基板面がスペース的に無駄になり、小型化し難いと云
った欠点があった。
本発明は、前述の如き従来の欠点に鑑み、パッドから各
半導体ユニットへの配線をバランス良く、且つ、可及的
に短くして発熱を抑制できるようにすると共に半導体基
板面の省スペース化も達威できるようにすることを目的
とする。
半導体ユニットへの配線をバランス良く、且つ、可及的
に短くして発熱を抑制できるようにすると共に半導体基
板面の省スペース化も達威できるようにすることを目的
とする。
本発明は前記目的を達成するために、半導体基板のほぼ
中央にソース電極となるソースパッドを形成し、該ソー
スパッドを基準としてほぼ対称に半導体ユニットを配設
すると共に前記ソースパッドを中心に放射状に延びるゲ
ート用配線電極を形成して半導体装置を構威する。
中央にソース電極となるソースパッドを形成し、該ソー
スパッドを基準としてほぼ対称に半導体ユニットを配設
すると共に前記ソースパッドを中心に放射状に延びるゲ
ート用配線電極を形成して半導体装置を構威する。
ソースパッドは半導体基板のほぼ中央に位置しているの
で、動作時、該ソースパッドの最も近くに配置されてい
るユニットへ流れる電流と最も遠くに配置されているユ
ニットへ流れる電流との偏差を縮小することができるよ
うになる。そして、前記ソースパッドは必要以上に面積
を大きくせずに済むから半導体基板面をスペース的に無
駄なく利用できるようになる。その上、前記ソースパッ
ドを中心に放射状に延びるゲート用配線電極を形成して
いるので該ゲート用配線電極上の電圧降下の偏差も最小
限に留めることができるようになる。
で、動作時、該ソースパッドの最も近くに配置されてい
るユニットへ流れる電流と最も遠くに配置されているユ
ニットへ流れる電流との偏差を縮小することができるよ
うになる。そして、前記ソースパッドは必要以上に面積
を大きくせずに済むから半導体基板面をスペース的に無
駄なく利用できるようになる。その上、前記ソースパッ
ドを中心に放射状に延びるゲート用配線電極を形成して
いるので該ゲート用配線電極上の電圧降下の偏差も最小
限に留めることができるようになる。
以下、本発明の実施例について、図面を参照しながら詳
述する。
述する。
第１図（ａ）は本発明の半導体装置のレイアウトを示す
平面図であり、第１図中）は第１図（ａ）において枠で
囲んで示した部分の拡大平面図である。
平面図であり、第１図中）は第１図（ａ）において枠で
囲んで示した部分の拡大平面図である。
第１図（ａ）を参照して、基板ｌのほぼ中央にはソース
電極となるソースバッド２を形成してあり、該ソースバ
ッドを基準としてほぼ対称に、恰も該ソースパッド２を
取り囲むように半導体ユニット群３を配設してある。一
方、前記ソースパッドを中心に放射状に延びるゲート用
配線電極４を形成してあり、該ゲート用配線電極４は前
記基板１の隅部に形成したゲートパッド５に連通してい
る。
電極となるソースバッド２を形成してあり、該ソースバ
ッドを基準としてほぼ対称に、恰も該ソースパッド２を
取り囲むように半導体ユニット群３を配設してある。一
方、前記ソースパッドを中心に放射状に延びるゲート用
配線電極４を形成してあり、該ゲート用配線電極４は前
記基板１の隅部に形成したゲートパッド５に連通してい
る。
前記半導体ユニット群３内には第１図伽）に示すように
複数の半導体ユニット６を集積してあり、各ユニット毎
にゲート、ソース、ドレイン用の各アルミニウム電極が
真空蒸着により導出され、前記ゲート用配線電極４や前
記ソースパッド２等に連通している。また、前記半導体
ユニット６内には多数のトランジスターが形成されてお
り、各々のトランジスターのゲート、ソース、ドレイン
は前記ユニット毎の対応する電極に接続されている。
複数の半導体ユニット６を集積してあり、各ユニット毎
にゲート、ソース、ドレイン用の各アルミニウム電極が
真空蒸着により導出され、前記ゲート用配線電極４や前
記ソースパッド２等に連通している。また、前記半導体
ユニット６内には多数のトランジスターが形成されてお
り、各々のトランジスターのゲート、ソース、ドレイン
は前記ユニット毎の対応する電極に接続されている。
第２図は他の実施例を示す平面図である。同図において
、ゲートパッド５は基板１の対角線上の両隅部に形成し
てあり、他の構或は第１図（ａ）に示したものと同様で
ある。このように構成することにより前記ゲート用配線
電極４の位置の違いによる電圧降下の偏差を一層縮小で
き安定した動作を保ち易くなる。
、ゲートパッド５は基板１の対角線上の両隅部に形成し
てあり、他の構或は第１図（ａ）に示したものと同様で
ある。このように構成することにより前記ゲート用配線
電極４の位置の違いによる電圧降下の偏差を一層縮小で
き安定した動作を保ち易くなる。
而して、前記ソースパッド２は基板１のほぼ中央に位置
しているので、動作時、該ソースバット２の最も近くに
配置されているユニットへ流れる電流と最も遠くに配置
されているユニットへ流れる電流との偏差を縮小するこ
とができるようになる。そして、前記ソースパッド２は
必要以上に面積を大きくせずに済むから前記基板ｌの面
をスペース的に無駄なく利用できるようになる。その上
、前記ソースパッド２を中心に放射状に延びるゲート用
配線電極４を形成しているので該ゲート用配線電極上の
電圧降下の偏差も最小限に留めることができるようにな
る。
しているので、動作時、該ソースバット２の最も近くに
配置されているユニットへ流れる電流と最も遠くに配置
されているユニットへ流れる電流との偏差を縮小するこ
とができるようになる。そして、前記ソースパッド２は
必要以上に面積を大きくせずに済むから前記基板ｌの面
をスペース的に無駄なく利用できるようになる。その上
、前記ソースパッド２を中心に放射状に延びるゲート用
配線電極４を形成しているので該ゲート用配線電極上の
電圧降下の偏差も最小限に留めることができるようにな
る。
以上詳細に説明したように、本発明によれば、従来の半
導体装置に比べソース電流による装置の発熱を抑制でき
るようになり、また、ゲート用配線電極での電圧降下も
減少するため動作が安定し且つ効率も向上する。その上
、スペース的にも基板面を無駄なく有効に利用でき、経
済的にも有利な半導体装置を得ることができる。
導体装置に比べソース電流による装置の発熱を抑制でき
るようになり、また、ゲート用配線電極での電圧降下も
減少するため動作が安定し且つ効率も向上する。その上
、スペース的にも基板面を無駄なく有効に利用でき、経
済的にも有利な半導体装置を得ることができる。
第１図（ａ）は本発明の半導体装置のレイアウトを示す
平面図、 第１図（ｂ）は第１図（ａ）において枠で囲んで示した
部分の拡大平面図、 第２図は他の実施例を示す平面図である。 １・・・・基板、 ２・・・・ソースパッド、 ３・・・・半導体ユニット群、 ４・・・・ゲート用配線電極、 ５・ ・ ・ ・ゲートパッド、 ６・・・・半導体ユニット．
平面図、 第１図（ｂ）は第１図（ａ）において枠で囲んで示した
部分の拡大平面図、 第２図は他の実施例を示す平面図である。 １・・・・基板、 ２・・・・ソースパッド、 ３・・・・半導体ユニット群、 ４・・・・ゲート用配線電極、 ５・ ・ ・ ・ゲートパッド、 ６・・・・半導体ユニット．
Claims (1)
- 半導体基板のほぼ中央にソース電極となるソースパッド
を形成し、該ソースパッドを基準としてほぼ対称に半導
体ユニットを配設すると共に前記ソースパッドを中心に
放射状に延びるゲート用配線電極を形成したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160313A JPH0324765A (ja) | 1989-06-22 | 1989-06-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160313A JPH0324765A (ja) | 1989-06-22 | 1989-06-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0324765A true JPH0324765A (ja) | 1991-02-01 |
Family
ID=15712257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160313A Pending JPH0324765A (ja) | 1989-06-22 | 1989-06-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0324765A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232180A (ja) * | 1993-02-05 | 1994-08-19 | Nec Corp | 半導体装置 |
| WO2000042665A1 (de) * | 1999-01-11 | 2000-07-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Mos-leistungsbauelement und verfahren zum herstellen desselben |
| US8889511B2 (en) | 2003-05-20 | 2014-11-18 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor |
-
1989
- 1989-06-22 JP JP1160313A patent/JPH0324765A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232180A (ja) * | 1993-02-05 | 1994-08-19 | Nec Corp | 半導体装置 |
| WO2000042665A1 (de) * | 1999-01-11 | 2000-07-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Mos-leistungsbauelement und verfahren zum herstellen desselben |
| US6462376B1 (en) | 1999-01-11 | 2002-10-08 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Power MOS element and method for producing the same |
| US8889511B2 (en) | 2003-05-20 | 2014-11-18 | Fairchild Semiconductor Corporation | Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor |
| US8936985B2 (en) | 2003-05-20 | 2015-01-20 | Fairchild Semiconductor Corporation | Methods related to power semiconductor devices with thick bottom oxide layers |
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