JPH08181307A - 電界効果型パワ−素子集積回路 - Google Patents
電界効果型パワ−素子集積回路Info
- Publication number
- JPH08181307A JPH08181307A JP32312094A JP32312094A JPH08181307A JP H08181307 A JPH08181307 A JP H08181307A JP 32312094 A JP32312094 A JP 32312094A JP 32312094 A JP32312094 A JP 32312094A JP H08181307 A JPH08181307 A JP H08181307A
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- Japan
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- chip
- integrated circuit
- metal wiring
- wiring
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は特にゲート配線パターンを改良して
チップ面積を有効に利用して有効セル数を増加するかあ
るいはチップ面積を小さくし得るようにした電界効果型
パワ−素子集積回路を提供する。 【構成】 チップ上に形成されるゲート金属配線を有す
る電界効果型パワ−素子集積回路において、前記ゲート
金属配線は、前記チップの両側に分けて形成される第１
及び第２のゲート金属配線部分と、前記チップの中央を
通して形成されるもので、上記第１及び第２のゲート金
属配線部分に接続された第３のゲート金属配線部分とを
有してなることを特徴とする電界効果型パワ−素子集積
回路が提供される。
チップ面積を有効に利用して有効セル数を増加するかあ
るいはチップ面積を小さくし得るようにした電界効果型
パワ−素子集積回路を提供する。 【構成】 チップ上に形成されるゲート金属配線を有す
る電界効果型パワ−素子集積回路において、前記ゲート
金属配線は、前記チップの両側に分けて形成される第１
及び第２のゲート金属配線部分と、前記チップの中央を
通して形成されるもので、上記第１及び第２のゲート金
属配線部分に接続された第３のゲート金属配線部分とを
有してなることを特徴とする電界効果型パワ−素子集積
回路が提供される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
ゲート配線パターンを改良してチップ面積を有効に利用
して有効セル数を増加するかあるいはチップ面積を小さ
くし得るようにした電界効果型パワ−素子集積回路に関
する。
ゲート配線パターンを改良してチップ面積を有効に利用
して有効セル数を増加するかあるいはチップ面積を小さ
くし得るようにした電界効果型パワ−素子集積回路に関
する。
【０００２】
【従来の技術】周知のように、電界効果型パワ−素子集
積回路、例えばパワーＭＯＳトランジスタ等に利用され
るＤ−ＭＯＳ集積回路（ＭＩＣ）は数百〜数万個のセル
が並列にならんで形成されているもので、各セルのゲー
ト、ソース、ドレインをそれぞれ相互に接続しなければ
ならない。
積回路、例えばパワーＭＯＳトランジスタ等に利用され
るＤ−ＭＯＳ集積回路（ＭＩＣ）は数百〜数万個のセル
が並列にならんで形成されているもので、各セルのゲー
ト、ソース、ドレインをそれぞれ相互に接続しなければ
ならない。
【０００３】この接続のための従来技術として、コスト
ダウン、面実装を目的とした図５に示すようなベアチッ
プのＷ．Ｂ（ワイヤボンド）接続がある。これはＭＩＣ
の電極部と基板上に形成されたパッド間をアルミニウム
等の金属ワイヤで接続するものであるが、Ｗ．Ｂ治具の
挿入スペースと比較的大きなパッドのスペースを必要と
するので高集積化、コストダウンには不適である。
ダウン、面実装を目的とした図５に示すようなベアチッ
プのＷ．Ｂ（ワイヤボンド）接続がある。これはＭＩＣ
の電極部と基板上に形成されたパッド間をアルミニウム
等の金属ワイヤで接続するものであるが、Ｗ．Ｂ治具の
挿入スペースと比較的大きなパッドのスペースを必要と
するので高集積化、コストダウンには不適である。
【０００４】この問題を解決する方法として、電極部に
茸状のパッド（バンプ）を形成し基板に直接搭載する
Ｆ．Ｃ（フリップチップ）方式が提案されている。しか
し、Ｆ．Ｃにした場合、放熱性や安定性のために複数
（４以上）のバンプが必要とされると共に、Ｄ−ＭＯＳ
集積回路のようにドレイン電極が裏面にある場合、Ｎ+
埋め込層等を介してそれを表面に持ってくる、等の理由
によりチップ有効面積が減少するという問題が生じてい
る。
茸状のパッド（バンプ）を形成し基板に直接搭載する
Ｆ．Ｃ（フリップチップ）方式が提案されている。しか
し、Ｆ．Ｃにした場合、放熱性や安定性のために複数
（４以上）のバンプが必要とされると共に、Ｄ−ＭＯＳ
集積回路のようにドレイン電極が裏面にある場合、Ｎ+
埋め込層等を介してそれを表面に持ってくる、等の理由
によりチップ有効面積が減少するという問題が生じてい
る。
【０００５】そして、このような従来技術は図５（Ｗ．
Ｂタイプ）、図３，図７（Ｆ．Ｃタイプ）に示すように
ゲート配線はポリシリコンで、ソース配線はアルミニウ
ム等の金属でマトリックス状に配線し、ドレインは裏面
全体で接続されている。
Ｂタイプ）、図３，図７（Ｆ．Ｃタイプ）に示すように
ゲート配線はポリシリコンで、ソース配線はアルミニウ
ム等の金属でマトリックス状に配線し、ドレインは裏面
全体で接続されている。
【０００６】すなわち、図５において、５１はゲート金
属配線部分、５２はゲートポリシリコン配線部分５３は
ソース金属配線部分であり、Ｓはソース配線用パッド、
Ｇはゲート配線用パッドであり、この例における有効セ
ル数は実際には数百〜数万個にも及ぶが後述する本発明
との比較において同一チップ面積をとるものとして比較
用の数値として９７である。
属配線部分、５２はゲートポリシリコン配線部分５３は
ソース金属配線部分であり、Ｓはソース配線用パッド、
Ｇはゲート配線用パッドであり、この例における有効セ
ル数は実際には数百〜数万個にも及ぶが後述する本発明
との比較において同一チップ面積をとるものとして比較
用の数値として９７である。
【０００７】また、図６において、６１はドレイン金属
配線部分、６２はゲート金属配線部分、６３はゲートポ
リシリコン配線部分、６４はソース金属配線部分であ
り、Ｓ１，Ｓ２はソース配線用バンプ、Ｇはゲート配線
用バンプ、Ｄはドレイン配線用バンプであり、この例に
おける有効セル数は図５の場合と同一の比較条件におい
て６８である。
配線部分、６２はゲート金属配線部分、６３はゲートポ
リシリコン配線部分、６４はソース金属配線部分であ
り、Ｓ１，Ｓ２はソース配線用バンプ、Ｇはゲート配線
用バンプ、Ｄはドレイン配線用バンプであり、この例に
おける有効セル数は図５の場合と同一の比較条件におい
て６８である。
【０００８】また、図７は特にパワーＭＯＳトランジス
タに適用することを想定した例で、図中７１は絶縁層
部、７２はＮ+ 埋め込み部分、７３は金属配線部（Ｇ，
Ｄ，Ｓ各部）、７４はポリシリコン配線部（ゲート）、
７５はゲート部（Ｇ）、７６はソース部（Ｓ）、７７は
デッドスペース、７８はドレインである。
タに適用することを想定した例で、図中７１は絶縁層
部、７２はＮ+ 埋め込み部分、７３は金属配線部（Ｇ，
Ｄ，Ｓ各部）、７４はポリシリコン配線部（ゲート）、
７５はゲート部（Ｇ）、７６はソース部（Ｓ）、７７は
デッドスペース、７８はドレインである。
【０００９】そして、この図７に示す従来例では、左右
にゲート配線用の金属配線部７３，７３が存在すると共
に、それぞれの下部にそれぞれデッドスペース７７，７
７が存在していることもあってチップ面積の有効的な活
用とはなっていないので、有効セル数を多くすることが
できない構造である。
にゲート配線用の金属配線部７３，７３が存在すると共
に、それぞれの下部にそれぞれデッドスペース７７，７
７が存在していることもあってチップ面積の有効的な活
用とはなっていないので、有効セル数を多くすることが
できない構造である。
【００１０】ところで、上述した各例でゲート配線に用
いられるポリシリコンは配線抵抗が大きいのでアルミニ
ウム等の金属配線でチップ周囲を囲むようにしてゲート
配線抵抗を下げる必要がある。
いられるポリシリコンは配線抵抗が大きいのでアルミニ
ウム等の金属配線でチップ周囲を囲むようにしてゲート
配線抵抗を下げる必要がある。
【００１１】これはゲート配線抵抗が大きいと、オンオ
フ切り換え時に各セル間でディレイを生じて同時にオン
することができなくなり、特に高周波動作時に問題とな
るのを回避するためである。なお、ソース配線は金属配
線を用いるので、これとの短絡を避けるためゲート配線
を金属配線にすることはできない（図７参照）。
フ切り換え時に各セル間でディレイを生じて同時にオン
することができなくなり、特に高周波動作時に問題とな
るのを回避するためである。なお、ソース配線は金属配
線を用いるので、これとの短絡を避けるためゲート配線
を金属配線にすることはできない（図７参照）。
【００１２】
【発明が解決しようとする課題】上述したように、Ｄ−
ＭＯＳ集積回路等の電界効果型パワ−素子集積回路にお
ける従来の接続法では、Ｗ．Ｂタイプ及びＦ．Ｃタイプ
のいずれの場合であっても、チップ面積の有効利用化す
なわち有効セル数を増加することに一定の制限があっ
た。
ＭＯＳ集積回路等の電界効果型パワ−素子集積回路にお
ける従来の接続法では、Ｗ．Ｂタイプ及びＦ．Ｃタイプ
のいずれの場合であっても、チップ面積の有効利用化す
なわち有効セル数を増加することに一定の制限があっ
た。
【００１３】そこで、本発明は以上のような点に鑑みて
なされたもので、特にゲートに対する金属配線をチップ
の中央を通すようにしてデッドスペースを削減する如く
ゲート配線パターンを改良することにより、チップ面積
を有効的に利用して形成し得る有効セル数の増加を図る
か、または同一有効セル数であってもチップ面積を小さ
くすることができるようにした電界効果型パワ−素子集
積回路を提供することを目的としている。
なされたもので、特にゲートに対する金属配線をチップ
の中央を通すようにしてデッドスペースを削減する如く
ゲート配線パターンを改良することにより、チップ面積
を有効的に利用して形成し得る有効セル数の増加を図る
か、または同一有効セル数であってもチップ面積を小さ
くすることができるようにした電界効果型パワ−素子集
積回路を提供することを目的としている。
【００１４】
【課題を解決するための手段】本発明によると、上記課
題を解決するために、チップ上に形成されるゲート金属
配線を有する電界効果型パワ−素子集積回路において、
前記ゲート金属配線は、前記チップの両側に分けて形成
される第１及び第２のゲート金属配線部分と、前記チッ
プの中央を通して形成されるもので、上記第１及び第２
のゲート金属配線部分に接続された第３のゲート金属配
線部分とを有してなることを特徴とする電界効果型パワ
−素子集積回路が提供される。
題を解決するために、チップ上に形成されるゲート金属
配線を有する電界効果型パワ−素子集積回路において、
前記ゲート金属配線は、前記チップの両側に分けて形成
される第１及び第２のゲート金属配線部分と、前記チッ
プの中央を通して形成されるもので、上記第１及び第２
のゲート金属配線部分に接続された第３のゲート金属配
線部分とを有してなることを特徴とする電界効果型パワ
−素子集積回路が提供される。
【００１５】
【作用】本発明は、特にＦ．Ｃタイプにした場合、放熱
性や安定性の点から複数のバンプが必要であること及び
基板上でバンプの接続が容易である点に着目し、ゲート
配線をチップ中心に通すことより配線抵抗を増やすこと
なくチップ面積を有効に利用して有効セル数を増加する
かあるいは同一有効セル数であってもチップ面積を小さ
くすることができるようにしたものである。
性や安定性の点から複数のバンプが必要であること及び
基板上でバンプの接続が容易である点に着目し、ゲート
配線をチップ中心に通すことより配線抵抗を増やすこと
なくチップ面積を有効に利用して有効セル数を増加する
かあるいは同一有効セル数であってもチップ面積を小さ
くすることができるようにしたものである。
【００１６】
【実施例】以下図面を参照して本発明の実施例について
説明する。図１は第１実施例としてＦ．Ｃタイプ接続に
適用されるＤ−ＭＯＳ集積回路を示している。
説明する。図１は第１実施例としてＦ．Ｃタイプ接続に
適用されるＤ−ＭＯＳ集積回路を示している。
【００１７】すなわち、図１において、１１はドレイン
金属配線部分、１２１，１２２，１２３はゲート金属配
線部分、１３はゲートポリシリコン配線部分、１４はソ
ース金属配線部分であり、Ｓ１，Ｓ２はソース配線用バ
ンプ、Ｄはドレイン配線用バンプ、Ｇはゲート配線用バ
ンプであり、有効セル数は従来と同一の比較条件で８３
である。
金属配線部分、１２１，１２２，１２３はゲート金属配
線部分、１３はゲートポリシリコン配線部分、１４はソ
ース金属配線部分であり、Ｓ１，Ｓ２はソース配線用バ
ンプ、Ｄはドレイン配線用バンプ、Ｇはゲート配線用バ
ンプであり、有効セル数は従来と同一の比較条件で８３
である。
【００１８】この有効セル数８３は従来の同タイプのそ
れの６８と比較して約２０％の増加であるこれは、従来
のゲート用金属配線が全周に渡って形成されていたのに
対し、本発明では上下に形成するゲート金属配線部分１
２１，１２２を中央を通るゲート金属配線部分１２３で
接続する如くゲート配線パターンを改良していることに
よっている。
れの６８と比較して約２０％の増加であるこれは、従来
のゲート用金属配線が全周に渡って形成されていたのに
対し、本発明では上下に形成するゲート金属配線部分１
２１，１２２を中央を通るゲート金属配線部分１２３で
接続する如くゲート配線パターンを改良していることに
よっている。
【００１９】なお、本発明では各バンプの形成位置を従
来のそれから４５°回転した位置とすることによって、
チップ面積の有効利用化を図っている。なお、チップ有
効面積の単純な比較では図１の本発明は図６の従来例に
比して約７０％の増加であるので、有効セル数も実際に
は上述した２０％に止まらず、さらに増加するものと予
想される。
来のそれから４５°回転した位置とすることによって、
チップ面積の有効利用化を図っている。なお、チップ有
効面積の単純な比較では図１の本発明は図６の従来例に
比して約７０％の増加であるので、有効セル数も実際に
は上述した２０％に止まらず、さらに増加するものと予
想される。
【００２０】これはチップサイズが小さい程に有効とな
ることを示している。なお、上下両側に分かれたソース
配線用バンプＳ１，Ｓ２は図２に示すように基板上のパ
ターンＰで容易に半田付け等により接続することができ
る。
ることを示している。なお、上下両側に分かれたソース
配線用バンプＳ１，Ｓ２は図２に示すように基板上のパ
ターンＰで容易に半田付け等により接続することができ
る。
【００２１】また、本発明の第１実施例は４バンプの時
であるが６バンプやそれ以外のバンプ数の時でも有効で
ある。図３は第２実施例としてＷ．Ｂタイプ接続に適用
されるＤ−ＭＯＳ集積回路を示している。
であるが６バンプやそれ以外のバンプ数の時でも有効で
ある。図３は第２実施例としてＷ．Ｂタイプ接続に適用
されるＤ−ＭＯＳ集積回路を示している。
【００２２】すなわち、図３において、３１１，３１
２，３１３はゲート金属配線部分、３２はゲートポリシ
リコン配線部分、３３はソース金属配線部分であり、Ｓ
１，Ｓ２はソース配線用パッドであり、有効セル数は従
来と同一の比較条件で１０７である。
２，３１３はゲート金属配線部分、３２はゲートポリシ
リコン配線部分、３３はソース金属配線部分であり、Ｓ
１，Ｓ２はソース配線用パッドであり、有効セル数は従
来と同一の比較条件で１０７である。
【００２３】この有効セル数１０７は従来の同タイプの
それの９７と比較して約１０％の増加である。これは、
従来のゲート用金属配線が全周に渡って形成されていた
のに対し、本発明では上下に形成するゲート金属配線部
分３１１，３１２を中央を通るゲート金属配線部分３１
３で接続する如くゲート配線パターンを改良しているこ
とによっている。
それの９７と比較して約１０％の増加である。これは、
従来のゲート用金属配線が全周に渡って形成されていた
のに対し、本発明では上下に形成するゲート金属配線部
分３１１，３１２を中央を通るゲート金属配線部分３１
３で接続する如くゲート配線パターンを改良しているこ
とによっている。
【００２４】なお、この実施例ではソース配線用のパッ
ドが二つ必要となるが、大電流のＭＯＳトランジスタ等
では有効である。図４はパワーＭＯＳトランジスタに適
用した第３実施例を示している。
ドが二つ必要となるが、大電流のＭＯＳトランジスタ等
では有効である。図４はパワーＭＯＳトランジスタに適
用した第３実施例を示している。
【００２５】すなわち、図４において、４１は絶縁層
部、４２はＮ+ 埋め込み部分、４３は金属配線部（Ｇ，
Ｄ，Ｓ各部）、４４はポリシリコン配線部（ゲート）、
４５はゲート部（Ｇ）、４６はソース部（Ｓ）、４７は
デッドスペース、４８はドレインである。
部、４２はＮ+ 埋め込み部分、４３は金属配線部（Ｇ，
Ｄ，Ｓ各部）、４４はポリシリコン配線部（ゲート）、
４５はゲート部（Ｇ）、４６はソース部（Ｓ）、４７は
デッドスペース、４８はドレインである。
【００２６】この実施例は図７に示す従来例と比較して
明らかなように、有効セル数が同一であっても、デッド
スペース４８が半減しているので、それだけチップ面積
を小さくすることができる。なお，本発明は、Ｄ−ＭＯ
Ｓ集積回路のみに限らず、ＩＧＢＴを含む電界効果型パ
ワ−素子集積回路一般にも適用することが可能である。
明らかなように、有効セル数が同一であっても、デッド
スペース４８が半減しているので、それだけチップ面積
を小さくすることができる。なお，本発明は、Ｄ−ＭＯ
Ｓ集積回路のみに限らず、ＩＧＢＴを含む電界効果型パ
ワ−素子集積回路一般にも適用することが可能である。
【００２７】
【発明の効果】従って、以上詳述したように本発明によ
れば、特にゲートに対する金属配線をチップの中央を通
すようにしてデッドスペースを削減する如くゲート配線
パターンを改良することにより、チップ面積を有効的に
利用して形成し得る有効セル数の増加を図るか、または
同一有効セル数であってもチップ面積を小さくすること
ができるようにした電界効果型パワ−素子集積回路を提
供することが可能となるものである。
れば、特にゲートに対する金属配線をチップの中央を通
すようにしてデッドスペースを削減する如くゲート配線
パターンを改良することにより、チップ面積を有効的に
利用して形成し得る有効セル数の増加を図るか、または
同一有効セル数であってもチップ面積を小さくすること
ができるようにした電界効果型パワ−素子集積回路を提
供することが可能となるものである。
【図１】本発明の第１実施例を示す構成図。
【図２】本発明の第１実施例のソース配線を説明する
図。
図。
【図３】本発明の第２実施例を示す構成図。
【図４】本発明の第３実施例を示す構成図。
【図５】従来のＷ．Ｂタイプの例を示す構成図。
【図６】従来のＦ．Ｃタイプの例を示す構成図。
【図７】従来のパワーＭＯＳトランジスタの例を示す構
成図。
成図。
１１…ドレイン金属配線部分、１２１，１２２，１２３
…ゲート金属配線部分、１３…ゲートポリシリコン配線
部分、１４…ソース金属配線部分、３１…ゲート金属配
線部分、３２…ゲートポリシリコン配線部分、３３…ソ
ース金属配線部分、４１…絶縁層部、４２：Ｎ+ 埋め込
み部分、４３…金属配線部（Ｇ，Ｄ，Ｓ各部）、４４：
ポリシリコン配線部（ゲート）、４５…ゲート部
（Ｇ）、４６…ソース部（Ｓ）、４７…デッドスペー
ス、４８…ドレイン。
…ゲート金属配線部分、１３…ゲートポリシリコン配線
部分、１４…ソース金属配線部分、３１…ゲート金属配
線部分、３２…ゲートポリシリコン配線部分、３３…ソ
ース金属配線部分、４１…絶縁層部、４２：Ｎ+ 埋め込
み部分、４３…金属配線部（Ｇ，Ｄ，Ｓ各部）、４４：
ポリシリコン配線部（ゲート）、４５…ゲート部
（Ｇ）、４６…ソース部（Ｓ）、４７…デッドスペー
ス、４８…ドレイン。
Claims (1)
- 【請求項１】 チップ上に形成されるゲート金属配線を
有する電界効果型パワ−素子集積回路において、 前記ゲート金属配線は、 前記チップの両側に分けて形成される第１及び第２のゲ
ート金属配線部分と、 前記チップの中央を通して形成されるもので、上記第１
及び第２のゲート金属配線部分に接続された第３のゲー
ト金属配線部分とを有してなることを特徴とする電界効
果型パワ−素子集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32312094A JPH08181307A (ja) | 1994-12-26 | 1994-12-26 | 電界効果型パワ−素子集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32312094A JPH08181307A (ja) | 1994-12-26 | 1994-12-26 | 電界効果型パワ−素子集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181307A true JPH08181307A (ja) | 1996-07-12 |
Family
ID=18151312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32312094A Pending JPH08181307A (ja) | 1994-12-26 | 1994-12-26 | 電界効果型パワ−素子集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181307A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1994
- 1994-12-26 JP JP32312094A patent/JPH08181307A/ja active Pending
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