JP2011003911A - 半導体装置 - Google Patents
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Abstract
【解決手段】チップ領域CAのY方向にストライプ状に形成された複数の溝の内部の多結晶シリコン膜よりなるゲート部と電気的に接続されるゲート電極GEを、前記ストライプ状の溝の間に形成されるソース領域と電気的に接続されるソース電極SEと同層の膜で形成し、さらに、ゲート電極GEを、チップ領域CAの周辺に沿って形成されたゲート電極部G1と、チップ領域CAをX方向に2分割するよう配置されたゲートフィンガー部G2とで構成し、ソース電極SEを、ゲートフィンガー部G2の上部に位置する部分と、下部に位置する部分とで構成し、ゲート電極GEおよびソース電極SEをバンプ電極を介してリードフレームと接続する。
【選択図】図11
Description
本実施の形態の半導体装置をその製造方法に従って説明する。
実施の形態1においては、コンタクト溝21aと21bとの間に、スペースS1を設け(図9参照)、このスペースS1上に、ゲートフィンガー部G2を形成していない(図11、図12参照)が、コンタクト溝21aと21bとを接続し、スペースS1上において、ゲートフィンガー部G2と前記ゲート電極部G1とを接続してもよい。
実施の形態1においては、ゲートフィンガー部G2がX方向に1本形成されている場合(図11、図12参照)について説明したが、以下に説明するように、ゲートフィンガー部の本数を多くしても良い。
本実施の形態においては、実施の形態1で説明した開口部31g、31s上に、バンプ電極を形成し、さらに、チップを実装する工程について説明する。
実施の形態4においては、ゲート電極GE等の上部にバンプ電極を形成したが、以下に説明するように、ゲート電極GE上にAl等の導電性膜を設けた後、バンプ電極を形成してもよい。
半導体装置においては、その製造工程の途中もしくは製品の完成後に種々の試験(検査)が行われる。
1a 単結晶シリコン基板
1b n型単結晶シリコン層
3 酸化シリコン膜
5 p型ウエル
7 溝
9 熱酸化膜
11 多結晶シリコン膜
13 酸化シリコン膜
15 p−型半導体領域(チャネル領域)
17 n+型半導体領域(ソース領域)
19 酸化シリコン膜
21a コンタクト溝
21b コンタクト溝
21s コンタクト溝
23 p+型半導体領域(バックゲートコンタクト領域)
25 TiW膜
27 アルミニウム膜(Al膜)
29 ポリイミド樹脂膜
31g 開口部
31p 検査用開口部
31s 開口部
33 Al膜
33g Al膜
33s Al膜
37g バンプ電極
37s バンプ電極
39 銀ペースト
41 (溶融)樹脂
50s 開口部
CA チップ領域
CH チップ
DE ドレイン電極
DT ドレイン端子
G ゲート部
G1 ゲート電極部
G2 ゲートフィンガー部
GE ゲート電極
GT ゲート端子
P1 多結晶シリコン膜パターン
P2 多結晶シリコン膜パターン
R1 リードフレーム
R1a チップ搭載部
R1b 外部端子
R2 リードフレーム
R2a〜R2d 外部端子
S1 スペース
SE ソース電極
ST ソース端子
Claims (21)
- (a)半導体基板の主面のチップ領域に形成され、ソース部、ドレイン部および第1導体からなるゲート部を有するMISFETと、
(b)前記ゲート部と電気的に接続され、前記第1導体より抵抗率の低い第2導体よりなるゲート電極であって、
(b1)前記チップ領域の周辺に沿って形成された第1部分と、
(b2)前記第1部分と接続され、前記第1部分より内側の前記チップ領域に形成された第2部分を有する前記ゲート電極と、
(c)前記ソース部と電気的に接続され、前記チップ領域内に形成された前記第2導体からなるソース電極と、
(d)前記ゲート電極および前記ソース電極の上部に形成され、前記ゲート電極を露出するゲート電極用開口部および前記ソース電極を露出する複数のソース電極用開口部を有する保護膜と、
(e)前記保護膜の前記ゲート電極用開口部上に形成され、前記ゲート電極と電気的に接続されたゲート用バンプ電極と、
(f)前記保護膜の前記複数のソース電極用開口部上に形成され、前記ソース電極と電気的に接続された複数のソース用バンプ電極と、を有し、
前記ゲート電極および前記ソース電極は同層に形成され、
前記半導体基板の主面上から見て、前記複数のソース用バンプ電極の内の二つのソース用バンプ電極の間に位置するように、前記ゲート電極の前記第2部分が配置され、
前記保護膜には前記ソース電極を露出する第1および第2の測定用開口部が形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ソース電極は、前記ゲート電極の前記第2部分によって、第1領域および第2領域に分けられ、
前記ソース電極の前記第1領域および前記第2領域のそれぞれの上に前記ソース用バンプ電極が形成され、
前記第1および第2の測定用開口部は前記ソース電極の前記第1領域の上に形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および第2の測定用開口部はプローブ検査用に用いられ、
検査用のプローブが前記第1および第2の測定用開口部を介して前記ソース電極と接触することができることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第1および第2の測定用開口部は、それぞれセンス用プローブおよびフォース用プローブを前記ソース電極に接触させるために形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1および第2の測定用開口部の上部にはバンプ電極が形成されていないことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート用バンプ電極およびソース用バンプ電極は金を主成分とすることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート部および前記ソース部は、前記半導体基板の第1面に形成され、
前記ドレイン部は、前記第1面に対向する第2面に形成されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1導体は、シリコンを主成分とし、前記第2導体は、アルミニウムを主成分とすることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート部は、前記半導体基板中の溝内に形成された前記第1導体よりなることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート部は、前記チップ領域内にストライプ状に複数形成されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記チップ領域は、略矩形状であり、
前記ゲート電極の前記第2部分は、前記チップ領域の長辺方向に延在することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート部は、前記チップ領域内にストライプ状に複数形成され、
前記ゲート電極の前記第2部分は、前記ゲート部の延在する方向と直交する方向に延在することを特徴とする半導体装置。 - (a)半導体基板の主面のチップ領域に形成され、ソース部、ドレイン部およびシリコンからなるゲート部を有するMISFETと、
(b)前記ゲート部と電気的に接続された、金属からなるゲート電極であって、
(b1)前記チップ領域の周辺に沿って形成された第1部分と、
(b2)前記第1部分と接続され、前記第1部分より内側の前記チップ領域に形成された第2部分を有する前記ゲート電極と、
(c)前記ソース部と電気的に接続され、前記チップ領域内に形成された前記金属からなるソース電極と、
(d)前記ゲート電極および前記ソース電極の上部に形成され、前記ゲート電極を露出するゲート電極用開口部および前記ソース電極を露出する複数のソース電極用開口部を有する保護膜と、
(e)前記保護膜の前記ゲート電極用開口部上に形成され、前記ゲート電極と電気的に接続されたゲート用バンプ電極と、
(f)前記保護膜の前記複数のソース電極用開口部上に形成され、前記ソース電極と電気的に接続された複数のソース用バンプ電極と、を有し、
前記ゲート電極および前記ソース電極は同層に形成され、
前記ソース電極は、前記ゲート電極の前記第2部分によって、第1領域および第2領域に分けられ、
前記ソース電極の前記第1領域および前記第2領域のそれぞれの上に前記ソース用バンプ電極が形成され、
前記保護膜には前記ソース電極を露出する第1および第2のプローブ検査用開口部が形成され、
前記第1および第2のプローブ検査用開口部は前記ソース電極の前記第1領域の上に形成されていることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記第1および第2のプローブ検査用開口部は、それぞれセンス用プローブおよびフォース用プローブを前記ソース電極に接触させるために形成されていることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記第1および第2のプローブ検査用開口部の上部にはバンプ電極が形成されていないことを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記ゲート用バンプ電極およびソース用バンプ電極は金を主成分とすることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記ゲート部および前記ソース部は、前記半導体基板の第1面に形成され、
前記ドレイン部は、前記第1面に対向する第2面に形成されることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記金属はアルミニウムを主成分とすることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記ゲート部は、前記チップ領域内にストライプ状に複数形成されることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記チップ領域は、略矩形状であり、
前記ゲート電極の前記第2部分は、前記チップ領域の長辺方向に延在することを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記ゲート部は、前記チップ領域内にストライプ状に複数形成され、
前記ゲート電極の前記第2部分は、前記ゲート部の延在する方向と直交する方向に延在することを特徴とする半導体装置。
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