JP2004502293A - 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス - Google Patents
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Abstract
Description
(発明の背景)
本発明は、半導体デバイスパッケージ及びその半導体デバイスパッケージの製造方法に関し、より詳細には、チップスケールパッケージおよびその製造に関する。
【0002】
半導体デバイスパッケージは、半導体ダイを収容し、かつ保護し、またダイ電極に出力接続部を提供することで知られている。通常、ダイ拡散およびメタライゼーションが従来のウェハ処理装置で行われる大きな親ウェハから半導体ダイをダイシングする。このようなダイは、ダイオード、電界効果トランジスタ、サイリスタなどであり得る。ダイは壊れやすいため、ダイ表面を外部環境から保護しなければならない。さらに、ダイを電気回路内で接続するために、使いやすいリードをダイ電極に接続しなければならない。
【0003】
通常、このようなダイをウェハからソーイングによってシンギュレートした(singulated)後、それぞれのダイを受け取るための共形部分(conforming sections)を有する回路基板の一部にダイ底部をマウントして接続する。次に通常は、ダイの最上部電極を回路基板の他の部分(次に外部接続用に用いられる)にワイヤボンディングする。このようなワイヤ接続部は壊れやすいため、マウントプロセスが遅くなる。またワイヤ接続部によって、抵抗およびインダクタンスが比較的高くなる。
【0004】
回路基板上への迅速で信頼性の高いマウントとともに低抵抗接続部を可能にするために、パッケージされた半導体デバイスをパッケージの一方の面からマウントできることが、多くの用途において好ましい。
【0005】
(発明の概要)
本発明によって、回路基板またはその他の電子インターフェイス上にチップの一方の面を用いてマウント可能な「フリップチップ」を備える新奇な半導体ダイパッケージが提供される。特に本パッケージは、コンタクト、たとえばゲート、ソース、およびドレイン電極コンタクト(MOSFETの場合)をパッケージの同じ面上に有し、回路基板上の外部ゲート、ソース、およびドレイン接続部とそれぞれ接続するハンダボールコンタクトをチップ表面に形成することによってマウントすることができる。
【0006】
チップへのソース接続を、チップのソース電極上のハンダボールによって行う。ハンダボールは、回路基板上の適切なソース電気接続部とインターフェースするように配置される。パッケージは、ドレイン電極が同じ表面上となるように構成される。
【0007】
ある実施形態においては、活性接合部は、ソース電極の下方の比較的低いキャリア濃度(たとえばP−)の層であって、同じ型の比較的高いキャリア濃度(たとえばP+)の基板の上方にある層に存在する。少なくとも1つのドレイン電極を、同じ表面上の、ソース電極から離れた領域に配置する。拡散領域または「シンカ(sinker)」が、最上部のドレイン電極から下方に延びて、比較的低いキャリア濃度の層を通って基板に達する。拡散領域は、基板と同じキャリア濃度および型(たとえばP+)を有する。こうして電気経路が、ソース電極から活性要素を通って基板内部へ入り、拡散領域を通って最上部のドレイン電極まで設けられる。
【0008】
前述したように、ドレイン電極は、ソースおよびゲート電極と同じ表面上にあるため、回路基板に、適切な外部ドレイン接続部の位置に対応するハンダボールを用いてマウントすることができる。
【0009】
他の実施形態においては、ドレインコンタクト下方の拡散領域を用いる代わりに、比較的低いキャリア濃度の層を基板までエッチングして、ドレイン電極を充填しても良い。これは、たとえば垂直伝導トレンチ型デバイスを得るためにトレンチをエッチングするステップと同時に行っても良い。
【0010】
本発明のさらに他の実施形態においては、2つの垂直伝導MOSFETデバイスを共通チップ内に形成して、そのソース領域を横方向のインターデジタル構造にし(interdigitated)、ドレイン基板を共通にする。この構造により、本来的に二方向(bidirectional)のスイッチが形成される。全てのコンタクトを最上面で取ることができるため、コンタクトボールを、直線状列(長方形チップに対する対角線の周りで対称であっても良い)に沿って配置して、回路基板支持体への接続を簡単にしても良い。チップの底部に厚い金属層を設けて、共通ドレインを有する隣接デバイス間の低抵抗電流経路としても良い。またこうすることで、チップをその最上面がプリント回路基板支持体と面するようにマウントしたときに、熱伝導を改善することもできる。
【0011】
本発明の他の特徴および利点は、本発明の以下の説明から、添付の図面を参照して明らかになる。
【0012】
(好ましい実施形態の詳細な説明)
図1乃至図6は、本発明の半導体デバイスの第1の実施形態を示す図である。この第1の実施形態は、フリップチップパワーMOSFETの形態であって、全ての電極を1つの平面内に有し、コンタクトバンプを有することで、支持体構造、たとえばプリント回路基板のトレースまたはその他の導体へのコンタクトが可能である。記載すべきデバイスは、他のどんなタイプのデバイスでも良く、たとえばP/Nまたはショットキーダイオード、IGBT、サイリスタ、複数の部品を有する集積回路ダイなどである。また、図1乃至図6のデバイスは、Pチャネルデバイスを示している。伝導型を反対にしてNチャネルデバイスを作製することができる。また、図1乃至図6のデバイスは、トレンチ型のデバイスとして示しているが、後述するようにプレーナセルラまたはストライプ構造であっても良い。
【0013】
図1に、いつでもマウントできる完成デバイスを示す。このデバイスは、以下のものを有するシリコンダイ30からなる。つまり、上部ソース電極メタライジング31(通常はアルミニウムであり、2μm〜8μmの厚みであり得る)、ドレイン電極メタライジング32、ゲート電極金属パッド33(図2)、およびゲートバス34から構成されている。
【0014】
ダイをウェハの状態で処理する(図2および図3に部分的に示す)。コンタクトボールをウェハ上に形成する(図1、図3、および図4に示す)。ソースコンタクトボール40をソース電極31上に形成し、ドレインコンタクトボール41および42をドレインコンタクトメタライジング32上に形成し、ゲートコンタクトボール43をゲートパッドメタライジング33上に形成する。次にウェハ内のダイがシンギュレートされ、回路基板または類似物上でいつでもアセンブリできるようにする。
【0015】
図4及び図6は、図1および図3のデバイスに対するトレンチ型パワーMOSFET形状を示す図である。すなわち、Pチャネルデバイスの場合には、P+シリコン基板50を使用し、低濃度P型の接合収容層(junction receiving layer)51を、P+基板50上にエピタキシャル成長させる。次に、N型ベースまたはチャネル拡散層(diffusion)52(図4および図5)を形成する。
【0016】
その後、従来技術を用いて、隔離されたメサ領域を形成する複数の平行なトレンチ60、61(図4)、または交差するトレンチのアレイを形成し、次に、薄い絶縁層たとえば二酸化ケイ素を、各トレンチ60〜61の壁に成長させる(それぞれ、ゲート絶縁層70〜71として示す)。次に、導電性ポリシリコンゲート75を、各トレンチ内部のゲート酸化層上に堆積させた後、エッチング除去して、ポリシリコンをトレンチ、ゲートバス、およびパッド領域内にのみ残す。その後、TEOS層80を堆積させてパターニングし、絶縁キャップ76および77(TEOSでも良い)を、トレンチ60および61内部のポリシリコン75の最上部上に残す(図4)。
【0017】
P+ソース拡散層53を、N拡散層52の最上部に形成して、層52および53を通してエッチングする。次に、コンタクト開口部81および82(図4)を、P+ソース層53を貫通してチャネル層52内までエッチングした後、N+コンタクト拡散層を開口部81および82の底部に形成する。次に、誘電体材料を横方向にエッチングして、ダイ表面上のソース領域の部分をコンタクト用に露出させる。次に、連続アルミニウム層をデバイス表面上に堆積させて、アルミニウムをP+ソース領域53およびN型チャネル領域52にコンタクトさせる。このアルミニウム層をエッチングによって分離して、ソースコンタクト31、ドレインコンタクト32、およびゲートパッド33にする。
【0018】
図5は、コンタクトボール40および41の構成図である。これらのハンダボールの形成は、良く知られたプロセス(ニッケル金メッキを用いた後、ハンダのステンシル印刷を行い、ハンダをフローさせてボールを形成する)によって行う。その結果、ハンダボールまたはバンプは、中心間が0.8mm(従来用いられるものより広いピッチ)である。0.8mmピッチを用いることによって、本発明のフリップチップ構造は、従来のトレースを有する回路基板への、従来の表面実装技術を用いた従来のチップスケールパッケージの利用および取り付けを、真似ることができる。ハンダボール40および41は、従来と同様にサーモソニック方式で表面上に溶接されるが、直径が以前に用いられるものよりも大きい(たとえば、標準の150μmと比較して200μm以上)。より大きい直径を用いることで、熱伝導が促進され、熱疲労に対する抵抗が改善される。
【0019】
図4において、ドレイン金属32は、P+基板50の上方向に延びる部分とコンタクトするように示されている。これは模式的に示したものであり、実際には、表面ドレイン32からP+基板50へのコンタクトが、図7または図8に示すように形成されている。すなわち図7においては、P+「シンカ」拡散層90を用いてコンタクトが形成されている。図8においては、トレンチ91がトレンチエッチングプロセス(活性領域を形成するため)の間に形成されて、金属または導電性ポリシリコン92が充填されている。
【0020】
図1乃至図8のデバイスの動作は、当業者には明らかである。すなわち、デバイスをオンにするためには、好適な電位をソースおよびドレイン電極31および32に印加し、ゲート電位をゲート75に印加することによって、ゲート酸化層70〜71に隣接するN型シリコンがP型に反転する。その結果、回路として、ソース電極31から、ソース領域53を通り、反転領域を通ってP領域51、P+基板50まで、そしてP+基板50を横方向に通って、上方向に(領域90または92を通って)ドレイン電極31へ向かう回路が完成される。
【0021】
図1乃至図8のデバイスによって、マウントできるデバイスのサイズが最小限になる;すなわち、ダイのサイズになる。ダイそれ自体は、垂直構造、セルラートレンチ技術を用いて、RDSONが非常に低い。たとえば、デザインに110×106セル/in2(17×106セル/cm2)以上を用いることができる。しかし標準のトレンチFETデザインとは異なり、ドレイン接続は、ダイの前面または最上部になされる。ダイの底面を背面研磨したり、またはダイの底面に金属を堆積させたりする必要は全くない。背面研磨しないことによって、P+基板がより厚いため、ドレイン電流の流れに対する横方向抵抗を小さくすることができる。好ましくは、ダイ底面は粗くて未研磨で、その表面積を増加させてチップからの熱除去を助長しても良い。
【0022】
金属の後、窒化ケイ素(またはその他の誘電体)パッシベーション層を堆積させる。窒化ケイ素パッシベーションをパターニングして、ダイ当たり4つの開口部を、ピッチとして、たとえば0.8mmで残す。ダイサイズは一般的に、約0.060″×0.060″(1.524mm×1.524mm)であり得る。より大きなデバイスとして、0.123″×0.123″(3.1242mm×3.1242mm)も一般的である。シリコンは、20ボルトPチャネルデバイスであって、R*Aが46.8Ω−mm2(Vgsが4.5ボルト時)のものとなるようにデザインされる。
【0023】
基板50の底面に金属層は必要でないが、このような金属層を用いて、電流導体とすること、またはヒートシンクへの熱コンタクトを形成することは有用であり得る。
【0024】
その他の表面形状として、より高い電流容量用に、より多数のハンダボールを有する形状を用いることもできる。すなわち図9および図10に示すように、より大きなダイ100を配置して、その最上面が、ソース電極101、2つのドレイン電極102および103(ダイ100の対向するエッジと隣り合う)、およびゲートパッド104(ランナまたはバス105、106を有する)をもたらすようにすることができる。図10に示すように、ドレイン電極102および103はそれぞれ5つのハンダボールを収容してそれぞれの列に配列し、ソース101は8つのハンダボールを収容してやはり平行な列に配列している。1つのハンダボールがゲートパッド104に接続されている。ハンダボールをそれぞれの平行な列に配列することによって、デバイスを収容するプリント回路基板上のそれぞれの導電性トレースを簡単な直線状に配置することができる。
【0025】
図11に、図9のデバイスを、プレーナ技術を用いてNチャネルデバイスとして実施できる方法を示す。すなわち図11において、ダイ100を、N+基板110、N型エピタキシャル(エピ)層111、および間隔を置いて配置された多角形のPチャネル拡散層112、113、114を用いて形成する。各拡散層112、113、114は、N+ソース拡散層115、116、および117をそれぞれ収容し、P+コンタクト拡散層118、119、および120をそれぞれ収容する。好適なゲート構造(ポリシリコンゲート格子121を含む)が、従来のゲート酸化膜上に配置されている。このゲート構造は絶縁層122で覆われていて、ゲート格子が、その上に配置されるソース電極101(ソース領域とチャネル領域とに通常の方法でコンタクトする)から絶縁されている。N+シンカによって、導電性経路がN+基板からドレイン電極103まで設けられている。
【0026】
ダイを二方向伝導特性(直列に接続された2つのMOSFETを単一チップ内に組み込む)で作製することもできる。すなわち図12に示すように、ダイを、Pチャネルトレンチを実施するための図1乃至図8の方法で形成することができる。その結果、図1乃至図8で用いた数字を用いて、図12の二方向ダイ130によって、2つのこのようなデバイスが単一のダイの中に組み込まれる。2つのデバイスは、図4の数字に続く「A」および「B」によって、それぞれ識別されるが、基板50は共通である。2つのそれぞれのゲート構造も設けられ、それぞれ図5および図6の構造を有する。基板メタライゼーション131も示す。
【0027】
図13は、二方向デバイスの回路図を示す図である。この回路図は、2つのMOSFET140および141からなり、各MOSFETはそれぞれのソース端子S1およびS2、それぞれのゲート端子G1およびG2、および共通するドレイン50、131を有することによって、二方向伝導回路が形成されている。MOSFET140および141は垂直伝導デバイスであり、個々にボディダイオード(図13には示さず)(他方のMOSFETがONしたときに伝導する)を有する。
【0028】
図14および図15は、図12のチップまたはダイ130の平面図である。チップ130は、底部導電性ドレイン電極131(図15)を有していても良く、それぞれのゲートボール電極G1およびG2(それぞれのゲートランナまたはバス142および143をそれぞれ有していても良い)を有する。ドレイン131は、厚い低抵抗金属層(従来のソース電極厚みと比較した場合)であっても良い。底部導体131は、P+基板50の導電性が十分に高ければ省いても良いが、ヒートシンクとして有用であり得る。
【0029】
FET140および141のそれぞれのソース電極は、図14に示すように、2以上の電極バンプS1およびS2を有する。S1バンプとG1バンプの間の距離は等しく、S2バンプとG2バンプの間の距離も同様である。
【0030】
本発明のさらなる態様によれば、チップまたはダイ130の高さは、その幅よりも大きい。したがってチップまたはダイ130は、正方形ではなく、細長い長方形である。またダイバンプS1、S2、G1、およびG2は、ダイ130の対角線(図14に破線の対角線150で示す)の周りで対称である。したがってソースおよびゲート電極は、チップの上/下の向きに関係なく、同じ位置になる。ダイは回転対称性を有するため、ピンマーキングは全く不要であり、簡単なパターン認識装置によって、ダイの向きまたは配置を、表面へ取り付ける際に決定することができる。
【0031】
前述したように、本発明によれば、ソースボールS1は線状または列をなしており、この線または列は、ソースボールS2の線と離れて配置されS2の線と平行になっている。
【0032】
図16、図17、図18、および図19は、図13、図14、および図15のFET1(FET140)およびFET2(FET141)に対する代替的な配置を示す図である。同図において、同様な数字によって同様な部材を識別する。図16乃至図19のシリコンダイは、面積が約0.120″×0.120″(3.048mm×3.048mm)であり得る。各場合において、ソースボールS1およびS2はそれぞれの垂直で平行な列に配置されていることに留意されたい。そのため、直線状の導体を用いてそれらを平行に接続することが、プリント回路基板上の直線状の金属ストリップ、または直線状のメタライジングラインによって容易に行える。また次のことに注意されたい。FET140および141のソースは、図17、図18、および図19においてインターデジタル構造をなしていて、それらの接続面積を増加させている。図19の配置は特に好都合である。と言うのは、2組のソース金属バンプを一緒に保持しながら、基板中で電流が伝わるべき距離が最小限になっているからである。このようにして、基板及び金属の両方の抵抗は非常に低いが、基板レベルの接続が非常に容易になっている。
【0033】
本発明を特定の実施形態に関して説明してきたが、多くの他の変形例および変更例ならびに他の用途が当業者にとっては明らかとなる。したがって、本発明を、本明細書における特定に開示によって限定するのではなく、添付の特許請求の範囲のみによって限定することが好ましい。
【図面の簡単な説明】
【図1】本発明の半導体デバイスの第1の実施形態を示す斜視図である。
【図2】図1のデバイスの、コンタクトバンプ形成前のメタライゼーションパターンを示す平面図である。
【図3】ハンダバンプ形成後の図2のウェハを示す図である。
【図4】図2の切断線4−4の領域に対応する小さい領域を通して得られる図2の断面図であり、ソースおよびドレインの最上部メタライゼーションを示す図である。
【図5】図1および3のコンタクトボールのサイズおよび間隔を示すレイアウトである。
【図6】図2の切断線6−6に沿い、かつゲートバスを横切る図2の断面図である。
【図7】ドレイン金属の最上部のコンタクトの、P+基板への接続を可能にするためのP+シンカ拡散層の使用を示す図である。
【図8】図4の最上面のドレインからP+基板へのコンタクトを形成するための修正されたコンタクト構造を示す図である。
【図9】本発明の他の実施形態におけるメタライズドされた最上面を示す上面図である。
【図10】図9にコンタクトボール列を所定の位置で配置した図である。
【図11】図4のトレンチ構造の代わりのプレーナ接合パターンに対する図9の断面図である。
【図12】図4の場合と同様だが2つのMOSFETを共通チップ内で使用して二方向伝導デバイスを形成する本発明のさらなる実施形態の断面図であり、図14の切断線12−12に沿った図14の断面図である。
【図13】図12のデバイスの回路図である。
【図14】図12および13に示すようなデバイスの上面図である。
【図15】図14のデバイスの正面図である。
【図16】図14のデバイスのさらなる変形例を示す図である。
【図17】図14のデバイスのさらなる変形例を示す図である。
【図18】図14のデバイスのさらなる変形例を示す図である。
【図19】図14のデバイスのさらなる変形例を示す図である。
Claims (54)
- シリコンウェハを備えるフリップチップ半導体デバイスであって、前記シリコンウェハは、平行な第1および第2の主面と、前記シリコンウェハ内のPN接合で接する、前記シリコンウェハ内の少なくとも1つのP領域および少なくとも1つのN領域と、前記第1の主面上に形成され、互いに絶縁され、前記P領域および前記N領域にそれぞれ接続された、横方向に間隔を置いて配置される同一平面上の第1および第2のメタライズド領域とを有し、前記第2の主面は、前記半導体デバイスの対流冷却を改善するための拡張された面積を設けるために粗くされていることを特徴とする半導体デバイス。
- シリコンウェハを備えるフリップチップ半導体デバイスであって、前記シリコンウェハは、平行な第1および第2の主面と、前記シリコンウェハ内のPN接合で接する、前記シリコンウェハ内の少なくとも1つのP領域および少なくとも1つのN領域と、前記第1の主面上に形成され、互いに絶縁され、前記P領域および前記N領域にそれぞれ接続された、横方向に間隔を置いて配置される同一平面上の第1および第2のメタライズド層と、前記第2の主面に広がる底部メタライズド層とを有することを特徴とする半導体デバイス。
- 前記第1の主面上に、前記第1および第2のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第3のメタライズド層を備え、前記第1、第2、および第3のメタライズド層は、MOSゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項1に記載の半導体デバイス。
- 前記第1の主面上に、前記第1および第2のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第3のメタライズド層を備え、前記第1、第2、および第3のメタライズド層は、MOSゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項2に記載の半導体デバイス。
- 前記メタライズド層のそれぞれに接続される少なくとも1つのコンタクトバンプを備えることを特徴とする請求項1に記載の半導体デバイス。
- 前記メタライズド層のそれぞれに接続される少なくとも1つのコンタクトバンプを備えることを特徴とする請求項2に記載の半導体デバイス。
- 前記メタライズド層のそれぞれに接続される少なくとも1つのコンタクトバンプを備えることを特徴とする請求項3に記載の半導体デバイス。
- 前記メタライズド層のそれぞれに接続される少なくとも1つのコンタクトバンプを備えることを特徴とする請求項4に記載の半導体デバイス。
- 前記底部メタライズド層は、前記第1および第2のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項2に記載の半導体デバイス。
- 前記底部メタライズド層は、前記第1および第2のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項4に記載の半導体デバイス。
- 前記底部メタライズド層は、前記第1および第2のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項6に記載の半導体デバイス。
- 前記底部メタライズド層は、前記第1および第2のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項8に記載の半導体デバイス。
- 複数のコンタクトバンプが前記第1および第2のメタライズド層のそれぞれに接続され、前記第1のメタライズド層に接続された前記複数のコンタクトバンプは第1の直線状列に沿って並べられ、前記第2のメタライズド層に接続された前記複数のコンタクトバンプは第2の直線状列に沿って並べられていることを特徴とする請求項5に記載の半導体デバイス。
- 前記第1および第2の列は、互いに平行であることを特徴とする請求項13に記載の半導体デバイス。
- 複数のコンタクトバンプが前記第1および第2のメタライズド層のそれぞれに接続され、前記第1のメタライズド層に接続された前記複数のコンタクトバンプは第1の直線状列に沿って並べられ、前記第2のメタライズド層に接続された前記複数のコンタクトバンプは第2の直線状列に沿って並べられていることを特徴とする請求項6に記載の半導体デバイス。
- 前記第1および第2の列は、互いに平行であることを特徴とする請求項15に記載の半導体デバイス。
- 前記第1の主面上に、前記第1および第2のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第3のメタライズド層を備え、前記第1、第2、および第3のメタライズド層は、MOSゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項13に記載の半導体デバイス。
- 前記第1の主面上に、前記第1および第2のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第3のメタライズド層を備え、前記第1、第2、および第3のメタライズド層は、MOSゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項14に記載の半導体デバイス。
- シリコンウェハを備えるフリップチップ半導体デバイスであって、前記シリコンウェハは、平行な第1および第2の主面と、前記シリコンウェハ内のPN接合で接する、前記シリコンウェハ内の少なくとも1つのP領域および少なくとも1つのN領域と、前記第1の主面上に形成され、互いに絶縁され、前記P領域および前記N領域にそれぞれ接続された、横方向に間隔を置いて配置される同一平面上の第1および第2のメタライズド層と、前記第1および第2のメタライズド層のそれぞれに接続される複数のコンタクトバンプとを有し、前記第1のメタライジング層に接続される前記複数のコンタクトバンプは第1の直線状列に沿って並べられ、前記第2のメタライジング層に接続される前記複数のコンタクトバンプは第2の直線状列に沿って並べられていることを特徴とする半導体デバイス。
- 前記第1の主面上に、前記第1および第2のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第3のメタライズド層を備え、前記第1、第2、および第3のメタライズド層は、MOSゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項19に記載の半導体デバイス。
- 底部メタライズド層が前記第2の主面に広がることを特徴とする請求項19に記載の半導体デバイス。
- 前記底部メタライズド層は、前記第1および第2のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項19に記載の半導体デバイス。
- 前記第1および第2の列は、互いに平行であることを特徴とする請求項19に記載の半導体デバイス。
- 前記シリコンウェハは、所定の長さと所定の幅とによって画定される面積を有する長方形ウェハであって、前記長さは前記幅よりも大きく、前記第1および第2のバンプ列は互いに平行で、前記シリコンウェハの対角線の周りで対称であることを特徴とする請求項19に記載の半導体デバイス。
- 前記第1の主面上に、前記第1および第2のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第3のメタライズド層を備え、前記第1、第2、および第3のメタライズド層は、MOSゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項24に記載の半導体デバイス。
- 前記シリコンウェハは、所定の長さと所定の幅とによって画定される面積を有する長方形ウェハであって、前記長さは前記幅よりも大きく、前記第1および第2のバンプ列は互いに平行で、前記シリコンウェハの対角線の周りで対称であることを特徴とする請求項21に記載の半導体デバイス。
- 前記第2の主面に広がる底部メタライズド層をさらに備えることを特徴とする請求項19に記載の半導体デバイス。
- シリコンウェハを備える二方向伝導フリップチップデバイスであって、前記シリコンウェハは、平行な第1および第2の主面と、前記シリコンウェハ内に形成され、横方向に分離された第1および第2のMOSゲートデバイスであって、前記第1の主面の、間隔を置いて配置された第1および第2の横方向領域内にそれぞれ形成される、第1の伝導型である第1および第2のソース領域と、前記第1および第2のソース領域を収容する、第2の伝導型である第1および第2のチャネル領域と、前記第1および第2のチャネル領域を収容し、前記第2の主面まで延びる共通のドレイン領域と、前記第1の主面上に配置され、前記第1および第2のチャネル領域のそれぞれの部分を反転させて前記第1および第2のソース領域から前記ドレイン領域までの伝導をそれぞれ可能にするような動作が可能な、第1および第2のゲート構造とをそれぞれ備える第1および第2のMOSゲートデバイスと、前記第1の主面上に配置され、前記第1および第2のソース領域にそれぞれ接続された、横方向に間隔を置いて配置される第1および第2のソースメタライズド層と、前記第1の主面上にあり、前記第1および第2のゲート構造にそれぞれ接続された、横方向に間隔を置いて配置される第1および第2のゲートメタライズド層とを有することを特徴とする半導体デバイス。
- 前記ソースおよびゲートメタライズド層のそれぞれに接続される少なくとも1つのコンタクトバンプを備えることを特徴とする請求項28に記載の半導体デバイス。
- 前記ソースメタライズド層のそれぞれに接続される個別の複数のコンタクトバンプを備え、前記複数のコンタクトバンプのそれぞれは、間隔を置いて配置される互いに平行な個別の列に並べられていることを特徴とする請求項29に記載の半導体デバイス。
- 前記第1および第2のソース領域は、互いに対して横方向のインターデジタル構造の関係で配置されることを特徴とする請求項28に記載の半導体デバイス。
- 前記第1および第2のソース領域は、互いに対して横方向のインターデジタル構造の関係で配置されることを特徴とする請求項30に記載の半導体デバイス。
- 前記第2の主面上の金属層を備えることを特徴とする請求項28に記載の半導体デバイス。
- シリコンダイを備える半導体デバイスであって、前記シリコンダイは、平行な第1および第2の表面と、前記第1の表面から前記ダイ本体の内部まで延びる一方の伝導型の領域と、前記一方の伝導型の領域内部に横方向に間隔を置いて配置された複数の他方の伝導型の拡散層によって形成される、前記デバイス中に画定される接合パターンと、前記第1の表面上に形成され、前記第1の複数の拡散層とコンタクトしている第1の導電性電極と、前記第1の表面上に形成され、前記第1の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記一方の伝導型の領域とコンタクトしている第2の導電性電極と、前記第1および第2のそれぞれの導電性電極上にそれぞれ形成される少なくとも1つのハンダボールコネクタと、前記第1の表面に概ね垂直な垂直要素を有する、前記第1の導電性電極から前記第2の導電性電極までの電流経路とを有することを特徴とする半導体デバイス。
- 前記半導体デバイスは、パワーMOSゲートデバイスを含み、前記第1および第2の電極は前記デバイスのメインパワー電極を含むことを特徴とする請求項34に記載の半導体デバイス。
- 前記半導体デバイスは、前記複数の拡散層に隣接して形成され前記デバイスをオン/オフするように動作可能なポリシリコンゲート構造と、前記第1の表面上に形成され、前記第1および第2の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記ポリシリコンゲート構造と接続される第3の導電性電極と、前記第3の導電性電極と接続されるハンダボールコネクタとを備え、前記ハンダボールコネクタは全て、互いと同一平面上にあることを特徴とする請求項35に記載の半導体デバイス。
- 前記半導体デバイスは、フリップチップパワーMOSFETであることを特徴とする請求項36に記載の半導体デバイス。
- 前記一方の伝導型はP型であることを特徴とする請求項34に記載の半導体デバイス。
- 前記一方の伝導型はP型であることを特徴とする請求項36に記載の半導体デバイス。
- 前記一方の伝導型の領域は、比較的低濃度のエピタキシャル形成されたシリコンからなる上部層と、より高濃度の非エピタキシャルシリコンからなる下部層とを含むことを特徴とする請求項34に記載の半導体デバイス。
- 前記一方の伝導型の領域は、比較的低濃度のエピタキシャル形成されたシリコンからなる上部層と、より高濃度の非エピタキシャルシリコンからなる下部層とを含むことを特徴とする請求項36に記載の半導体デバイス。
- 前記第2の電極に接続され、この電極から前記領域の前記下部層まで延びる比較的高濃度のシンカ拡散層を含むことを特徴とする請求項40に記載の半導体デバイス。
- 前記第2の電極に接続され、この電極から前記領域の前記下部層まで延びる比較的高濃度のシンカ拡散層を含むことを特徴とする請求項41に記載の半導体デバイス。
- 前記一方の伝導型の領域の前記上部層を通って延びるトレンチと、少なくとも前記トレンチの側壁を覆う導電材料とを含むことを特徴とする請求項40に記載の半導体デバイス。
- 前記半導体デバイスは、前記複数の拡散層に隣接して形成され前記デバイスをオン/オフするように動作可能なポリシリコンゲート構造と、前記第1の表面上に形成され、前記第1および第2の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記ポリシリコンゲート構造と接続される第3の導電性電極と、前記第3の導電性電極と接続されるハンダボールコネクタとを備え、前記ハンダボールコネクタは全て、互いと同一平面上にあることを特徴とする請求項44に記載の半導体デバイス。
- 前記半導体デバイスは、フリップチップパワーMOSFETであることを特徴とする請求項43に記載の半導体デバイス。
- 前記半導体デバイスは、フリップチップパワーMOSFETであることを特徴とする請求項45に記載の半導体デバイス。
- 前記一方の伝導型はP型であることを特徴とする請求項46に記載の半導体デバイス。
- 前記一方の伝導型はP型であることを特徴とする請求項47に記載の半導体デバイス。
- 前記第2の主面は、前記デバイスの冷却を改善するための拡張された面積を設けるために粗くされていることを特徴とする請求項36に記載の半導体デバイス。
- 前記第2の表面に固定されてこの表面に広がる金属層を含むことを特徴とする請求項36に記載の半導体デバイス。
- 前記半導体デバイスは、MOSFET、ショットキーダイオード、バイポーラトランジスタ、およびP/Nダイオードからなる群から選択されることを特徴とする請求項34に記載の半導体デバイス。
- 前記ハンダボールは、約0.8mmよりも大きいピッチで配列され、約200μmよりも大きい直径を有することを特徴とする請求項34に記載の半導体デバイス。
- 前記ハンダボールは、約0.8mmよりも大きいピッチで配列され、約200μmよりも大きい直径を有することを特徴とする請求項52に記載の半導体デバイス。
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