JP2004502293A - 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス - Google Patents

単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス Download PDF

Info

Publication number
JP2004502293A
JP2004502293A JP2001559065A JP2001559065A JP2004502293A JP 2004502293 A JP2004502293 A JP 2004502293A JP 2001559065 A JP2001559065 A JP 2001559065A JP 2001559065 A JP2001559065 A JP 2001559065A JP 2004502293 A JP2004502293 A JP 2004502293A
Authority
JP
Japan
Prior art keywords
semiconductor device
metallized
metallized layers
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001559065A
Other languages
English (en)
Other versions
JP4646284B2 (ja
Inventor
ダニエル　エム．キンザー
アラム　アルズマニャン
ティム　サモン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of JP2004502293A publication Critical patent/JP2004502293A/ja
Application granted granted Critical
Publication of JP4646284B2 publication Critical patent/JP4646284B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H01L2924/13034—Silicon Controlled Rectifier [SCR]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

フリップチップＭＯＳＦＥＴ構造が、垂直伝導半導体ダイ（３０）を有し、ダイの下部層は、ダイ最上部のドレイン電極（３２）に拡散シンカまたは導電性電極によって接続されている。ソース（３１）およびゲート（３３、３４）電極も、ダイ上面に形成されており、回路基板との接続用の同一平面上のハンダボール（４０、４１、４３）を有する。この構造は、チップスケールパッケージサイズを有する。ダイの背面は、ダイをマウントするときに裏返しになるが、ダイからの熱除去を改善するために、粗くしても良いしメタライズドしても良い。複数の別個のＭＯＳＦＥＴをダイ内部に並べて組み込むことで、ＭＯＳＦＥＴの直列接続を形成しながら、それぞれのソースおよびゲート電極を最上面に設けて、ボールコネクタを有することができる。複数のハンダボールコネクタを最上部の電極に設けても良く、これらのハンダボールコネクタをそれぞれの平行な列に並べる。ダイは、形状が細長い長方形で、ハンダボールを長方形の対角線に対して対称に並べても良い。

Description

【０００１】
（発明の背景）
本発明は、半導体デバイスパッケージ及びその半導体デバイスパッケージの製造方法に関し、より詳細には、チップスケールパッケージおよびその製造に関する。
【０００２】
半導体デバイスパッケージは、半導体ダイを収容し、かつ保護し、またダイ電極に出力接続部を提供することで知られている。通常、ダイ拡散およびメタライゼーションが従来のウェハ処理装置で行われる大きな親ウェハから半導体ダイをダイシングする。このようなダイは、ダイオード、電界効果トランジスタ、サイリスタなどであり得る。ダイは壊れやすいため、ダイ表面を外部環境から保護しなければならない。さらに、ダイを電気回路内で接続するために、使いやすいリードをダイ電極に接続しなければならない。
【０００３】
通常、このようなダイをウェハからソーイングによってシンギュレートした（ｓｉｎｇｕｌａｔｅｄ）後、それぞれのダイを受け取るための共形部分（ｃｏｎｆｏｒｍｉｎｇ　ｓｅｃｔｉｏｎｓ）を有する回路基板の一部にダイ底部をマウントして接続する。次に通常は、ダイの最上部電極を回路基板の他の部分（次に外部接続用に用いられる）にワイヤボンディングする。このようなワイヤ接続部は壊れやすいため、マウントプロセスが遅くなる。またワイヤ接続部によって、抵抗およびインダクタンスが比較的高くなる。
【０００４】
回路基板上への迅速で信頼性の高いマウントとともに低抵抗接続部を可能にするために、パッケージされた半導体デバイスをパッケージの一方の面からマウントできることが、多くの用途において好ましい。
【０００５】
（発明の概要）
本発明によって、回路基板またはその他の電子インターフェイス上にチップの一方の面を用いてマウント可能な「フリップチップ」を備える新奇な半導体ダイパッケージが提供される。特に本パッケージは、コンタクト、たとえばゲート、ソース、およびドレイン電極コンタクト（ＭＯＳＦＥＴの場合）をパッケージの同じ面上に有し、回路基板上の外部ゲート、ソース、およびドレイン接続部とそれぞれ接続するハンダボールコンタクトをチップ表面に形成することによってマウントすることができる。
【０００６】
チップへのソース接続を、チップのソース電極上のハンダボールによって行う。ハンダボールは、回路基板上の適切なソース電気接続部とインターフェースするように配置される。パッケージは、ドレイン電極が同じ表面上となるように構成される。
【０００７】
ある実施形態においては、活性接合部は、ソース電極の下方の比較的低いキャリア濃度（たとえばＰ−）の層であって、同じ型の比較的高いキャリア濃度（たとえばＰ＋）の基板の上方にある層に存在する。少なくとも１つのドレイン電極を、同じ表面上の、ソース電極から離れた領域に配置する。拡散領域または「シンカ（ｓｉｎｋｅｒ）」が、最上部のドレイン電極から下方に延びて、比較的低いキャリア濃度の層を通って基板に達する。拡散領域は、基板と同じキャリア濃度および型（たとえばＰ＋）を有する。こうして電気経路が、ソース電極から活性要素を通って基板内部へ入り、拡散領域を通って最上部のドレイン電極まで設けられる。
【０００８】
前述したように、ドレイン電極は、ソースおよびゲート電極と同じ表面上にあるため、回路基板に、適切な外部ドレイン接続部の位置に対応するハンダボールを用いてマウントすることができる。
【０００９】
他の実施形態においては、ドレインコンタクト下方の拡散領域を用いる代わりに、比較的低いキャリア濃度の層を基板までエッチングして、ドレイン電極を充填しても良い。これは、たとえば垂直伝導トレンチ型デバイスを得るためにトレンチをエッチングするステップと同時に行っても良い。
【００１０】
本発明のさらに他の実施形態においては、２つの垂直伝導ＭＯＳＦＥＴデバイスを共通チップ内に形成して、そのソース領域を横方向のインターデジタル構造にし（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）、ドレイン基板を共通にする。この構造により、本来的に二方向（ｂｉｄｉｒｅｃｔｉｏｎａｌ）のスイッチが形成される。全てのコンタクトを最上面で取ることができるため、コンタクトボールを、直線状列（長方形チップに対する対角線の周りで対称であっても良い）に沿って配置して、回路基板支持体への接続を簡単にしても良い。チップの底部に厚い金属層を設けて、共通ドレインを有する隣接デバイス間の低抵抗電流経路としても良い。またこうすることで、チップをその最上面がプリント回路基板支持体と面するようにマウントしたときに、熱伝導を改善することもできる。
【００１１】
本発明の他の特徴および利点は、本発明の以下の説明から、添付の図面を参照して明らかになる。
【００１２】
（好ましい実施形態の詳細な説明）
図１乃至図６は、本発明の半導体デバイスの第１の実施形態を示す図である。この第１の実施形態は、フリップチップパワーＭＯＳＦＥＴの形態であって、全ての電極を１つの平面内に有し、コンタクトバンプを有することで、支持体構造、たとえばプリント回路基板のトレースまたはその他の導体へのコンタクトが可能である。記載すべきデバイスは、他のどんなタイプのデバイスでも良く、たとえばＰ／Ｎまたはショットキーダイオード、ＩＧＢＴ、サイリスタ、複数の部品を有する集積回路ダイなどである。また、図１乃至図６のデバイスは、Ｐチャネルデバイスを示している。伝導型を反対にしてＮチャネルデバイスを作製することができる。また、図１乃至図６のデバイスは、トレンチ型のデバイスとして示しているが、後述するようにプレーナセルラまたはストライプ構造であっても良い。
【００１３】
図１に、いつでもマウントできる完成デバイスを示す。このデバイスは、以下のものを有するシリコンダイ３０からなる。つまり、上部ソース電極メタライジング３１（通常はアルミニウムであり、２μｍ〜８μｍの厚みであり得る）、ドレイン電極メタライジング３２、ゲート電極金属パッド３３（図２）、およびゲートバス３４から構成されている。
【００１４】
ダイをウェハの状態で処理する（図２および図３に部分的に示す）。コンタクトボールをウェハ上に形成する（図１、図３、および図４に示す）。ソースコンタクトボール４０をソース電極３１上に形成し、ドレインコンタクトボール４１および４２をドレインコンタクトメタライジング３２上に形成し、ゲートコンタクトボール４３をゲートパッドメタライジング３３上に形成する。次にウェハ内のダイがシンギュレートされ、回路基板または類似物上でいつでもアセンブリできるようにする。
【００１５】
図４及び図６は、図１および図３のデバイスに対するトレンチ型パワーＭＯＳＦＥＴ形状を示す図である。すなわち、Ｐチャネルデバイスの場合には、Ｐ＋シリコン基板５０を使用し、低濃度Ｐ型の接合収容層（ｊｕｎｃｔｉｏｎ ｒｅｃｅｉｖｉｎｇ ｌａｙｅｒ）５１を、Ｐ＋基板５０上にエピタキシャル成長させる。次に、Ｎ型ベースまたはチャネル拡散層（ｄｉｆｆｕｓｉｏｎ）５２（図４および図５）を形成する。
【００１６】
その後、従来技術を用いて、隔離されたメサ領域を形成する複数の平行なトレンチ６０、６１（図４）、または交差するトレンチのアレイを形成し、次に、薄い絶縁層たとえば二酸化ケイ素を、各トレンチ６０〜６１の壁に成長させる（それぞれ、ゲート絶縁層７０〜７１として示す）。次に、導電性ポリシリコンゲート７５を、各トレンチ内部のゲート酸化層上に堆積させた後、エッチング除去して、ポリシリコンをトレンチ、ゲートバス、およびパッド領域内にのみ残す。その後、ＴＥＯＳ層８０を堆積させてパターニングし、絶縁キャップ７６および７７（ＴＥＯＳでも良い）を、トレンチ６０および６１内部のポリシリコン７５の最上部上に残す（図４）。
【００１７】
Ｐ＋ソース拡散層５３を、Ｎ拡散層５２の最上部に形成して、層５２および５３を通してエッチングする。次に、コンタクト開口部８１および８２（図４）を、Ｐ＋ソース層５３を貫通してチャネル層５２内までエッチングした後、Ｎ＋コンタクト拡散層を開口部８１および８２の底部に形成する。次に、誘電体材料を横方向にエッチングして、ダイ表面上のソース領域の部分をコンタクト用に露出させる。次に、連続アルミニウム層をデバイス表面上に堆積させて、アルミニウムをＰ＋ソース領域５３およびＮ型チャネル領域５２にコンタクトさせる。このアルミニウム層をエッチングによって分離して、ソースコンタクト３１、ドレインコンタクト３２、およびゲートパッド３３にする。
【００１８】
図５は、コンタクトボール４０および４１の構成図である。これらのハンダボールの形成は、良く知られたプロセス（ニッケル金メッキを用いた後、ハンダのステンシル印刷を行い、ハンダをフローさせてボールを形成する）によって行う。その結果、ハンダボールまたはバンプは、中心間が０．８ｍｍ（従来用いられるものより広いピッチ）である。０．８ｍｍピッチを用いることによって、本発明のフリップチップ構造は、従来のトレースを有する回路基板への、従来の表面実装技術を用いた従来のチップスケールパッケージの利用および取り付けを、真似ることができる。ハンダボール４０および４１は、従来と同様にサーモソニック方式で表面上に溶接されるが、直径が以前に用いられるものよりも大きい（たとえば、標準の１５０μｍと比較して２００μｍ以上）。より大きい直径を用いることで、熱伝導が促進され、熱疲労に対する抵抗が改善される。
【００１９】
図４において、ドレイン金属３２は、Ｐ＋基板５０の上方向に延びる部分とコンタクトするように示されている。これは模式的に示したものであり、実際には、表面ドレイン３２からＰ＋基板５０へのコンタクトが、図７または図８に示すように形成されている。すなわち図７においては、Ｐ＋「シンカ」拡散層９０を用いてコンタクトが形成されている。図８においては、トレンチ９１がトレンチエッチングプロセス（活性領域を形成するため）の間に形成されて、金属または導電性ポリシリコン９２が充填されている。
【００２０】
図１乃至図８のデバイスの動作は、当業者には明らかである。すなわち、デバイスをオンにするためには、好適な電位をソースおよびドレイン電極３１および３２に印加し、ゲート電位をゲート７５に印加することによって、ゲート酸化層７０〜７１に隣接するＮ型シリコンがＰ型に反転する。その結果、回路として、ソース電極３１から、ソース領域５３を通り、反転領域を通ってＰ領域５１、Ｐ＋基板５０まで、そしてＰ＋基板５０を横方向に通って、上方向に（領域９０または９２を通って）ドレイン電極３１へ向かう回路が完成される。
【００２１】
図１乃至図８のデバイスによって、マウントできるデバイスのサイズが最小限になる；すなわち、ダイのサイズになる。ダイそれ自体は、垂直構造、セルラートレンチ技術を用いて、ＲＤＳＯＮが非常に低い。たとえば、デザインに１１０×１０６セル／ｉｎ２（１７×１０６セル／ｃｍ２）以上を用いることができる。しかし標準のトレンチＦＥＴデザインとは異なり、ドレイン接続は、ダイの前面または最上部になされる。ダイの底面を背面研磨したり、またはダイの底面に金属を堆積させたりする必要は全くない。背面研磨しないことによって、Ｐ＋基板がより厚いため、ドレイン電流の流れに対する横方向抵抗を小さくすることができる。好ましくは、ダイ底面は粗くて未研磨で、その表面積を増加させてチップからの熱除去を助長しても良い。
【００２２】
金属の後、窒化ケイ素（またはその他の誘電体）パッシベーション層を堆積させる。窒化ケイ素パッシベーションをパターニングして、ダイ当たり４つの開口部を、ピッチとして、たとえば０．８ｍｍで残す。ダイサイズは一般的に、約０．０６０″×０．０６０″（１．５２４ｍｍ×１．５２４ｍｍ）であり得る。より大きなデバイスとして、０．１２３″×０．１２３″（３．１２４２ｍｍ×３．１２４２ｍｍ）も一般的である。シリコンは、２０ボルトＰチャネルデバイスであって、Ｒ＊Ａが４６．８Ω−ｍｍ２（Ｖｇｓが４．５ボルト時）のものとなるようにデザインされる。
【００２３】
基板５０の底面に金属層は必要でないが、このような金属層を用いて、電流導体とすること、またはヒートシンクへの熱コンタクトを形成することは有用であり得る。
【００２４】
その他の表面形状として、より高い電流容量用に、より多数のハンダボールを有する形状を用いることもできる。すなわち図９および図１０に示すように、より大きなダイ１００を配置して、その最上面が、ソース電極１０１、２つのドレイン電極１０２および１０３（ダイ１００の対向するエッジと隣り合う）、およびゲートパッド１０４（ランナまたはバス１０５、１０６を有する）をもたらすようにすることができる。図１０に示すように、ドレイン電極１０２および１０３はそれぞれ５つのハンダボールを収容してそれぞれの列に配列し、ソース１０１は８つのハンダボールを収容してやはり平行な列に配列している。１つのハンダボールがゲートパッド１０４に接続されている。ハンダボールをそれぞれの平行な列に配列することによって、デバイスを収容するプリント回路基板上のそれぞれの導電性トレースを簡単な直線状に配置することができる。
【００２５】
図１１に、図９のデバイスを、プレーナ技術を用いてＮチャネルデバイスとして実施できる方法を示す。すなわち図１１において、ダイ１００を、Ｎ＋基板１１０、Ｎ型エピタキシャル（エピ）層１１１、および間隔を置いて配置された多角形のＰチャネル拡散層１１２、１１３、１１４を用いて形成する。各拡散層１１２、１１３、１１４は、Ｎ＋ソース拡散層１１５、１１６、および１１７をそれぞれ収容し、Ｐ＋コンタクト拡散層１１８、１１９、および１２０をそれぞれ収容する。好適なゲート構造（ポリシリコンゲート格子１２１を含む）が、従来のゲート酸化膜上に配置されている。このゲート構造は絶縁層１２２で覆われていて、ゲート格子が、その上に配置されるソース電極１０１（ソース領域とチャネル領域とに通常の方法でコンタクトする）から絶縁されている。Ｎ＋シンカによって、導電性経路がＮ＋基板からドレイン電極１０３まで設けられている。
【００２６】
ダイを二方向伝導特性（直列に接続された２つのＭＯＳＦＥＴを単一チップ内に組み込む）で作製することもできる。すなわち図１２に示すように、ダイを、Ｐチャネルトレンチを実施するための図１乃至図８の方法で形成することができる。その結果、図１乃至図８で用いた数字を用いて、図１２の二方向ダイ１３０によって、２つのこのようなデバイスが単一のダイの中に組み込まれる。２つのデバイスは、図４の数字に続く「Ａ」および「Ｂ」によって、それぞれ識別されるが、基板５０は共通である。２つのそれぞれのゲート構造も設けられ、それぞれ図５および図６の構造を有する。基板メタライゼーション１３１も示す。
【００２７】
図１３は、二方向デバイスの回路図を示す図である。この回路図は、２つのＭＯＳＦＥＴ１４０および１４１からなり、各ＭＯＳＦＥＴはそれぞれのソース端子Ｓ１およびＳ２、それぞれのゲート端子Ｇ１およびＧ２、および共通するドレイン５０、１３１を有することによって、二方向伝導回路が形成されている。ＭＯＳＦＥＴ１４０および１４１は垂直伝導デバイスであり、個々にボディダイオード（図１３には示さず）（他方のＭＯＳＦＥＴがＯＮしたときに伝導する）を有する。
【００２８】
図１４および図１５は、図１２のチップまたはダイ１３０の平面図である。チップ１３０は、底部導電性ドレイン電極１３１（図１５）を有していても良く、それぞれのゲートボール電極Ｇ１およびＧ２（それぞれのゲートランナまたはバス１４２および１４３をそれぞれ有していても良い）を有する。ドレイン１３１は、厚い低抵抗金属層（従来のソース電極厚みと比較した場合）であっても良い。底部導体１３１は、Ｐ＋基板５０の導電性が十分に高ければ省いても良いが、ヒートシンクとして有用であり得る。
【００２９】
ＦＥＴ１４０および１４１のそれぞれのソース電極は、図１４に示すように、２以上の電極バンプＳ１およびＳ２を有する。Ｓ１バンプとＧ１バンプの間の距離は等しく、Ｓ２バンプとＧ２バンプの間の距離も同様である。
【００３０】
本発明のさらなる態様によれば、チップまたはダイ１３０の高さは、その幅よりも大きい。したがってチップまたはダイ１３０は、正方形ではなく、細長い長方形である。またダイバンプＳ１、Ｓ２、Ｇ１、およびＧ２は、ダイ１３０の対角線（図１４に破線の対角線１５０で示す）の周りで対称である。したがってソースおよびゲート電極は、チップの上／下の向きに関係なく、同じ位置になる。ダイは回転対称性を有するため、ピンマーキングは全く不要であり、簡単なパターン認識装置によって、ダイの向きまたは配置を、表面へ取り付ける際に決定することができる。
【００３１】
前述したように、本発明によれば、ソースボールＳ１は線状または列をなしており、この線または列は、ソースボールＳ２の線と離れて配置されＳ２の線と平行になっている。
【００３２】
図１６、図１７、図１８、および図１９は、図１３、図１４、および図１５のＦＥＴ１（ＦＥＴ１４０）およびＦＥＴ２（ＦＥＴ１４１）に対する代替的な配置を示す図である。同図において、同様な数字によって同様な部材を識別する。図１６乃至図１９のシリコンダイは、面積が約０．１２０″×０．１２０″（３．０４８ｍｍ×３．０４８ｍｍ）であり得る。各場合において、ソースボールＳ１およびＳ２はそれぞれの垂直で平行な列に配置されていることに留意されたい。そのため、直線状の導体を用いてそれらを平行に接続することが、プリント回路基板上の直線状の金属ストリップ、または直線状のメタライジングラインによって容易に行える。また次のことに注意されたい。ＦＥＴ１４０および１４１のソースは、図１７、図１８、および図１９においてインターデジタル構造をなしていて、それらの接続面積を増加させている。図１９の配置は特に好都合である。と言うのは、２組のソース金属バンプを一緒に保持しながら、基板中で電流が伝わるべき距離が最小限になっているからである。このようにして、基板及び金属の両方の抵抗は非常に低いが、基板レベルの接続が非常に容易になっている。
【００３３】
本発明を特定の実施形態に関して説明してきたが、多くの他の変形例および変更例ならびに他の用途が当業者にとっては明らかとなる。したがって、本発明を、本明細書における特定に開示によって限定するのではなく、添付の特許請求の範囲のみによって限定することが好ましい。
【図面の簡単な説明】
【図１】本発明の半導体デバイスの第１の実施形態を示す斜視図である。
【図２】図１のデバイスの、コンタクトバンプ形成前のメタライゼーションパターンを示す平面図である。
【図３】ハンダバンプ形成後の図２のウェハを示す図である。
【図４】図２の切断線４−４の領域に対応する小さい領域を通して得られる図２の断面図であり、ソースおよびドレインの最上部メタライゼーションを示す図である。
【図５】図１および３のコンタクトボールのサイズおよび間隔を示すレイアウトである。
【図６】図２の切断線６−６に沿い、かつゲートバスを横切る図２の断面図である。
【図７】ドレイン金属の最上部のコンタクトの、Ｐ＋基板への接続を可能にするためのＰ＋シンカ拡散層の使用を示す図である。
【図８】図４の最上面のドレインからＰ＋基板へのコンタクトを形成するための修正されたコンタクト構造を示す図である。
【図９】本発明の他の実施形態におけるメタライズドされた最上面を示す上面図である。
【図１０】図９にコンタクトボール列を所定の位置で配置した図である。
【図１１】図４のトレンチ構造の代わりのプレーナ接合パターンに対する図９の断面図である。
【図１２】図４の場合と同様だが２つのＭＯＳＦＥＴを共通チップ内で使用して二方向伝導デバイスを形成する本発明のさらなる実施形態の断面図であり、図１４の切断線１２−１２に沿った図１４の断面図である。
【図１３】図１２のデバイスの回路図である。
【図１４】図１２および１３に示すようなデバイスの上面図である。
【図１５】図１４のデバイスの正面図である。
【図１６】図１４のデバイスのさらなる変形例を示す図である。
【図１７】図１４のデバイスのさらなる変形例を示す図である。
【図１８】図１４のデバイスのさらなる変形例を示す図である。
【図１９】図１４のデバイスのさらなる変形例を示す図である。

Claims (54)

  1. シリコンウェハを備えるフリップチップ半導体デバイスであって、前記シリコンウェハは、平行な第１および第２の主面と、前記シリコンウェハ内のＰＮ接合で接する、前記シリコンウェハ内の少なくとも１つのＰ領域および少なくとも１つのＮ領域と、前記第１の主面上に形成され、互いに絶縁され、前記Ｐ領域および前記Ｎ領域にそれぞれ接続された、横方向に間隔を置いて配置される同一平面上の第１および第２のメタライズド領域とを有し、前記第２の主面は、前記半導体デバイスの対流冷却を改善するための拡張された面積を設けるために粗くされていることを特徴とする半導体デバイス。
  2. シリコンウェハを備えるフリップチップ半導体デバイスであって、前記シリコンウェハは、平行な第１および第２の主面と、前記シリコンウェハ内のＰＮ接合で接する、前記シリコンウェハ内の少なくとも１つのＰ領域および少なくとも１つのＮ領域と、前記第１の主面上に形成され、互いに絶縁され、前記Ｐ領域および前記Ｎ領域にそれぞれ接続された、横方向に間隔を置いて配置される同一平面上の第１および第２のメタライズド層と、前記第２の主面に広がる底部メタライズド層とを有することを特徴とする半導体デバイス。
  3. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項１に記載の半導体デバイス。
  4. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項２に記載の半導体デバイス。
  5. 前記メタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項１に記載の半導体デバイス。
  6. 前記メタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項２に記載の半導体デバイス。
  7. 前記メタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項３に記載の半導体デバイス。
  8. 前記メタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項４に記載の半導体デバイス。
  9. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項２に記載の半導体デバイス。
  10. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項４に記載の半導体デバイス。
  11. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項６に記載の半導体デバイス。
  12. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項８に記載の半導体デバイス。
  13. 複数のコンタクトバンプが前記第１および第２のメタライズド層のそれぞれに接続され、前記第１のメタライズド層に接続された前記複数のコンタクトバンプは第１の直線状列に沿って並べられ、前記第２のメタライズド層に接続された前記複数のコンタクトバンプは第２の直線状列に沿って並べられていることを特徴とする請求項５に記載の半導体デバイス。
  14. 前記第１および第２の列は、互いに平行であることを特徴とする請求項１３に記載の半導体デバイス。
  15. 複数のコンタクトバンプが前記第１および第２のメタライズド層のそれぞれに接続され、前記第１のメタライズド層に接続された前記複数のコンタクトバンプは第１の直線状列に沿って並べられ、前記第２のメタライズド層に接続された前記複数のコンタクトバンプは第２の直線状列に沿って並べられていることを特徴とする請求項６に記載の半導体デバイス。
  16. 前記第１および第２の列は、互いに平行であることを特徴とする請求項１５に記載の半導体デバイス。
  17. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項１３に記載の半導体デバイス。
  18. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項１４に記載の半導体デバイス。
  19. シリコンウェハを備えるフリップチップ半導体デバイスであって、前記シリコンウェハは、平行な第１および第２の主面と、前記シリコンウェハ内のＰＮ接合で接する、前記シリコンウェハ内の少なくとも１つのＰ領域および少なくとも１つのＮ領域と、前記第１の主面上に形成され、互いに絶縁され、前記Ｐ領域および前記Ｎ領域にそれぞれ接続された、横方向に間隔を置いて配置される同一平面上の第１および第２のメタライズド層と、前記第１および第２のメタライズド層のそれぞれに接続される複数のコンタクトバンプとを有し、前記第１のメタライジング層に接続される前記複数のコンタクトバンプは第１の直線状列に沿って並べられ、前記第２のメタライジング層に接続される前記複数のコンタクトバンプは第２の直線状列に沿って並べられていることを特徴とする半導体デバイス。
  20. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項１９に記載の半導体デバイス。
  21. 底部メタライズド層が前記第２の主面に広がることを特徴とする請求項１９に記載の半導体デバイス。
  22. 前記底部メタライズド層は、前記第１および第２のメタライズド層の全てよりも実質的に厚いことを特徴とする請求項１９に記載の半導体デバイス。
  23. 前記第１および第２の列は、互いに平行であることを特徴とする請求項１９に記載の半導体デバイス。
  24. 前記シリコンウェハは、所定の長さと所定の幅とによって画定される面積を有する長方形ウェハであって、前記長さは前記幅よりも大きく、前記第１および第２のバンプ列は互いに平行で、前記シリコンウェハの対角線の周りで対称であることを特徴とする請求項１９に記載の半導体デバイス。
  25. 前記第１の主面上に、前記第１および第２のメタライズド層と同一平面上でこれらの層から横方向に間隔を置いて配置される第３のメタライズド層を備え、前記第１、第２、および第３のメタライズド層は、ＭＯＳゲートデバイスのソース、ドレイン、およびゲート電極をそれぞれ含むことを特徴とする請求項２４に記載の半導体デバイス。
  26. 前記シリコンウェハは、所定の長さと所定の幅とによって画定される面積を有する長方形ウェハであって、前記長さは前記幅よりも大きく、前記第１および第２のバンプ列は互いに平行で、前記シリコンウェハの対角線の周りで対称であることを特徴とする請求項２１に記載の半導体デバイス。
  27. 前記第２の主面に広がる底部メタライズド層をさらに備えることを特徴とする請求項１９に記載の半導体デバイス。
  28. シリコンウェハを備える二方向伝導フリップチップデバイスであって、前記シリコンウェハは、平行な第１および第２の主面と、前記シリコンウェハ内に形成され、横方向に分離された第１および第２のＭＯＳゲートデバイスであって、前記第１の主面の、間隔を置いて配置された第１および第２の横方向領域内にそれぞれ形成される、第１の伝導型である第１および第２のソース領域と、前記第１および第２のソース領域を収容する、第２の伝導型である第１および第２のチャネル領域と、前記第１および第２のチャネル領域を収容し、前記第２の主面まで延びる共通のドレイン領域と、前記第１の主面上に配置され、前記第１および第２のチャネル領域のそれぞれの部分を反転させて前記第１および第２のソース領域から前記ドレイン領域までの伝導をそれぞれ可能にするような動作が可能な、第１および第２のゲート構造とをそれぞれ備える第１および第２のＭＯＳゲートデバイスと、前記第１の主面上に配置され、前記第１および第２のソース領域にそれぞれ接続された、横方向に間隔を置いて配置される第１および第２のソースメタライズド層と、前記第１の主面上にあり、前記第１および第２のゲート構造にそれぞれ接続された、横方向に間隔を置いて配置される第１および第２のゲートメタライズド層とを有することを特徴とする半導体デバイス。
  29. 前記ソースおよびゲートメタライズド層のそれぞれに接続される少なくとも１つのコンタクトバンプを備えることを特徴とする請求項２８に記載の半導体デバイス。
  30. 前記ソースメタライズド層のそれぞれに接続される個別の複数のコンタクトバンプを備え、前記複数のコンタクトバンプのそれぞれは、間隔を置いて配置される互いに平行な個別の列に並べられていることを特徴とする請求項２９に記載の半導体デバイス。
  31. 前記第１および第２のソース領域は、互いに対して横方向のインターデジタル構造の関係で配置されることを特徴とする請求項２８に記載の半導体デバイス。
  32. 前記第１および第２のソース領域は、互いに対して横方向のインターデジタル構造の関係で配置されることを特徴とする請求項３０に記載の半導体デバイス。
  33. 前記第２の主面上の金属層を備えることを特徴とする請求項２８に記載の半導体デバイス。
  34. シリコンダイを備える半導体デバイスであって、前記シリコンダイは、平行な第１および第２の表面と、前記第１の表面から前記ダイ本体の内部まで延びる一方の伝導型の領域と、前記一方の伝導型の領域内部に横方向に間隔を置いて配置された複数の他方の伝導型の拡散層によって形成される、前記デバイス中に画定される接合パターンと、前記第１の表面上に形成され、前記第１の複数の拡散層とコンタクトしている第１の導電性電極と、前記第１の表面上に形成され、前記第１の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記一方の伝導型の領域とコンタクトしている第２の導電性電極と、前記第１および第２のそれぞれの導電性電極上にそれぞれ形成される少なくとも１つのハンダボールコネクタと、前記第１の表面に概ね垂直な垂直要素を有する、前記第１の導電性電極から前記第２の導電性電極までの電流経路とを有することを特徴とする半導体デバイス。
  35. 前記半導体デバイスは、パワーＭＯＳゲートデバイスを含み、前記第１および第２の電極は前記デバイスのメインパワー電極を含むことを特徴とする請求項３４に記載の半導体デバイス。
  36. 前記半導体デバイスは、前記複数の拡散層に隣接して形成され前記デバイスをオン／オフするように動作可能なポリシリコンゲート構造と、前記第１の表面上に形成され、前記第１および第２の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記ポリシリコンゲート構造と接続される第３の導電性電極と、前記第３の導電性電極と接続されるハンダボールコネクタとを備え、前記ハンダボールコネクタは全て、互いと同一平面上にあることを特徴とする請求項３５に記載の半導体デバイス。
  37. 前記半導体デバイスは、フリップチップパワーＭＯＳＦＥＴであることを特徴とする請求項３６に記載の半導体デバイス。
  38. 前記一方の伝導型はＰ型であることを特徴とする請求項３４に記載の半導体デバイス。
  39. 前記一方の伝導型はＰ型であることを特徴とする請求項３６に記載の半導体デバイス。
  40. 前記一方の伝導型の領域は、比較的低濃度のエピタキシャル形成されたシリコンからなる上部層と、より高濃度の非エピタキシャルシリコンからなる下部層とを含むことを特徴とする請求項３４に記載の半導体デバイス。
  41. 前記一方の伝導型の領域は、比較的低濃度のエピタキシャル形成されたシリコンからなる上部層と、より高濃度の非エピタキシャルシリコンからなる下部層とを含むことを特徴とする請求項３６に記載の半導体デバイス。
  42. 前記第２の電極に接続され、この電極から前記領域の前記下部層まで延びる比較的高濃度のシンカ拡散層を含むことを特徴とする請求項４０に記載の半導体デバイス。
  43. 前記第２の電極に接続され、この電極から前記領域の前記下部層まで延びる比較的高濃度のシンカ拡散層を含むことを特徴とする請求項４１に記載の半導体デバイス。
  44. 前記一方の伝導型の領域の前記上部層を通って延びるトレンチと、少なくとも前記トレンチの側壁を覆う導電材料とを含むことを特徴とする請求項４０に記載の半導体デバイス。
  45. 前記半導体デバイスは、前記複数の拡散層に隣接して形成され前記デバイスをオン／オフするように動作可能なポリシリコンゲート構造と、前記第１の表面上に形成され、前記第１および第２の導電性電極に対して、同一平面であり、横方向に間隔を置いて配置され、絶縁されており、かつ前記ポリシリコンゲート構造と接続される第３の導電性電極と、前記第３の導電性電極と接続されるハンダボールコネクタとを備え、前記ハンダボールコネクタは全て、互いと同一平面上にあることを特徴とする請求項４４に記載の半導体デバイス。
  46. 前記半導体デバイスは、フリップチップパワーＭＯＳＦＥＴであることを特徴とする請求項４３に記載の半導体デバイス。
  47. 前記半導体デバイスは、フリップチップパワーＭＯＳＦＥＴであることを特徴とする請求項４５に記載の半導体デバイス。
  48. 前記一方の伝導型はＰ型であることを特徴とする請求項４６に記載の半導体デバイス。
  49. 前記一方の伝導型はＰ型であることを特徴とする請求項４７に記載の半導体デバイス。
  50. 前記第２の主面は、前記デバイスの冷却を改善するための拡張された面積を設けるために粗くされていることを特徴とする請求項３６に記載の半導体デバイス。
  51. 前記第２の表面に固定されてこの表面に広がる金属層を含むことを特徴とする請求項３６に記載の半導体デバイス。
  52. 前記半導体デバイスは、ＭＯＳＦＥＴ、ショットキーダイオード、バイポーラトランジスタ、およびＰ／Ｎダイオードからなる群から選択されることを特徴とする請求項３４に記載の半導体デバイス。
  53. 前記ハンダボールは、約０．８ｍｍよりも大きいピッチで配列され、約２００μｍよりも大きい直径を有することを特徴とする請求項３４に記載の半導体デバイス。
  54. 前記ハンダボールは、約０．８ｍｍよりも大きいピッチで配列され、約２００μｍよりも大きい直径を有することを特徴とする請求項５２に記載の半導体デバイス。
JP2001559065A 2000-02-10 2001-02-09 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス Expired - Fee Related JP4646284B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US18150400P 2000-02-10 2000-02-10
US22406200P 2000-08-09 2000-08-09
PCT/US2001/004164 WO2001059842A1 (en) 2000-02-10 2001-02-09 Vertical conduction flip-chip device with bump contacts on single surface

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2007096790A Division JP2007235150A (ja) 2000-02-10 2007-04-02 二方向伝導フリップチップ半導体デバイス及び半導体デバイス

Publications (2)

Publication Number Publication Date
JP2004502293A true JP2004502293A (ja) 2004-01-22
JP4646284B2 JP4646284B2 (ja) 2011-03-09

Family

ID=26877231

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2001559065A Expired - Fee Related JP4646284B2 (ja) 2000-02-10 2001-02-09 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
JP2007096790A Pending JP2007235150A (ja) 2000-02-10 2007-04-02 二方向伝導フリップチップ半導体デバイス及び半導体デバイス

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2007096790A Pending JP2007235150A (ja) 2000-02-10 2007-04-02 二方向伝導フリップチップ半導体デバイス及び半導体デバイス

Country Status (8)

Country Link
US (2) US6653740B2 (ja)
EP (1) EP1258040A4 (ja)
JP (2) JP4646284B2 (ja)
KR (2) KR100699552B1 (ja)
CN (1) CN1315195C (ja)
AU (1) AU2001238081A1 (ja)
TW (1) TW493262B (ja)
WO (1) WO2001059842A1 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055812A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
JP2008509557A (ja) * 2004-08-03 2008-03-27 フェアチャイルド・セミコンダクター・コーポレーション 陥没トレンチを用いた表面側ドレインを有する半導体電力素子
JP2009131144A (ja) * 2007-11-21 2009-06-11 Gem Services Inc 双方向逆阻止バッテリスイッチ
JP2009164288A (ja) * 2007-12-28 2009-07-23 Sanken Electric Co Ltd 半導体素子及び半導体装置
JP2010205997A (ja) * 2009-03-04 2010-09-16 Nissan Motor Co Ltd 半導体装置
JP2010205845A (ja) * 2009-03-02 2010-09-16 Nissan Motor Co Ltd 半導体装置及び電力変換装置
JP2013509729A (ja) * 2009-10-30 2013-03-14 ヴィシェイ−シリコニックス 半導体素子
JP2013247309A (ja) * 2012-05-29 2013-12-09 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8884361B2 (en) 2002-07-19 2014-11-11 Renesas Electronics Corporation Semiconductor device
JP2015095550A (ja) * 2013-11-12 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置
WO2017002368A1 (ja) * 2015-07-01 2017-01-05 パナソニックＩｐマネジメント株式会社 半導体装置
CN109524398A (zh) * 2017-09-19 2019-03-26 株式会社东芝 半导体装置以及控制系统
JP2019169492A (ja) * 2018-03-21 2019-10-03 株式会社東芝 半導体装置
JP7100219B1 (ja) * 2021-03-29 2022-07-12 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体モジュール
WO2022209346A1 (ja) * 2021-03-29 2022-10-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体モジュール
JP7233629B1 (ja) * 2021-10-15 2023-03-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置
WO2023062906A1 (ja) * 2021-10-15 2023-04-20 ヌヴォトンテクノロジージャパン株式会社 半導体装置

Families Citing this family (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6756273B2 (en) * 2001-03-12 2004-06-29 Semiconductor Components Industries, L.L.C. Semiconductor component and method of manufacturing
US6894397B2 (en) * 2001-10-03 2005-05-17 International Rectifier Corporation Plural semiconductor devices in monolithic flip chip
US6657255B2 (en) * 2001-10-30 2003-12-02 General Semiconductor, Inc. Trench DMOS device with improved drain contact
US6649961B2 (en) * 2002-04-08 2003-11-18 Fairchild Semiconductor Corporation Supporting gate contacts over source region on MOSFET devices
US7071537B2 (en) * 2002-05-17 2006-07-04 Ixys Corporation Power device having electrodes on a top surface thereof
US7129558B2 (en) * 2002-11-06 2006-10-31 International Rectifier Corporation Chip-scale schottky device
US6969909B2 (en) 2002-12-20 2005-11-29 Vlt, Inc. Flip chip FET device
US7038917B2 (en) * 2002-12-27 2006-05-02 Vlt, Inc. Low loss, high density array interconnection
US7034344B2 (en) * 2003-07-08 2006-04-25 International Rectifier Corporation Integrated semiconductor power device for multiple battery systems
JP2005302953A (ja) 2004-04-09 2005-10-27 Toshiba Corp 半導体装置
JP3917144B2 (ja) * 2004-04-09 2007-05-23 株式会社東芝 半導体装置
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
JP5497985B2 (ja) * 2004-09-13 2014-05-21 インターナショナル レクティフィアー コーポレイション 半導体パッケージ
EP2309545A3 (en) 2004-09-30 2011-10-12 STMicroelectronics Srl Vertical power semiconductor device and method of making the same
JP2006147700A (ja) * 2004-11-17 2006-06-08 Sanyo Electric Co Ltd 半導体装置
DE112006001516T5 (de) 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
US7589378B2 (en) * 2005-07-13 2009-09-15 Texas Instruments Lehigh Valley Incorporated Power LDMOS transistor
US8692324B2 (en) * 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US7282765B2 (en) * 2005-07-13 2007-10-16 Ciclon Semiconductor Device Corp. Power LDMOS transistor
US7504733B2 (en) * 2005-08-17 2009-03-17 Ciclon Semiconductor Device Corp. Semiconductor die package
US7560808B2 (en) * 2005-10-19 2009-07-14 Texas Instruments Incorporated Chip scale power LDMOS device
US7821133B2 (en) * 2005-10-28 2010-10-26 International Rectifier Corporation Contact pad structure for flip chip semiconductor die
US20070148875A1 (en) * 2005-12-22 2007-06-28 Ming Sun Common drain dual semiconductor chip scale package and method of fabricating same
US7446375B2 (en) * 2006-03-14 2008-11-04 Ciclon Semiconductor Device Corp. Quasi-vertical LDMOS device having closed cell layout
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US20080036078A1 (en) * 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US7589377B2 (en) * 2006-10-06 2009-09-15 The Boeing Company Gate structure with low resistance for high power semiconductor devices
US20080166837A1 (en) * 2007-01-10 2008-07-10 Tao Feng Power MOSFET wafer level chip-scale package
US7880172B2 (en) * 2007-01-31 2011-02-01 Cree, Inc. Transistors having implanted channels and implanted P-type regions beneath the source region
US7952145B2 (en) * 2007-02-20 2011-05-31 Texas Instruments Lehigh Valley Incorporated MOS transistor device in common source configuration
US7482645B2 (en) * 2007-03-30 2009-01-27 Fairchild Semiconductor Corporation Method and structure for making a top-side contact to a substrate
JP5132977B2 (ja) * 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8053346B2 (en) 2007-04-30 2011-11-08 Hynix Semiconductor Inc. Semiconductor device and method of forming gate and metal line thereof with dummy pattern and auxiliary pattern
KR100826987B1 (ko) * 2007-04-30 2008-05-02 주식회사 하이닉스반도체 Ｍｏｓ 트랜지스터를 포함하는 반도체 장치의 레이아웃방법
JP2009069255A (ja) 2007-09-11 2009-04-02 Sony Corp 撮像装置および合焦制御方法
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
US8643055B2 (en) 2007-09-26 2014-02-04 Stmicroelectronics N.V. Series current limiter device
US8148748B2 (en) 2007-09-26 2012-04-03 Stmicroelectronics N.V. Adjustable field effect rectifier
WO2009042807A2 (en) 2007-09-26 2009-04-02 Lakota Technologies, Inc. Adjustable field effect rectifier
US8633521B2 (en) * 2007-09-26 2014-01-21 Stmicroelectronics N.V. Self-bootstrapping field effect diode structures and methods
US7884390B2 (en) * 2007-10-02 2011-02-08 Fairchild Semiconductor Corporation Structure and method of forming a topside contact to a backside terminal of a semiconductor device
US7745846B2 (en) * 2008-01-15 2010-06-29 Ciclon Semiconductor Device Corp. LDMOS integrated Schottky diode
DE102008005547B4 (de) * 2008-01-23 2013-08-29 Infineon Technologies Ag Leistungshalbleitermodul und Schaltungsanordnung mit einem Leistungshalbleitermodul
US7955893B2 (en) * 2008-01-31 2011-06-07 Alpha & Omega Semiconductor, Ltd Wafer level chip scale package and process of manufacture
US20090267145A1 (en) * 2008-04-23 2009-10-29 Ciclon Semiconductor Device Corp. Mosfet device having dual interlevel dielectric thickness and method of making same
JP4600576B2 (ja) * 2008-05-08 2010-12-15 株式会社デンソー 半導体装置およびその製造方法
US8913527B2 (en) * 2008-06-12 2014-12-16 Nokia Corporation Multiple die communication system
US8053891B2 (en) * 2008-06-30 2011-11-08 Alpha And Omega Semiconductor Incorporated Standing chip scale package
US7910992B2 (en) * 2008-07-15 2011-03-22 Maxim Integrated Products, Inc. Vertical MOSFET with through-body via for gate
US8373257B2 (en) * 2008-09-25 2013-02-12 Alpha & Omega Semiconductor Incorporated Top exposed clip with window array
US8058732B2 (en) * 2008-11-20 2011-11-15 Fairchild Semiconductor Corporation Semiconductor die structures for wafer-level chipscale packaging of power devices, packages and systems for using the same, and methods of making the same
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US7960800B2 (en) * 2008-12-12 2011-06-14 Fairchild Semiconductor Corporation Semiconductor dice with backside trenches filled with elastic material for improved attachment, packages using the same, and methods of making the same
US7851856B2 (en) * 2008-12-29 2010-12-14 Alpha & Omega Semiconductor, Ltd True CSP power MOSFET based on bottom-source LDMOS
US8049312B2 (en) * 2009-01-12 2011-11-01 Texas Instruments Incorporated Semiconductor device package and method of assembly thereof
US9070670B2 (en) * 2009-01-29 2015-06-30 International Rectifier Corporation Electrical connectivity of die to a host substrate
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
JP5152526B2 (ja) * 2009-04-24 2013-02-27 株式会社デンソー 車載電力変換装置
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8222078B2 (en) 2009-07-22 2012-07-17 Alpha And Omega Semiconductor Incorporated Chip scale surface mounted semiconductor device package and process of manufacture
US9818857B2 (en) 2009-08-04 2017-11-14 Gan Systems Inc. Fault tolerant design for large area nitride semiconductor devices
JP5985393B2 (ja) 2009-08-04 2016-09-06 ジーエーエヌ システムズ インコーポレイテッド アイランドマトリックス化窒化ガリウムマイクロ波トランジスタおよびパワースイッチングトランジスタ
US9029866B2 (en) * 2009-08-04 2015-05-12 Gan Systems Inc. Gallium nitride power devices using island topography
US20110075392A1 (en) * 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
JP2011100932A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 半導体パッケージ及びｄｃ−ｄｃコンバータ
US20110148376A1 (en) * 2009-12-23 2011-06-23 Texas Instruments Incorporated Mosfet with gate pull-down
US8547162B2 (en) * 2009-12-23 2013-10-01 Texas Instruments Incorporated Integration of MOSFETs in a source-down configuration
CN102893392B (zh) 2010-04-13 2015-08-05 Gan系统公司 采用孤岛拓扑结构的高密度氮化镓器件
JP5401409B2 (ja) * 2010-07-22 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置
US8362606B2 (en) 2010-07-29 2013-01-29 Alpha & Omega Semiconductor, Inc. Wafer level chip scale package
US8487371B2 (en) * 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
CN102931238A (zh) * 2011-08-10 2013-02-13 美丽微半导体股份有限公司 具备肖特基能障的定电流半导体元件
JP2013201286A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 半導体素子
US9202811B2 (en) 2012-12-18 2015-12-01 Infineon Technologies Americas Corp. Cascode circuit integration of group III-N and group IV devices
JP6131114B2 (ja) 2013-06-13 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5715281B2 (ja) * 2014-04-18 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US10164447B2 (en) 2015-02-26 2018-12-25 Renesas Electronics Corporation Semiconductor chip, semiconductor device and battery pack
JP2018049974A (ja) * 2016-09-23 2018-03-29 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6941502B2 (ja) * 2016-09-30 2021-09-29 ローム株式会社 半導体装置および半導体パッケージ
US10692863B2 (en) 2016-09-30 2020-06-23 Rohm Co., Ltd. Semiconductor device and semiconductor package
IT201600130185A1 (it) 2016-12-22 2018-06-22 St Microelectronics Srl Procedimento di fabbricazione di un dispositivo a semiconduttore integrante un transistore a conduzione verticale, e dispositivo a semiconduttore
JP6555247B2 (ja) * 2016-12-28 2019-08-07 日亜化学工業株式会社 発光装置及びその製造方法
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10424646B2 (en) 2017-09-26 2019-09-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10522677B2 (en) 2017-09-26 2019-12-31 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600911B2 (en) 2017-09-26 2020-03-24 Nxp Usa, Inc. Field-effect transistor and method therefor
US10600879B2 (en) 2018-03-12 2020-03-24 Nxp Usa, Inc. Transistor trench structure with field plate structures
US10833174B2 (en) 2018-10-26 2020-11-10 Nxp Usa, Inc. Transistor devices with extended drain regions located in trench sidewalls
US10749023B2 (en) 2018-10-30 2020-08-18 Nxp Usa, Inc. Vertical transistor with extended drain region
US10749028B2 (en) 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
US11387348B2 (en) 2019-11-22 2022-07-12 Nxp Usa, Inc. Transistor formed with spacer
US11329156B2 (en) 2019-12-16 2022-05-10 Nxp Usa, Inc. Transistor with extended drain region
US11075110B1 (en) 2020-03-31 2021-07-27 Nxp Usa, Inc. Transistor trench with field plate structure
US11217675B2 (en) 2020-03-31 2022-01-04 Nxp Usa, Inc. Trench with different transverse cross-sectional widths
JP7490604B2 (ja) 2021-03-22 2024-05-27 株式会社東芝 半導体装置
CN114171588B (zh) * 2021-11-29 2023-05-26 电子科技大学 双向导通槽栅功率mos器件结构及制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0282561A (ja) * 1988-09-19 1990-03-23 Hitachi Ltd 半導体冷却装置
JPH02281737A (ja) * 1989-04-24 1990-11-19 Toshiba Corp 半田バンプ型半導体装置
JPH08181307A (ja) * 1994-12-26 1996-07-12 Nippondenso Co Ltd 電界効果型パワ−素子集積回路
JPH08250732A (ja) * 1994-12-30 1996-09-27 Siliconix Inc デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ及びその製造方法
JPH08316467A (ja) * 1995-05-19 1996-11-29 Nissan Motor Co Ltd 溝型半導体装置
JPH10313010A (ja) * 1997-05-14 1998-11-24 Denso Corp 電力用半導体装置
JPH1167769A (ja) * 1997-08-25 1999-03-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JPH11121530A (ja) * 1997-10-20 1999-04-30 Nec Corp 半導体装置及びその製造方法
JPH11354794A (ja) * 1998-04-23 1999-12-24 Internatl Rectifier Corp Ｐ―チャネル・トレンチｍｏｓｆｅｔ
JP2000022140A (ja) * 1998-06-26 2000-01-21 Nissan Motor Co Ltd 半導体装置及びその製造方法

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761782A (en) * 1971-05-19 1973-09-25 Signetics Corp Semiconductor structure, assembly and method
US4205099A (en) * 1978-04-14 1980-05-27 Sprague Electric Company Method for making terminal bumps on semiconductor wafers
JPS5691478A (en) * 1979-12-26 1981-07-24 Hitachi Ltd Manufacture of punch-through type diode
US4416054A (en) 1980-07-01 1983-11-22 Westinghouse Electric Corp. Method of batch-fabricating flip-chip bonded dual integrated circuit arrays
JPS5773956A (en) * 1980-10-27 1982-05-08 Hitachi Ltd Glass coated semiconductor device
US4574208A (en) * 1982-06-21 1986-03-04 Eaton Corporation Raised split gate EFET and circuitry
US4541001A (en) * 1982-09-23 1985-09-10 Eaton Corporation Bidirectional power FET with substrate-referenced shield
US4626879A (en) * 1982-12-21 1986-12-02 North American Philips Corporation Lateral double-diffused MOS transistor devices suitable for source-follower applications
US5105243A (en) * 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US4866495A (en) * 1987-05-27 1989-09-12 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
GB8713388D0 (en) * 1987-06-08 1987-07-15 Philips Electronic Associated Semiconductor device
IT1224606B (it) 1988-10-10 1990-10-04 Eniricerche Spa Sensore chimico monolitico a membrana ione selettiva di tipo chemfet eprocedimento per la sua realizzazione
US4980740A (en) * 1989-03-27 1990-12-25 General Electric Company MOS-pilot structure for an insulated gate transistor
US5994739A (en) * 1990-07-02 1999-11-30 Kabushiki Kaisha Toshiba Integrated circuit device
US5216278A (en) 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US5241133A (en) 1990-12-21 1993-08-31 Motorola, Inc. Leadless pad array chip carrier
US5416351A (en) * 1991-10-30 1995-05-16 Harris Corporation Electrostatic discharge protection
US5856695A (en) * 1991-10-30 1999-01-05 Harris Corporation BiCMOS devices
US5592025A (en) 1992-08-06 1997-01-07 Motorola, Inc. Pad array semiconductor device
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JPH06151863A (ja) * 1992-11-05 1994-05-31 Oki Electric Ind Co Ltd 半導体装置
US5352926A (en) 1993-01-04 1994-10-04 Motorola, Inc. Flip chip package and method of making
US5355283A (en) 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5734201A (en) 1993-11-09 1998-03-31 Motorola, Inc. Low profile semiconductor device with like-sized chip and mounting substrate
US5467253A (en) 1994-06-30 1995-11-14 Motorola, Inc. Semiconductor chip package and method of forming
JPH0832060A (ja) * 1994-07-13 1996-02-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
DE69528944T2 (de) * 1994-09-16 2003-09-04 Toshiba Kawasaki Kk Halbleiteranordnung mit hoher Durchbruchspannung und mit einer vergrabenen MOS-Gatestruktur
KR960015869A (ko) 1994-10-03 1996-05-22 반도체 칩과 일체화된 반도체 패키지 및 그 제조방법
US5841197A (en) * 1994-11-18 1998-11-24 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US5583376A (en) 1995-01-03 1996-12-10 Motorola, Inc. High performance semiconductor device with resin substrate and method for making the same
JP3412332B2 (ja) * 1995-04-26 2003-06-03 株式会社デンソー 半導体装置
JP2679681B2 (ja) 1995-04-28 1997-11-19 日本電気株式会社 半導体装置、半導体装置用パッケージ及びその製造方法
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JPH0945692A (ja) * 1995-07-27 1997-02-14 Sharp Corp 縦型構造トランジスタ及びその製造方法、並びに半導体装置
US5844168A (en) 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
KR0157899B1 (ko) 1995-09-22 1998-12-01 문정환 기판에 반도체 장치를 부착시키기 위한 연결구조
US6831331B2 (en) * 1995-11-15 2004-12-14 Denso Corporation Power MOS transistor for absorbing surge current
US5674785A (en) 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
JPH09213753A (ja) 1995-11-30 1997-08-15 Ricoh Co Ltd 半導体装置とプリント基板との接続構造体
US5578841A (en) 1995-12-18 1996-11-26 Motorola, Inc. Vertical MOSFET device having frontside and backside contacts
US5866939A (en) 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US5731709A (en) 1996-01-26 1998-03-24 Motorola, Inc. Method for testing a ball grid array semiconductor device and a device for such testing
US5729052A (en) * 1996-06-20 1998-03-17 International Business Machines Corporation Integrated ULSI heatsink
KR100231276B1 (ko) 1996-06-21 1999-11-15 황인길 반도체패키지의 구조 및 제조방법
US5807783A (en) * 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
US5866949A (en) 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
WO1998034285A1 (fr) * 1997-01-31 1998-08-06 Matsushita Electronics Corporation Element electroluminescent, dispositif electroluminescent a semiconducteur, et leur procede de production
US5889332A (en) 1997-02-21 1999-03-30 Hewlett-Packard Company Area matched package
US5986885A (en) * 1997-04-08 1999-11-16 Integrated Device Technology, Inc. Semiconductor package with internal heatsink and assembly method
US6117299A (en) * 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
JPH10335567A (ja) 1997-05-30 1998-12-18 Mitsubishi Electric Corp 半導体集積回路装置
JPH1126658A (ja) * 1997-07-09 1999-01-29 Rohm Co Ltd Ｂｇａ型半導体装置のパッケージ構造
US5831832A (en) 1997-08-11 1998-11-03 Motorola, Inc. Molded plastic ball grid array package
JP3395603B2 (ja) * 1997-09-26 2003-04-14 株式会社豊田中央研究所 横型ｍｏｓ素子を含む半導体装置
JP3329707B2 (ja) * 1997-09-30 2002-09-30 株式会社東芝 半導体装置
JPH11135532A (ja) * 1997-10-30 1999-05-21 New Japan Radio Co Ltd 半導体チップ及び半導体装置
US6373100B1 (en) * 1998-03-04 2002-04-16 Semiconductor Components Industries Llc Semiconductor device and method for fabricating the same
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6713814B1 (en) * 2002-08-05 2004-03-30 National Semiconductor Corporation DMOS transistor structure with gate electrode trench for high density integration and method of fabricating the structure

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0282561A (ja) * 1988-09-19 1990-03-23 Hitachi Ltd 半導体冷却装置
JPH02281737A (ja) * 1989-04-24 1990-11-19 Toshiba Corp 半田バンプ型半導体装置
JPH08181307A (ja) * 1994-12-26 1996-07-12 Nippondenso Co Ltd 電界効果型パワ−素子集積回路
JPH08250732A (ja) * 1994-12-30 1996-09-27 Siliconix Inc デルタ層を有する低オン抵抗のトレンチ型ｍｏｓｆｅｔ及びその製造方法
JPH08316467A (ja) * 1995-05-19 1996-11-29 Nissan Motor Co Ltd 溝型半導体装置
JPH10313010A (ja) * 1997-05-14 1998-11-24 Denso Corp 電力用半導体装置
JPH1167769A (ja) * 1997-08-25 1999-03-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JPH11121530A (ja) * 1997-10-20 1999-04-30 Nec Corp 半導体装置及びその製造方法
JPH11354794A (ja) * 1998-04-23 1999-12-24 Internatl Rectifier Corp Ｐ―チャネル・トレンチｍｏｓｆｅｔ
JP2000022140A (ja) * 1998-06-26 2000-01-21 Nissan Motor Co Ltd 半導体装置及びその製造方法

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8536643B2 (en) 2002-07-19 2013-09-17 Renesas Electronics Corporation Semiconductor device
US9449904B2 (en) 2002-07-19 2016-09-20 Renesas Electronics Corporation Semiconductor device
JP2004055812A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
US8884361B2 (en) 2002-07-19 2014-11-11 Renesas Electronics Corporation Semiconductor device
US8120102B2 (en) 2002-07-19 2012-02-21 Renesas Electronics Corporation Semiconductor device
JP2008509557A (ja) * 2004-08-03 2008-03-27 フェアチャイルド・セミコンダクター・コーポレーション 陥没トレンチを用いた表面側ドレインを有する半導体電力素子
JP2009131144A (ja) * 2007-11-21 2009-06-11 Gem Services Inc 双方向逆阻止バッテリスイッチ
JP2009164288A (ja) * 2007-12-28 2009-07-23 Sanken Electric Co Ltd 半導体素子及び半導体装置
JP2010205845A (ja) * 2009-03-02 2010-09-16 Nissan Motor Co Ltd 半導体装置及び電力変換装置
JP2010205997A (ja) * 2009-03-04 2010-09-16 Nissan Motor Co Ltd 半導体装置
JP2013509729A (ja) * 2009-10-30 2013-03-14 ヴィシェイ−シリコニックス 半導体素子
US10032901B2 (en) 2009-10-30 2018-07-24 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
JP2015130516A (ja) * 2009-10-30 2015-07-16 ヴィシェイ−シリコニックス 半導体素子
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US9640841B2 (en) 2012-05-29 2017-05-02 Renesas Electronics Corporation Semiconductor device and manufacturing method of semiconductor device
US9219061B2 (en) 2012-05-29 2015-12-22 Renesas Electronics Corporation Semiconductor device and manufacturing method of semiconductor device
JP2013247309A (ja) * 2012-05-29 2013-12-09 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US10263296B2 (en) 2012-05-29 2019-04-16 Renesas Electronics Corporation Semiconductor device and manufacturing method of semiconductor device
JP2015095550A (ja) * 2013-11-12 2015-05-18 ルネサスエレクトロニクス株式会社 半導体装置
US10121784B2 (en) 2013-11-12 2018-11-06 Renesas Electronics Corporation Semiconductor apparatus
US9293456B2 (en) 2013-11-12 2016-03-22 Renesas Electronics Corporation Semiconductor apparatus
US10636906B2 (en) 2015-07-01 2020-04-28 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device including first and second metal oxide semiconductor transistors
WO2017002368A1 (ja) * 2015-07-01 2017-01-05 パナソニックＩｐマネジメント株式会社 半導体装置
JP2021119624A (ja) * 2017-09-19 2021-08-12 株式会社東芝 半導体装置及び制御システム
JP7166387B2 (ja) 2017-09-19 2022-11-07 株式会社東芝 半導体装置及び制御システム
CN109524398A (zh) * 2017-09-19 2019-03-26 株式会社东芝 半导体装置以及控制系统
JP2019169492A (ja) * 2018-03-21 2019-10-03 株式会社東芝 半導体装置
JP7177961B2 (ja) 2021-03-29 2022-11-24 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体モジュール
JP2022153382A (ja) * 2021-03-29 2022-10-12 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体モジュール
WO2022209346A1 (ja) * 2021-03-29 2022-10-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体モジュール
JP7100219B1 (ja) * 2021-03-29 2022-07-12 ヌヴォトンテクノロジージャパン株式会社 半導体装置および半導体モジュール
KR20230043220A (ko) * 2021-03-29 2023-03-30 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치 및 반도체 모듈
KR102629278B1 (ko) 2021-03-29 2024-01-25 누보톤 테크놀로지 재팬 가부시키가이샤 반도체 장치 및 반도체 모듈
JP7233629B1 (ja) * 2021-10-15 2023-03-06 ヌヴォトンテクノロジージャパン株式会社 半導体装置
WO2023062906A1 (ja) * 2021-10-15 2023-04-20 ヌヴォトンテクノロジージャパン株式会社 半導体装置
CN116438662A (zh) * 2021-10-15 2023-07-14 新唐科技日本株式会社 半导体装置
US11769829B1 (en) 2021-10-15 2023-09-26 Nuvoton Technology Corporation Japan Semiconductor device
CN116438662B (zh) * 2021-10-15 2023-09-29 新唐科技日本株式会社 半导体装置

Also Published As

Publication number Publication date
US20010045635A1 (en) 2001-11-29
CN1315195C (zh) 2007-05-09
JP4646284B2 (ja) 2011-03-09
EP1258040A1 (en) 2002-11-20
KR100699552B1 (ko) 2007-03-26
KR20020073547A (ko) 2002-09-26
TW493262B (en) 2002-07-01
CN1401141A (zh) 2003-03-05
WO2001059842A1 (en) 2001-08-16
EP1258040A4 (en) 2009-07-01
KR100721139B1 (ko) 2007-05-25
US6653740B2 (en) 2003-11-25
JP2007235150A (ja) 2007-09-13
AU2001238081A1 (en) 2001-08-20
KR20070010188A (ko) 2007-01-22
US20040021233A1 (en) 2004-02-05

Similar Documents

Publication Publication Date Title
JP4646284B2 (ja) 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
US6897561B2 (en) Semiconductor power device having a diamond shaped metal interconnect scheme
JP5492367B2 (ja) 窒化ガリウム半導体デバイス用のパッケージ
US7166898B2 (en) Flip chip FET device
US8362606B2 (en) Wafer level chip scale package
US8723300B2 (en) Multi-chip module power clip
US20200273767A1 (en) Electronic chip package
JPH08213614A (ja) Ｍｏｓ技術電力デバイスチィップ及びパッケージ組立体
US11876041B2 (en) Semiconductor device having a metallization structure
US7400047B2 (en) Integrated circuit with stacked-die configuration utilizing substrate conduction
US20220157778A1 (en) Semiconductor circuit device
US20020030260A1 (en) Electronic component and method of manufacture
JPH11284180A (ja) 半導体素子およびそれを用いた半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050909

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051207

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070105

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070402

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080701

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080929

RD13 Notification of appointment of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7433

Effective date: 20081001

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20081001

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20081110

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090807

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100518

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100518

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100524

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101026

RD15 Notification of revocation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7435

Effective date: 20101026

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101206

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4646284

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees