CN116438662A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN116438662A
CN116438662A CN202280007312.8A CN202280007312A CN116438662A CN 116438662 A CN116438662 A CN 116438662A CN 202280007312 A CN202280007312 A CN 202280007312A CN 116438662 A CN116438662 A CN 116438662A
Authority
CN
China
Prior art keywords
region
pads
view
semiconductor device
plan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202280007312.8A
Other languages
English (en)
Other versions
CN116438662B (zh
Inventor
田口晶英
安田英司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Nuvoton Technology Corp Japan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp Japan filed Critical Nuvoton Technology Corp Japan
Priority claimed from PCT/JP2022/028360 external-priority patent/WO2023062906A1/ja
Publication of CN116438662A publication Critical patent/CN116438662A/zh
Application granted granted Critical
Publication of CN116438662B publication Critical patent/CN116438662B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半导体装置(1)，具有在平面视图中为矩形形状的半导体层(40)、形成在第1区域(A1)中的晶体管(10)和形成在第2区域(A2)中的漏极上拉区域(38)；边界线(90)是与半导体层(40)的长边并行的一直线状；第1区域(A1)具有多个源极焊盘(116)及栅极焊盘(119)；第2区域(A2)具有多个漏极焊盘(141)；1个栅极焊盘(119)以在与一方的长边(91)及一方的短边(93)之间完全不夹着其他的源极焊盘(116)的方式配置；1个漏极焊盘(141)是与1个栅极焊盘(119)相同的形状，接近于第2顶点(99)而配置；在多个源极焊盘(116)中，包括长边方向与半导体层(40)的长边平行的长方形或长圆形的源极焊盘。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及芯片尺寸封装型的半导体装置。
背景技术
在纵向场效应晶体管中，要求通过大电流。
现有技术文献
专利文献
专利文献1：日本特开2002－353452号公报
专利文献2：日本特许第6131114号公报
发明内容
发明要解决的课题
在一个主面侧具有栅极、源极、漏极的各焊盘的芯片尺寸封装型的纵向场效应晶体管中，近年来在车载及工业用途方面要求控制几安培左右的大电流的通过。在纵向场效应晶体管中，为了尽量不增大芯片面积地减小导通电阻，需要在面内适当地配置控制区域(栅极)、有效区域(源极)、漏极区域(漏极)。在专利文献1或专利文献2中，公开了纵向场效应晶体管的控制区域、有效区域、漏极区域、或它们的各焊盘的配置。但是，从通过大电流的观点来看，它们都在有限的芯片面积的有效利用方面存在一些改善的余地。
用来解决课题的手段
为了解决上述的课题，本公开的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，具有：半导体层；纵向场效应晶体管，形成在上述半导体层内的第1区域；以及漏极上拉区域，在上述半导体层的平面视图中在上述半导体层内形成在与上述第1区域相邻的第2区域；在上述平面视图中，上述半导体层是矩形形状；在上述平面视图中，设上述半导体层的长边中的包含在上述第1区域中的长边为一方的长边，设包含在上述第2区域中的长边为另一方的长边，设上述半导体层的短边中的与上述一方的长边一起构成第1顶点的短边为一方的短边，设与上述一方的短边对置的短边为另一方的短边的情况下，在上述平面视图中，上述第1区域与上述第2区域的边界线是与上述半导体层的长边并行的一直线状；上述第1区域在上述半导体层的表面具有多个源极焊盘及1个以上的栅极焊盘；上述第2区域在上述半导体层的表面具有多个漏极焊盘；上述1个以上的栅极焊盘中的至少1个栅极焊盘，在上述平面视图中以在与上述一方的长边及上述一方的短边之间完全不夹着上述多个源极焊盘的方式配置；上述多个漏极焊盘中的至少1个漏极焊盘，在上述平面视图中是与上述1个栅极焊盘相同的形状，并且在上述平面视图中接近于在上述半导体层的对角处与上述第1顶点相对置的第2顶点而配置；在上述多个源极焊盘中，包括长边方向与上述半导体层的长边平行的在上述平面视图中为长方形或长圆形的多个源极焊盘；在上述多个漏极焊盘中，包括长边方向与上述半导体层的长边平行的在上述平面视图中为长方形或长圆形的漏极焊盘；上述长方形或长圆形的多个源极焊盘在上述平面视图中配置为等间隔的条状；在上述平面视图中，上述长方形或长圆形的多个源极焊盘彼此的间隔等于夹着上述边界线而对置的上述长方形或长圆形的源极焊盘与上述长方形或长圆形的漏极焊盘的间隔。
根据该结构，能够提供不仅能够有效利用有限的芯片面积而在大电流通电中减小导通电阻、还能够通过避免电流集中来抑制局部性发热的半导体装置。
发明效果
本公开的目的在于提供能够减小导通电阻而抑制高温化的半导体装置。
附图说明
图1是表示实施方式1的半导体装置的构造的一例的剖面示意图。
图2是表示实施方式1的半导体装置的构造的一例的平面示意图。
图3A是实施方式1的纵向晶体管的大致单位结构的平面示意图。
图3B是实施方式1的纵向晶体管的大致单位结构的立体示意图。
图4是将本发明的发明人所进行的模拟结果汇总的表。
图5是将本发明的发明人所进行的模拟结果汇总的表。
图6A是表示实施方式1的半导体装置的构造的变形例1的平面示意图。
图6B是表示实施方式1的半导体装置的构造的变形例1的平面示意图。
图6C是表示实施方式1的半导体装置的构造的变形例1的平面示意图。
图6D是表示实施方式1的半导体装置的构造的变形例1的平面示意图。
图7A是表示实施方式1的半导体装置的构造的变形例2的平面示意图。
图7B是表示实施方式1的半导体装置的构造的变形例2的平面示意图。
图7C是表示实施方式1的半导体装置的构造的变形例2的平面示意图。
具体实施方式
(实施方式1)
[1.半导体装置的构造]
以下，对本公开的纵向场效应晶体管的构造进行说明。
图1是表示半导体装置的构造的一例的剖视图。图2是其平面图，半导体装置的大小、形状、焊盘的配置是一个例子。图1是图2的I－I处的切断面。
如图1及图2所示，半导体装置1具有半导体层40、金属层30、在半导体层40内的第1区域A1形成的纵向场效应晶体管10(以下也称作“晶体管10”)、和在半导体层40内的第2区域A2形成的漏极上拉区域38。这里，如图2所示，第1区域A1和第2区域A2在半导体层40的平面视图中相互相邻。如图2所示，在第1区域A1和第2区域A2中必然具备边界线90。边界线90是边界线，在本公开的图中多用虚线表示。在图2的例子中，边界线90是一直线状。关于根据什么理解边界线90在后面叙述。
半导体层40是将半导体衬底32和低浓度杂质层33层叠而构成的。半导体衬底32配置在半导体层40的背面侧，由包含第1导电型的杂质的硅构成。低浓度杂质层33配置在半导体层40的表面侧，与半导体衬底32接触而形成，包含比半导体衬底32的第1导电型的杂质的浓度低浓度的第1导电型的杂质。低浓度杂质层33例如可以通过外延生长而形成在半导体衬底32上。另外，低浓度杂质层33也是晶体管10的漂移层，在本说明书中也有称作漂移层的情况。
金属层30与半导体层40的背面侧接触而形成，由银(Ag)或铜(Cu)构成。另外，在金属层30中，可以微量地含有在金属材料的制造工序中作为杂质混入的金属以外的元素。此外，金属层30形成或不形成在半导体层40的背面侧的整面上都可以。
如图1及图2所示，在低浓度杂质层33的第1区域A1，形成有包含与第1导电型不同的第2导电型的杂质的体区域(body region)18。在体区域18，形成有包含第1导电型的杂质的源极区域14、栅极导体15及栅极绝缘膜16。栅极导体15、栅极绝缘膜16分别形成在多个栅极沟槽17的内部，该多个栅极沟槽17从半导体层40的上表面将体区域18贯通而形成至达到低浓度杂质层33的一部分的深度。源极电极11包括部分12和部分13，部分12经由部分13而与源极区域14及体区域18连接。栅极导体15是埋入在半导体层40的内部的埋入栅极电极，与栅极焊盘119电连接。
源极电极11的部分12是在面朝下安装中的回流时与焊料接合的层，作为非限定性的一例，可以由包含镍、钛、钨、钯中的某1种以上的金属材料构成。对于部分12的表面，可以施以金等的镀层。
源极电极11的部分13是将部分12与半导体层40连接的层，作为非限定性的一例，可以由包含铝、铜、金、银中的某1种以上的金属材料构成。
在低浓度杂质层33的第2区域A2，在低浓度杂质层33内以向半导体衬底32到达的深度形成漏极上拉区域38。漏极上拉区域38是包含比低浓度杂质层33中的第1导电型的杂质的浓度高浓度的第1导电型的杂质的层。
漏极电极81的部分82是在面朝下安装中的回流时与焊料接合的层，作为非限定性的一例，可以由包含镍、钛、钨、钯中的某1种以上的金属材料构成。对于部分82的表面，可以施以金等的镀层。
漏极电极81的部分83是将部分82与半导体层40连接的层，作为非限定性的一例，可以由包含铝、铜、金、银中的某1种以上的金属材料构成。
根据晶体管10的上述结构，半导体衬底32作为晶体管10的漏极区域发挥功能。有低浓度杂质层33的与半导体衬底32相接的一侧的一部分也作为漏极区域发挥功能的情况。此外，金属层30作为晶体管10的漏极电极发挥功能。
如图1所示，体区域18被具有开口的层间绝缘层34覆盖，设有穿过层间绝缘层34的开口而与源极区域14连接的源极电极11的部分13。层间绝缘层34及源极电极的部分13被具有开口的钝化层35覆盖，设有穿过钝化层35的开口而与源极电极的部分13连接的部分12。
漏极上拉区域38被具有开口的层间绝缘层34覆盖，设有穿过层间绝缘层34的开口而与漏极上拉区域38连接的漏极电极81的部分83。层间绝缘层34及漏极电极的部分83被具有开口的钝化层35覆盖，设有穿过钝化层35的开口而与漏极电极的部分83连接的部分82。
因而，多个源极焊盘116及多个漏极焊盘141分别是指源极电极11及漏极电极81在半导体装置1的表面局部地露出的区域、所谓端子的部分。同样，1个以上的栅极焊盘119是指栅极电极19(在图1、图2中未图示)在半导体装置1的表面局部地露出的区域、所谓端子的部分。
在半导体装置1中，例如可以将第1导电型设为N型，将第2导电型设为P型，源极区域14、半导体衬底32、低浓度杂质层33及漏极上拉区域38是N型半导体，并且体区域18是P型半导体。
此外，在半导体装置1中，例如也可以将第1导电型设为P型，将第2导电型设为N型，源极区域14、半导体衬底32、低浓度杂质层33及漏极上拉区域38是P型半导体，并且体区域18是N型半导体。
在以下的说明中，设为晶体管10是将第1导电型设为N型、将第2导电型设为P型的所谓N沟道型晶体管的情况，对半导体装置1的导通动作进行说明。
[2.纵向场效应晶体管的动作]
图3A及图3B分别是在半导体装置1的第1区域A1内在X方向及Y方向上重复形成的晶体管10的大致单位结构的平面图及立体图。在图3A及图3B中，为了容易理解而没有图示半导体衬底32、源极电极11。另外，Y方向是与半导体层40的上表面平行且栅极沟槽17延伸的方向。此外，X方向是与半导体层40的上表面平行且与Y方向正交的方向。
如图3A及图3B所示，在晶体管10中，具备将体区域18与源极电极11电连接的连接部18A。连接部18A是体区域18中的没有形成源极区域14的区域，包含与体区域18相同的第2导电型的杂质。源极区域14和连接部18A沿着Y方向交替且周期性地重复配置。
在半导体装置1中，如果对漏极电极81施加高电压并对源极电极11施加低电压，以源极电极11为基准对栅极电极19(栅极导体15)施加阈值以上的电压，则在体区域18中的栅极绝缘膜16的附近形成导通沟道。结果，以漏极电极81－漏极上拉区域38－半导体衬底32－金属层30－半导体衬底32－低浓度杂质层33－体区域18中形成的导通沟道－源极区域14－源极电极11的路径流过主电流从而半导体装置1成为导通状态。另外，在该导通路径中的低浓度杂质层33与体区域18之间的接触面处存在PN结，作为体二极管发挥功能。此外，由于该主电流流过金属层30，所以通过使金属层30较厚，主电流路径的剖面积扩大，能够减小半导体装置1的导通电阻。
[3.栅极－源极－漏极的配置]
图2所示的半导体装置1在平面视图中是矩形，将半导体装置1一分为二而配置的第1区域A1和第2区域A2以其边界线90成为与形成半导体装置1的外周的边中的长边平行的一直线状的方式配置。在平面视图中，从第2区域A2向第1区域A1流动的主电流正交于第1区域A1与第2区域A2的边界线90而流动。
通过使半导体装置1为图2那样的配置，能够利用边界线90的整个宽度区域使主电流在半导体装置1的内部流动。将边界线90不是与半导体装置1的短边而是与长边平行地配置是为了在有限的半导体装置1的面内尽可能使通电的宽度变大。以边界线90为一直线状的方式配置是为了均等地利用主电流所通过的整个宽度区域来抑制局部性电流集中部位的产生。得到这样的效果的图2所示的配置对于主电流为大电流的情况尤其有用。
在将主电流流动的方向设为第1方向时，在平面视图中，半导体装置1以使第1方向与短边并行的方式配置，边界线90及半导体装置1的长边平行于与主电流流过的第1方向正交的方向而配置。在平面视图中，如果设半导体装置1的长边中的包含在第1区域A1中的长边为一方的长边91，将与一方的长边91对置且包含在第2区域A2中的长边设为另一方的长边92，则主电流从半导体装置1的另一方的长边92朝向一方的长边91而在与半导体装置1的短边并行的方向上流动。
半导体装置1的平面视图中的第1区域A1与第2区域A2的边界线90既可以理解为沿着第1区域A1中的源极电极11的部分13和第2区域A2中的漏极电极81的部分83相对置的间隔的中央位置的假想直线，也可以理解为成为有限的宽度的该间隔本身。即使是在该间隔的情况下，在肉眼或低倍率下的外观中也能够识别为线。此外，也可以理解为有时设在该中央位置处的被称作EQR(EQui potential Ring)的金属布线。
在第1区域A1中，具备在向栅极导体15施加了阈值电压以上的电压时形成沟道而成为电流路径的有效区域。为了低导通电阻，希望尽可能将有效区域设置得较大。此外，在第2区域A2中，也为了低导通电阻而希望尽可能将漏极上拉区域38设置得较大。为了在主电流通过时有效地利用边界线90的整个区域，优选的是，除了半导体装置1的外周边缘以外，在沿着边界线90的整个区域中，在第1区域A1中有效区域接近于边界线90，在第2区域中漏极上拉区域38接近于边界线90，夹着边界线90而在整个区域中均匀地对置。
此外，在半导体装置1的平面视图中，边界线90可以不位于通过第1区域A1和第2区域A2将半导体装置1二等分的位置。优选的是，边界线90与半导体装置1的一方的短边93及与其对置的另一方的短边94在分别将半导体装置1的短边以处于2：1到4：1的范围的方式分割的各个交点处相交，第2区域A2比第1区域A1面积小。通过设为这样的配置，能够减小半导体装置1的通电时的导通电阻。以下说明其理由。
在图4中表示本发明的发明人对于平面视图中半导体装置1内的第1区域A1与第2区域A2的面积比例和导通电阻的关系进行研究的结果。图4是如下的模型的模拟结果，即：在都做成3.05×3.05mm见方的正方形的半导体装置1中，与外部连接的焊盘的形状不论源极、栅极、漏极的种类如何都做成相同形状的正圆形(直径0.35mm)，并将其配置为3×3的等间隔的格状。图4中的各布局示意图中的虚线是分别划分为设置栅极电极19的控制区域、设置源极电极11的有效区域和设置漏极电极81的漏极区域的边界线。另外，控制区域和有效区域包含在第1区域A1中，漏极区域包含在第2区域A2中。
在图4中，将半导体装置1的平面视图中的控制区域、有效区域、漏极区域的面积占比简单地用栅极、源极、漏极的各焊盘的数量表示。在图4中从左起表示了漏极区域的面积占比相对于总数9以1(＝1/9)、2(＝2/9)、3(＝1/3)变化时的导通电阻的变化。由于控制区域(栅极)的面积占比固定，所以随着漏极区域(漏极)的面积占比的变化，有效区域(源极)的面积占比也变化。
如果将级别1与级别2比较，则尽管有效区域(源极)的面积减小了，但通过漏极区域(漏极)的面积增加而导通电阻较大地减小。另一方面，级别3虽然也与级别2相比有效区域(源极)的面积减小且漏极区域(漏极)的面积增加，但导通电阻与级别2相比几乎没有变化。
由此可知，在半导体装置1的漏极区域(漏极)的面积占比中，有适合于减小导通电阻的范围。根据图4的结果，可以说漏极区域优选的是在半导体装置1的面积中占据大约2/9～1/3(0.22～0.33)的范围的面积。
如级别3所示，着眼于在平面视图中有效区域与漏极区域的边界线是平行于形成半导体装置1的外周的边的一直线状的情况而进行了追加研究。将结果表示在图5中。级别3是图4所示的结果的再度图示。级别4是焊盘从级别3保持全部相同形状的正圆形不变而将直径缩小(直径0.30mm)并配置为5×5的等间隔的格状的形态。随之，控制区域和漏极区域也与级别3相比面积减小，但级别4下的导通电阻是不从级别3变化的结果。
因而，关于在平面视图中第1区域A1与第2区域A2的边界线90是平行于形成半导体装置1的外周的边的一直线状的情况，可以说第1区域A1与第2区域A2的划分比例为2：1～4：1是适合于减小导通电阻的范围。如图4的级别1所示，如果划分比例进一步低于4：1，则可以说导通电阻都变差。另外，在图4的级别1的情况下，漏极区域的面积占比是1/9，虽然边界线90不是一直线状，但第1区域A1与第2区域A2的划分比例可以看作是8：1。
观察图4及图5的结果可知，适合于减小导通电阻的范围是，有效区域的面积比漏极区域大。考虑这是因为有以下的关系：漏极区域中的漏极上拉区域38全部成为导通路径，相对于此，在有效区域中形成沟道而成为导通路径的区域仅限制在设置有栅极沟槽17的附近。
此外，图5所示的级别5是相对于级别4而言在平面视图中使一部分相邻的源极焊盘彼此与相邻的漏极焊盘彼此合体而重新配置为长方形或长圆形(大致长方形，但长边方向的端部是半圆形的形状)的形态。由于通过焊盘的面积的增大而使半导体装置1与安装衬底的接触面积增加，所以得到导通电阻的减小及散热性的提高的效果从而是优选的。实际确认到，级别5的导通电阻比级别4好，在所研究的范围中能得到最希望的导通电阻减小的效果。
关于由级别5表示的源极焊盘、漏极焊盘的长圆形，端部形状也可以并不一定是半圆形。即使是矩形(长方形本身)或多边形也不妨碍得到相同的效果。以下有时将长方形或长圆形统称作长方圆形。
关于焊盘的面积的增大，需要注意不要引起安装故障。安装故障是指，在用焊料等接合材料将半导体装置1向安装衬底安装时，在平面视图中在焊盘内部残留气泡而形成所谓的孔隙。特别是，在长方圆形的焊盘中，如果短边方向(与长边方向正交的方向)的尺寸(也简称“宽度”)过大则容易形成孔隙。在本发明的发明人的研究中，将焊盘的宽度限制为300μm以下对于孔隙的抑制具有效果。
优选的是，在将各焊盘的宽度设为300μm以下的基础上使焊盘的总面积增大。因此，如图2所示，优选的是，在第1区域A1中，在平面视图中，呈长方圆形的源极焊盘有多个且形成等间隔的条状，源极焊盘彼此的间隔设定为源极焊盘的宽度以下的尺寸。这有使源极焊盘的间隔变密而使焊盘的总面积增大的效果。
此外，在平面视图中，以长方圆形形成条状的多个源极焊盘优选的是长边方向与半导体装置1的长边平行。这与优选的是使长方圆形的源极焊盘的长边方向与主电流流过的第1方向正交、与边界线90平行是相同含义。在平面视图中将长方圆形的源极焊盘配置为使长边方向与流动主电流的第1方向正交、与边界线90平行最有利于均等地利用边界线90的整个宽度而使从第2区域A2向第1区域A1流动的主电流流动。通过这样配置以长方圆形形成条状的多个源极焊盘，能得到尽可能减轻根据源极焊盘的配置的方式而产生的导通电阻的增大及电流的偏倚的效果。
通过做成以上那样的焊盘布局，能够在抑制孔隙的同时将焊盘的总面积增大、将根据布局而有可能产生的导通电阻的增大因素尽可能地排除，所以能得到减小导通电阻的效果。
进而，也可以是，在平面视图中，在长方形或长圆形的多个源极焊盘中，具备1个以上除了配置空白以外长边方向的长度与边界线90的全长等同的源极焊盘。在平面视图中，长边方向的长度与边界线90的全长等同的源极焊盘可以接近于边界线90。进一步讲，可以是，在沿着边界线90的尽可能长的范围中，在第1区域A1中长方形或长圆形的源极焊盘接近于边界线90，在第2区域中长方形或长圆形的漏极焊盘接近于边界线90。也可以是，在平面视图中，以成对的方式，长方形或长圆形的源极焊盘和长方形或长圆形的漏极焊盘夹着边界线90而在尽可能长的范围中均匀地对置。这些特征都特别是在主电流是大电流的情况下均等地利用边界线90的整个区域，提高减小导通电阻的效果。
在平面视图中为长方圆形的源极焊盘116优选的是长边方向与半导体装置1的长边平行。由于在平面视图中半导体装置1是长方形，所以在将其面朝下安装时，在焊料接合材料的回流处理的高温时，不论怎样都会在沿着长边的方向上发生翘曲。
但是，此时，如果长方圆形的源极焊盘116的长边方向与半导体装置1的长边平行，则能够使在通过翘曲而高度变低的半导体装置1的长边端部被物理性地压入的焊料接合材料朝向通过翘曲而高度变高的半导体装置1的中央部侧而与半导体装置1的翘曲方向平行地流动。因而，能够减小发生焊料接合材料从焊盘露出、或焊料接合材料遍布不足的可能性。
在本公开中，叙述了第1区域A1和第2区域A2的划分比例为2：1～4：1是适合于减小导通电阻的范围。在追求减小半导体装置1的面积的过程中，在这样的划分比例下，第2区域A2即漏极区域的宽度必然变窄。为了有效地利用漏极区域的较窄的宽度，优选的是如图2所示那样，将漏极焊盘在平面视图中沿着半导体装置1的长边方向配置在除了边缘以外将漏极区域的宽度尽可能宽地利用的1条带状区域中。带状区域是指在某个方向上包含在一定宽度之中的区域。
此外，优选的是如图2所示那样，在第2区域A2中，在平面视图中，呈长方圆形的漏极焊盘的宽度与在第1区域A1中呈长方圆形的源极焊盘是相同的宽度，并且，在第1区域A1中呈条状的源极焊盘彼此的间隔和夹着边界线90对置的1个长方圆形的源极焊盘与1个长方圆形的漏极焊盘的间隔相等。
通过设为这样的配置，在半导体装置1的平面视图中，能够如同不区分第1区域A1和第2区域A2那样地使漏极焊盘和多个源极焊盘成为以相同规则性设置为条状的配置。这样的对称性好的焊盘布局能够预防在安装时赋予的压力在半导体装置1的面内发生偏倚以及安装后的散热性在半导体装置1的面内发生偏倚的情况。
在防止半导体装置1的面内的偏倚的观点、即焊盘布局的对称性方面，优选的是如图2所示那样，将在平面视图中为相同形状的栅极焊盘119和漏极焊盘141设置在半导体装置1的对置的对角位置。栅极焊盘119并不限定于单个，但是栅极焊盘119与栅极电极19连接，栅极电极19在平面视图中将控制区域覆盖。因此，如果将栅极焊盘119设为多个，则会扩大与其连接的栅极电极19以及控制区域，结果不得不使有效区域缩小。因而，有可能成为对于导通电阻的减小不利的构造。因而，栅极焊盘119具备1个即可。以下，在如图2所示那样在半导体装置1中具备1个圆形的栅极焊盘119的前提下进行说明。
由于如上述那样控制区域不贡献于导通，所以优选的是尽可能使其靠近主电流路径的端部从而不妨碍主电流。如图2所示，优选的是在平面视图中接近于半导体装置1的短边而配置，更优选的是在接近于半导体装置1的短边的范围中最接近于半导体装置1的一方的长边91上具备的第1顶点98而配置。所谓栅极焊盘119最接近于一方的长边91与一方的短边93相交而形成的第1顶点98，是指以使多个源极焊盘116完全不被夹在栅极焊盘119与一方的长边91及一方的短边93之间的方式设置栅极焊盘119。
在这样的配置的情况下，优选的是通过将与该栅极焊盘119相同形状的对角漏极焊盘142最接近于与第1顶点98在半导体装置1的对角处对置的第2顶点99地配置，来提高焊盘布局的对称性。以下，将该漏极焊盘与其他漏极焊盘141相区别而称作对角漏极焊盘142。
所谓对角漏极焊盘142最接近于另一方的长边92与另一方的短边94相交而形成的第2顶点99，是指以使其他多个漏极焊盘141完全不被夹在对角漏极焊盘142与另一方的长边92及另一方的短边94之间的方式配置对角漏极焊盘142。由于在漏极区域中可以具备多个漏极焊盘，所以即使将最接近于第2顶点99的1个对角漏极焊盘142例如如图2所示那样做成与栅极焊盘119相同的圆形，也不会由于存在其他漏极焊盘141而显著地损害总面积。
另外，在平面视图中，栅极焊盘119的中心和对角漏极焊盘142的中心可以都处于将第1顶点98与第2顶点99连结的半导体装置1的对角线上。特别是，如图2所示，如果与在对角处对置的各个顶点接近的栅极焊盘119和对角漏极焊盘142都是圆形，则在提高对称性方面更有利。
(实施方式2)
在实施方式2中，不同之处在于实施方式1中的平面视图下的形状从长方形的半导体装置1变化为正方形的半导体装置1A。在正方形的半导体装置1A的情况下，由于在平面视图中没有长边和短边的区分，所以在实施方式1的记载内容中，将与流动主电流的第1方向平行的边方便起见而解释为“短边”并且将与第1方向正交的边方便起见而解释为“长边”即可。以下，有时使用一方及另一方的长边、一方及另一方的短边这样的用语，但只要以上述的解释来理解就没有障碍。除此以外，重复使用对于共通的构造物赋予的标号。
控制区域具有对有效区域中的主电流的通断进行控制的功能。从控制区域中具备的栅极电极19，可以以包围有效区域的方式引绕栅极布线电极(未图示)。有效区域中的栅极沟槽17通过在其末端部与引绕在有效区域的周围的栅极布线电极连接，能够对栅极导体15施加电压。由于希望栅极沟槽17全部均等地贡献于沟道形成，所以优选的是将控制区域以从控制区域到各个栅极沟槽17的距离不发生显著差异的方式配置。
如图2所示，在将控制区域(栅极焊盘119)以最接近于第1顶点98的方式设置的情况下，优选的是在平面视图中第1区域A1的短边方向的长度和第1区域A1的长边方向的长度大致等同。这样，在第1方向及与第1方向正交的方向上都能够使向栅极导体15的电压施加接近于均等。因而，优选的是在平面视图中第1区域A1为正方形。
但是，在半导体装置1自身是正方形的情况下，第1区域A1必然成为长方形。因而，优选的是第1区域A1尽可能接近于正方形。本发明的发明人研究的结果可知，为了在面内没有显著的偏倚地利用有效区域，第1区域A1的形状优选的是长宽比(长边的长度/短边的长度)为1.5以下。如果考虑实施方式1中的第1区域A1和第2区域A2的划分比例的适当的结果，则优选是第1区域A1的长边与短边的长度比处于5：4(长宽比1.25)到3：2(长宽比1.5)的范围中的长方形。
(变形例1)
能够获得本公开的效果的焊盘的配置并不限于图2所示。在本公开中，重要的是，一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，具有：半导体层；纵向场效应晶体管，形成在上述半导体层内的第1区域；以及漏极上拉区域，在上述半导体层的平面视图中在上述半导体层内形成在与上述第1区域相邻的第2区域；在上述平面视图中，上述半导体层是矩形形状；在上述平面视图中，设上述半导体层的长边中的包含在上述第1区域中的长边为一方的长边，设包含在上述第2区域中的长边为另一方的长边，设上述半导体层的短边中的与上述一方的长边一起构成第1顶点的短边为一方的短边，设与上述一方的短边对置的短边为另一方的短边的情况下，在上述平面视图中，上述第1区域与上述第2区域的边界线是与上述半导体层的长边并行的一直线状；上述第1区域在上述半导体层的表面具有多个源极焊盘及1个以上的栅极焊盘；上述第2区域在上述半导体层的表面具有多个漏极焊盘；上述1个以上的栅极焊盘中的至少1个栅极焊盘，在上述平面视图中以在与上述一方的长边及上述一方的短边之间完全不夹着上述多个源极焊盘的方式配置；上述多个漏极焊盘中的至少1个漏极焊盘，在上述平面视图中是与上述1个栅极焊盘相同的形状，并且在上述平面视图中接近于在上述半导体层的对角处与上述第1顶点相对置的第2顶点而配置；在上述多个源极焊盘中，包括长边方向与上述半导体层的长边平行的在上述平面视图中为长方形或长圆形的多个源极焊盘；在上述多个漏极焊盘中，包括长边方向与上述半导体层的长边平行的在上述平面视图中为长方形或长圆形的漏极焊盘；上述长方形或长圆形的多个源极焊盘在上述平面视图中配置为等间隔的条状；在上述平面视图中，上述长方形或长圆形的多个源极焊盘彼此的间隔等于夹着上述边界线而对置的上述长方形或长圆形的源极焊盘与上述长方形或长圆形的漏极焊盘的间隔。只要遵守以上特征即可。
具有图6A至图6D所示那样的焊盘布局的半导体装置1也能够获得本公开的效果。在图6A至图6D中分别在以下方面具有上述的特征或对图2追加的内容。
在图6A中，与图2相比，栅极焊盘119不是圆形。在本公开中，与由一方的长边91和一方的短边93构成的第1顶点98接近的栅极焊盘119也可以不是圆形。但是，要求与由另一方的长边92和另一方的短边94构成的第2顶点99接近的对角漏极焊盘142是与栅极焊盘119相同的形状。
在图6A中表示了栅极焊盘119和对角漏极焊盘142是长方圆形的例子，但并不限于长方圆形。这里，半导体层的平面视图中的焊盘的中心是指半导体层的平面视图中的焊盘的形状的重心。例如在栅极焊盘119是圆形的情况下，栅极焊盘119的中心是该圆形的中心，例如在栅极焊盘119是长方形的情况下，栅极焊盘的中心是该长方形的两条对角线的交点，例如在栅极焊盘是长方圆形的情况下，是将该长方圆形的长边方向二分的线段与将该长方圆形的短边方向二分的线段的交点。
图6B与图2同样，是栅极焊盘119和与其在对角处对置的对角漏极焊盘142为同径的圆形的例子，但与还在另1个对角处对置的各顶点接近的焊盘也是同径的圆形。即，是在平面视图中在半导体装置1的四角全部具备同径的圆形的焊盘的例子。但是，与在一方的长边91中不是第1顶点98的顶点接近的焊盘是多个源极焊盘116中的1个，与其在对角处对置的是多个漏极焊盘141中的1个。这样的焊盘布局由于对称性高，所以能够进一步减少安装时的故障。
如图2或图6A、图6B所示，在长方圆形的多个源极焊盘116中，可以具备1个以上在平面视图中除了配置余白以外长边方向的长度与边界线90的全长等同的源极焊盘。边界线90的全长即与半导体装置1的长边的全长相同。通过设为这样的配置，容易将半导体装置1的长边全长作为主电流通过的宽度均等地利用。
如图2或图6A、图6B所示，也可以接近于边界线90而具备长边方向的长度与边界线90的全长等同的源极焊盘116。通过做成这样的配置，能够将在平面视图中从第2区域A2沿第1方向通电的主电流在第1区域A1中以最短路径效率良好地取出，能够得到导通电阻减小的效果。
在图6C或图6D中，表示了多个源极焊盘116的一部分或全部和漏极焊盘141在平面视图中在半导体装置1的长边方向的中央部分被截断的焊盘布局。在这样的焊盘布局的情况下，在安装半导体装置1之后的底部填料的填充中，能够得到容易使底部填料向半导体装置1的整面浸透的效果。
(变形例2)
在图7A中表示图2所示的半导体装置1是正方形的情况下的例子。图7C是半导体装置1的大小进一步缩小的情况下的例子，与图7A相比，排除了多个长方圆形的源极焊盘116中的1个。在这样将半导体装置1的大小变更的情况下，可以在平面视图中不使源极焊盘116的宽度与呈条状的源极焊盘彼此的间隔以及源极焊盘116与漏极焊盘141的间隔变化地将多个源极焊盘116中的1个排除。
图7B是与变形例1中的图6B同样的设计思想，所以省略说明。
关于在变形例2中图示的焊盘布局，尽管半导体装置1都是正方形，但在平面视图中，以半导体装置1的对角线相交的点为中心，多个源极焊盘和1个以上的栅极焊盘及多个漏极焊盘在半导体装置1的表面所呈的配置具有180°旋转对称性但不具有90°旋转对称性。
在以往的正方形的半导体装置1中，焊盘布局通常具有90°旋转对称性，但在安装时，由于该高对称性，有将半导体装置1的设置朝向弄错的危险。相对于此，在本变形例2中表示的哪个焊盘布局都不具有90°旋转对称性，所以能够减小将设置朝向弄错的危险。另一方面，由于维持了180°旋转对称性，所以能够预防在安装时赋予的压力在半导体装置1的面内发生偏倚、以及安装后的散热性在半导体装置1的面内发生偏倚的情况。
工业实用性
具备本公开的纵向场效应晶体管的半导体装置能够作为对电流路径的导通状态进行控制的装置广泛使用。
标号说明
1 半导体装置
10 晶体管(纵向场效应晶体管)
11 源极电极
12、13、82、83 部分
14 源极区域
15 栅极导体
16 栅极绝缘膜
17 栅极沟槽
18 体区域
18A 连接部
19 栅极电极
30 金属层
32 半导体衬底
33 低浓度杂质层
34 层间绝缘膜
35 钝化层
38 漏极上拉区域
40 半导体层
81 漏极电极
90 边界线
91 一方的长边
92 另一方的长边
93 一方的短边
94 另一方的短边
98 第1顶点
99 第2顶点
116 源极焊盘
119 栅极焊盘
141 漏极焊盘
142 对角漏极焊盘
A1 第1区域
A2 第2区域

Claims (7)

1.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具有：
半导体层；
纵向场效应晶体管，形成在上述半导体层内的第1区域；以及
漏极上拉区域，在上述半导体层的平面视图中在上述半导体层内形成在与上述第1区域相邻的第2区域；
在上述平面视图中，上述半导体层是矩形形状；
在上述平面视图中，设上述半导体层的长边中的包含在上述第1区域中的长边为一方的长边，设包含在上述第2区域中的长边为另一方的长边，设上述半导体层的短边中的与上述一方的长边一起构成第1顶点的短边为一方的短边，设与上述一方的短边对置的短边为另一方的短边的情况下，
在上述平面视图中，上述第1区域与上述第2区域的边界线是与上述半导体层的长边并行的一直线状；
上述第1区域在上述半导体层的表面具有多个源极焊盘及1个以上的栅极焊盘；
上述第2区域在上述半导体层的表面具有多个漏极焊盘；
上述1个以上的栅极焊盘中的至少1个栅极焊盘，在上述平面视图中以在与上述一方的长边及上述一方的短边之间完全不夹着上述多个源极焊盘的方式配置；
上述多个漏极焊盘中的至少1个漏极焊盘，在上述平面视图中是与上述1个栅极焊盘相同的形状，并且在上述平面视图中接近于在上述半导体层的对角处与上述第1顶点相对置的第2顶点而配置；
在上述多个源极焊盘中，包括长边方向与上述半导体层的长边平行的在上述平面视图中为长方形或长圆形的多个源极焊盘；
在上述多个漏极焊盘中，包括长边方向与上述半导体层的长边平行的在上述平面视图中为长方形或长圆形的漏极焊盘；
上述长方形或长圆形的多个源极焊盘在上述平面视图中配置为等间隔的条状；
在上述平面视图中，上述长方形或长圆形的多个源极焊盘彼此的间隔等于夹着上述边界线而对置的上述长方形或长圆形的源极焊盘与上述长方形或长圆形的漏极焊盘的间隔。
2.如权利要求1所述的半导体装置，其特征在于，
在上述平面视图中，上述1个栅极焊盘的中心和上述1个漏极焊盘的中心都在将上述第1顶点与上述第2顶点连结的上述半导体层的对角线上。
3.如权利要求1所述的半导体装置，其特征在于，
在上述平面视图中，上述边界线与上述一方的短边及上述另一方的短边在将上述半导体层在短边方向上以处于2：1到4：1的范围的方式分割的交点处分别相交；
在上述平面视图中，上述第2区域比上述第1区域面积小。
4.如权利要求1所述的半导体装置，其特征在于，
在上述平面视图中，上述半导体层是正方形；
在上述平面视图中，上述第1区域是上述第1区域的长边与短边的长度比处于5：4到3：2的范围的长方形。
5.如权利要求1所述的半导体装置，其特征在于，
在上述平面视图中，在上述长方形或长圆形的多个源极焊盘中，包括1个以上除了配置余白以外长边方向的长度与上述边界线的全长等同的源极焊盘。
6.如权利要求1所述的半导体装置，其特征在于，
在上述平面视图中，
上述多个源极焊盘、上述1个以上的栅极焊盘及上述多个漏极焊盘在上述半导体层的短边方向上的宽度长全部相等；
上述多个源极焊盘彼此的间隔为上述多个源极焊盘的宽度长以下。
7.如权利要求1所述的半导体装置，其特征在于，
在上述平面视图中，上述半导体层是正方形；
在上述平面视图中，以上述半导体装置的对角线相交的点为中心，上述多个源极焊盘和上述1个以上的栅极焊盘及上述多个漏极焊盘在上述半导体装置的表面所呈的配置具有180°旋转对称性并且不具有90°旋转对称性。
CN202280007312.8A 2021-10-15 2022-07-21 半导体装置 Active CN116438662B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202163256133P 2021-10-15 2021-10-15
US63/256133 2021-10-15
PCT/JP2022/028360 WO2023062906A1 (ja) 2021-10-15 2022-07-21 半導体装置

Publications (2)

Publication Number Publication Date
CN116438662A true CN116438662A (zh) 2023-07-14
CN116438662B CN116438662B (zh) 2023-09-29

Family

ID=85414436

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280007312.8A Active CN116438662B (zh) 2021-10-15 2022-07-21 半导体装置

Country Status (3)

Country Link
US (1) US11769829B1 (zh)
JP (1) JP7233629B1 (zh)
CN (1) CN116438662B (zh)

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000004023A (ja) * 1998-06-16 2000-01-07 Denso Corp 横形絶縁ゲート型トランジスタ
WO2001059842A1 (en) * 2000-02-10 2001-08-16 International Rectifier Corporation Vertical conduction flip-chip device with bump contacts on single surface
JP2002368218A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
CN1776911A (zh) * 2004-11-17 2006-05-24 三洋电机株式会社 半导体装置
US20090315175A1 (en) * 2007-04-06 2009-12-24 Sanyo Electric Co., Ltd. Electrode structure and semiconductor device
KR101054890B1 (ko) * 2010-05-24 2011-08-05 주식회사 아이티엠반도체 배터리 보호회로의 본딩패드 배치구조
JP2012182240A (ja) * 2011-02-28 2012-09-20 Panasonic Corp 半導体装置
US20120267711A1 (en) * 2011-04-21 2012-10-25 Grebs Thomas E Multi-level options for power mosfets
JP2015095578A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 半導体装置及びその製造方法
US20160163698A1 (en) * 2013-11-12 2016-06-09 Renesas Electronics Corporation Semiconductor apparatus
US10340347B1 (en) * 2018-01-19 2019-07-02 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and semiconductor module
US20200365729A1 (en) * 2018-12-19 2020-11-19 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3593847B2 (ja) * 1997-05-14 2004-11-24 株式会社デンソー 電力用半導体装置
JP2002353452A (ja) 2001-05-25 2002-12-06 Toshiba Corp 電力用半導体素子
JP5132977B2 (ja) 2007-04-26 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6131114B2 (ja) 2013-06-13 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US20220109048A1 (en) * 2020-10-06 2022-04-07 Zhanming LI High Voltage Gallium Nitride Field Effect Transistor

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000004023A (ja) * 1998-06-16 2000-01-07 Denso Corp 横形絶縁ゲート型トランジスタ
WO2001059842A1 (en) * 2000-02-10 2001-08-16 International Rectifier Corporation Vertical conduction flip-chip device with bump contacts on single surface
JP2004502293A (ja) * 2000-02-10 2004-01-22 インターナショナル・レクチファイヤー・コーポレーション 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス
JP2002368218A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
CN1776911A (zh) * 2004-11-17 2006-05-24 三洋电机株式会社 半导体装置
US20090315175A1 (en) * 2007-04-06 2009-12-24 Sanyo Electric Co., Ltd. Electrode structure and semiconductor device
KR101054890B1 (ko) * 2010-05-24 2011-08-05 주식회사 아이티엠반도체 배터리 보호회로의 본딩패드 배치구조
JP2012182240A (ja) * 2011-02-28 2012-09-20 Panasonic Corp 半導体装置
US20120267711A1 (en) * 2011-04-21 2012-10-25 Grebs Thomas E Multi-level options for power mosfets
US20160163698A1 (en) * 2013-11-12 2016-06-09 Renesas Electronics Corporation Semiconductor apparatus
JP2015095578A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 半導体装置及びその製造方法
US10340347B1 (en) * 2018-01-19 2019-07-02 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and semiconductor module
US20200365729A1 (en) * 2018-12-19 2020-11-19 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
CN113314527A (zh) * 2018-12-19 2021-08-27 新唐科技日本株式会社 半导体装置

Also Published As

Publication number Publication date
JPWO2023062906A1 (zh) 2023-04-20
JP7233629B1 (ja) 2023-03-06
US20230290878A1 (en) 2023-09-14
CN116438662B (zh) 2023-09-29
US11769829B1 (en) 2023-09-26

Similar Documents

Publication Publication Date Title
US11715795B2 (en) Semiconductor device
US11121248B2 (en) Semiconductor device
CN110634825B (zh) 半导体装置
US8431998B2 (en) Insulated gate semiconductor device
US6897561B2 (en) Semiconductor power device having a diamond shaped metal interconnect scheme
JP2016111239A (ja) 半導体装置
US20120068258A1 (en) Semiconductor device and method for manufacturing same
JP7401615B2 (ja) ＳｉＣ半導体装置
JP6941502B2 (ja) 半導体装置および半導体パッケージ
JP7207463B2 (ja) 半導体装置
WO2021225119A1 (ja) 半導体装置
CN116438662B (zh) 半导体装置
WO2023062906A1 (ja) 半導体装置
JP2022163499A (ja) 半導体装置
US9929076B2 (en) Semiconductor package of a flipped MOSFET chip and a multi-based die paddle with top surface groove-divided multiple connecting areas for connection to the flipped MOSFET electrodes
JP7442750B1 (ja) 半導体装置
US20240178305A1 (en) Semiconductor device
TWI838119B (zh) 半導體裝置
WO2024018715A1 (ja) 半導体装置
US11437509B2 (en) Semiconductor device
JP7393593B1 (ja) 半導体装置
JP6630410B1 (ja) ＳｉＣ半導体装置
JP6630411B1 (ja) ＳｉＣ半導体装置
JP2023155622A (ja) 半導体装置
JP2024075884A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant