JP7233629B1 - 半導体装置 - Google Patents

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Abstract

平面視において矩形形状である半導体層（４０）と、第１領域（Ａ１）に形成されたトランジスタ（１０）と、第２領域（Ａ２）に形成されたドレイン引き上げ領域（３８）と、を有する半導体装置（１）であって、境界線（９０）は、半導体層（４０）の長辺に並行する一直線状であり、第１領域（Ａ１）は、複数のソースパッド（１１６）およびゲートパッド（１１９）を有し、第２領域（Ａ２）は、複数のドレインパッド（１４１）を有し、１のゲートパッド（１１９）は、一方の長辺（９１）および一方の短辺（９３）との間に、他のソースパッド（１１６）が一部でも挟まれないように配置され、１のドレインパッド（１４１）は、１のゲートパッド（１１９）と同形状であって、第２の頂点（９９）に近接して配置され、複数のソースパッド（１１６）には、長手方向が半導体層（４０）の長辺と平行な長方形状又は長円形状であるものが含まれる。

Description

本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。
縦型電界効果トランジスタにおいて大電流を通電することが求められている。
特開２００２－３５３４５２号公報 特許第６１３１１１４号公報
一方の主面側にゲート、ソース、ドレインの各パッドを有する、チップサイズパッケージ型の縦型電界効果トランジスタでは、近年、車載や産業の用途で、数アンペア程度の大電流の通電を制御することが求められている。縦型電界効果トランジスタでチップ面積をなるべく増大させずにオン抵抗を低減するには、面内で制御領域（ゲート）、有効領域（ソース）、ドレイン領域（ドレイン）を適切に配置することが必要である。特許文献１もしくは特許文献２には、縦型電界効果トランジスタにおける制御領域、有効領域、ドレイン領域、またはそれらの各パッドの配置が開示されている。しかしいずれも大電流を通電する観点では、限られたチップ面積の有効活用にいくらか改善の余地がある。
上記の課題を解決するために、本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内の第１領域に形成された縦型電界効果トランジスタと、前記半導体層の平面視において、前記半導体層内で前記第１領域に隣接した第２領域に形成されたドレイン引き上げ領域と、を有し、前記平面視において、前記半導体層は矩形形状であり、前記平面視において、前記半導体層の長辺のうち前記第１領域に含まれるものを一方の長辺とし、前記第２領域に含まれるものを他方の長辺とし、前記半導体層の短辺のうち、前記一方の長辺と共に第１の頂点を構成するものを一方の短辺とし、前記一方の短辺と対向するものを他方の短辺とすると、前記平面視において、前記第１領域と前記第２領域との境界線は、前記半導体層の長辺に並行する一直線状であり、前記第１領域は、前記半導体層の表面に、複数のソースパッドおよび１以上のゲートパッドを有し、前記第２領域は、前記半導体層の表面に、複数のドレインパッドを有し、前記１以上のゲートパッドのうち少なくとも１のゲートパッドは、前記平面視において、前記一方の長辺および前記一方の短辺との間に、前記複数のソースパッドが一部でも挟まれないように配置され、前記複数のドレインパッドのうち少なくとも１のドレインパッドは、前記１のゲートパッドと前記平面視において同形状であって、前記平面視において、前記第１の頂点と前記半導体層の対角で対向する第２の頂点に近接して配置され、前記複数のソースパッドには、長手方向が前記半導体層の長辺と平行な、前記平面視において長方形状又は長円形状であるものが複数含まれ、前記複数のドレインパッドには、長手方向が前記半導体層の長辺と平行な、前記平面視において長方形状又は長円形状であるものが含まれ、前記長方形状又は長円形状の複数のソースパッドは、前記平面視において等間隔の縞状に配置され、前記平面視において、前記長方形状又は長円形状の複数のソースパッド同士の間隔と、前記境界線を挟んで対向する前記長方形状又は長円形状のソースパッドと前記長方形状又は長円形状のドレインパッドとの間隔は等しい半導体装置であることを特徴とする。
この構成によれば、限られたチップ面積を有効に活用して大電流通電でオン抵抗を低減できるだけでなく、電流集中を回避することで局所的な発熱を抑制することができる半導体装置を提供することができる。
本開示は、オン抵抗を低減し、高温化を抑制できる半導体装置を提供することを目的とする。
図１は、実施形態１に係る半導体装置の構造の一例を示す断面模式図である。 図２は、実施形態１に係る半導体装置の構造の一例を示す平面模式図である。 図３Ａは、実施形態１に係る縦型トランジスタの略単位構成の平面模式図である。 図３Ｂは、実施形態１に係る縦型トランジスタの略単位構成の斜視模式図である。 図４は、本発明者らがおこなったシミュレーション結果をまとめた表である。 図５は、本発明者らがおこなったシミュレーション結果をまとめた表である。 図６Ａは、実施形態１に係る半導体装置の構造の変形例１を示す平面模式図である。 図６Ｂは、実施形態１に係る半導体装置の構造の変形例１を示す平面模式図である。 図６Ｃは、実施形態１に係る半導体装置の構造の変形例１を示す平面模式図である。 図６Ｄは、実施形態１に係る半導体装置の構造の変形例１を示す平面模式図である。 図７Ａは、実施形態１に係る半導体装置の構造の変形例２を示す平面模式図である。 図７Ｂは、実施形態１に係る半導体装置の構造の変形例２を示す平面模式図である。 図７Ｃは、実施形態１に係る半導体装置の構造の変形例２を示す平面模式図である。
（実施形態１）
［１．半導体装置の構造］
以下では、本開示における縦型電界効果トランジスタの構造について説明する。
図１は半導体装置の構造の一例を示す断面図である。図２はその平面図であり、半導体装置の大きさや形状、パッドの配置は一例である。図１は、図２のＩ－Ｉにおける切断面である。
図１および図２に示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内の第１領域Ａ１に形成された縦型電界効果トランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２領域Ａ２に形成されたドレイン引き上げ領域３８と、を有する。ここで、図２に示すように、第１領域Ａ１と第２領域Ａ２とは、半導体層４０の平面視において互いに隣接する。図２に示すように、第１領域Ａ１と第２領域Ａ２とには必然的に境界線９０が備わる。境界線９０とは境界線のことであり、本開示の図面では破線で示すことが多い。図２の例で境界線９０は一直線状である。何を以て境界線９０と捉えるかについては後述する。
半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含むシリコンからなる。低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。なお、低濃度不純物層３３はトランジスタ１０のドリフト層でもあり、本明細書中ではドリフト層とよぶこともある。
金属層３０は、半導体層４０の裏面側に接触して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０の裏面側の全面に形成されていてもいなくてもどちらでもよい。
図１および図２に示すように、低濃度不純物層３３の第１領域Ａ１には、第１導電型と異なる第２導電型の不純物を含むボディ領域１８が形成されている。ボディ領域１８には、第１導電型の不純物を含むソース領域１４、ゲート導体１５、およびゲート絶縁膜１６が形成されている。ゲート導体１５、ゲート絶縁膜１６は、半導体層４０の上面からボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数のゲートトレンチ１７の内部に、それぞれ形成されている。ソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介してソース領域１４およびボディ領域１８に接続されている。ゲート導体１５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、ゲートパッド１１９に電気的に接続される。
ソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。
ソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
低濃度不純物層３３の第２領域Ａ２には、低濃度不純物層３３内に、半導体基板３２へ到達する深さでドレイン引き上げ領域３８が形成される。ドレイン引き上げ領域３８は低濃度不純物層３３における第１導電型の不純物の濃度より高い濃度の、第１導電型の不純物を含む層である。
ドレイン電極８１の部分８２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分８２の表面には、金などのめっきが施されてもよい。
ドレイン電極８１の部分８３は、部分８２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。
トランジスタ１０の上記構成により、半導体基板３２は、トランジスタ１０のドレイン領域として機能する。低濃度不純物層３３の、半導体基板３２に接する側の一部も、ドレイン領域として機能する場合がある。また金属層３０はトランジスタ１０のドレイン電極として機能する。
図１に示すように、ボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、ソース領域１４に接続されるソース電極１１の部分１３が設けられている。層間絶縁層３４およびソース電極の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してソース電極の部分１３に接続される部分１２が設けられている。
ドレイン引き上げ領域３８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、ドレイン引き上げ領域３８に接続されるドレイン電極８１の部分８３が設けられている。層間絶縁層３４およびドレイン電極の部分８３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通してドレイン電極の部分８３に接続される部分８２が設けられている。
したがって複数のソースパッド１１６および複数のドレインパッド１４１は、それぞれソース電極１１およびドレイン電極８１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、１以上のゲートパッド１１９は、ゲート電極１９（図１、図２には図示せず。）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。
半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、ソース領域１４、半導体基板３２、低濃度不純物層３３、および、ドレイン引き上げ領域３８はＮ型半導体であり、かつ、ボディ領域１８はＰ型半導体であってもよい。
また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、ソース領域１４、半導体基板３２、低濃度不純物層３３、およびドレイン引き上げ領域３８はＰ型半導体であり、かつ、ボディ領域１８はＮ型半導体であってもよい。
以下の説明では、トランジスタ１０が、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。
［２．縦型電界効果トランジスタの動作］
図３Ａおよび図３Ｂは、それぞれ、半導体装置１の第１領域Ａ１内において、Ｘ方向およびＹ方向に繰り返し形成される、トランジスタ１０の略単位構成の、平面図および斜視図である。図３Ａおよび図３Ｂでは、分かりやすくするために半導体基板３２、ソース電極１１は図示していない。なおＹ方向とは、半導体層４０の上面と平行し、ゲートトレンチ１７が延在する方向である。またＸ方向とは、半導体層４０の上面と平行し、Ｙ方向に直交する方向のことをいう。
図３Ａおよび図３Ｂに示すように、トランジスタ１０には、ボディ領域１８とソース電極１１とを電気的に接続する接続部１８Ａが備わる。接続部１８Ａは、ボディ領域１８のうち、ソース領域１４が形成されていない領域であり、ボディ領域１８と同じ第２導電型の不純物を含む。ソース領域１４と接続部１８Ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。
半導体装置１において、ドレイン電極８１に高電圧およびソース電極１１に低電圧を印加し、ソース電極１１を基準としてゲート電極１９（ゲート導体１５）にしきい値以上の電圧を印加すると、ボディ領域１８中のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、ドレイン電極８１－ドレイン引き上げ領域３８－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－ボディ領域１８に形成された導通チャネル－ソース領域１４－ソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、低濃度不純物層３３とボディ領域１８との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、この主電流は金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。
［３．ゲート・ソース・ドレインの配置］
図２に示される半導体装置１は平面視で矩形状であり、半導体装置１を二分割して配置される第１領域Ａ１と第２領域Ａ２は、その境界線９０が半導体装置１の外周を成す辺のうち、長辺に平行な一直線状となるように配置されている。平面視において、第２領域Ａ２から第１領域Ａ１へ流れる主電流は、第１領域Ａ１と第２領域Ａ２との境界線９０に直交するように流れる。
半導体装置１を図２のような配置とすることで、主電流を、半導体装置１の内部において境界線９０の幅全域を活用して流すことができる。境界線９０を半導体装置１の短辺でなく、長辺に平行に配置するのは、限られた半導体装置１の面内で、通電の幅をなるべく広くするためである。境界線９０が一直線状であるように配置するのは、主電流の通電する幅全域を均等に利用して、局所的な電流集中箇所が生じることを抑えるためである。このような効果を得られる図２に示す配置は、主電流が大電流である場合に特に有用である。
主電流の流れる向きを第１の方向としたとき、平面視で半導体装置１は、第１の方向が短辺と並行するように配置され、境界線９０および半導体装置１の長辺は、主電流が流れる第１の方向と直交する方向に平行に配置される。平面視で、半導体装置１の長辺のうち、第１領域Ａ１に含まれるものを一方の長辺９１とし、一方の長辺９１と対向し、第２領域Ａ２に含まれるものを他方の長辺９２とすると、主電流は半導体装置１の他方の長辺９２から一方の長辺９１へ向かって、半導体装置１の短辺と並行する方向に流れる。
半導体装置１の平面視における、第１領域Ａ１と第２領域Ａ２との境界線９０は、第１領域Ａ１におけるソース電極１１の部分１３と、第２領域Ａ２におけるドレイン電極８１の部分８３とが対向する間隔の中央位置をたどる仮想直線であると捉えてもよいし、有限の幅となるが当該間隔そのものと捉えてもよい。当該間隔の場合でも、肉眼あるいは低倍率での外観では線として認識することができる。また当該中央位置に設けられることがあるＥＱＲ（ＥＱｕｉ ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）とよばれる金属配線のことと捉えてもよい。
第１領域Ａ１には、ゲート導体１５へしきい値電圧以上の電圧を印加したときにチャネルが形成され、電流経路となる有効領域が備わっている。低オン抵抗のためにはなるべく有効領域を広く設置することが望まれる。また第２領域Ａ２においても、低オン抵抗のためにはなるべくドレイン引き上げ領域３８を広く設置することが望まれる。主電流の通電時に境界線９０の全域を有効に活用するためには、半導体装置１の外周マージンを除き、境界線９０に沿った全域において、第１領域Ａ１では有効領域が境界線９０に近接し、第２領域ではドレイン引き上げ領域３８が境界線９０に近接して、境界線９０を挟んで全域で一様に対向していることが望ましい。
ところで半導体装置１の平面視において、境界線９０は、第１領域Ａ１と第２領域Ａ２とで半導体装置１を二等分割する位置になくてもよい。境界線９０は、半導体装置１の一方の短辺９３と、これと対向する他方の短辺９４と、それぞれ半導体装置１の短辺を２：１から４：１の範囲にあるように分割するそれぞれの点で交わり、第２領域Ａ２は、第１領域Ａ１よりも面積で小さくなるように配置されることが望ましい。このような配置にすることで、半導体装置１の通電時におけるオン抵抗を低減することができる。以下でその理由を説明する。
平面視において半導体装置１内における、第１領域Ａ１と第２領域Ａ２の面積割合とオン抵抗の関係について、本発明者らがおこなった検討結果を図４に示す。図４はいずれも３．０５×３．０５ｍｍ角の正方形状をした半導体装置１において、外部と接続するパッドの形状は、ソース、ゲート、ドレインの種類を問わず、すべて同形の正円形状（直径０．３５ｍｍ）とし、これを３×３の等間隔の格子状に配置したモデルでのシミュレーション結果である。図４にある各レイアウト模式図中の破線は、ゲート電極１９が設置される制御領域と、ソース電極１１が設置される有効領域と、ドレイン電極８１が設置されるドレイン領域とに、それぞれ区分する境界線である。なお、制御領域と有効領域は第１領域Ａ１に含まれ、ドレイン領域は第２領域Ａ２に含まれる。
図４では半導体装置１の平面視における、制御領域、有効領域、ドレイン領域の面積占有の割合を、簡易的に、ゲート、ソース、ドレインの各パッドの数で表している。図４では左から、ドレイン領域の面積占有の割合が、母数９に対して、１（＝１／９）、２（＝２／９）、３（＝１／３）で変化したときのオン抵抗の推移を示している。制御領域（ゲート）の面積占有の割合は固定しているので、ドレイン領域（ドレイン）の面積占有の割合が変化することに伴って、有効領域（ソース）の面積占有の割合も変化する。
水準１と水準２を比較すると、有効領域（ソース）の面積は減少しているにもかかわらず、ドレイン領域（ドレイン）の面積が増加することでオン抵抗が大きく低減している。一方で水準３も、水準２と比べて有効領域（ソース）の面積が減少し、ドレイン領域（ドレイン）の面積が増加しているが、オン抵抗は水準２と比べてほとんど変化しない。
これらのことから、半導体装置１におけるドレイン領域（ドレイン）の面積占有の割合には、オン抵抗を低減するのに適した範囲があることが分かる。図４の結果によればドレイン領域は半導体装置１の面積のうち、およそ２／９～１／３（０．２２～０．３３）の範囲の面積を占めることが望ましいといえる。
水準３に示すように、平面視で有効領域とドレイン領域の境界線が、半導体装置１の外周を成す辺に平行な一直線状である場合に注目し、追加の検討をおこなった。結果を図５に示す。水準３は図４に示した結果の再掲載である。水準４は水準３から、パッドはすべて同形の正円形状のまま径を縮小（直径０．３０ｍｍ）して、５×５の等間隔の格子状に配置したものである。これに伴って制御領域とドレイン領域も、水準３と比べて面積が減少しているが、水準４でのオン抵抗は水準３から変化しない結果であった。
したがって平面視で第１領域Ａ１と第２領域Ａ２との境界線９０が半導体装置１の外周を成す辺に平行な一直線状である場合については、第１領域Ａ１と第２領域Ａ２との区分割合が２：１～４：１であることがオン抵抗を低減するのに適した範囲であるといえる。図４の水準１に示すように、区分割合が４：１をさらに下回っていくと、いずれオン抵抗は悪化するといえる。尚、図４の水準１では、ドレイン領域の面積占有の割合が１／９であり、境界線９０は一直線状ではないものの、第１領域Ａ１と第２領域Ａ２との区分割合は８：１であるとみてよい。
図４および図５の結果を見ると、オン抵抗を低減するのに適した範囲は、有効領域の方がドレイン領域よりも広い面積であることが分かる。これはドレイン領域におけるドレイン引き上げ領域３８はすべて導通経路となるのに対し、有効領域ではチャネルが形成されて導通経路となるのはゲートトレンチ１７が設置されている近傍だけに制限されることと関係があるものと考えられる。
さて図５に示す水準５は、水準４に対して、平面視で、一部の隣接するソースパッド同士と、隣接するドレインパッド同士を合体させ、長方形状又は長円形状（略長方形であるが長手方向の端部が半円形状である形状のこと）に再配置したものである。パッドの面積の増大によって、半導体装置１と実装基板との接触面積を増加させられるため、オン抵抗の低減や放熱性の向上の効果を得られて望ましい。実際に水準５のオン抵抗は水準４よりも良化し、検討した範囲で最も望ましいオン抵抗低減の効果を得られることを確認できた。
水準５で示したソースパッド、ドレインパッドの長円形状について、端部形状は必ずしも半円形状でなくともよい。矩形状（長方形状そのもの）や多角形状であっても同じ効果を得るのに支障はない。以下では長方形状又は長円形状のことを総称して、長方円形状ということがある。
パッドの面積の増大では、実装不具合を誘引しないように留意する必要がある。実装不具合とは、はんだ等の接合材を用いて半導体装置１を実装基板に実装する際に、平面視でパッド内部に気泡が残留し、いわゆるボイドが形成されてしまうことである。特に長方円形状のパッドでは短手方向（長手方向と直交する方向）の寸法（単に「幅」ともいう）が過度に広いとボイドが形成されやすい。本発明者らの検討では、パッドの幅を３００μｍ以下に制限すればボイドの抑制に効果がある。
各パッドの幅は３００μｍ以下としたうえで、パッドの総面積は増大させることが望ましい。このため図２に示すように、第１領域Ａ１においては、平面視で、長方円形状を成すソースパッドは複数あって等間隔の縞状を成し、ソースパッド同士の間隔は、ソースパッドの幅以下の寸法に設定することが望ましい。これはソースパッドの間隔を密にして、パッドの総面積を増大させる効果がある。
また平面視で、長方円形状で縞状を成す複数のソースパッドは、長手方向が半導体装置１の長辺と平行であることが望ましい。これは長方円形状のソースパッドの長手方向が、主電流が流れる第１の方向と直交し、境界線９０と平行することが望ましいことと同義である。平面視で、長方円形状のソースパッドを、その長手方向が、主電流が流れる第１の方向と直交し、境界線９０と平行するように配置することは、第２領域Ａ２から第１領域Ａ１へ流す主電流を、境界線９０の幅全域を均等に利用して流すのに最も都合がよい。長方円形状で縞状を成す複数のソースパッドを、このように配置することで、ソースパッドの配置の仕方によって生じるオン抵抗の増大や電流の偏りを可能な限り軽減する効果を得られる。
以上のようなパッドレイアウトにすることで、ボイドを抑制しながら、パッドの総面積を増大し、レイアウトによっては生じる可能性のあるオン抵抗の増大要因を可能な限り排除することができるので、オン抵抗を低減する効果を得られる。
さらに、平面視において、長方形状又は長円形状の複数のソースパッドには、配置余白を除いて、長手方向の長さが境界線９０の全長と同等であるものが１以上備わってもよい。平面視で、長手方向の長さが境界線９０の全長と同等であるソースパッドは、境界線９０に近接してもよい。さらにいえば、境界線９０に沿ったなるべく長い範囲において、第１領域Ａ１では長方形状又は長円形状のソースパッドが境界線９０に近接し、第２領域では、長方形状又は長円形状のドレインパッドが境界線９０に近接して備わってもよい。平面視で、対をなすように、長方形状又は長円形状のソースパッドと、長方形状又は長円形状のドレインパッドとが、境界線９０を挟んでなるべく長い範囲で一様に対向していてもよい。いずれの特徴は、特に主電流が大電流の場合に、境界線９０の全域を均等に活用し、オン抵抗を低減する効果を高めるものである。
平面視で長方円形状のソースパッド１１６は、その長手方向が半導体装置１の長辺と平行であることが好ましい。平面視で半導体装置１は長方形状であるため、これをフェイスダウンで実装する際には、はんだ接合材のリフロー措置における高温時に、どうしても長辺に沿った方向に反りを生じてしまう。
しかしこのとき、長方円形状のソースパッド１１６の長手方向が半導体装置１の長辺と平行であれば、反りによって低背になる半導体装置１の長辺端で物理的に押し込まれるはんだ接合材を、反りによって高背になる半導体装置１の中央部側へ、半導体装置１の反りの方向と平行に流動させることができる。したがってパッドからのはんだ接合材のはみ出しや、はんだ接合材の行き渡り不足が発生するおそれを軽減することができる。
本開示では第１領域Ａ１と第２領域Ａ２との区分割合が２：１～４：１であることがオン抵抗を低減するのに適した範囲であることを述べた。半導体装置１の面積を小さくすることが求められる中では、このような区分割合では、第２領域Ａ２すなわちドレイン領域の幅は必然的に狭くなる。ドレイン領域の狭い幅を有効に活用するには、図２に示すように、ドレインパッドを、平面視で半導体装置１の長辺方向に沿って、マージンを除きドレイン領域の幅をなるべく広く用いた１本の帯状領域に配置するのが好ましい。帯状領域とは、ある方向において、一定の幅の中に納まる領域を指すものである。
また図２に示すように、第２領域Ａ２においては、平面視で、長方円形状を成すドレインパッドの幅は、第１領域Ａ１において長方円形状を成すソースパッドと同じ幅であり、さらに第１領域Ａ１で縞状を成すソースパッド同士の間隔と、境界線９０を挟んで対向する１つの長方円形状のソースパッドと、１つの長方円形状のドレインパッドとの間隔が等しいことが望ましい。
このような配置にすることで半導体装置１の平面視において、複数あるソースパッドと、ドレインパッドがあたかも第１領域Ａ１と第２領域Ａ２とを区別することなく、同じ規則性で縞状に設置された配置にすることができる。このような対称性のよいパッドレイアウトであれば、実装時に付加される圧力が半導体装置１の面内で偏りを生じたり、実装後の放熱性が半導体装置１の面内で偏りを生じたりすることを予防することができる。
半導体装置１の面内での偏りを防ぐ観点、すなわちパッドレイアウトの対称性では、図２に示すように、平面視で同じ形状のゲートパッド１１９とドレインパッド１４１が、半導体装置１の対向する対角位置に設置されることが望ましい。ゲートパッド１１９は単数に限定されるものではないが、ゲートパッド１１９はゲート電極１９と接続し、ゲート電極１９は平面視で制御領域を被覆する。このためゲートパッド１１９を複数にすると、これと接続させるゲート電極１９および制御領域を拡大することになり、結果として有効領域を縮小せざるを得なくなる。したがってオン抵抗の低減には不利な構造となってしまうおそれがある。したがってゲートパッド１１９は１つ備わっていればよい。以下では図２に示すように円形状のゲートパッド１１９が、半導体装置１に１つ備わる前提で説明する。
上述したように制御領域は導通に寄与しないため、なるべく主電流経路の端に寄らせて主電流の障害とならないようにすることが望ましい。図２に示すように、平面視で半導体装置１の短辺に近接して配置されることが望ましく、さらには、半導体装置１の短辺に近接する範囲のうち、半導体装置１の一方の長辺９１上に備わる第１の頂点９８に最近接して配置されることが望ましい。ゲートパッド１１９が、一方の長辺９１と一方の短辺９３とが交わって形成される第１の頂点９８に最近接するというのは、ゲートパッド１１９が、ゲートパッド１１９と一方の長辺９１および一方の短辺９３との間に、複数のソースパッド１１６が一部でも挟まれないように設置されるということである。
このような配置とする場合、当該ゲートパッド１１９と同形状の対角ドレインパッド１４２を、第１の頂点９８と半導体装置１の対角で対向する第２の頂点９９に最近接して配置することで、パッドレイアウトの対称性を高めることが好ましい。以降ではこのドレインパッドのことを、他のドレインパッド１４１と区別して、対角ドレインパッド１４２と称することとする。
対角ドレインパッド１４２が、他方の長辺９２と他方の短辺９４とが交わって形成される第２の頂点９９に最近接するというのは、対角ドレインパッド１４２が、対角ドレインパッド１４２と他方の長辺９２および他方の短辺９４との間に、他の複数のドレインパッド１４１が一部でも挟まれないように配置されるということである。ドレインパッドは、ドレイン領域に複数備わってよいため、第２の頂点９９に最近接する１つの対角ドレインパッド１４２を、例えば図２に示すようにゲートパッド１１９と同じ円形状としても、他のドレインパッド１４１が存在することで総面積を著しく損なうことがない。
尚、平面視で、ゲートパッド１１９の中心と、対角ドレインパッド１４２の中心は、いずれも第１の頂点９８と第２の頂点９９とを結ぶ半導体装置１の対角線上にあってもよい。特に、図２に示すように、対角で対向するそれぞれの頂点に近接するゲートパッド１１９と対角ドレインパッド１４２が、共に円形状であると、対称性を高めるうえでさらに都合がよい。
（実施形態２）
実施形態２では、実施形態１における平面視での形状が、長方形状の半導体装置１から正方形状の半導体装置１Ａへ変化するところが異なる。正方形状の半導体装置１Ａの場合、平面視で長辺と短辺の区別がないため、実施形態１の記載内容において、主電流が流れる第１の方向に平行する辺を便宜的に「短辺」と解釈し、第１の方向と直交する辺を便宜的に「長辺」と解釈すればよい。以下においても、一方および他方の長辺、一方および他方の短辺という文言を用いることがあるが、上記の解釈で理解すれば支障はない。その他、共通する構造物への付与番号は重複して用いる。
制御領域は有効領域における主電流のオンオフを制御する機能を有する。制御領域に備わるゲート電極１９からは、有効領域を囲むようにゲート配線電極（不図示）が引き回されてもよい。有効領域におけるゲートトレンチ１７は、その終端部において、有効領域の周囲に引き回されるゲート配線電極と接続されることで、ゲート導体１５に電圧を印加することができるようになる。ゲートトレンチ１７はすべて均等にチャネル形成に寄与することが望ましいため、制御領域は、制御領域からそれぞれのゲートトレンチ１７までの距離が顕著な差異を生じないように配置されることが望ましい。
図２に示すように、制御領域（ゲートパッド１１９）を第１の頂点９８に最近接するように設置する場合は、平面視で、第１領域Ａ１の短辺方向の長さと、第１領域Ａ１の長辺方向の長さとが、概ね同等であることが望ましい。このようにすることで第１の方向にも、第１の方向に直交する方向にも、ゲート導体１５への電圧印加を均等に近づけることができる。したがって、平面視で第１領域Ａ１が正方形状となることが望ましい。
しかし半導体装置１自体が正方形状である場合、第１領域Ａ１は必然的に長方形状となる。したがって、なるべく第１領域Ａ１が正方形状に近いことが好ましい。本発明者らの検討した結果、第１領域Ａ１の形状はアスペクト（長辺の長さ／短辺の長さ）が１．５以下であることが、面内で顕著な偏りなく有効領域を活用するのに望ましいことが分かった。実施形態１における、第１領域Ａ１と第２領域Ａ２の区分割合の適切な結果を考慮すると、第１領域Ａ１の長辺と短辺の長さの比が５：４（アスペクト１．２５）から３：２（アスペクト１．５）の範囲にある長方形状であることが望ましい。
（変形例１）
本開示の効果を享受できるパッドの配置は図２に示すものに限らない。本開示で重要なことは、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、半導体層と、前記半導体層内の第１領域に形成された縦型電界効果トランジスタと、前記半導体層の平面視において、前記半導体層内で前記第１領域に隣接した第２領域に形成されたドレイン引き上げ領域と、を有し、前記平面視において、前記半導体層は矩形形状であり、前記平面視において、前記半導体層の長辺のうち前記第１領域に含まれるものを一方の長辺とし、前記第２領域に含まれるものを他方の長辺とし、前記半導体層の短辺のうち、前記一方の長辺と共に第１の頂点を構成するものを一方の短辺とし、前記一方の短辺と対向するものを他方の短辺とすると、前記平面視において、前記第１領域と前記第２領域との境界線は、前記半導体層の長辺に並行する一直線状であり、前記第１領域は、前記半導体層の表面に、複数のソースパッドおよび１以上のゲートパッドを有し、前記第２領域は、前記半導体層の表面に、複数のドレインパッドを有し、前記１以上のゲートパッドのうち少なくとも１のゲートパッドは、前記平面視において、前記一方の長辺および前記一方の短辺との間に、前記複数のソースパッドが一部でも挟まれないように配置され、前記複数のドレインパッドのうち少なくとも１のドレインパッドは、前記１のゲートパッドと前記平面視において同形状であって、前記平面視において、前記第１の頂点と前記半導体層の対角で対向する第２の頂点に近接して配置され、前記複数のソースパッドには、長手方向が前記半導体層の長辺と平行な、前記平面視において長方形状又は長円形状であるものが複数含まれ、前記複数のドレインパッドには、長手方向が前記半導体層の長辺と平行な、前記平面視において長方形状又は長円形状であるものが含まれ、前記長方形状又は長円形状の複数のソースパッドは、前記平面視において等間隔の縞状に配置され、前記平面視において、前記長方形状又は長円形状の複数のソースパッド同士の間隔と、前記境界線を挟んで対向する前記長方形状又は長円形状のソースパッドと前記長方形状又は長円形状のドレインパッドとの間隔は等しい半導体装置であることである。これが遵守されていればよい。
図６Ａから図６Ｄに示すようなパッドレイアウトを有する半導体装置１も本開示の効果を享受できる。図６Ａから図６Ｄではそれぞれ、以下の点で、上述した特徴あるいは図２に追加される内容がある。
図６Ａでは図２と比べて、ゲートパッド１１９が円形状ではない。本開示では一方の長辺９１と一方の短辺９３とで構成される第１の頂点９８に近接するゲートパッド１１９が円形状でなくてもよい。ただし、他方の長辺９２と他方の短辺９４とで構成される第２の頂点９９に近接する対角ドレインパッド１４２は、ゲートパッド１１９と同形状であることが求められる。
図６Ａではゲートパッド１１９と対角ドレインパッド１４２が長方円形状である例を示したが、長方円形状に限るものではない。ここで、半導体層の平面視におけるパッドの中心とは、半導体層の平面視でのパッドの形状における重心のことをいう。例えば、ゲートパッド１１９が円形状である場合には、ゲートパッド１１９の中心は、その円形の中心であり、例えば、ゲートパッド１１９が長方形状である場合には、ゲートパッドの中心は、その長方形における２本の対角線の交点であり、例えば、ゲートパッドが長方円形状である場合には、その長方円形における長手方向を二分する線分と、その長方円形における短手方向を二分する線分との交点である。
図６Ｂは図２と同様に、ゲートパッド１１９と、これに対角で対向する対角ドレインパッド１４２が同径の円形状である例だが、さらにもう１つの対角で対向する各頂点に近接するパッドも同径の円形状であるものである。すなわち平面視で半導体装置１の四隅すべてに同径の円形状のパッドが備わる例である。ただし一方の長辺９１において第１の頂点９８ではない方の頂点に近接するパッドは複数あるソースパッド１１６のうちの１つであり、これに対角で対向するのは複数あるドレインパッド１４１のうちの１つである。このようなパッドレイアウトは対称性が高いため実装時の不具合をさらに低減できる。
図２あるいは図６Ａ、図６Ｂで示したように、長方円形状で複数あるソースパッド１１６の中には、平面視で、配置余白を除いて、長手方向の長さが境界線９０の全長と同等であるものが１以上備わってもよい。境界線９０の全長とはすなわち、半導体装置１の長辺の全長と同じである。このような配置とすることで、半導体装置１の長辺全長を、主電流が通電する幅として均等に活用しやすくなる。
図２あるいは図６Ａ、図６Ｂで示したように、長手方向の長さが境界線９０の全長と同等であるソースパッド１１６が、境界線９０に近接して備わってもよい。このような配置にすることで、平面視で第２領域Ａ２から第１の方向に通電する主電流を、第１領域Ａ１において最短経路で効率よく取り出すことができ、オン抵抗低減の効果を得ることができる。
図６Ｃまたは図６Ｄには、複数あるソースパッド１１６の一部もしくはすべてと、ドレインパッド１４１が、平面視で半導体装置１の長辺方向の中央部分で分断されたパッドレイアウトを示している。このようなパッドレイアウトの場合、半導体装置１を実装した後にアンダーフィル材を充填するのに、半導体装置１の全面にアンダーフィル材を浸透させやすい効果を得ることができる。
（変形例２）
図７Ａに、図２に示す半導体装置１が正方形状であった場合の例を示す。図７Ｃはさらに半導体装置１の大きさが縮小した場合の例であり、図７Ａに比べて、複数ある長方円形状のソースパッド１１６のうちの１つが除外されている。このように半導体装置１の大きさを変更する場合は、平面視で、ソースパッド１１６の幅と、縞状を成すソースパッド同士の間隔および、ソースパッド１１６とドレインパッド１４１との間隔を変化させずに、複数あるソースパッド１１６のうちの１つを除外してもよい。
図７Ｂは変形例１における図６Ｂと同様の設計思想であるため説明は省略する。
変形例２に図示したパッドレイアウトは、いずれも、半導体装置１が正方形状であるにもかかわらず、平面視で、半導体装置１の対角線が交わる点を中心として、複数のソースパッドと１以上のゲートパッド、および複数のドレインパッドが半導体装置１の表面で成す配置は、１８０°回転対称性を有しながらも、９０°回転対称性を有していないものである。
従来の正方形状の半導体装置１では、パッドレイアウトが９０°回転対称性を有していることが常であったが、実装の際にはその高対称性に起因して、半導体装置１の設置の向きを取り違える危険性があった。これに対して本変形例２に示したいずれのパッドレイアウトも、９０°回転対称性を有さないため設置の向きを取り違える危険性を低減できる。一方で１８０°回転対称性は維持しているため、実装時に付加される圧力が半導体装置１の面内で偏りを生じたり、実装後の放熱性が半導体装置１の面内で偏りを生じたりすることを予防することができる。
本開示に係る縦型電界効果トランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。
１ 半導体装置
１０ トランジスタ（縦型電界効果トランジスタ）
１１ ソース電極
１２、１３、８２、８３ 部分
１４ ソース領域
１５ ゲート導体
１６ ゲート絶縁膜
１７ ゲートトレンチ
１８ ボディ領域
１８Ａ 接続部
１９ ゲート電極
３０ 金属層
３２ 半導体基板
３３ 低濃度不純物層
３４ 層間絶縁膜
３５ パッシベーション層
３８ ドレイン引き上げ領域
４０ 半導体層
８１ ドレイン電極
９０ 境界線
９１ 一方の長辺
９２ 他方の長辺
９３ 一方の短辺
９４ 他方の短辺
９８ 第１の頂点
９９ 第２の頂点
１１６ ソースパッド
１１９ ゲートパッド
１４１ ドレインパッド
１４２ 対角ドレインパッド
Ａ１ 第１領域
Ａ２ 第２領域

Claims (7)

  1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
    半導体層と、
    前記半導体層内の第１領域に形成された縦型電界効果トランジスタと、
    前記半導体層の平面視において、前記半導体層内で前記第１領域に隣接した第２領域に形成されたドレイン引き上げ領域と、を有し、
    前記平面視において、前記半導体層は矩形形状であり、
    前記平面視において、前記半導体層の長辺のうち前記第１領域に含まれるものを一方の長辺とし、前記第２領域に含まれるものを他方の長辺とし、
    前記半導体層の短辺のうち、前記一方の長辺と共に第１の頂点を構成するものを一方の短辺とし、前記一方の短辺と対向するものを他方の短辺とすると、
    前記平面視において、前記第１領域と前記第２領域との境界線は、前記半導体層の長辺に並行する一直線状であり、
    前記第１領域は、前記半導体層の表面に、複数のソースパッドおよび１以上のゲートパッドを有し、
    前記第２領域は、前記半導体層の表面に、複数のドレインパッドを有し、
    前記１以上のゲートパッドのうち少なくとも１のゲートパッドは、前記平面視において、前記一方の長辺および前記一方の短辺との間に、前記複数のソースパッドが一部でも挟まれないように配置され、
    前記複数のドレインパッドのうち少なくとも１のドレインパッドは、前記１のゲートパッドと前記平面視において同形状であって、前記平面視において、前記第１の頂点と前記半導体層の対角で対向する第２の頂点に近接して配置され、
    前記複数のソースパッドには、長手方向が前記半導体層の長辺と平行な、前記平面視において長方形状又は長円形状であるものが複数含まれ、
    前記複数のドレインパッドには、長手方向が前記半導体層の長辺と平行な、前記平面視において長方形状又は長円形状であるものが含まれ、
    前記長方形状又は長円形状の複数のソースパッドは、前記平面視において等間隔の縞状に配置され、
    前記平面視において、前記長方形状又は長円形状の複数のソースパッド同士の間隔と、前記境界線を挟んで対向する前記長方形状又は長円形状のソースパッドと前記長方形状又は長円形状のドレインパッドとの間隔は等しい
    半導体装置。
  2. 前記平面視において、前記１のゲートパッドの中心と、前記１のドレインパッドの中心とはいずれも前記第１の頂点と前記第２の頂点を結ぶ前記半導体層の対角線上にある
    請求項１に記載の半導体装置。
  3. 前記平面視において、前記境界線は、前記一方の短辺および前記他方の短辺と、前記半導体層を短辺方向で２：１から４：１の範囲にあるように分割する交点でそれぞれ交わり、
    前記平面視において、前記第２領域は前記第１領域よりも面積が小さい
    請求項１に記載の半導体装置。
  4. 前記平面視において、前記半導体層は正方形状であり、
    前記平面視において、前記第１領域は、前記第１領域の長辺と短辺との長さの比が５：４から３：２の範囲にある長方形状である
    請求項１に記載の半導体装置。
  5. 前記平面視において、
    前記長方形状又は長円形状の複数のソースパッドには、配置余白を除いて、長手方向の長さが前記境界線の全長と同等であるものが１以上含まれる
    請求項１に記載の半導体装置。
  6. 前記平面視において、
    前記複数のソースパッド、前記１以上のゲートパッド、および、前記複数のドレインパッドは、すべて前記半導体層の短辺方向における幅の長さが等しく、
    前記複数のソースパッド同士の間隔は、前記複数のソースパッドの幅の長さ以下である
    請求項１に記載の半導体装置。
  7. 前記平面視において、前記半導体層は正方形状であり、
    前記平面視において、前記半導体装置の対角線が交わる点を中心として、前記複数のソースパッドと前記１以上のゲートパッドおよび前記複数のドレインパッドが前記半導体装置の表面で成す配置は、１８０°回転対称性を有し、９０°回転対称性を有さない
    請求項１に記載の半導体装置。
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