KR101054890B1 - 배터리 보호회로의 본딩패드 배치구조 - Google Patents

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Abstract

본 발명은 배터리 보호회로의 본딩패드 배치구조에 관한 것으로, 본 발명에 따른 배터리 보호회로를 구성하며, 공통 드레인 구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩의 상부면에, 상기 듀얼 FET칩의 외부연결 및 라우팅을 위해 배치되는 본딩패드 배치구조는, 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제1FET의 소오스 영역의 외부연결을 위한 제1소오스 본딩패드와; 상기 제1소오스 본딩패드의 특정 에지부위에 상기 제1소오스 본딩패드와는 인접 이격되어 배치되는 제1게이트 본딩패드와; 상기 제1소오스 본딩패드에 인접 이격되어 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 제2소오스 본딩패드와; 상기 제2소오스 본딩패드의 특정 에지부위에 배치되는 제2게이트 본딩패드와; 상기 듀얼FET 칩의 인접영역에 배치되는 적어도 하나의 칩, 적어도 하나의 연결단자, 및 적어도 하나의 소자 간의 전기적 연결을 위해, 배치되는 적어도 하나의 라우팅 본딩패드를 한다. 본 발명에 따르면, 와이어 쇼트 발생가능성을 현저히 낮출 수 있으며, 와이어 사용을 줄일 수 있어 재료비를 감소시킬 수 있다.

Description

배터리 보호회로의 본딩패드 배치구조{Bonding pad layout structure of battery protection circuits}
본 발명은 배터리 보호회로의 본딩패드 배치구조에 관한 것으로, 보다 구체적으로는, 라우팅 본딩패드를 추가로 구비함에 의해 불량발생을 최소화하고, 비용소모를 줄일 수 있는 배터리 보호회로의 본딩패드 배치구조에 관한 것이다.
일반적으로 휴대폰, PDA 등의 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
일반적으로 알려진 배터리 보호회로를 도 1에 나타내었다.
도 1에 도시된 바와 같이, 배터리(V1)의 양 단자는 보호회로에 연결되며, 보호회로는 충전시에 단자(+,-)를 통해 충전회로에 연결되고, 방전 시에 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)가 부착되게 된다.
상기 배터리 보호회로는 듀얼 FET칩(110), 프로텍션 IC(120), 저항(R1,R2), 및 커패시터(C1)의 연결구조를 가진다.
상기 듀얼 FET칩(110)은 드레인 공통 구조를 가지는 제1FET(FET1)와 제2FET(FET2)로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리(V1)의 (+)단자와 연결되고 제1노드(n1)의 충전전압 또는 방전전압이 인가되는 전압인가 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 상태를 감지하기 위한 감시단자(V-단자), 과방전 상태에서 스위칭 소자(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 스위칭 소자(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)를 갖는다. 이외에 지연시간단축단자(Delay shorten terminal)(DS단자)를 가질 수 있다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 전기적인 특성을 웨이퍼에 입력시켜 고객이 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
저항(R1)을 크게 하면 전압검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2스위칭소자(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
도 1에 도시된 바와 같은, 일반적인 배터리 보호회로는 인쇄회로기판에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지며, 배터리 셀에 장착하고 하우징을 덧씌우는 형태로 배터리 팩을 완성하게 된다. 종래의 배치구조는 도 2 및 도 3에 나타내었다. 도 2에서는 도 1의 도면부호 '100'으로 나타낸 프로텍션(prtection) IC와 2개의 FET의 배치구조를 나타내고 있고, 도 3에서는 도 2의 본딩패드 배치구조를 나타내고 있다.
도 2에 도시된 바와 같이, 베이스 기판(150)에 FET 배치영역(110a)과 IC 배치영역(120a)이 서로 인접하여 배치되고, 상기 베이스 기판의 가장자리부위에는 제1 내지 제5 연결단자(1,2,3,4,5)가 서로 이격되어 배치된다.
상기 FET 배치영역(110a)에는 2개의 FET, 즉 드레인을 공통으로 하는 듀얼 FET 칩(110)이 배치되고, 상기 IC 배치영역(120a)에는 상기 프로텍션 IC(120)이 배치된다.
그리고, 상기 듀얼 FET 칩(110)의 상부면에는 도 3에 도시된 바와 같이, 상기 제1FET의 소오스 영역의 외부연결을 위한 제1소오스 본딩패드(SP1), 상기 제1FET의 게이트 영역의 외부연결을 위한 제1게이트 본딩패드(GP1), 상기 제2FET의 소오스 영역의 외부연결을 위한 제2소오스 본딩패드(SP2), 및 상기 제2FET의 게이트 영역의 외부연결을 위한 제2게이트 본딩패드(GP1)가 배치되게 된다.
상술한 바와 같은 종래의 배치구조에서는 와이어 본딩을 통해 도 1의 회로구조를 구현하게 된다.
상기 제1게이트 본딩패드(GP1)는 상기 프로텍션 IC의 DO 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2게이트 본딩패드(GP2)는 상기 프로텍션 IC의 CO 단자와 와이어 본딩을 통해 전기적으로 연결된다.
상기 제1소오스 본딩패드(SP1)는 제2연결단자(2) 및 상기 프로텍션 IC의 기준단자(VSS)와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2소오스 본딩패드(SP2)는 상기 제2소오스 본딩패드(SP2)에 인접되는 제3연결단자(3)와 와이어 본딩을 통해 전기적으로 연결된다.
그리고 상기 프로텍션 IC의 V- 단자는 제5연결단자(5)와 와이어 본딩을 통해 전기적으로 연결되고, DS 단자는 제4연결단자(4)와 와이어 본딩을 통해 연결되고, 전압인가 단자인 VDD 단자는 제1연결단자와 와이어 본딩을 통해 전기적으로 연결된다.
여기서 VDD 단자를 제외한 상기 프로텍션 IC의 나머지 단자들(DO,CO,VSS,V-,DS)과 본딩패드들(SP1,SP2,GP1,GP)은 서로 인접된 영역끼리 와이어 본딩을 하게 되나, VDD 단자의 경우는 상기 듀얼 FET칩(110)의 상부 즉 상기 본딩패드들(SP1,SP2,GP1,GP)의 상부를 가로질러서 상기 제1연결단자(1)와 와이어 본딩이 수행되도록 되어 있다. VDD 단자를 인접 연결단자와 연결한다고 하더라도, 결국 어느 하나의 단자는 상기 본딩패드들(SP1,SP2,GP1,GP)의 상부를 가로질러서 상기 제1연결단자(1)와 연결되어야 한다.
이 경우에는 후속으로 수행되는 몰드(MOLD) 공정 중에 와이어(W1)와 본딩패드(SP1, GP1)간의 쇼트(short) 또는 와이어들 사이에서 쇼트가 발생 가능성이 매우 높아져 불량 발생률이 증가하는 문제점이 발생된다. 또한, 긴 와이어(통상은 금(Au)재질을 가짐)가 사용됨으로 인하여 재료비 상승이 요인이 될 수 있으며, 와이어 루프(loop)의 높이가 증가함으로 인하여 몰드 캡(mold cap)의 두께를 증가시켜야 하므로 패키지 자체의 두께가 두꺼워지는 문제점이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 본딩패드 배치구조를 제공하는 데 있다.
본 발명의 다른 목적은 라우팅 본딩패드를 구비하는 배터리 보호회로의 본딩패드 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 와이어 쇼트 발생가능성을 현저히 낮출 수 있는 배터리 보호회로의 본딩패드 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 재료비를 감소시킬 수 있는 배터리 보호회로의 본딩패드 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 와이어 루프의 높이를 감소시킬 수 있는 배터리 보호회로의 본딩패드 배치구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로를 구성하며, 공통 드레인 구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩의 상부면에, 상기 듀얼 FET칩의 외부연결 및 라우팅을 위해 배치되는 본딩패드 배치구조는, 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제1FET의 소오스 영역의 외부연결을 위한 제1소오스 본딩패드와; 상기 제1소오스 본딩패드의 특정 에지부위에 상기 제1소오스 본딩패드와는 인접 이격되어 배치되는 상기 제1FET의 게이트 영역용 제1게이트 본딩패드와; 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 폭방향으로 상기 제1소오스 본딩패드에 인접 이격되어 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제2FET의 소오스 영역용 제2소오스 본딩패드와; 상기 제2소오스 본딩패드의 특정 에지부위에 상기 제2소오스 본딩패드와는 인접 이격되어 배치되는 상기 제2FET의 게이트 영역용 제2게이트 본딩패드와; 상기 듀얼FET 칩의 인접영역에 배치되는 적어도 하나의 칩, 적어도 하나의 연결단자, 및 적어도 하나의 소자 간의 전기적 연결을 위해, 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 적어도 하나의 라우팅 본딩패드를 구비하되, 상기 적어도 하나의 라우팅 본딩패드와 상기 제1소오스 본딩패드와 상기 제2소오스 본딩패드가 상기 듀얼FET 칩의 폭방향으로 순차적 인접배치되는 구조, 상기 제1소오스 본딩패드와 상기 적어도 하나의 라우팅 본딩패드와 상기 제2소오스 본딩패드가 상기 듀얼FET 칩의 폭방향으로 순차적 인접배치되는 구조, 및 상기 제1소오스 본딩패드와 상기 제2소오스 본딩패드와 상기 적어도 하나의 라우팅 본딩패드가 상기 듀얼FET 칩의 폭방향으로 순차적 인접배치되는 구조 중 어느 하나의 배치구조를 가진다.
상기 배터리 보호회로는, 도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 상기 듀얼FET칩의 FET 배치영역과, 상기 FET 배치영역에 인접하여 IC 배치영역을 가지는 베이스 기판과; 상기 베이스 기판의 상기 FET배치영역에 배치되는 상기 듀얼 FET칩과; 상기 프로텍션 IC 배치영역에 배치되며, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC를 구비할 수 있다.
상기 제1게이트 본딩패드는 상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2게이트 본딩패드는 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제1소오스 본딩패드는 상기 제1소오스 본딩패드에 인접되는 상기 제2연결단자 및 상기 프로텍션 IC의 기준단자(VSS)와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2소오스 본딩패드는 상기 제2소오스 본딩패드에 인접되는 상기 제3연결단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 적어도 하나의 라우팅 본딩패드는 상기 FET배치영역을 기준으로 서로 반대방향에 배치된 상기 제1연결단자 및 상기 프로텍션 IC의 전압인가 단자(VDD)와 각각 와이어 본딩을 통해 연결되어, 상기 제1연결단자와 상기 프로텍션 IC의 전압인가 단자(VDD) 사이를 전기적으로 연결하는 구조를 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 배터리 보호회로를 구성하며, 공통 드레인 구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩의 상부면에, 상기 듀얼 FET칩의 외부연결 및 라우팅을 위해 배치되는 본딩패드 배치구조는, 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제1FET의 소오스 영역용 제1소오스 본딩패드와; 상기 제1소오스 본딩패드의 특정 에지부위에 상기 제1소오스 본딩패드와는 인접 이격되어 배치되는 상기 제1FET의 게이트 영역용 제1게이트 본딩패드와; 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 폭방향으로 상기 제1소오스 본딩패드에 인접 이격되어 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제2FET의 소오스 영역용 제2소오스 본딩패드와; 상기 제2소오스 본딩패드의 특정 에지부위에 상기 제2소오스 본딩패드와는 인접 이격되어 배치되는 상기 제2FET의 게이트 영역용 제2게이트 본딩패드와; 상기 듀얼FET 칩의 인접영역에 배치되는 적어도 하나의 칩, 적어도 하나의 연결단자, 및 적어도 하나의 소자 간의 전기적 연결을 위해, 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 적어도 하나의 라우팅 본딩패드를 구비하되, 상기 적어도 하나의 라우팅 본딩패드는, 상기 제1소오스 본딩패드와 상기 듀얼 FET 칩의 상부면 사이, 또는 상기 제2소오스 본딩패드와 상기 듀얼 FET칩의 상부면 사이에 매립되고, 길이방향 양쪽 에지부위가 외부 전기적 연결을 위해 노출된 배치구조를 가진다.
본 발명에 따르면, 라우팅 본딩패드를 구비함에 의해, 와이어 쇼트 발생가능성을 현저히 낮출 수 있으며, 와이어 사용을 줄일 수 있어 재료비를 감소시킬 수 있고, 와이어 루프의 높이를 감소시킬 수 있어 패키지 자체의 두께를 줄일 수 있는 장점이 있다.
도 1은 일반적인 배터리 보호회로도이다.
도 2는 도 1의 배터리 보호회로의 배치구조를 나타낸 것이다.
도 3은 도 2의 본딩패드들의 배치구조를 나타낸 것이다.
도 4는 본 발명의 일 실시예에 따른 배터리 보호회로의 배치구조를 나타낸 것이다.
도 5 내지 도 10은 도 4의 본딩패드들의 배치구조를 나타낸 도면들이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 4는 본 발명의 일 실시예에 따른 배터리 보호회로의 배치구조를 나타낸 것이고, 도 5 내지 도 9는 본딩패드들의 배치구조를 나타낸 도면들이다.
도 4에 도시된 바와 같이, 베이스 기판(150)에 FET 배치영역(110a)과 IC 배치영역(120a)이 서로 인접하여 배치되고, 상기 베이스 기판의 가장자리부위에는 제1 내지 제5 연결단자(1,2,3,4,5)가 서로 이격되어 배치된다.
상기 FET 배치영역(110a)에는 2개의 FET(제1FET 및 제2FET)를 가지는 공통 드레인 구조의 듀얼 FET 칩(110)이 배치되고, 상기 IC 배치영역(120a)에는 상기 프로텍션 IC(120)가 배치된다.
상기 프로텍션 IC(120)는, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 기능을 수행하는 IC로써 MM3405H01XD 등이 있다.
공통 드레인 구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩(110)의 상부면에는, 상기 듀얼 FET칩(110)의 외부연결 및 라우팅을 위해 본딩패드들(SP1,SP2,GP1,GP2,RP)이 배치된다. 상기 본딩패드들(SP1,SP2,GP1,GP2,RP)은 제1소오스 본딩패드(SP1), 제1게이트 본딩패드(GP1), 제2소오스 본딩패드(SP2), 제2게이트 본딩패드(GP2), 적어도 하나의 라우팅(routing) 본딩패드(RP)로 구분된다.
상기 제1소오스 본딩패드(SP1)는 상기 듀얼 FET칩(110)의 상부면에 상기 듀얼FET 칩(110)의 길이방향으로 길게 배치되어 형성된다. 상기 제1소오스 본딩패드(SP1)는 상기 제1FET의 소오스 영역의 외부연결을 위한 것이다.
상기 제1게이트 본딩패드(GP1)는 상기 제1소오스 본딩패드(SP1)의 특정 에지부위에 상기 제1소오스 본딩패드(SP1)와는 인접 이격되어 배치된다. 상기 제1게이트 본딩패드(GP1)은 상기 제1FET의 게이트 영역의 외부연결을 위한 것이다. 상기 제1게이트 본딩패드(GP1)는 예를 들면, 상기 듀얼 FET칩(110)의 상부면 중 오른쪽 상단부위 또는 상기 제1소오스 본딩패드(SP1)의 오른쪽 상단 에지부위에 배치될 수 있다.
상기 제2소오스 본딩패드(SP2)는 상기 듀얼 FET칩(110)의 상부면에 상기 듀얼 FET칩(110)의 폭방향으로 상기 제1소오스 본딩패드(SP1)에 인접 이격되어 상기 듀얼 FET칩(110)의 길이방향으로 길게 배치된다. 상기 제2소오스 본딩패드(SP2)는 상기 제2FET의 소오스 영역의 외부연결을 위한 본딩패드이다.
상기 제2게이트 본딩패드(GP2)는 상기 제1소오스 본딩패드(SP2)의 특정 에지부위에 상기 제2소오스 본딩패드(SP2)와는 인접 이격되어 배치된다. 상기 제2게이트 본딩패드(GP2)는 상기 제2FET의 게이트 영역의 외부연결을 위한 것이다. 상기 제2게이트 본딩패드(GP2)는 예를 들면, 상기 듀얼 FET칩(110)의 상부면 중 오른쪽 가장자리 중앙부위 또는 상기 제2소오스 본딩패드(SP2)의 오른쪽 상단 에지부위에 배치될 수 있다.
그리고, 상기 적어도 하나의 라우팅 본딩패드(RP)는, 상기 듀얼 FET칩(110)의 인접영역에 배치되는 적어도 하나의 칩(예를 들면, 120), 적어도 하나의 연결단자(예를 들면, 1,2), 및 적어도 하나의 소자(예를 들면, 저항이나 커패시터 등) 간의 전기적 연결을 위해, 상기 듀얼 FET칩(110)의 상부면에 상기 듀얼FET 칩(110)의 길이방향으로 길게 배치된다.
여기서 상기 적어도 하나의 라우팅 본딩패드(RP)는 상기 듀얼 FET칩(110)의 상부면에 배치되기는 하나 상기 듀얼FET칩(110)과는 어떠한 전기적 연결관계도 발생하지 않는다. 상기 적어도 하나의 라우팅 본딩패드(RP)는 상기 듀얼 FET 칩(110)을 가로지르도록 와이어 본딩이 행해지는 불편함을 방지하기 위한 것이기 때문이다. 상기 적어도 하나의 라우팅 본딩패드(RP)는 도 5 내지 도 9에 도시된 바와 같이, 다양한 위치에 배치되는 배치구조를 가질 수 있으며, 도 5 내지 도 9에서는 배치 위치에 따라 구분을 위해 도면부호를 달리하고 있으나, 모두 상기 적어도 하나의 라우팅 본딩패드(RP)를 지칭하고 있음은 명백하다.
도 5에 도시된 바와 같이, 적어도 하나의 라우팅 본딩패드(RP1)는 상기 제1소오스 본딩패드(SP1)에 상기 듀얼 FET칩(110)의 폭방향으로 인접하여 배치될 수 있다. 즉 도면상에서 상기 듀얼 FET칩(110)의 상부면 상에 상기 라우팅 본딩패드(RP1), 제1소오스 본딩패드(SP1), 및 제2소오스 본딩패드(SP2)가 폭방향으로 서로 순차적인 인접배치구조를 가지도록 할 수 있다.
이 경우는 상기 제1소오스 본딩패드(SP1)의 폭이 상기 제2소오스 본딩패드(SP2)의 폭보다 작다. 상기 제1소오스 본딩패드(SP1)의 작아진 폭만큼 상기 라우팅 본딩패드(RP1)가 배치되기 때문이다. 도 3과 비교하는 경우에, 도 3의 제1소오스 본댕패드 영역이 도 5에서는 제1소오스 본딩패드 영역과 라우팅 본딩패드 영역으로 분리되어 배치되게 된다.
그리고 도 6에 도시된 바와 같이, 상기 적어도 하나의 라우팅 본딩패드(RP2)는 상기 제1소오스 본딩패드(SP1)와 상기 제2소오스 본딩패드(SP2)의 사이에 배치될 수 있다. 즉 제1소오스 본딩패드(SP1), 상기 적어도 하나의 라우팅 본딩패드(RP2), 및 상기 제2소오스 본딩패드(SP2)가 폭방향으로 서로 순차적인 인접배치구조를 가지도록 할 수 있다.
이 경우도 상기 제1소오스 본딩패드(SP1)의 폭이 상기 제2소오스 본딩패드(SP2)의 폭보다 작다. 상기 제1소오스 본딩패드(SP1)의 작아진 폭만큼 상기 라우팅 본딩패드(RP2)가 배치되기 때문이다. 도 3과 비교하는 경우에, 도 3의 제1소오스 본딩패드 영역이 도 6에서는 제1소오스 본딩패드 영역과 라우팅 본딩패드 영역으로 분리되어 배치되게 된다.
또한, 도 7에 도시된 바와 같이, 상기 적어도 하나의 라우팅 본딩패드(RP3)는 상기 제1소오스 본딩패드(SP1)와 상기 제2소오스 본딩패드(SP2)의 사이에 배치될 수 있다. 즉 제1소오스 본딩패드(SP1), 상기 적어도 하나의 라우팅 본딩패드(RP3), 및 상기 제2소오스 본딩패드(SP2)가 폭방향으로 서로 순차적인 인접배치구조를 가지도록 할 수 있다.
이 경우는 도 5 및 도 6과는 달리 상기 제2소오스 본딩패드(SP2)의 폭이 상기 제1소오스 본딩패드(SP1)의 폭보다 작다. 상기 제2소오스 본딩패드(SP2)의 작아진 폭만큼 상기 라우팅 본딩패드(RP3)가 배치되기 때문이다. 도 3과 비교하는 경우에, 도 3의 제2소오스 본딩패드 영역이 도 7에서는 제2소오스 본딩패드 영역과 라우팅 본딩패드 영역으로 분리되어 배치되게 된다.
그리고 도 8에 도시된 바와 같이, 상기 적어도 하나의 라우팅 본딩패드(RP4)는 상기 제2소오스 본딩패드(SP1)에 상기 듀얼 FET칩(110)의 폭방향으로 인접하여 배치될 수 있다. 즉 도면상에서 상기 듀얼 FET칩(110)의 상부면 상에 제1소오스 본딩패드(SP1), 제2소오스 본딩패드(SP2), 및 상기 라우팅 본딩패드(RP4)가 폭방향으로 서로 순차적인 인접배치구조를 가지도록 할 수 있다.
이 경우 또한 도 5 및 도 6과는 달리 상기 제2소오스 본딩패드(SP2)의 폭이 상기 제1소오스 본딩패드(SP1)의 폭보다 작다. 상기 제2소오스 본딩패드(SP2)의 작아진 폭만큼 상기 라우팅 본딩패드(RP4)가 배치되기 때문이다. 도 3과 비교하는 경우에, 도 3의 제2소오스 본딩패드 영역이 도 7에서는 제2소오스 본딩패드 영역과 라우팅 본딩패드 영역으로 분리되어 배치되게 된다.
마지막으로 도 9에 도시된 바와 같이, 상기 적어도 하나의 라우팅 본딩패드(RP1,RP4)는 상기 제1소오스 본딩패드(SP1) 및 상기 제2소오스 본딩패드(SP1)에 상기 듀얼 FET칩(110)의 폭방향으로 인접하여 배치될 수 있다. 즉 도면상에서 상기 듀얼 FET칩(110)의 상부면 상에 제1라우팅 본딩패드(RP1), 제1소오스 본딩패드(SP1), 제2소오스 본딩패드(SP2), 및 제2라우팅 본딩패드(RP4)가 폭방향으로 서로 순차적인 인접배치구조를 가지도록 할 수 있다.
이외에도 두개 이상의 라우팅 본딩패드들이 도 5 내지 도 9의 라우팅 본딩패드 배치위치에 적절하게 배치되도록 하는 것도 가능하다. 예들 들어 2개의 라우팅 본딩패드들(RP)이 배치되는 경우, 하나의 라우팅 본딩패드(RP)는 도 6의 배치구조를 가지고, 다른 하나의 라우팅 본딩패드(RP)는 도 7의 배치구조를 가지도록 할 수도 있을 것이다.
도 10은 본 발명의 다른 실시예에 따른 라우팅 본딩패드의 배치구조를 나타낸 것이다.
도 10에 도시된 바와 같이, 상기 적어도 하나의 라우팅 본딩패드(RP5)는 상기 듀얼FET 칩(110)의 상부면과 상기 제1소오스 본딩패드(SP1)의 사이에 매립되는 구조 또는 상기 듀얼FET 칩(110)의 상부면과 상기 제2소오스 본딩패드(SP2)의 사이에 매립되는 구조를 가진다. 도면상에서는 상기 듀얼FET 칩(110)의 상부면과 상기 제1소오스 본딩패드(SP1)의 사이에 매립되는 구조만을 도시하고 있으나, 상기 듀얼FET 칩(110)의 상부면과 상기 제2소오스 본딩패드(SP2)의 사이에 매립되는 구조도 본 발명에 포함된다.
다시 말하면, 상기 적어도 하나의 라우팅 본딩패드(RP5)는 상기 제1소오스 본딩패드(SP1) 또는 상기 제2소오스 본딩패드(SP2)와 상하 적층 구조를 가지게 된다. 즉 상기 듀얼FET 칩(110)의 상부면의 일부영역에 상기 적어도 하나의 라우팅 본딩패드(RP5)가 형성되고, 상기 적어도 하나의 라우팅 패드(RP5)의 양쪽 에지부위를 제외한 부위 및 상기 적어도 하나의 라우팅 본딩패드(RP5)가 형성되지 않은 상기 듀얼FET 칩(110)의 상부면에, 상기 제1소오스 본딩패드(SP1) 또는 상기 제2소오스 본딩패드(SP2)가 형성되는 구조를 가지게 되는 것이다.
물론 상기 적어도 하나의 라우팅 본딩패드(RP5)와 상기 제1소오스 본딩패드(SP1) 사이 또는 상기 적어도 하나의 라우팅 본딩패드(RP5)와 상기 제2소오스 본딩패드(SP2) 사이는 절연된다.
상기 적어도 하나의 라우팅 본딩패드(RP5)는 외부와의 전기적 연결을 위한 부분 즉 와이어 본딩이 이루어지는 부분(RP5a.RP5b)은 노출되도록 구성된다. 예를 들어, 상기 적어도 하나의 라우팅 본딩패드(RP5)의 길이방향의 양쪽 에지부위(RP5a,RP5b)는 외부 다른 연결단자와 와이어 본딩을 위해 노출되어 구성된다.
본 발명의 실시예에서는 상기 라우팅 본딩패드들이 상기 듀얼FET칩(110)의 길이방향으로 길게 배치되는 구조를 가지도록 설명하고 있으나, 이외에도 상기 라우팅 본딩패드(RP)를 상기 듀얼FET칩(110)의 폭방향으로 길게 배치되도록 할 수도 있을 것이다.
도 4로 다시 돌아와서, 상기 본딩패드들(SP1,SP2,GP1,GP2,RP)의 배치 또는 형성이후에는 와이어 본딩이 수행된다. 이하에서는 도 5의 본딩패드 배치구조를 가지는 경우의 와이어 본딩 구조를 설명하고 있으나. 도 6 내지 도 9의 본딩패드 배치구조에도 응용가능함은 당연한 것이다.
우선 상기 제1게이트 본딩패드(GP1)는 상기 프로텍션 IC(120)에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)와 와이어 본딩을 통해 전기적으로 연결된다.
상기 제2게이트 본딩패드(GP2)는 상기 프로텍션 IC(120)에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)와 와이어 본딩을 통해 전기적으로 연결된다.
상기 제1소오스 본딩패드(SP1)는 상기 제1소오스 본딩패드(SP1)에 인접되는 상기 제2연결단자(2) 및 상기 프로텍션 IC(120)의 기준단자(VSS)와 각각 와이어 본딩을 통해 전기적으로 연결된다.
상기 제2소오스 본딩패드(SP2)는 상기 제2소오스 본딩패드(SP2)에 인접되는 상기 제3연결단자(3)와 와이어 본딩을 통해 전기적으로 연결된다.
상기 라우팅 본딩패드(RP)는 상기 FET배치영역(110a)을 기준으로 서로 반대방향에 배치된 상기 제1연결단자(1) 및 상기 프로텍션 IC(120)의 전압인가 단자(VDD)와 각각 와이어 본딩을 통해 연결되어, 상기 제1연결단자(1)와 상기 프로텍션 IC(120)의 전압인가 단자(VDD) 사이를 전기적으로 연결하는 배치구조를 가진다.
다시 말하면, 상기 라우팅 본딩패드(RP)는 도면상의 오른쪽 에지부위가 상기 프로텍션 IC(120)의 전압인가 단자(VDD)와 와이어 본딩을 통해 연결되고, 상기 라우팅 본딩패드(RP)의 도면상의 왼쪽 에지부위가 상기 제1연결단자(1)과 와이어 본딩을 통해 전기적으로 연결되는 배치구조를 가지게 된다.
상술한 배치구조나 연결구조 이외의 구조는 종래와 동일하게 이루어질 수 있다.
상술한 바와 같이, 본 발명에 따르면, 라우팅 본딩패드를 구비함에 의해, 와이어 쇼트 발생가능성을 현저히 낮출 수 있으며, 와이어 사용을 줄일 수 있어 재료비를 감소시킬 수 있으며, 와이어 루프의 높이를 감소시킬 수 있어 패키지 자체의 두께를 줄일 수 있는 장점이 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
150 : 베이스 기판 110 : 듀얼 FET 칩
120 : 프로텍션 IC SP1 : 제1소오스 본딩패드
SP2 : 제2소오스 본딩패드 GP1 : 제1게이트 본딩패드
GP2 : 제2게이트 본딩패드 RP : 라우팅 본딩패드

Claims (6)

  1. 배터리 보호회로를 구성하며 공통 드레인 구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩의 상부면에, 상기 듀얼 FET칩의 외부연결 및 라우팅을 위해 배치되는 본딩패드 배치구조에 있어서:
    상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제1FET의 소오스 영역용 제1소오스 본딩패드와;
    상기 제1소오스 본딩패드의 특정 에지부위에 상기 제1소오스 본딩패드와는 인접 이격되어 배치되는 상기 제1FET의 게이트 영역용 제1게이트 본딩패드와;
    상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 폭방향으로 상기 제1소오스 본딩패드에 인접 이격되어 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제2FET의 소오스 영역용 제2소오스 본딩패드와;
    상기 제2소오스 본딩패드의 특정 에지부위에 상기 제2소오스 본딩패드와는 인접 이격되어 배치되는 상기 제2FET의 게이트 영역용 제2게이트 본딩패드와;
    상기 듀얼FET 칩의 인접영역에 배치되는 적어도 하나의 칩, 적어도 하나의 연결단자, 및 적어도 하나의 소자 간의 전기적 연결을 위해, 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 적어도 하나의 라우팅 본딩패드를 구비하되,
    상기 적어도 하나의 라우팅 본딩패드와 상기 제1소오스 본딩패드와 상기 제2소오스 본딩패드가 상기 듀얼FET 칩의 폭방향으로 순차적 인접배치되는 구조, 상기 제1소오스 본딩패드와 상기 적어도 하나의 라우팅 본딩패드와 상기 제2소오스 본딩패드가 상기 듀얼FET 칩의 폭방향으로 순차적 인접배치되는 구조, 및 상기 제1소오스 본딩패드와 상기 제2소오스 본딩패드와 상기 적어도 하나의 라우팅 본딩패드가 상기 듀얼FET 칩의 폭방향으로 순차적 인접배치되는 구조 중 어느 하나의 배치구조를 가짐을 특징으로 하는 본딩패드 배치구조.
  2. 청구항 1에 있어서, 상기 배터리 보호회로는,
    도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 상기 듀얼FET칩의 FET 배치영역과, 상기 FET 배치영역에 인접하여 IC 배치영역을 가지는 베이스 기판과;
    상기 베이스 기판의 상기 FET배치영역에 배치되는 상기 듀얼 FET칩과;
    상기 프로텍션 IC 배치영역에 배치되며, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC를 구비함을 특징으로 하는 본딩패드 배치구조.
  3. 청구항 2에 있어서,
    상기 제1게이트 본딩패드는 상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2게이트 본딩패드는 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제1소오스 본딩패드는 상기 제1소오스 본딩패드에 인접되는 상기 제2연결단자 및 상기 프로텍션 IC의 기준단자(VSS)와 각각 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2소오스 본딩패드는 상기 제2소오스 본딩패드에 인접되는 상기 제3연결단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 적어도 하나의 라우팅 본딩패드는 상기 FET배치영역을 기준으로 서로 반대방향에 배치된 상기 제1연결단자 및 상기 프로텍션 IC의 전압인가 단자(VDD)와 각각 와이어 본딩을 통해 연결되어, 상기 제1연결단자와 상기 프로텍션 IC의 전압인가 단자(VDD) 사이를 전기적으로 연결함을 특징으로 하는 본딩패드 배치구조.
  4. 배터리 보호회로를 구성하며 공통 드레인 구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩의 상부면에, 상기 듀얼 FET칩의 외부연결 및 라우팅을 위해 배치되는 본딩패드 배치구조에 있어서:
    상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제1FET의 소오스 영역용 제1소오스 본딩패드와;
    상기 제1소오스 본딩패드의 특정 에지부위에 상기 제1소오스 본딩패드와는 인접 이격되어 배치되는 상기 제1FET의 게이트 영역용 제1게이트 본딩패드와;
    상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 폭방향으로 상기 제1소오스 본딩패드에 인접 이격되어 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 상기 제2FET의 소오스 영역용 제2소오스 본딩패드와;
    상기 제2소오스 본딩패드의 특정 에지부위에 상기 제2소오스 본딩패드와는 인접 이격되어 배치되는 상기 제2FET의 게이트 영역용 제2게이트 본딩패드와;
    상기 듀얼FET 칩의 인접영역에 배치되는 적어도 하나의 칩, 적어도 하나의 연결단자, 및 적어도 하나의 소자 간의 전기적 연결을 위해, 상기 듀얼 FET칩의 상부면에 상기 듀얼FET 칩의 길이방향으로 길게 배치되는 적어도 하나의 라우팅 본딩패드를 구비하되,
    상기 적어도 하나의 라우팅 본딩패드는, 상기 제1소오스 본딩패드와 상기 듀얼 FET 칩의 상부면 사이, 또는 상기 제2소오스 본딩패드와 상기 듀얼 FET칩의 상부면 사이에 매립되고, 길이방향 양쪽 에지부위가 외부 전기적 연결을 위해 노출된 배치구조를 가짐을 특징으로 하는 본딩패드 배치구조.
  5. 청구항 4에 있어서, 상기 배터리 보호회로는,
    도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 상기 듀얼FET칩의 FET 배치영역과, 상기 FET 배치영역에 인접하여 IC 배치영역을 가지는 베이스 기판과;
    상기 베이스 기판의 상기 FET배치영역에 배치되는 상기 듀얼 FET칩과;
    상기 프로텍션 IC 배치영역에 배치되며, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC를 구비함을 특징으로 하는 본딩패드 배치구조.
  6. 청구항 5에 있어서,
    상기 제1게이트 본딩패드는 상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2게이트 본딩패드는 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제1소오스 본딩패드는 상기 제1소오스 본딩패드에 인접되는 상기 제2연결단자 및 상기 프로텍션 IC의 기준단자(VSS)와 각각 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2소오스 본딩패드는 상기 제2소오스 본딩패드에 인접되는 상기 제3연결단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 적어도 하나의 라우팅 본딩패드는 상기 FET배치영역을 기준으로 서로 반대방향에 배치된 상기 제1연결단자 및 상기 프로텍션 IC의 전압인가 단자(VDD)와 각각 와이어 본딩을 통해 연결되어, 상기 제1연결단자와 상기 프로텍션 IC의 전압인가 단자(VDD) 사이를 전기적으로 연결함을 특징으로 하는 본딩패드 배치구조.
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