KR101070840B1 - 배터리 보호회로의 패키징구조 - Google Patents

배터리 보호회로의 패키징구조 Download PDF

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Abstract

본 발명은 배터리 보호회로의 패키징구조에 관한 것으로, 본 발명에 따른 배터리 보호회로의 패키징 구조는, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩의 상부면에, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC를 적층하여 패키징한 제1패키지와; 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이, 복수개의 도전성 라인들 중 적어도 두 개의 도전성 라인들 사이를 서로 연결하는 구조로 배치되어 패키징된 제2패키지를 구비한다. 본 발명에 따르면, 방열특성이 우수하고, 소형화 및 집적화가 가능한 장점이 있다.

Description

배터리 보호회로의 패키징구조{Structure for packaging of battery protection circuits}
본 발명은 배터리 보호회로의 패키징 구조에 관한 것으로, 보다 구체적으로는, 배터리 보호회로를 구성하는 칩들과 수동소자들을 각각 별도로 패키징하고, 이들을 다시 적층하여 패키징함으로써, 집적화를 이룰 수 있어 전체 사이즈를 줄일 수 있으며, 외부충격에 강하며, 제조비용 및 유지비용을 줄일 수 있는 배터리 보호회로의 패키징 구조에 관한 것이다.
일반적으로 휴대폰, PDA 등이 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
이러한 종래의 보호회로는 인쇄회로기판에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지며, 배터리 셀에 장착하고 하우징을 덧씌우는 형태로 배터리 팩을 완성하게 된다. 그러나 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있고, 외부 충격에 약하다는 문제점이 있다. 그리고 인쇄회로기판에 프로텍션 IC, 2개의 FET, 최소 2개의 저항들, 최소 1개의 커패시터를 배치하여야 하므로 차지하는 공간이 크고, 집적화가 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 패키징 구조를 제공하는 데 있다.
본 발명의 다른 목적은 집적화 및 소형화에 유리한 배터리 보호회로의 패키징 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 칩과 수동소자들을 별도의 패키지로 구성함에 의해 패키지 조립공정에서 발생할 수 있는 소자 불량 검출확률을 높일 수 있는 배터리 보호회로의 패키징 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 방열특성이 우수한 배터리 보호회로의 패키징 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트가 용이하고 외부충격에 강한 배터리 보호회로의 패키징 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 공정단순화를 이룰 수 있는 배터리 보호회로의 패키징 구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키징 구조는, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩의 상부면에, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC를 적층하여 패키징한 제1패키지와; 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이, 복수개의 도전성 라인들 중 적어도 두 개의 도전성 라인들 사이를 서로 연결하는 구조로 배치되어 패키징된 제2패키지를 구비한다.
상기 제1패키지 및 상기 제2패키지는 서로 적층되어 추가 패키징됨에 의해 통합패키지를 구성하되, 상기 통합패키지는 상기 제1패키지 내부의 상기 듀얼 FET칩이 상기 통합패키지의 최상부 또는 최하부에 위치되도록 배치되는 구조를 가질 수 있다.
상기 통합패키지는 상기 제2패키지의 하부면 또는 상부면과 상기 제1패키지의 상부면이 접하도록 패키징될 수 있다.
상기 제1패키지 내의 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC는 적층구조로 리드프레임의 다이패드에 장착되고, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC 각각의 단자들은, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC를 둘러싸는 형태로 배치되는 복수개의 칩 연결용 리드들과 와이어 본딩되는 구조를 가질 수 있다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 전기적으로 연결되고, 상기 듀얼 FET칩의 공통드레인 단자는 상기 리드프레임의 다이패드와 전기적으로 연결되고, 상기 복수개의 칩 연결용 리드들은 일단이 상기 제1패키지 외부로 노출되어 노출부분이 외부연결단자들로써 기능하는 적어도 4개의 칩연결용 리드들로 구분되며, 상기 적어도 4개의 칩연결용 리드들 중 제1칩연결용 리드는, 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 기준전압단자(VSS)와 전기적으로 연결되고, 제2칩연결용 리드는 상기 제2FET의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 제3칩연결용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고, 제4칩연결용 리드는 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 전기적으로 연결되는 구조를 가질 수 있다.
상기 제2패키지 내의 상기 복수개의 도전성 라인들은 수동소자용 리드들이며, 상기 수동소자용 리드들은 적어도 7개의 수동소자용 리드들로 구분되며, 상기 적어도 7개의 수동소자용 리드들 중 제1수동소자용 리드는 중앙부위가 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고 일단이 제1커패시터의 제1단자와 연결되고 타단은 제1저항소자의 제1단자와 연결되는 구조로 배치되며, 제2수동소자용 리드는 일단이 상기 제1커패시터의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제3수동소자용 리드는 일단이 상기 제1저항소자의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제4수동소자용 리드는 상기 제3수동소자용 리드와의 사이에 제2커패시터가 연결되며, 일단이 제2저항소자의 제1단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제5수동소자용 리드는 일단이 상기 제2저항소자의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제6수동소자용 리드는 일단이 제3커패시터의 제1단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제7수동소자용 리드는 일단이 상기 제3커패시터의 제1단자와 연결되고, 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능할 수 있다.
상기 제2패키지는 일부가 외부로 노출되며 상기 제1패키지의 상기 다이패드와 전기적으로 연결되기 위한 공통드레인용 리드를 더 구비할 수 있다.
상기 제1패키지 내의 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC는 칩 연결용 도전성 라인들이 패터닝된 제1인쇄회로기판에 실장되고, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC 각각의 단자들은 상기 칩 연결용 도전성 라인들과 전기적으로 연결되는 구조를 가지며, 상기 제2패키지 내의 상기 수동소자들은 수동소자용 도전성라인들이 패터닝된 제2인쇄회로기판에 실장되는 구조를 가질 수 있다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 전기적으로 연결되고, 상기 복수개의 칩 연결용 도전성 라인들은 일단이 상기 제1패키지 외부로 노출되어 노출부분이 외부연결단자들로써 기능하는 적어도 4개의 칩연결용 도전성 라인들로 구분되며, 상기 적어도 4개의 칩연결용 도전성 라인들 중 제1칩연결용 도전성 라인은, 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 기준전압단자(VSS)와 전기적으로 연결되고, 제2칩연결용 도전성 라인은 상기 제2FET의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 제3칩연결용 도전성 라인은 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고, 제4칩연결용 도전성 라인은 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 전기적으로 연결되는 구조를 가질 수 있다.
상기 제2패키지 내의 상기 수동소자용 도전성 라인들은 적어도 7개의 수동소자용 도전성 라인들로 구분되며, 상기 적어도 7개의 수동소자용 도전성 라인들 중 제1수동소자용 도전성 라인은 중앙부위가 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고 일단이 제1커패시터의 제1단자와 연결되고 타단은 제1저항소자의 제1단자와 연결되는 구조로 배치되며, 제2수동소자용 도전성 라인은 일단이 상기 제1커패시터의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제3수동소자용 도전성 라인은 일단이 상기 제1저항소자의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제4수동소자용 도전성 라인은 상기 제3수동소자용 리드와의 사이에 제2커패시터가 연결되며, 일단이 제2저항소자의 제1단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제5수동소자용 도전성 라인은 일단이 상기 제2저항소자의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제6수동소자용 도전성라인은 일단이 제3커패시터의 제1단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 제7수동소자용 도전성 라인은 일단이 상기 제3커패시터의 제1단자와 연결되고, 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능할 수 있다.
상기 제1패키지 내의 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC는 적층구조로 리드프레임의 다이패드에 장착되고, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC 각각의 단자들은, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC를 둘러싸는 형태로 배치되는 복수개의 칩 연결용 리드들과 전기적 연결 구조를 가지며, 상기 제2패키지 내의 상기 수동소자들은 수동소자용 도전성라인들이 패터닝된 인쇄회로기판에 실장되는 구조를 가질 수 있다.
상기 제1패키지 및 상기 제2패키지는 웨이퍼레벨 패키지일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키징 구조는, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC와, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이 하나의 칩으로 구현된 수동소자 IC가, 인쇄회로기판 상에 순차적으로 적층되어 패키징된 구조를 가진다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키징 구조는, 제1인쇄회로기판 상에 배치된 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩을 패키징한 제1패키지와; 상기 제1패키지의 상부면에 적층되며, 제2인쇄회로기판 상에 배치된 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC를 패키징한 제2패키지와; 상기 제1인쇄회로기판의 가장자리 상부면과 상기 제2인쇄회로기판의 가장자리 하부면을 서로 전기적으로 연결하며, 적어도 상기 제1패키지의 높이만큼의 사이즈를 가지는 복수의 솔더볼들과; 상기 제1인쇄회로기판 상에 배치되며, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이 배치되되, 상기 수동소자들은 상기 제1인쇄회로기판의 상부면 중 상기 제1패키지가 형성되지 않은 부분 및 상기 솔더볼들이 배치되지 않은 부분에 배치되는 구조를 가진다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키징 구조는, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이 내장된 임베디드 인쇄회로기판(Embedded PCB) 상에, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC 가 순차적으로 적층되어 패키징 된 구조를 가진다.
본 발명에 따르면, 배터리 보호회로를 이루는 칩과 수동소자들을 각각 별도의 패키지로 구현하고 이들을 머지(merge)함에 의하여 하나의 통합패키지를 구현할 수 있는 장점이 있으며, 외부의 충격에 강하고 파손의 우려가 적은 장점이 있다. 또한 기존 저항과 커패시터가 차지하는 공간, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 또한 테스트가 용이하고 공정단순화를 이룰 수 있으며, 제조 및 유지비용이 절감될 수 있다. 또한 발열이 많은 FET칩이 패키지의 외부 공기층과 가깝게 패키징할 수 있어 발열(방열)특성이 우수한 배터리 보호회로를 구현하는 것이 가능하다. 또한 패키지 별로 따로 사용이 가능하므로 재고관리가 용이한 효과가 있다.
도 1은 일반적인 배터리 보호회로도이다.
도 2는 상기 제1패키지를 구성하는 칩들 및 칩연결용 리드들의 배치도이다.
도 3은 상기 제1패키지의 단면도이다.
도 4는 상기 제1패키지의 평면도 및 저면도를 나타낸 것이다.
도 5는 상기 제2패키지 내의 수동소자들 및 수동소자용 리드들의 배치구조를 나타낸 것이다.
도 6은 상기 제2패키지의 단면도이다.
도 7은 상기 제2패키지의 평면도(a) 및 저면도(b)를 나타낸 것이다.
도 8 내지 도 10은 상기 제1패키지 및 상기 제2패키지를 적층하여 통합패키지를 구현한 모습을 도시한 단면도들이다.
도 11 내지 도 13은 본 발명의 다른 실시예들에 따른 배터리 보호회로의 패키징 구조들을 나타낸 단면도들이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 일반적인 배터리 보호회로를 나타낸 것이다.
도 1에 도시된 바와 같이, 배터리(V1)의 양 단자는 보호회로에 연결되고, 보호회로는 충전시에 단자(+,-)를 통해 충전회로에 연결되고, 방전 시에 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)가 부착되게 된다.
상기 배터리 보호회로(500)는 듀얼 FET칩(110), 프로텍션 IC(120), 저항(R1,R2), 및 커패시터(C1,C2,C3)의 연결구조를 가진다.
상기 듀얼 FET칩(110)은 드레인 공통 구조를 가지는 제1FET(FET1)와 제2FET(FET2)로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리(V1)의 (+)단자와 연결되고 제1노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 상태를 감지하기 위한 감지단자(V-단자), 과방전 상태에서 제1FET(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제2FET(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)단자를 갖는다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
저항(R1)을 크게 하면 전압 검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2FET(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
커패시터(C2)는 제1노드(n1)과 제2노드(n2) 사이에 연결되고, 커패시터(C3)는 상기 제2노드(n2)와 상기 제1소오스 단자(S1)(또는 VSS 단자) 사이에 연결되는 구조를 가진다. 커패시터(C2,C3)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2,C3)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다.
본 발명에서는 상기 배터리 보호회로(500)의 패키징시 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)을 패키지한 제1패키지(200)와 저항(R1,R2) 및 커패시터(C1,C2,C3) 등의 수동소자들을 별도로 패키징한 제2패키지(300)로 구분하여 별도로 패키징을 수행하고, 후속공정으로 상기 제1패키지(200)와 상기 제2패키지(300)를 적층구조로 통합패키징하여 구현하고 있다. 이하 설명한다.
도 2 내지 도 10은 본 발명의 실시예들에 따른 배터리 보호회로의 패키징 구조를 나타낸 것으로, 도 2 내지 도 4는 제1패키지(200)의 패키징 구조를 나타낸 것이고, 도 5 내지 도 7는 제2패키지(300)의 패키징 구조를 나타낸 것이고, 도 8 내지 도 10은 통합패키지(500)의 패키징 구조를 나타낸 것이다.
상기 제1패키지(200) 및 상기 제2패키지(300)는 리드프레임에 칩이나 수동소자들이 장착되는 구조로 패키징되는 것도 가능하고, 인쇄회로기판(PCB)에 실장되는 구조로 패키징되는 것도 가능하다.
또한 상기 제1패키지(200) 및 상기 제2패키지(300)는 웨이퍼레벨 패키지 구조(Wafer-Level Processed Stack Package)로써 적층되는 것도 가능하다. 웨이퍼레벨 패키지 구조는 칩을 관통하는 구멍을 뚫고 이곳을 통해 회로의 전극을 서로 연결시키는 관통 전극형 패키지 방식으로, 두 칩을 연결하기 위한 별도의 배선이 필요 없기 때문에 불필요한 간격이나 공간이 없어져 패키지 크기를 줄이고 성능을 높일 수 있다
이하에서는 리드프레임에 장착되어 패키징되는 경우만을 도면을 통하여 설명하고, 인쇄회로기판에 실장되어 패키징되는 경우는 설명으로 대체하기로 한다.
도 2는 상기 제1패키지(200)를 구성하는 칩들 및 칩연결용 리드들(CL)의 배치도이고, 도 3은 상기 제1패키지(200)의 단면도이고, 도 4는 상기 제1패키지(200)의 평면도(a) 및 저면도(b,c)를 나타낸 것이다.
도 2 내지 도 3에 도시된 바와 같이, 상기 제1패키지(200)는, 상기 듀얼 FET칩(110)의 상부면에, 상기 프로텍션(protection) IC(120)를 적층하여 패키징하게 된다.
상기 듀얼 FET칩(110) 및 상기 프로텍션IC(120)는 복수의 칩 연결용 리드들(CL)과 다이패드(130)를 구비한 리드프레임에 장착되는 구조로 패키징 된다.
우선 도 2에 도시된 바와 같이, 상기 듀얼 FET 칩(110)은 상기 다이패드(130)의 상부면에 장착 배치되고, 이후 복수의 칩 연결용 리드들(CL)과 상기 듀얼 FET칩(110) 및 상기 프로텍션IC(120)의 외부연결단자와 와이어본딩을 통해 전기적연결구조를 형성하고, 몰딩용 물질을 사용하여 몰딩하여 제1패키지(200)를 형성하게 된다.
상기 듀얼 FET 칩(110)은 공통드레인 구조의 제1FET 및 제2FET 즉 2개의 FET를 내장하고 있으며, 외부연결단자는 제1FET의 제1게이트단자(G1) 및 제1소오스 단자(S1)와 제2FET의 제2게이트 단자(G2) 및 제2소오스 단자(S1)를 상기 듀얼 FET칩(110)의 상부면에 구비하는 구조를 가진다. 또한, 공통드레인 단자(D)가 상기 듀얼 FET 칩(110)의 하부면에 구비되는 구조를 가진다.
상기 듀얼 FET 칩(110)은 공통드레인 단자가 상기 듀얼 FET 칩(110)의 하부면에 구비됨으로, 상기 다이패드(130)의 상부면에 상기 듀얼 FET 칩(110)이 배치되는 것 만으로, 상기 다이패드(130)는 상기 공통드레인단자(D)와 전기적으로 연결되게 된다. 고정배치를 위해 도전성 재질의 접착제를 통해 접착하는 것도 가능하다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진자 에게 잘 알려진 바와 같이, 상기 다이패드(130)는 금속재질로 도전성이 우수하다.
상기 프로텍션 IC(120)는 상기 듀얼 FET칩(110)의 상부면에 적층 배치되는 구조를 가진다. 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 외부연결단자들이 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. 이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있고, 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)은 절연성 재질의 접착제로 접착될 수 있다.
통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 다이패드(130)를 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 다이패드(130)에 가장 인접 배치되는 것이 유리할 것이다. 또한 패키징 후에 상기 듀얼 FET칩(110)이 상기 다이패드(130)를 통하여 제1패키지(200) 또는 통합패키지(500) 외부로 방열하는 것이 가능하다는 장점이 있다.
상기 프로텍션 IC(120)가 상기 듀얼 FET칩(110)의 상부면에 적층 배치된 이후에 상기 프로텍션 IC(120)의 DO 단자(DO)는, 상기 제1게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 CO단자(CO)는, 상기 제2게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되게 된다.
상기 칩 연결용 리드들(CL)은 상기 듀얼 FET칩(110) 및 상기 프로텍션 IC(120)를 둘러싸는 형태로 적어도 4개가 배치될 수 있다. 상기 칩연결용 리드들(CL)은 경우에 따라 하나의 칩연결용 리드가 일부에서 두 개의 부분으로 분리되어 상기 제1패키지 외부로 노출되는 부분은 2개의 부분으로 나타나도록 배치되는 것도 가능하고, 상기 프로텍션 IC(120)의 사용되지 않는 단자들과 연결되는 별도의 칩연결용 리드가 더 배치되는 것도 가능하다.
그리고 상기 칩 연결용 리드들(CL)은 도 2에 도시된 배치구조이외에도 다양한 형태나 구조로 배치되는 것이 가능하다.
상기 칩 연결용 리드들(CL)은 적어도 4개의 칩연결용 리드들, 즉 제1 내지 제4 칩연결용 리드(CL1,CL2,CL3,CL4,CL5, 통칭하여 'CL')로 구분되며, 도 2에서 제4칩연결용 리드(CL4)와 제5칩연결용 리드(CL5)는 상기 프로텍션 IC(120)의 VDD 단자와 와이어를 통해 전기적으로 연결되는 리드로써, 상기 프로텍션 IC(120)의 VDD 단자(VDD)와 연결되는 부분은 합쳐진 상태로 있고, 가장자리 부위에서는 두 개의 리드로 분리되어 있는 구조를 가진다.
상기 복수개의 칩 연결용 리드들(CL)은 상기 제1패키지(200)의 외부연결단자들로 기능하기 위해서, 일단이 상기 제1패키지(200) 외부로 노출되어 있고, 타단은 상기 듀얼 FET칩(110) 또는 상기 프로텍션 IC(120)의 단자들과 전기적으로 연결되게 된다.
상기 적어도 4개의 칩연결용 리드들(CL) 중 제1칩연결용 리드(CL1)는, 상기 제1소오스단자(S1) 및 상기 프로텍션 IC(120)의 기준전압단자(VSS)와 전기적으로 연결되는 배치구조를 가진다.
그리고 제2칩연결용 리드(CL2)는 상기 제2소오스단자(S2)와 와이어 본딩을 통해 전기적으로 연결되고, 제3칩연결용 리드(CL3)는 상기 프로텍션 IC(120)의 V-단자(V-)와 전기적으로 연결되는 구조를 가진다,
제4칩연결용 리드(CL4,CL5)는 상기 프로텍션 IC(120)의 VDD 단자(VDD)와 전기적으로 연결되는 구조를 가지게 된다.
상기 복수의 칩 연결용 리드들(CL)과 상기 듀얼 FET칩(110) 및 상기 프로텍션IC(120)의 외부연결단자와 와이어본딩을 통해 전기적연결구조를 형성하게 되면, 몰딩등의 패키징 공정을 통해 도 3에 도시된 바와 같은 구조의 제1패키지(200)를 완성하게 된다.
도 3에는 상기 다이패드(130) 상부면에 상기 듀얼 FET칩(110)이 배치되고, 상기 듀얼FET 칩(110)의 상부면에 상기 프로텍션 IC(120)가 배치되고, 단자들이 상기 칩연결용 리드들(CL)과 와이어(w)가 본딩된 구조로 패키징된 구조가 나타나 있다.
도 4는 상기 제1패키지(200)의 평면도(a) 및 저면도(b,c,d)를 나타낸 것이다.
도 4a에 도시된 바와 같이, 상기 제1패키지(200)의 상부면은 몰딩물질만이 보이고,
도 4b, 도 4c, 도 4d는 상기 제1패키지(200)의 다양한 저면 구조를 나타낸 것으로, 도 4b 내지 도 4d에 도시된 바와 같이, 상기 제1패키지(200)의 하부면(저면)에는 상기 제1패키지(200)의 외부연결단자로 기능하는 상기 칩연결용 리드들(CL1,CL2,CL3,CL4,CL5)의 노출부분이 나타나 있다.
상기 듀얼 FET칩(110)의 공통드레인 단자와 전기적으로 연결되는 상기 다이패드(130)는 도 4b 및 도 4c에 도시된 바와 같이, 다이패드(130)의 하부면이 상기 제1패키지(200) 외부로 노출되도록 하여 외부연결단자로써 기능함과 동시에 방열특성을 개선하도록 할 수 있다. 또한 도 4c에서 사용되지 않는 리드 또는 다이패드(NC)는 상기 프로텍션 IC(120)의 사용하지 않는 단자와 연결되며, 필요에 따라 외부와 연결하기 위해 구비된다. 이는 또한 방열 기능을 수행할 수도 있다.
이와 달리, 도 4d에 도시된 바와 같이, 상기 다이패드(130)를 상기 제1패키지(200) 외부로 노출되지 않도록 하고 대신 상기 다이패드(130)와 전기적으로 연결되는 칩연결용 리드(CL6)를 추가적으로 배치하고 일부가 상기 제1패키지(200) 외부로 노출되도록 패키징하는 것이 가능하다.
상기 칩연결용 리드들(CL1,CL2,CL3,CL4,CL5)은 상기 제1패키지(200)의 저면에 노출되어 상기 제1패키지(200)의 외부연결단자로 기능하도록 배치하고 있으나, 이와 달리 상기 제1패키지(200)의 측면이나 상부면에 노출되도록 배치하는 것도 가능하고, 일부는 저면, 일부는 상부면이나 측면에 노출되도록 배치하는 것도 가능하다.
이상 리드프레임을 이용한 제1패키지(200)의 패키징 방법을 설명하였다. 상기 리드프레임 대신 인쇄회로기판을 이용하는 경우에는, 인쇄회로기판에 적어도 4개의 칩연결용 도전성 라인들을 패터닝하고, 상기 인쇄회로기판 상에 상기 듀얼 FET칩(110) 및 프로텍션IC(120)를 실장하게 된다. 우선 칩 배치영역에 상기 듀얼 FET칩(110)을 실장하고, 상기 듀얼 FET칩(110)의 상부면에 프로텍션IC(120)를 접착 등의 방법으로 실장한다. 그리고, 와이어 또는 배선을 통해 상기 칩연결용 도전성 라인들과 상기 듀얼 FET칩(110)의 상부면에 프로텍션IC(120)의 단자들과 전기적 연결을 수행한 후에 패키징하게 된다.
상기 리드프레임을 이용하여 상기 제1패키지(200)를 구현하는 경우가 상기 인쇄회로기판을 이용하여 상기 제1패키지(200)를 구현하는 경우보다, 다이패드(130)를 통하여 방열이 가능하므로 방열특성이 우수할 것으로 기대된다.
도 5는 상기 제2패키지 내의 수동소자들 및 수동소자용 리드들의 배치구조(저면쪽에서 바라본 배치구조)를 나타낸 것이고, 도 6은 상기 제2패키지의 단면도이고, 도 7은 상기 제2패키지의 평면도(top view)(a) 및 저면도(bottom view)(b)를 나타낸 것이다. 특히 도 5는 수동소자들 및 수동소자용리드들의 배치예들을 도 5a와 도 5b로 나누어 도시하였다.
도 5 내지 도 7에 도시된 바와 같이, 상기 제2패키지(300)는 저항(R1,R2) 및 커패시터(C1,C2,C3) 등의 수동소자들이 복수개의 도전성 라인들인 복수개의 수동소자용 리드들(PL) 사이를 서로 연결하는 구조로 배치되어 패키징 된다.
도 5 및 도 6에 도시된 바와 같이, 상기 제2패키지(300) 내의 상기 수동소자용 리드들(PL)은 적어도 7개의 수동소자용 리드들(PL1,PL2,PL3,PL4,PL5,PL6,PL7, 통칭하여 'PL')로 구분될 수 있으며, 경우에 따라 5 또는 6개의 수동소자용 리드들(PL)로 배치되는 것도 가능하고, 그 이하의 수동소자용 리드들(PL)로 배치되는 것도 가능하다.
상기 적어도 7개의 수동소자용 리드들(PL) 중 제1수동소자용 리드(PL1)는 도 5a에 도시된 바와 같이, 중앙부위가 상기 제2패키지(300) 외부로 노출되어 외부연결단자로 기능하고 일단이 제1커패시터(C1)의 제1단자와 연결되고 타단은 제1저항소자(R1)의 제1단자와 연결되는 구조로 배치될 수 있다.
상기 제1수동소자용 리드(PL1)는 중앙부위가 상기 제2패키지(300) 외부에 노출되어 외부연결단자로 기능하고, 상기 중앙부위에서 구부러져서 일단과 타단이 제1방향(가로방향)으로 평행하게 배치되며, 상기 제2패키지(300)의 측면(좌측면)으로 중앙부위가 노출되는 구조를 가진다.
도 5b에 도시된 바와 같이, 상기 제1수동소자용 리드(PL1)는 일단이 상기 제2패키지(300) 외부로 노출되어 외부연결단자로 기능하고, 중앙부위는 상기 제1커패시터(C1)의 제1단자와 연결되고 타단은 제1저항소자(R1)의 제1단자와 연결되는 구조로 배치될 수도 있다. 이때 상기 제1수동소자용 리드(PL1)는 일단이 상기 제2패키지(300) 외부에 노출되어 외부연결단자로 기능하고, 중앙부위와 타단부분에서 상기 제1커패시터(C1) 및 제1저항소자(R1)과 연결되도록 일단과 타단이 제1방향(가로방향)으로 평행하게 배치되며, 상기 제2패키지(300)의 측면(좌측면)으로 중앙부위가 노출되는 구조를 가진다.
제2수동소자용 리드(PL2)는 일단이 상기 제1커패시터(C1)의 제2단자와 연결되고 타단은 상기 제2패키지(300) 외부로 노출되어 외부연결단자로 기능하도록 배치된다.
상기 제2수동소자용 리드(PL2)는 제1방향과 직교되는 제2방향(세로방향)으로 일정길이를 가지고 배치되며, 상기 제2패키지(300)의 저면으로 타단이 노출되는 구조를 가진다.
제3수동소자용 리드(PL3)는 일단이 상기 제1저항소자(R1)의 제2단자와 연결되고 타단은 상기 제2패키지(300) 외부로 노출되어 외부연결단자로 기능하도록 배치된다.
상기 제3수동소자용 리드(PL3)는 제2방향으로 일정길이를 가지고 배치되고, 상기 제1저항소자(R1)과 연결되기 위해 일단부분이 제1방향으로 구부러진 배치구조를 가지고 배치되며, 상기 제2패키지(300)의 저면으로 타단이 노출되는 배치구조를 가진다.
제4수동소자용 리드(PL4)는 상기 제3수동소자용 리드(PL3)와의 사이에 제2커패시터(C2)가 연결되며, 일단이 제2저항소자(R2)의 제1단자와 연결되고 타단은 상기 제2패키지(300) 외부로 노출되어 외부연결단자로 기능하도록 배치된다.
상기 제4수동소자용 리드(PL4)는 제2방향으로 일정길이를 가지고 배치되고, 상기 제3수동소자용 리드(PL3)와는 상기 제2커패시터(C2)의 사이즈 만큼 또는 그 보다 더 큰 간격 만큼 이격되어 배치되고, 상기 제2패키지(300)의 저면으로 타단이 노출되는 배치구조를 가진다.
제5수동소자용 리드(PL5)는 일단이 상기 제2저항소자(R2)의 제2단자와 연결되고 타단은 상기 제2패키지(300) 외부로 노출되어 외부연결단자로 기능하도록 배치된다.
상기 제5수동소자용 리드(PL5)는 제1방향으로 일정길이를 가지고 배치되고, 상기 제2패키지(300)의 측면(우측면)으로 타단이 노출되는 구조를 가진다.
제6수동소자용 리드(PL6)는 일단이 제3커패시터(C3)의 제1단자와 연결되고 타단은 상기 제2패키지(300) 외부로 노출되어 외부연결단자로 기능하도록 배치된다.
상기 제6수동소자용 리드(PL6)는 제1방향으로 일정길이를 가지고 배치되고, 상기 제2패키지(300)의 측면(우측면)으로 타단이 노출되는 구조를 가진다. 또한 상기 제6수동소자용 리드(PL6)는 상기 제2패키지(300)의 측면(우측면)뿐 아니라 상기 제2패키지(300)의 저면으로도 노출부위를 가질 수 있다. 이는 상기 제1패키지와의 추가패키징을 통한 통합패키지의 구성 및 통합패키지 구성 이후의 통합패키지의 외부연결단자의 구성을 위한 것이다.
제7수동소자용 리드(PL7)는 일단이 상기 제3커패시터(C3)의 제1단자와 연결되고, 타단은 상기 제2패키지(300) 외부로 노출되어 외부연결단자로 기능하도록 배치될 수 있다.
상기 제7수동소자용 리드(PL7)는 제1방향으로 일정길이를 가지고 배치되고, 상기 제2패키지(300)의 측면(좌측면)으로 타단이 노출되는 구조를 가진다. 또한 상기 제7수동소자용 리드(PL7)는 상기 제2패키지(300)의 측면(좌측면)뿐 아니라 상기 제2패키지(300)의 저면으로도 노출부위를 가질 수 있다. 이는 상기 제1패키지와의 추가패키징을 통한 통합패키지의 구성 및 통합패키지 구성 이후의 통합패키지의 외부연결단자의 구성을 위한 것이다.
필요에 따라, 상기 제2패키지(300) 내에는 공통드레인용 리드(PL8)가 더 배치될 수 있다. 상기 공통드레인용 리드(PL8)는 제1패키지(200)의 상기 다이패드(130)와 직접 또는 간접적(CL6을 통하여 연결되는 경우)으로 연결(전기적 연결)되기 것이다. 따라서, 상기 공통드레인용 리드(PL8)는 수동소자와는 연결됨이 없이 외부연결단자로서만 기능하게 된다. 상기 공통드레인용 리드(PL8)는 상기 제1패키지(200)의 다이패드(130) 또는 칩연결용 리드(CL6)가 통합패키지(500)의 외부연결단자로써 기능하지 못하거나, 추가적인 외부연결단자가 필요한 경우에 구비될 수 있다.
상기 수동소자용 리드들(PL) 중 제6수동소자용 리드(PL6) 및 제7수동소자용 리드(P7) 만이 상기 제2패키지 외부로 노출되는 외부연결단자가 2개가 구비되는 것으로 도시되고 설명하고 있으나, 이외에 다른 수동소자용 리드들(PL1,PL2,PL3,PL4,PL5)도 2개 또는 그 이상의 부위가 외부로 노출되도록 배치하는 것도 가능하다. 또한 도 6에 도시된 바와 같이, 각각의 수동소자용 리드들(PL)이 2차원 평면이 아닌 3차원 공간에서 자유롭게 상하 또는 좌우로 구부러지고 변형된 구조로 배치되는 것이 가능하다.
도 6에는 상술한 배치구조를 가지는 수동소자들(R1,R2,C1,C2,C3) 및 수동소자용 리드들(PL)이 몰딩 등의 공정을 통해 패키징된 모습을 보여주고 있다.
도 7a에 도시된 바와 같이, 상기 제2패키지(300)의 상부면에는 상기 수동소자용 리드들(PL) 중 제1수동소자용 리드(PL1), 제5수동소자용 리드(PL5), 제6수동소자용 리드(PL6) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL6a), 제7수동소자용 리드(PL7) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL7a)이 상기 제2패키지(300)의 가장자리에서 일부 돌출된 구조를 가지고 있다. 이는 측면에의 와이어 본딩 등 전기적 연결을 용이하게 하기 위함이다.
상기 제1수동소자용 리드(PL1), 제5수동소자용 리드(PL5), 제6수동소자용 리드(PL6) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL6a), 제7수동소자용 리드(PL7) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL7a)은 상기 제2패키지(300)의 측면부분에만 돌출되어 노출되는 것이 아니라, 측면부분에서 상기 제2패키지(300)의 상부면까지 노출부위가 연장되어 배치되는 것도 가능하다.
도 7b에 도시된 바와 같이, 상기 제2패키지(300)의 저면에는 제1수동소자용 리드(PL1), 제2수동소자용 리드(PL2), 제3수동소자용 리드(PL3), 제4수동소자용 리드(PL4), 제5수동소자용 리드(PL5), 제6수동소자용 리드 중 측면 노출부분(PL6a) 및 저면 노출부분(PL6b), 제7수동소자용 리드 중 측면 노출부분(PL7a) 및 저면 노출부분(PL7b)이 나타나 있다. 이들은 상기 제2패키지(300)의 외부연결단자로서 기능한다.
상기 제1수동소자용 리드(PL1), 제5수동소자용 리드(PL5), 제6수동소자용 리드(PL6) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL6a), 제7수동소자용 리드(PL7) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL7a)은 측면에서 일부 돌출되어 배치되는 구성을 가지고, 제2수동소자용 리드(PL2), 제3수동소자용 리드(PL3), 제4수동소자용 리드(PL4), 제6수동소자용 리드 중 저면 노출부분(PL6b), 제7수동소자용 리드 중 저면 노출부분(PL7b)은 상기 제2패키지(300)의 저면에 일부 노출되는 배치구성을 가진다.
이외에 상기 제1수동소자용 리드(PL1), 제5수동소자용 리드(PL5), 제6수동소자용 리드(PL6) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL6a), 제7수동소자용 리드(PL7) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL7a)은 상기 제2패키지(300)의 측면부분에만 돌출되어 노출되는 것이 아니라, 측면부분에서 상기 제2패키지(300)의 저면까지 노출부위가 연장되어 배치되는 것도 가능하다.
여기서는 도시되지 않았으나 상기 공통드레인용 리드(PL8) 또한 상기 제2패키지(300)의 저면에 일부가 노출되는 구조를 가질 수 있다.
상기 제2패키지(300)에서 측면으로 노출되어 외부연결단자로 기능하는, 제1수동소자용 리드(PL1), 제5수동소자용 리드(PL5), 제6수동소자용 리드(PL6) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL6a), 제7수동소자용 리드(PL7) 중 상기 제2패키지(300)의 측면으로 노출된 부분(PL7a)은 측면을 통한 전기적 연결의 편의성을 위해 측면에서 일정길이로 돌출된 구조를 가질 수 있으며, 이들 각각은 상기 제1패키지(200)의 칩연결용 리드들(CL) 각각과 전기적 연결구조를 가진다.
즉 상기 제1수동소자용 리드(PL1)는 통합패키지(500)를 위해 상기 제1패키지(200)의 제4칩연결용 리드(CL4 또는 CL5)와 와이어 본딩 등을 통해 전기적으로 연결되기 위한 것이고, 상기 제5수동소자용 리드(PL5)는 상기 제1패키지의 제3칩연결용 리드(CL3)와 와이어 본딩 등을 통해 전기적으로 연결되기 위한 것이다.
그리고, 상기 제6수동소자용 리드(PL6, 특히 PL6a)는 상기 제1패키지(200)의 제2칩연결용 리드(CL2)와 와이어 본딩 등을 통해 전기적으로 연결되기 위한 것이고, 상기 제7수동소자용 리드(PL7, 특히 PL7a))는 상기 제1패키지(200)의 제1칩연결용 리드(CL1)와 와이어 보딩 등을 통해 전기적으로 연결되기 위한 것이다.
이외에 상기 제2수동소자용 리드(PL2) 또는 제7수동소자용 리드 중 저면 노출부(PL7b)는 VSS 연결단자로 기능하고, 상기 제3수동소자용 리드(PL3)는 도 1에서의 배터리(V1)의 (+)단자와 연결되기 위한 연결단자로, 제2수동소자용 리드(PL2) 또는 제7수동소자용 리드 중 저면 노출부(PL7b)는 도 1의 배터리(V1)의 (-) 단자와 연결되기 위한 연결단자로 기능하고, 상기 제3 및 제4수동소자용 리드(PL3,PL4)는 도 1의 전자기기나 충전기 연결을 위한 (+)(-)단자와 연결되기 위한 연결단자로 기능하게 된다. 제6수동소자용 리드(PL6) 중 저면 노출부분(PL6b)은 도 1의 전자기기 연결을 위한 (-)단자와 연결되기 위한 연결단자로 기능한다.
상기 수동소자용 리드들(PL)은 상기 제2패키지(300)의 저면 또는 측면에 노출되어 상기 제2패키지(300)의 외부연결단자로 기능하도록 배치하고 있으나, 이와 달리 상기 제2패키지(300)의 상부면 및 측면, 또는 모두가 상부면 또는 저면에 노출되도록 배치하는 것도 가능하다.
상기 제2패키지(300)의 저면에 일부 노출되는 배치구성을 가지는 상기 제2수동소자용 리드(PL2), 제3수동소자용 리드(PL3), 제4수동소자용 리드(PL4), 제6수동소자용 리드 중 저면 노출부분(PL6b), 제7수동소자용 리드 중 저면 노출부분(PL7b)은 후속공정을 통해 구현되는 통합패키지의 외부연결단자로서도 기능하도록 구현하는 것이 가능하다. 이는 상기 제2패키지(300)의 측면노출부분의 경우에도 가능하다.
이상 리드프레임을 이용한 제2패키지(300)의 패키징 방법을 설명하였다. 상기 리드프레임 대신 인쇄회로기판을 이용하는 경우에는, 인쇄회로기판에 수동소자용 도전성 라인들을 패터닝하고, 상기 인쇄회로기판 상에 상기 수동소자들(R1,R2,C1,C2,C3)을 실장한 후에 패키징하게 된다.
리드프레임을 이용하여 제2패키지를 구현할지 또는 인쇄회로기판을 이용하여 제2패키지를 구현할 지 여부는 필요에 따라 선택가능하다.
도 8 내지 도 10은 상기 제1패키지 및 상기 제2패키지를 적층하여 통합패키지를 구현한 모습을 도시한 단면도들이다.
도 8에 도시된 바와 같이, 상기 통합패키지는 도 3의 제1패키지(200)의 상부면이 도 6의 제2패키지(300)의 상부면과 접하도록, 상기 제2패키지(300)의 상부면에 상기 제1패키지(200)를 적층하여 통합패키지를 구현하였다.
즉 상기 제2패키지(300)의 상부면에 상기 제1패키지(200)를 적층하고 와이어 본딩 등의 연결방법을 통해 상기 제1패키지(200)의 칩 연결용리드들(CL)의 노출부분과 상기 제2패키지(300)의 수동소자용 리드들(PL)의 노출부분을 와이어 본딩 등의 전기적 연결방법을 통해 전기적으로 도 1과 같은 등가회로를 구현하고, 몰딩등의 공정을 통해 통합패키지를 구현하게 된다.
상기 제1패키지(200)의 칩 연결용리드들(CL)의 노출부분(외부연결단자들)과 상기 제2패키지(300)의 수동소자용 리드들(PL)의 노출부분(외부연결단자들)의 전기적 연결은 상기 와이어 본딩(wire bonding)방법 이외에도, 탭본딩(TAB bonding) 및 솔더볼을 이용한 방법 중에서 선택된 어느 하나의 방법으로 수행될 수 있다.
도 8의 구조의 경우 열이 많이 발생되는 듀얼FET 칩(110)이 통합패키지의 맨 상층에 위치하도록 함으로써 방열특성을 개선하는 것이 가능하다.
도 9에 도시된 바와 같이, 상기 통합패키지는 도 3의 제1패키지(200)의 상부면이 도 6의 제2패키지(300)의 하부면과 접하도록, 상기 제1패키지(200)의 상부면에 상기 제2패키지(300)를 적층하여 통합패키지를 구현하였다.
즉 상기 제1패키지(200)의 상부면에 상기 제2패키지(300)를 적층하고 와이어 본딩 등의 연결방법을 통해 상기 제1패키지(200)의 칩 연결용리드들(CL)의 노출부분과 상기 제2패키지(300)의 수동소자용 리드들(PL)의 노출부분을 와이어 본딩(wire bonding)방법, 탭본딩(TAB bonding) 및 솔더볼을 이용한 방법 중에서 선택된 어느 하나의 방법 등의 전기적 연결방법을 통해 전기적으로 도 1과 같은 등가회로를 구현하고, 몰딩등의 공정을 통해 통합패키지를 구현하게 된다.
특히 도 9에서는 상기 제1패키지(200)의 칩 연결용리드들(CL)의 노출부분과 상기 제2패키지(300)의 수동소자용 리드들(PL)의 노출부분을 일정 길이로 길게 하고, 상기 제2패키지(300)의 수동소자용 리드들(PL)의 노출부분을 일정각도로 구부러지도록 하여 전기적 연결 없이 상기 제2패키지(300)의 수동소자용 리드들(PL)와 상기 제1패키지(200)의 칩 연결용 리드들(CL)이 직접 연결이 가능하도록 하였다.
이 경우 또한 열이 많이 발생되는 듀얼FET 칩(110)이 통합패키지의 맨 하층에 위치하도록 함으로써 방열특성을 개선하는 것이 가능하다.
도 10은 리드프레임을 이용하여 패키징된 도 3의 제1패키지(200)와 인쇄회로기판을 이용하여 패키징된 제2패키지(300)를 이용하여 구현한 통합패키지의 단면도이다.
도 10에 도시된 바와 같이, 도 3의 제1패키지(200)의 상부면에 상기 제2패키지(300)의 인쇄회로기판(150)의 저면이 접하도록 상기 제1패키지(200)의 상부면에 상기 제2패키지(300)를 적층하여 통합패키지를 구현하였다.
즉 상기 제1패키지(200)의 상부면에 상기 제2패키지(300)를 적층하고 인쇄회로기판의 가장자리부분에 구비된 외부연결단자들과 상기 제1패키지(200)의 칩 연결용리드들(CL)의 노출부분을 와이어 본딩(wire bonding)방법 이외에도, 탭본딩(TAB bonding) 및 솔더볼을 이용한 방법 중에서 선택된 어느 하나의 방법 등의 전기적연결방법을 통해 전기적으로 도 1과 같은 등가회로를 구현하고, 몰딩등의 공정을 통해 통합패키지를 구현하게 된다.
이 경우 또한 열이 많이 발생되는 듀얼FET 칩(110)이 통합패키지의 맨 하층에 위치하도록 함으로써 방열특성을 개선하는 것이 가능하다.
상술한 바와 같이, 본 발명의 일 실시예에 따르면, 배터리 보호회로를 구성하는 듀얼 FET칩과 프로텍션 IC를 적층하여 제1패키지로 구현하고, 상기 배터리 보호회로에 사용되는 수동소자들을 적절히 배치하여 제2패키지를 구현하고, 두 개의 패키지를 적층 및 머지(merge)하여 통합패키지를 구현함에 의해, 집적화 및 소형화를 이룰 수 있는 장점이 있으며, 발열이 많은 듀얼 FET칩이 패키징된 부분을 배터리 팩 쪽이 아닌 공기층 쪽으로 향하도록 배치 및 패키징하는 것이 가능해 발열특성 또는 방열특성이 우수한 배터리 보호회로가 가능해진다. 그리고 각각의 패키지를 별도로 사용하는 것이 가능해 재고관리면에서 효율적이다.
도 11 내지 도 13은 본 발명의 다른 실시예들에 따른 배터리 보호회로의 패키징 구조를 나타낸 단면도들이다. 도 11은 3개의 칩들을 적층하여 배터리 보호회로의 패키징 구조를 구현한 것이고, 도 12는 2개의 패키지들을 솔더볼을 이용하여 적층하는 배터리 보호회로의 패키징 구조를 구현한 것이고, 도 13은 임베디드 인쇄회로기판(Embedded PCB)을 이용하여 배터리 보호회로의 패키징 구조를 구현한 것이다.
도 11에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 배터리 보호회로의 패키징 구조는 인쇄회로기판(150a) 상에 상기 듀얼 FET칩(110), 프로텍션 IC(120), 및 상기 수동소자들이 내장된 수동소자 IC(Passive Component IC)(350)가 순차적으로 적층된 구조를 가진다. 즉 상기 인쇄회로기판(150a) 상에 상기 듀얼 FET칩(110)을 적층하고, 상기 듀얼 FET칩(110)의 상부면에 상기 프로텍션 IC(120)를 적층하고, 상기 프로텍션 IC(120)의 상부면에 및 상기 수동소자 IC(350)를 적층하고, 각 단자들을 전기적으로 연결하여 패키징한 구조를 가진다. 상기 인쇄회로기판(150a)의 하부면에는 다른 기기와의 연결을 위한 솔더볼(Sa)이 구비될 수 있다.
상기 듀얼 FET칩(110), 프로텍션 IC(120), 및 상기 수동소자 IC(350)는, 와이어 본딩(wire bonding)방법, 탭본딩(TAB bonding) 및 솔더볼을 이용한 방법 중에서 선택된 어느 하나의 방법 등의 전기적 연결방법을 통해 전기적으로 도 1과 같은 등가회로를 구현하고, 몰딩 등의 공정을 통해 패키징되게 된다.
상기 듀얼 FET칩(110), 프로텍션 IC(120), 및 상기 수동소자 IC(350)의 적층 순서는 다양하게 변경될 수 있다.
상기 수동소자 IC(350)는 상기 저항(R1,R2) 및 커패시터(C1,C2,C3) 등의 수동소자들이 내장되어 있으며, 도 1의 전기적 연결구조 또는 도 5의 전기적 연결구조를 가지게 된다.
상술한 바와 같은 패키징 구조는 종래의 PCM(Protection Circuit Module) 공정을 줄 일수 있는 장점이 있으며, 소형화 및 집적화를 이룰 수 있는 장점이 있다.
도 12에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 배터리 보호회로의 패키징 구조는, 제1패키지(210) 및 제2패키지(220)이 적층구조를 가진다.
상기 제1패키지(210)는 제1인쇄회로기판(150c) 상에 상기 듀얼 FET칩(110)을 배치하여 패키징한 것이고, 상기 제2패키지(220)는 제2인쇄회로기판(150b) 상에 상기 프로텍션(protection) IC(120)를 배치하여 패키징 한 것이다.
여기서 상기 제1패키지(210)는 상기 제1인쇄회로기판(150c) 전체를 패키징한 것이 아니라, 상기 듀얼 FET칩(110)의 배치영역만을 패키징 한 구조를 가지게 된다. 즉 상기 제1인쇄회로기판(150c) 상에는 상기 제1패키지(210)가 구현되고, 그 외에 공간에 솔더볼(Sb) 및 수동소자들(RC)의 배치공간이 구비된다.
상기 제1인쇄회로기판(150c) 상에는 상기 듀얼 FET칩(110)의 전기적 연결을 위한 도전성 라인들이 패터닝되어 있고, 와이어 본딩방법, 솔더링 방법, 탭(TAB) 본딩 등의 방법으로 전기적 연결이 가능하다. 그리고, 상기 제1인쇄회로기판(150c) 상에는 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자(R1,R2) 및 적어도 하나의 커패시터(C1,C2,C3)를 포함하는 수동소자들(R,C)이 배치되기 위한 공간 및 전기적 연결을 위한 도전성 라인들이 패터닝 되게 된다.
그리고 상기 제2인쇄회로기판(150b) 상에는 상기 프로텍션(protection) IC(120)의 전기적 연결을 위한 도전성 라인들이 패터닝되어 있고, 와이어 본딩방법, 솔더링 방법, 탭(TAB) 본딩 등의 방법으로 전기적 연결이 가능하다. 상기 제1인쇄회로기판(150c)의 하부면에는 다른 기기와의 연결을 위한 솔더볼(Sa)이 구비될 수 있다.
상기 제1패키지(210)의 상부면에 상기 제2패키지(220)의 하부면이 접하도록 적층하고, 상기 제1인쇄회로기판(150c)과 상기 제2인쇄회로기판(150b)은 솔더볼(Sb)을 통하여 서로 전기적으로 연결되도록 구성된다. 상기 솔더볼(Sb)은 상기 제1인쇄회로기판(150c)과 상기 인쇄회로기판(150b)의 도전성 라인들을 서로 연결하여 도 1의 등가회로를 구현하게 된다. 따라서, 상기 솔더볼들(Sb)는 적어도 상기 제1패키지(210)의 높이만큼의 사이즈(또는 직경)를 가져야 할 것이다. 또한 상기 제1패키지(210)는 상기 제2패키지(220) 보다 작은 사이즈(길이 및 폭)를 가져야 한다.
이에 따라, 상기 제2패키지(220)는 상기 제1패키지(210) 및 상기 솔더볼들(Sb)에 지지되는 구조를 가지게 된다.
그리고 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자(R1,R2) 및 적어도 하나의 커패시터(C1,C2,C3)를 포함하는 수동소자들(R,C)은, 상기 제1인쇄회로기판(150c)의 가장자리 상부면과 상기 제2인쇄회로기판(150b)의 가장자리 하부면 사이의 공간에 배치되게 된다. 다시 말하면, 상기 수동소자들은 상기 제1인쇄회로기판(150c) 상부면 중 상기 제1패키지(210)가 형성되지 않은 부분 및 상기 솔더볼들(Sb)이 배치되지 않은 부분에 배치되게 된다. 도 12의 단면도를 통해서 보면, 상기 수동소자들(R,C)은 상기 제1인쇄회로기판(150c) 상에 배치되며, 제1패키지(210)와 상기 솔더볼들(Sb) 사이에 배치되는 구조를 가질 수 있다.
상기 제1패키지(210) 및 상기 제2패키지(220), 상기 수동소자들(R,C)은 도 1의 전기적 연결구조를 가지도록 솔더볼(Sb) 및 도전성 라인들이 배치 및 연결되게 된다.
상술한 바와 같은 패키징 구조는 종래의 PCM(Protection Circuit Module) 공정을 줄 일수 있는 장점이 있으며, 소형화 및 집적화를 이룰 수 있는 장점이 있다.
도 13에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 배터리 보호회로의 패키징 구조는, 임베디드 인쇄회로기판(Embedded PCB)(150d)을 이용한다.
임베디드 인쇄회로기판(Embedded PCB)(150d)은 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자(R1,R2) 및 적어도 하나의 커패시터(C1,C2,C3)를 포함하는 수동소자들이 내부에 내장된 구조를 가지는 인쇄회로기판이다. 내장된 수동소자들은 도 1 또는 도 5의 전기적 연결구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따른 배터리 보호회로의 패키징 구조는 상기 임베디드 인쇄회로기판(150d) 상에 상기 듀얼 FET칩(110) 및 상기 프로텍션(protection) IC(120)를 적층하여 패키징하게 된다.
즉 상기 임베디드 인쇄회로기판(150d) 상에 상기 듀얼 FET칩(110)을 배치하고, 상기 듀얼 FET칩(110)의 상부면에 상기 프로텍션 IC(120)를 적층한다. 그리고, 와이어 본딩(wire bonding)방법, 탭본딩(TAB bonding) 및 솔더볼을 이용한 방법 중에서 선택된 어느 하나의 방법을 통해, 상기 듀얼 FET 칩(110)과 상기 프로텍션 IC(120) 사이의 전기적 연결, 상기 듀얼 FET칩(110)과 상기 수동소자들 사이의 전기적 연결, 및 상기 프로텍션 IC와 상기 수동소자들 사이의 전기적 연결을 수행하여 도 1의 등가회로를 구현하고 몰딩 공정 등을 통해 패키지를 구현하게 된다.
상술한 바와 같은 패키징 구조는 종래의 PCM(Protection Circuit Module) 공정을 줄 일수 있는 장점이 있으며, 소형화 및 집적화를 이룰 수 있는 장점이 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
110 : 듀얼 FET 칩 120 : 프로텍션 IC
130 : 다이패드 n1 : 제1노드
n2 : 제2노드 CL : 칩 연결용 리드
PL : 수동소자용 리드

Claims (15)

  1. 배터리 보호회로의 패키징 구조에 있어서:
    공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩의 상부면에, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC를 적층하여 패키징한 제1패키지와;
    상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이, 복수개의 도전성 라인들 중 적어도 두 개의 도전성 라인들 사이를 서로 연결하는 구조로 배치되어 패키징된 제2패키지를 구비함을 특징으로 하는 배터리보호회로의 패키징 구조.
  2. 청구항 1에 있어서,
    상기 제1패키지 및 상기 제2패키지는 서로 적층되어 추가 패키징됨에 의해 통합패키지를 구성하되, 상기 통합패키지는 상기 제1패키지 내부의 상기 듀얼 FET칩이 상기 통합패키지의 최상부 또는 최하부에 위치되도록 배치되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키징 구조.
  3. 청구항 2에 있어서,
    상기 통합패키지는 상기 제2패키지의 하부면 또는 상부면과 상기 제1패키지의 상부면이 접하도록 패키징됨을 특징으로 하는 배터리 보호회로의 패키징구조.
  4. 청구항 1에 있어서,
    상기 제1패키지 내의 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC는 적층구조로 리드프레임의 다이패드에 장착되고, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC 각각의 단자들은, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC를 둘러싸는 형태로 배치되는 복수개의 칩 연결용 리드들과 와이어 본딩(wire bonding)방법, 탭본딩(TAB bonding) 및 솔더볼(solder ball)을 이용한 방법 중에서 선택된 어느 하나의 방법을 통한 전기적 연결구조를 가짐을 특징으로 하는 배터리 보호회로의 패키징 구조.
  5. 청구항 4에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 전기적으로 연결되고,
    상기 듀얼 FET칩의 공통드레인 단자는 상기 리드프레임의 다이패드와 전기적으로 연결되고,
    상기 복수개의 칩 연결용 리드들은 일단이 상기 제1패키지 외부로 노출되어 노출부분이 외부연결단자들로써 기능하는 적어도 4개의 칩연결용 리드들로 구분되며,
    상기 적어도 4개의 칩연결용 리드들 중 제1칩연결용 리드는, 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 기준전압단자(VSS)와 전기적으로 연결되고,
    제2칩연결용 리드는 상기 제2FET의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    제3칩연결용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고,
    제4칩연결용 리드는 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 전기적으로 연결되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키징 구조.
  6. 청구항 5에 있어서,
    상기 제2패키지 내의 상기 복수개의 도전성 라인들은 수동소자용 리드들이며, 상기 수동소자용 리드들은 적어도 7개의 수동소자용 리드들로 구분되며,
    상기 적어도 7개의 수동소자용 리드들 중 제1수동소자용 리드는 중앙부위가 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고 일단이 제1커패시터의 제1단자와 연결되고 타단은 제1저항소자의 제1단자와 연결되는 구조로 배치되거나, 일단이 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고, 중앙부위는 제1커패시터의 제1단자와 연결되고 타단은 제1저항소자의 제1단자와 연결되는 구조로 배치되며,
    제2수동소자용 리드는 일단이 상기 제1커패시터의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제3수동소자용 리드는 일단이 상기 제1저항소자의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제4수동소자용 리드는 상기 제3수동소자용 리드와의 사이에 제2커패시터가 연결되며, 일단이 제2저항소자의 제1단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제5수동소자용 리드는 일단이 상기 제2저항소자의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제6수동소자용 리드는 일단이 제3커패시터의 제1단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제7수동소자용 리드는 일단이 상기 제3커패시터의 제1단자와 연결되고, 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능함을 특징으로 하는 배터리 보호회로의 패키징구조.
  7. 청구항 6에 있어서,
    상기 제2패키지는 일부가 외부로 노출되며 상기 제1패키지의 상기 다이패드와 전기적으로 연결되기 위한 공통드레인용 리드를 더 구비함을 특징으로 하는 배터리 보호회로의 패키징구조.
  8. 청구항 1에 있어서,
    상기 제1패키지 내의 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC는 칩 연결용 도전성 라인들이 패터닝된 제1인쇄회로기판에 실장되고, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC 각각의 단자들은 상기 칩 연결용 도전성 라인들과 전기적으로 연결되는 구조를 가지며, 상기 제2패키지 내의 상기 수동소자들은 수동소자용 도전성라인들이 패터닝된 제2인쇄회로기판에 실장되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키징 구조.
  9. 청구항 8에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 전기적으로 연결되고,
    상기 복수개의 칩 연결용 도전성 라인들은 일단이 상기 제1패키지 외부로 노출되어 노출부분이 외부연결단자들로써 기능하는 적어도 4개의 칩연결용 도전성 라인들로 구분되며,
    상기 적어도 4개의 칩연결용 도전성 라인들 중 제1칩연결용 도전성 라인은, 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 기준전압단자(VSS)와 전기적으로 연결되고,
    제2칩연결용 도전성 라인은 상기 제2FET의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    제3칩연결용 도전성 라인은 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고,
    제4칩연결용 도전성 라인은 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 전기적으로 연결되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키징 구조.
  10. 청구항 9에 있어서,
    상기 제2패키지 내의 상기 수동소자용 도전성 라인들은 적어도 7개의 수동소자용 도전성 라인들로 구분되며,
    상기 적어도 7개의 수동소자용 도전성 라인들 중 제1수동소자용 도전성 라인은 중앙부위가 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고 일단이 제1커패시터의 제1단자와 연결되고 타단은 제1저항소자의 제1단자와 연결되는 구조로 배치되며,
    제2수동소자용 도전성 라인은 일단이 상기 제1커패시터의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제3수동소자용 도전성 라인은 일단이 상기 제1저항소자의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제4수동소자용 도전성 라인은 상기 제3수동소자용 리드와의 사이에 제2커패시터가 연결되며, 일단이 제2저항소자의 제1단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제5수동소자용 도전성 라인은 일단이 상기 제2저항소자의 제2단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제6수동소자용 도전성 라인은 일단이 제3커패시터의 제1단자와 연결되고 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능하고,
    제7수동소자용 도전성 라인은 일단이 상기 제3커패시터의 제1단자와 연결되고, 타단은 상기 제2패키지 외부로 노출되어 외부연결단자로 기능함을 특징으로 하는 배터리 보호회로의 패키징구조.
  11. 청구항 3에 있어서,
    상기 제1패키지 내의 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC는 적층구조로 리드프레임의 다이패드에 장착되고, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC 각각의 단자들은, 상기 듀얼 FET칩 및 상기 프로텍션(protection) IC를 둘러싸는 형태로 배치되는 복수개의 칩 연결용 리드들과 와이어 본딩(wire bonding)방법, 탭본딩(TAB bonding) 및 솔더볼(solder ball)을 이용한 방법중에서 선택된 어느 하나의 방법을 통한 전기적 연결구조를 가지며,
    상기 제2패키지 내의 상기 수동소자들은 수동소자용 도전성라인들이 패터닝된 인쇄회로기판에 실장되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키징 구조.
  12. 청구항 1에 있어서,
    상기 제1패키지 및 상기 제2패키지는 웨이퍼레벨 패키지임을 특징으로 하는 배터리 보호회로의 패키징 구조.
  13. 배터리 보호회로의 패키징 구조에 있어서:
    공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC와, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이 하나의 칩으로 구현된 수동소자 IC가, 인쇄회로기판 상에 순차적으로 적층되어 패키징된 구조를 가지는 것을 특징으로 하는 배터리 보호회로의 패키징 구조.
  14. 배터리 보호회로의 패키징 구조에 있어서:
    제1인쇄회로기판 상에 배치된 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩을 패키징한 제1패키지와;
    상기 제1패키지의 상부면에 적층되며, 제2인쇄회로기판 상에 배치된 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC를 패키징한 제2패키지와;
    상기 제1인쇄회로기판의 가장자리 상부면과 상기 제2인쇄회로기판의 가장자리 하부면을 서로 전기적으로 연결하며, 적어도 상기 제1패키지의 높이만큼의 사이즈를 가지는 복수의 솔더볼들과;
    상기 제1인쇄회로기판 상에 배치되며, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이 배치되되, 상기 수동소자들은 상기 제1인쇄회로기판의 상부면 중 상기 제1패키지가 형성되지 않은 부분 및 상기 솔더볼들이 배치되지 않은 부분에 배치됨을 특징으로 하는 배터리 보호회로의 패키징 구조.
  15. 배터리 보호회로의 패키징 구조에 있어서:
    상기 배터리 보호회로를 구성하는 적어도 하나의 저항소자 및 적어도 하나의 커패시터를 포함하는 수동소자들이 내장된 임베디드 인쇄회로기판(Embedded PCB) 상에, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC 가 순차적으로 적층되어 패키징 된 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키징 구조.
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