WO2014168441A1 - 배터리 보호회로 패키지모듈 - Google Patents

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WO2014168441A1
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battery
internal connection
package module
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황호석
김영석
박성범
안상훈
정태환
박승욱
박재구
문명기
이현석
정다운
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주식회사 아이티엠반도체
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    • Y02E60/10—Energy storage using batteries

Definitions

  • the present invention relates to a package module of a battery protection circuit, and more particularly, to a package module of a battery protection circuit which can be miniaturized and can be easily mounted on a battery pack or a battery can.
  • batteries are used in portable terminals such as mobile phones and PDAs.
  • Lithium-ion batteries are the most widely used batteries in portable terminals and the like. They generate heat during overcharging and overcurrent, and if the heating continues and the temperature rises, performance deterioration and risk of explosion occur. Therefore, a normal battery is equipped with a protection circuit module for detecting and blocking overcharge, overdischarge and overcurrent, or install a protection circuit for detecting overcharge, overdischarge, overheating and blocking operation of the battery outside the battery.
  • Such a conventional protection circuit is generally formed by soldering a protection integrated circuit (IC), a field effect transistor (FET), a resistor, and a capacitor to a printed circuit board (PCB) by soldering. .
  • Such a conventional protection circuit has a problem in that the space occupied by the protection IC, the FET, the resistor, the capacitor, and the like is too large to limit the miniaturization.
  • the protection circuit is mounted on the battery pack, a separate work is required, and after mounting the protection circuit, the external connection terminal or the internal connection through a separate wiring or wire bonding or a pattern of the PCB board or an exposed terminal of the PCB board There is a problem that the work is complicated, such as the need to connect to the connectors.
  • the present invention has been made to solve various problems including the above problems, and an object thereof is to provide a battery protection circuit package module which is advantageous for integration and miniaturization.
  • these problems are exemplary, and the scope of the present invention is not limited thereby.
  • the battery protection circuit package module includes a plurality of leads spaced apart and directly bonded to electrode terminals of a battery bare cell; And a battery protection circuit element mounted directly on the lead frame and including a protection IC, a field effect transistor (FET), and at least one passive element.
  • the passive element is arranged to connect at least some of the plurality of spaced leads, and any two selected from the group consisting of the protection IC, the field effect transistor, and the plurality of leads.
  • an electrical connection member for electrically connecting the battery protection circuit is configured without using a separate printed circuit board.
  • the lead frame may be disposed at both edge portions and directly connected to the electrode terminals of the battery bare cell, the first internal connection terminal lead and the second internal connection terminal lead; An external connection terminal lead disposed between the first internal connection terminal lead and the second internal connection terminal lead and constituting a plurality of external connection terminals; And an element mounting lead disposed between the first internal connection terminal lead and the second internal connection terminal lead, in which the battery protection circuit element may be mounted.
  • the electrode terminal of the battery bare cell includes a plate of a first polarity and an electrode cell of a second polarity disposed in the center of the plate of the first polarity, and for the first internal connection terminal.
  • the lead may be directly connected to the plate of the first polarity and electrically connected, and the lead for the second internal connection terminal may be electrically connected to the electrode cell of the second polarity.
  • the length of the lead frame in the battery protection circuit package module may correspond to the length from one end of the plate of the first polarity to the electrode cell of the second polarity.
  • At least one of the lead for the first internal connection terminal and the lead for the second internal connection terminal may be bent in a downset form so as to be connected to the electrode terminal of the battery bare cell.
  • the battery protection circuit package module exposes the lead for the first internal connection terminal and the lead for the second internal connection terminal, and exposes at least a portion of the lead for the external connection terminal to configure the plurality of external connection terminals.
  • a sealing material may be further provided to seal the battery protection circuit element.
  • the electrical connection member may include a bonding wire or a bonding ribbon.
  • the passive element may be mounted and fixed on the surface of the lead frame by surface mounting technology, rather than being inserted and fixed on the lead frame.
  • the lead frame may be made of nickel or nickel plated on a copper plate.
  • the lead frame includes a lead for a first internal connection terminal and a lead for a second internal connection terminal directly connected to an electrode terminal of the battery bare cell, and the lead for the first internal connection terminal. And a lead for the second internal connection terminal may be bonded to the electrode terminal of the battery bare cell by laser welding.
  • the field effect transistor includes a first field effect transistor and a second field effect transistor having a common drain structure functioning as switching elements in overdischarge and overcharge states, and the first field
  • the effect transistor, the second field effect transistor, and the protection IC for controlling the overdischarge and overcharge operation may be integrated into one chip.
  • the one chip may be provided in the form of a flip chip on the lead frame.
  • the field effect transistor is a dual field effect transistor chip including a first field effect transistor and a second field effect transistor having a common drain structure serving as switching elements in an overdischarge and overcharge state. It may be provided as.
  • the protection IC may be stacked and disposed on the dual field effect transistor chip, or the protection IC may be disposed on the lead frame adjacent to the dual field effect transistor chip.
  • FIG. 1 is a circuit diagram of a battery protection circuit for configuring a battery protection circuit package module according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an arrangement structure of a stacked chip constituting a battery protection circuit package module according to an exemplary embodiment of the present invention.
  • FIG. 3 is a diagram conceptually illustrating a configuration of a lead frame and a circuit protection device constituting the battery protection circuit package module according to an embodiment of the present invention.
  • FIG. 4 is a plan view illustrating in detail the structure of a lead frame constituting the battery protection circuit package module according to an embodiment of the present invention.
  • FIG. 5 is a plan view illustrating in detail an arrangement structure of a circuit protection device constituting a battery protection circuit package module according to an embodiment of the present invention.
  • FIG. 6 is a perspective view illustrating a battery protection circuit package module according to an embodiment of the present invention.
  • FIG. 7 is a perspective view illustrating a process in which a battery protection circuit package module is coupled with a battery can according to an embodiment of the present invention.
  • FIG. 8 is a perspective view illustrating the appearance of a battery pack equipped with a battery protection circuit package module according to an embodiment of the present invention.
  • FIG. 9 is a circuit diagram of a battery protection circuit for configuring a battery protection circuit package module according to another embodiment of the present invention.
  • FIG. 10 is a perspective view illustrating a flip chip configuration in which a first field effect transistor, a second field effect transistor, and a protection IC are integrated into a battery protection circuit package module according to another embodiment of the present invention.
  • FIG. 11 is a diagram conceptually illustrating a configuration of a lead frame and a circuit protection device constituting a battery protection circuit package module according to another embodiment of the present invention.
  • FIG. 12 is a plan view illustrating in detail the structure of a lead frame constituting the battery protection circuit package module according to another embodiment of the present invention.
  • FIG. 13 is a diagram illustrating in detail an arrangement structure of a circuit protection device constituting a battery protection circuit package module according to another exemplary embodiment of the present disclosure.
  • FIG. 14 is a diagram conceptually illustrating a configuration of a lead frame and a circuit protection device constituting a battery protection circuit package module according to another embodiment of the present invention.
  • first, second, etc. are used herein to describe various members, parts, regions, layers, and / or parts, these members, parts, regions, layers, and / or parts are defined by these terms. It is obvious that not. These terms are only used to distinguish one member, part, region, layer or portion from another region, layer or portion. Thus, the first member, part, region, layer or portion, which will be discussed below, may refer to the second member, component, region, layer or portion without departing from the teachings of the present invention.
  • top or “above” and “bottom” or “bottom” may be used herein to describe the relationship of certain elements to other elements as illustrated in the figures. It may be understood that relative terms are intended to include other directions of the device in addition to the direction depicted in the figures. For example, if the device is turned over in the figures, elements depicted as present on the face of the top of the other elements are oriented on the face of the bottom of the other elements. Thus, the exemplary term “top” may include both “bottom” and “top” directions depending on the particular direction of the figure. If the device faces in the other direction (rotated 90 degrees relative to the other direction), the relative descriptions used herein can be interpreted accordingly.
  • the lead frame is a structure in which lead terminals are patterned on a metal frame, and may be distinguished from a printed circuit board having a metal wiring layer formed on an insulating core in its structure or thickness.
  • FIG. 1 is a circuit diagram of a battery protection circuit for configuring a battery protection circuit package module according to an embodiment of the present invention.
  • the battery protection circuit 10 may be connected to a charger when the first and second internal connection terminals B + and B ⁇ are connected to a battery cell and are charged.
  • first to third external connection terminals P +, CF, and P ⁇ are connected to electronic devices (eg, portable terminals, etc.) operated by battery power.
  • the first external connection terminal P + and the third external connection terminal P- among the first to third external connection terminals P +, CF, and P- are for power supply and the other external connection terminal is
  • the second external connection terminals CF and ID divide the batteries and charge the batteries.
  • this terminal can apply a thermistor, a component that senses battery temperature during charging, and can be used as a terminal to which other functions are applied.
  • the battery protection circuit 10 has a connection structure of the dual FET chip 110, the protection IC 120, the resistors R1, R2, and R3, the varistor V1, and the capacitors C1 and C2. .
  • the dual FET chip 110 includes a first FET (FET1) and a second FET (FET2) having a drain common structure.
  • the protection IC 120 is connected to the first internal connection terminal B +, which is a positive terminal of the battery, through a resistor R1, and a charge voltage or a discharge voltage is applied through the first node n1.
  • VDD terminal for sensing voltage and battery voltage
  • VSS terminal reference terminal
  • V-terminal for sensing the charge / discharge and overcurrent conditions
  • DO terminal for turning off the first FET (FET1) in the overdischarge state
  • C0 terminal for turning off the second FET (FET2) in the overcharge state.
  • the inside of the protection IC 120 includes a reference voltage setting unit, a comparison unit for comparing the reference voltage and the charge / discharge voltage, an overcurrent detector, and a charge / discharge detector.
  • the criterion for determining the charge and discharge states can be changed to a specification required by the user, and the charge / discharge state is determined by recognizing the voltage difference of each terminal of the protection IC 120 according to the determined criterion.
  • the DO terminal goes low to turn off the first FET FET1
  • the overcharge state reaches the over-charge state
  • the CO terminal goes low and the second FET ( The FET2 is turned off, and when the overcurrent flows, the second FET (FET2) is charged during charging and the first FET (FET1) is turned off when discharging.
  • the resistor R1 and the capacitor C1 serve to stabilize the fluctuation of the power supply of the protection IC 120.
  • the resistor R1 is connected between the first node n1, which is the power supply V1 of the battery, and the VDD terminal of the protection IC 120, and the capacitor C1 is connected between the VDD terminal and the VSS terminal of the protection IC. do.
  • the first node n1 is connected to the first internal connection terminal B + and the first external connection terminal P +.
  • the resistor R1 is made larger, the detection voltage is increased due to the current penetrating into the protection IC 120 during voltage detection. Therefore, the value of the resistor R1 is set to an appropriate value of 1 K? Or less.
  • the value of the capacitor (C1) has a suitable value of 0.01 ⁇ F or more for stable operation.
  • the resistors R1 and R2 become current limiting resistors when the high voltage charger or the charger exceeding the absolute maximum rating of the protection IC 120 is connected upside down.
  • the resistor R2 is connected between the V-terminal of the protection IC 120 and the second node n2 to which the source terminal S2 of the second FET FET2 is connected. Since the resistors R1 and R2 may cause power consumption, the sum of the resistance values of the resistors R1 and R2 is usually set to be larger than 1 K ⁇ . If the resistor R2 is too large, no recovery may occur after the overcharge cutoff, and thus the value of the resistor R2 is set to a value of 10 K? Or less.
  • the capacitor C2 is the source node S1 (or VSS terminal, the second internal connection terminal B-) of the second node n2 (or the third external connection terminal P-) and the first FET FET1. ) Has a structure that is connected between.
  • the capacitor C2 does not significantly affect the characteristics of the battery protection circuit product, but is added for the user's request or stability.
  • the capacitor C2 is for the effect of stabilizing the system by improving resistance to voltage fluctuations or external noise.
  • the resistor R3 and the varistor V1 are elements for ESD protection and surge protection.
  • the resistor R3 and the varistor V1 are connected to each other in parallel to each other so that the second external connection terminal CF and the second node n2 ( Or it is connected between the third external connection terminal (P-).
  • the varistor (V1) is a device that lowers the resistance when an overvoltage occurs, and when the overvoltage occurs, the resistance is lowered to minimize circuit damage due to the overvoltage.
  • the present invention implements a package module of a battery protection circuit configured by packaging the battery protection circuit 10 of FIG. 1 including external connection terminals (P +, P-, CF) and internal connection terminals (B +, B-). have.
  • the protection circuit according to the embodiment of the present invention described above is exemplary, and the configuration, number, arrangement, and the like of the FET or the passive element may be appropriately modified according to the additional function of the protection circuit.
  • FIG. 2 is a diagram illustrating an arrangement structure of a stacked chip constituting a battery protection circuit package module according to an exemplary embodiment of the present invention.
  • the arrangement of the dual FET chip 110 and the protection IC 120 may have a structure in which the dual FET chip 110 and the protection IC 120 are stacked up and down. It has a structure arranged adjacent to each other.
  • the protection IC 120 may be stacked on the upper surface of the dual FET chip 110, or the dual FET chip 110 may be adjacent to the left or right side of the protection IC 120. ) May be arranged.
  • the dual FET chip 110 includes a first FET and a second FET having a common drain structure, that is, two FETs, and the external connection terminals include the first gate terminal G1 and the first source terminal S1 of the first FET. ) And a second gate terminal G2 and a second source terminal S2 of the second FET on the upper surface of the dual FET chip 110.
  • the common drain terminal D may have a structure provided on the lower surface of the dual FET chip 110.
  • the protection IC 120 has a structure in which the protection IC 120 is stacked on the upper surface of the dual FET chip 110.
  • the protection IC 120 is stacked in a region (for example, a central portion) except for a portion where external connection terminals on the dual FET chip 110 are disposed.
  • an insulating film for insulation may be disposed between the protection IC 120 and the dual FET chip 110, and the protection IC 120 and the dual FET chip 110 may be bonded with an adhesive of an insulating material. Since the size of the dual FET chip 110 is generally larger than that of the protection IC 120, an arrangement structure in which the protection IC 120 is stacked on the dual FET chip 110 is adopted.
  • the DO terminal DO of the protection IC 120 is electrically connected to the first gate terminal G1 through a wire or a wire.
  • the CO terminal CO of the protection IC 120 is electrically connected to the second gate terminal G2 through a wire or a wiring.
  • the connection structure of the remaining terminals will be described later.
  • the protection IC 120 and the dual FET chip 110 having the stacked structure as described above will be collectively referred to as a 'laminated chip 100a'.
  • the battery protection circuit package module by introducing a protection IC 120 having a stacked structure and a stacked chip 100a of a dual FET chip, an area mounted on a lead frame to be described later may be reduced. Accordingly, miniaturization or high capacity of the battery can be realized.
  • FIG. 3 is a view conceptually illustrating the configuration of a lead frame and a circuit protection device constituting a battery protection circuit package module according to an embodiment of the present invention
  • Figures 4 and 5 are the structure of the lead frame illustrated in FIG.
  • the lead frame 50 may include a first internal connection terminal region A1, an external connection terminal region A2, and an element region.
  • the protection circuit area A3 and the second internal connection terminal area A5 of the chip area A4 are sequentially arranged.
  • the protection circuit region is disposed between the external connection terminal region A2 and the second internal connection terminal region A5, and the arrangement order of the device region A3 and the chip region A4 may be changed in various ways.
  • the first internal connection terminal area A1 and the second external terminal area A5 are provided at both edge portions of the package module, respectively, and function as a first internal connection terminal connected to a battery can having a bare cell.
  • the lead B + for internal connection terminals and the lead B- for second internal connection terminals respectively functioning as second internal connection terminals are disposed.
  • the external connection terminal region A2 is adjacent to the first internal connection terminal region A1 and leads to the first to third external connection terminals P +, which are leads for a plurality of external connection terminals, which function as a plurality of external connection terminals.
  • CF and P-) are each disposed sequentially.
  • the order of arranging the first to third external connection leads P +, CF, and P ⁇ may vary.
  • the lead P + for the first external connection terminal and the lead B + for the first internal connection terminal are connected to each other. That is, the first internal connection lead B + is configured to extend from the first external connection lead P +, or the first external connection lead P + is formed from the first internal connection lead B +. It may be extended.
  • the device region A3 is for arranging a plurality of passive elements R1, R2, R3, C1, C2, and V1 constituting the battery protection circuit, and include first to sixth passives composed of a plurality of conductive lines.
  • Element leads L1, L2, L3, L4, L5, L6 are disposed.
  • the first to third passive element leads L1, L2 and L3 may have a sequential arrangement structure on the upper side of the device region A3, and the fourth to sixth passive element leads L4, L5 and L6. May have a structure disposed below the device region A3.
  • the first passive element lead L1 is disposed in a predetermined size in the element region A3 adjacent to the external connection terminal region A2, and the second passive element lead L2 is the first passive element lead L1. It is arranged adjacent to the predetermined size.
  • the third passive element lead L3 is disposed at a predetermined size in the element region A3 adjacent to the chip region A4 and adjacent to the second passive element lead L2.
  • the fourth passive element lead L4 is disposed in a predetermined size in the element region A3 adjacent to the external connection terminal region A2, and the fifth passive element lead L5 and the sixth passive element lead L6 are fixed. ) Is disposed adjacent to the fourth passive element lead L1 in such a manner that the fifth passive element lead L5 surrounds the sixth passive element lead L6.
  • the chip area A4 is an area for arranging a protection IC and a dual FET chip adjacent to the device area A3 and constituting the battery protection circuit, and includes a die pad DP for mounting the stacked chip 100a. ) May be arranged.
  • the die pad DP may be electrically connected to the common drain terminal of the dual FET chip 110 constituting the stacked chip 100a, and may be exposed during packaging of the subsequent process to function as an external connection terminal and to exhibit heat dissipation characteristics. It can be improved.
  • the stacked chip 100a is mounted on the die pad DP of the chip region A4, and the reference voltage terminal VSS of the protection IC 120 constituting the stacked chip 100a is a source terminal of the first FET.
  • wire bonding is performed with the third passive element lead L3 to be electrically connected thereto.
  • the protection IC 120 electrically connects the terminal VDD to which the charge voltage and the discharge voltage are applied and detects the battery voltage through the lead L2 for the second passive element through wire bonding, and the protection IC.
  • the sensing terminal V- for detecting the state of charge and discharge and overcurrent is electrically connected to the sixth passive element lead L6 through wire bonding.
  • the source terminal S1 of the first FET is electrically connected to the lead L3 for the third passive element through wire bonding, and the source terminal S2 of the second FET is connected to the lead L5 for the fifth passive element. It is electrically connected through wire bonding.
  • the first passive element lead L1 and the first external connection terminal lead P + are electrically connected through wire bonding, and the third passive element lead L3 and the second internal connection terminal are used.
  • the lead B- is electrically connected through wire bonding or the like.
  • the fourth passive element lead L4 is electrically connected to the second external connection terminal lead CF through wire bonding, and the fifth passive element lead L5 is the third external connection terminal lead L3. And is electrically connected through wire bonding or the like.
  • the first resistor R1 of the plurality of passive elements is disposed between the first passive element lead L1 and the second passive element lead L2, and the second resistor of the passive elements is a second resistor.
  • R2 is disposed between the fifth passive element lead L5 and the sixth passive element lead L6.
  • the third resistor R3 constituting the surge protection circuit among the plurality of passive elements is disposed between the fourth passive element lead L4 and the fifth passive element lead L5, and among the plurality of passive elements.
  • the first capacitor C1 is disposed between the second passive element lead L2 and the third passive element lead L3, and the second capacitor C2 of the plurality of passive elements is used for the third passive element. It is arranged between the lead L3 and the fifth passive element lead L5.
  • Varistor (V1) constituting the surge protection circuit of the plurality of passive elements is configured in parallel with the third resistor (R3) to the fourth passive element lead (L4) and the fifth passive element lead ( It is arranged between L5).
  • the package module 300 is configured by packaging the structure 200a for implementing the battery protection circuit having the above-described arrangement structure as shown in FIG. 6 through a process such as molding the encapsulant 250.
  • FIG. 6 (a) shows the lower surface of the package module 300 of the battery protection circuit according to an embodiment of the present invention
  • Figure 6 (b) shows the upper surface of the package module 300.
  • the package module 300 of the battery protection circuit according to an embodiment of the present invention is exposed to the external connection terminals (P +, CF, P-) on the upper surface, the first internal connection terminal (B +) on the lower surface And the second internal connection terminal B- is exposed.
  • the upper surface of the package module 300 may be packaged to further expose the lower surface (opposite side of the surface on which the stacked chip 100a is mounted) of the die pad DP according to heat dissipation or other needs.
  • at least one of the first internal connection lead (B +) and the second internal connection lead (B-) may be bent in a down-set form.
  • FIG 7 is a view showing a process of mounting the package module 300 of the battery protection circuit according to an embodiment of the present invention in the battery pack
  • Figure 8 is a battery protection circuit package module according to an embodiment of the present invention is mounted Is a perspective view illustrating the appearance of the battery pack.
  • the package module 300 of the battery protection circuit including the protection circuit structure 200a having the structure as described above has an upper surface and an upper surface of a battery bare cell embedded in the battery can 400. It is inserted between the cases 500 to form a battery pack 600 as shown in FIG.
  • the upper case 500 is formed of a plastic material and has a through hole 550 formed in a corresponding portion so that the external connection terminals P +, CF, and P ⁇ may be exposed.
  • the battery pack 600 may generally be understood as a battery inserted into a mobile phone or a terminal.
  • the upper case 500 is formed of a plastic material and has a through hole 550 formed in a corresponding portion thereof so that external connection terminals P +, CF, and P ⁇ may be exposed.
  • the battery bare cell includes an electrode assembly and a cap assembly.
  • the electrode assembly is interposed between a positive electrode plate formed by applying a positive electrode active material to a positive electrode current collector, a negative electrode plate formed by applying a negative electrode active material to a negative electrode current collector, and between the positive electrode plate and the negative electrode plate to prevent short circuit between the two electrode plates and to move lithium ions.
  • the separator can be made.
  • the positive electrode tab attached to the positive electrode plate and the negative electrode tab attached to the negative electrode plate are drawn out to the electrode assembly.
  • the cap assembly includes a negative electrode terminal 410, a gasket 420, a cap plate 430, and the like.
  • the cap plate 430 may serve as a positive electrode terminal.
  • the negative electrode terminal 410 may be referred to as a negative electrode cell or an electrode cell.
  • the gasket 420 may be formed of an insulating material to insulate the negative electrode terminal 410 from the cap plate 430. Accordingly, the electrode terminal of the battery bare cell may include the negative electrode terminal 410 and the cap plate 430.
  • the battery protection circuit package module 300 may include a plurality of spaced apart leads (for example, B +, P +, CF, and P ⁇ of FIG. 5). And lead frames 50 including L1, L2, L3, L4, L5, L6, DP, and B-, which are directly bonded to the electrode terminals 410 and 430 of the battery bare cell accommodated in the battery can 400. ).
  • the battery protection circuit package module 300 according to an embodiment of the present invention is directly mounted on the lead frame 50, and includes a protection IC, a field effect transistor (FET), and at least one passive element (eg For example, a battery protection circuit element including R1, R2, R3, C1, C2, and V1 of FIG. 5 is provided.
  • FET field effect transistor
  • the battery protection circuit package module 300 may include a plurality of leads (eg, B +, P +, and FIG. 5) spaced apart from a passive element (for example, R1, R2, R3, C1, C2, and V1 of FIG. 5). Arranged to connect at least some of CF, P-, L1, L2, L3, L4, L5, L6, DP, B-), a protection IC, a field effect transistor and a plurality of leads B +, P +, CF, P A separate printed circuit is further provided by further comprising an electrical connection member 220 for electrically connecting any two selected from the group consisting of L1, L2, L3, L4, L5, L6, DP, and B-).
  • the battery protection circuit can be configured without using a substrate.
  • the electrical connection member 220 may include a bonding wire or a bonding ribbon.
  • the lead frame 50 for constructing a battery protection circuit is designed and An important advantage is that the manufacturing process can be simplified. If the electrical connection member 220 is not introduced in the battery protection circuit in the embodiments of the present invention, since the configuration of the plurality of leads constituting the lead frame 50 becomes very complicated, an appropriate lead frame 50 may be used. It is difficult to provide effectively.
  • Passive elements eg, R1, R2, R3, C1, C2, and V1 of FIG. 5 are not inserted into and fixed on the leadframe 50, but the leadframe 50 is formed by surface mounting technology. It is mounted and fixed on the surface of).
  • the lead frames 50 are disposed at both edge portions, respectively, and are directly connected to the electrode terminals 410 and 430 of the battery bare cell.
  • a battery protection circuit device for example, R1, R2, R3, C1, C2, and FIG. 5 disposed between the first internal connection lead B + and the second internal connection lead B-.
  • Device mounting leads L1, L2, L3, L4, L5, L6, DP
  • the electrode terminal of the battery bare cell has a plate 430 of a first polarity (for example, a positive electrode) and an electrode cell 410 of a second polarity (for example, a negative electrode) disposed in the center of the plate 430.
  • the first internal connection lead (B +) is directly connected to the plate 430 of the first polarity (for example, a positive electrode) is electrically connected
  • the second internal connection lead (B-) is
  • the electrode cell 410 of the second polarity (for example, the cathode) may be directly connected to and electrically connected to the electrode cell 410.
  • the length of the lead frame 50 is the length L from one end of the plate 430 of the first polarity (for example, the anode) to the electrode cell 410 of the second polarity (for example, the cathode). / 2).
  • the battery protection circuit package module 300 is mounted using only one side area of the upper part based on the electrode cell 410 of the second polarity (for example, the negative electrode), the battery is miniaturized or has a high capacity.
  • an additional cell may be formed in the other side region of the electrode cell 410 to increase battery capacity or to place a chip having another additional function, thereby contributing to miniaturization of an application having such a battery.
  • first internal connection lead B + and the second internal connection lead B- is bent in a down-set form to be joined to the electrode terminal of the battery bare cell.
  • the lead B + for the first internal connection terminal may be bent in a down-set form so as to be directly bonded to and fixed to the plate 430 of the first polarity (for example, the anode).
  • the lead B- for the second internal connection terminal is bonded to and fixed to the negative terminal 410 of the second polarity (for example, negative electrode).
  • the bonding may be bonded in any one manner selected from the group consisting of laser welding, resistance welding, soldering and conductive epoxy bonding.
  • the battery protection circuit package module 300 may be stably fixed because the first internal connection lead (B +) and the second internal connection lead (B-) are bonded to the electrode terminal of the battery bare cell. . Therefore, according to the embodiments of the present invention, since the side of the lead frame is not bent separately, the side of the bent lead frame does not have to be separately bonded to the battery can 400 having the battery bare cell, thereby simplifying the manufacturing process.
  • the product battery can be miniaturized.
  • the electrode terminal of the battery bare cell has a terminal of a first polarity (not shown) instead of a plate 430 of a first polarity (for example, a positive electrode). May be formed.
  • the first internal connection lead (B +) is directly connected to the terminal of the first polarity terminal (not shown) and electrically connected
  • the second internal connection lead (B-) is of the second polarity (eg For example, it may be directly connected to the electrode cell 410 of the cathode) to be electrically connected.
  • the length of the lead frame 50 may correspond to the length from the terminal (not shown) of the first polarity to the electrode cell 410 of the second polarity (for example, the cathode). Even in this case, since the battery protection circuit package module 300 is mounted using only one side of the electrode cell 410 of the second polarity (for example, the negative electrode), the battery can be miniaturized or increased in capacity. .
  • the lead frame 50 may be made of nickel (Ni) or nickel plated on a copper plate.
  • the lead frame 50 may include a lead B + for the first internal connection terminal and a lead B ⁇ for the second internal connection terminal of the lead frame 50. ) May be bonded to the electrode terminals 410 and 430 of the battery bare cell by laser welding, soldering, resistance welding, or conductive epoxy.
  • the battery protection circuit package module 300 exposes the first internal connection lead B + and the second internal connection lead B- and constitutes a plurality of external connection terminals.
  • the battery protection circuit element for example, R1, R2, R3, C1, C2, V1, protection IC, FET of Figure 5 ) Is further provided with an encapsulant 250.
  • the battery protection circuit package module 300 is mounted using only one side of the electrode cell 410 of the second polarity (for example, the negative electrode), miniaturization or high capacity of the battery may be realized.
  • a stacked structure or integrated chip including a field effect transistor (FET) and a protection IC can be provided.
  • FIG. 9 is a circuit diagram of a battery protection circuit for configuring a battery protection circuit package module according to another embodiment of the present invention.
  • FIG. 9 is an equivalent circuit diagram of FIG. 1 as a battery protection circuit diagram when the first FET, the second FET, and the protection IC are integrated and provided in one chip.
  • FIG. 9 when the protection IC 120 of FIG. 1 and two FETs (FET1 and FET2) having a common drain structure are integrated to implement a flip chip 100b, the circuit is illustrated in FIG. 1. It is possible to implement a simpler circuit while performing the same operation as described. In addition, since the flip chip 100b is electrically connected by soldering and coupling the external terminal portion to the lead that requires electrical connection without the need for a separate wire bonding, the electrical conductivity is improved compared to the wire bonding, the production cost is reduced, and the process can be simplified. This has the advantage of reducing the volume occupied.
  • a resistor R4 or a capacitor C4 may be provided instead of varistor V1 in a surge protection circuit configured for surge protection such as electrostatic discharge (ESD).
  • ESD electrostatic discharge
  • the circuit for surge protection is configured to connect two resistors (R3, R4) in parallel, or to connect one resistor (R3) and one capacitor (C4) in parallel, and one resistor (R3) and one It can be configured by selecting any one of the configuration for connecting the varistor (V1) of the parallel.
  • FIG. 10 is a perspective view illustrating a flip chip configuration in which a first field effect transistor, a second field effect transistor, and a protection IC are integrated into a battery protection circuit package module according to another embodiment of the present invention.
  • the flip chip 100b is implemented by one chip of the protection IC 120 and two FETs FET1 and FET2 having a common drain structure in one chip in the general battery protection circuit of FIG. 1. . That is, the flip chip 100b of FIG. 10 includes a first FET and a second FET having a common drain structure serving as switching elements in an overdischarge and overcharge state, and a protection IC circuit for controlling the overdischarge and overcharge operations.
  • the flip chip 100b is a single chip, the portion 100a including the protection IC 120 and the two FETs FET1 and FET2 having the common drain structure in FIG.
  • the operation and circuit configuration of the flip chip 100b is the same as the operation or circuit configuration of the portion 100a including the protection IC 120 of FIG. 1 and two FETs FET1 and FET2 having a common drain structure.
  • the flip chip 100b may include a voltage applying terminal VDD for applying charging and discharging voltages to one surface, a sensing terminal V- for detecting a charging / discharging state, and a source terminal of the first FET.
  • the source terminal S1 and the second source terminal S2 which is a source terminal of the second FET are exposed as an external terminal for external connection.
  • the discharge cutoff signal output terminal DO or the charge cutoff signal output terminal CO of the protection IC 120 is embedded in the flip chip 100b, the external terminal is not exposed.
  • the external terminals VDD, V-, S1, and S2 have solder ball structures for external connection and bonding, and are coupled by flip chip bonding. Arrangement positions of the external terminals VDD, V-, S1, and S2 may vary according to necessity, and the number of terminals may be increased or decreased in various ways to improve electrical conductivity or to efficiently arrange the terminals.
  • the external connection terminals for the external connection and bonding coupling of the flip chip 100b may have a three-row, three-column arrangement structure, and the first row may include a voltage applying terminal (VDD) for applying a charge voltage and a discharge voltage.
  • VDD voltage applying terminal
  • the test terminal TP for a test and the detection terminal V- for detecting a charge / discharge state may be arranged in three columns, and in the second row, the first source terminal S1 may be arranged in a three-column structure. In the third row, the second source terminals S2 may be arranged in a three-column structure.
  • FIG. 11 is a diagram conceptually illustrating a structure of a lead frame and a circuit protection device of a battery protection circuit package module according to another embodiment of the present invention
  • FIGS. 12 and 13 are structures of the lead frame illustrated in FIG. And diagrams illustrating in detail the arrangement of the circuit protection elements.
  • the protective circuit structure 200b illustrated in FIGS. 11 to 13 is a modification of the protective circuit structure 200a illustrated in FIGS. 3 to 5, the configuration of the protective circuit structure 200b will be described in detail below.
  • FIG. 12 illustrates a leadframe structure before the flip chip 100b and a plurality of devices are disposed
  • FIG. 13 illustrates a leadframe structure after the flip chip 100b and the passive elements are arranged.
  • a package module of a battery protection circuit may include a first internal connection terminal region A1, an external connection terminal region A2, and a protection circuit region. (A3), the second internal connection terminal region A4 is arranged in sequence.
  • the first internal connection terminal area A1 and the second internal connection terminal area A4 are provided at both edge portions of the package module, respectively, and function as first internal connection terminals connected to a battery can having a bare cell.
  • the lead B + for internal connection terminals and the lead B- for second internal connection terminals respectively functioning as second internal connection terminals are disposed.
  • the external connection terminal region A2 is adjacent to the first internal connection terminal region A1 and leads to the first to third external connection terminals P +, which are leads for a plurality of external connection terminals, which function as a plurality of external connection terminals.
  • CF and P- are each disposed sequentially.
  • the leads P +, CF, and P- for the first to third external connection terminals may be sequentially disposed from the left to the right.
  • the arrangement order of the leads P +, CF, and P ⁇ for the first to third external connection terminals may vary.
  • the lead P + for the first external connection terminal and the lead B + for the first internal connection terminal are connected to each other. That is, the first internal connection lead B + is configured to extend from the first external connection lead P +, or the first external connection lead P + is formed from the first internal connection lead B +. It may be extended.
  • the device and chip regions A3, which are the protection circuit regions, are disposed between the external connection terminal region A2 and the second internal connection terminal region A4, and include at least one resistor and at least one resistor constituting the battery protection circuit.
  • a plurality of passive elements including a capacitor and a flip chip 100b are disposed.
  • L5 and L6 can be provided.
  • the first conductive lead L1 of the plurality of conductive leads L1, L2, L3, L4, L5, and L6 is a conductive lead to be bonded to the sensing terminal V ⁇ of the flip chip 100b. And the corresponding portion of the element and chip region A3.
  • the first conductive lead L1 may be disposed to be long in the longitudinal direction, and may be disposed to be extended from the upper portion to the middle portion of the device and chip region A3 in the drawing.
  • the second conductive lead L2 is disposed between the third external connection terminal lead P- and the first conductive lead L1. Adjacent to the direction.
  • the second conductive lead L2 extends from the third external connection terminal lead P- and has an electrical connection structure with the third external connection terminal lead P-.
  • the third conductive lead L3 of the plurality of conductive leads L1, L2, L3, L4, L5, and L6 is long in the transverse direction at the lowermost end of the device and the chip region A3.
  • the third conductive lead L3 extends from the lead P- for the third external connection terminal to have an electrical connection structure with the lead P- for the third external connection terminal, and the lead B- for the second internal connection terminal. ) It is configured to extend horizontally to the adjacent part.
  • the third conductive lead L3 has an arrangement structure for bonding to the second source terminal S2 of the flip chip 100b. Therefore, when the arrangement of the second source terminal S2 of the flip chip 100b is changed, the arrangement of the third conductive lead L3 may also be changed accordingly.
  • the fourth conductive lead L4 is disposed to be elongated in the horizontal direction, and disposed to be parallel to the third conductive lead L3 in the longitudinal direction. do.
  • the fourth conductive lead L4 extends from the lead B- for the second external connection terminal, has an electrical connection structure with the lead B- for the second internal connection terminal, and is formed of the flip chip 100b. It has an arrangement structure for bonding to one source terminal (S1). Therefore, when the arrangement structure of the first source terminal S1 of the flip chip 100b is changed, the arrangement structure of the fourth conductive lead L4 may also be changed accordingly.
  • the fifth conductive lead L5 is disposed adjacent to the second internal connection lead B- and the voltage of the flip chip 100b. It may have a bending structure to be bonded to the application terminal (VDD). For example, it may have a structure in which it is disposed in the longitudinal direction in the upper portion of the device and the chip region A3 and is bent in the middle portion to be disposed in the transverse direction.
  • the sixth conductive lead L6 of the plurality of conductive leads L1, L2, L3, L4, L5, and L6 is disposed adjacent to the fifth conductive lead L5.
  • the sixth conductive lead L6 is adjacent to the horizontally disposed portion and the vertically disposed portion of the fifth conductive lead L5 at the upper portion of the device and chip region A3 to be wrapped in the fifth conductive lead L5. Can be deployed.
  • a seventh conductive lead L7 may be added in addition to the plurality of conductive leads L1, L2, L3, L4, L5, and L6.
  • the seventh conductive lead L7 is for testing the flip chip 100b and may not be provided when the test through the test terminal TP of the flip chip 100b is not necessary.
  • the seventh conductive lead L7 may be provided between the first conductive lead L1 and the sixth conductive lead L6.
  • the device and chip region A3 when the upper and lower parts are divided based on the middle portion of the device and chip region A3, the device and chip region A3 is disposed from the left to the right.
  • the second conductive lead L2, the first conductive lead L1, the seventh conductive lead L7, the sixth conductive lead L6, and the fifth conductive lead L5 may have a sequential arrangement structure.
  • the lower portion of the device and chip region A3 may have a structure in which the third conductive lead L3 and the fourth conductive lead L4 are disposed in parallel with each other in the longitudinal direction.
  • the plurality of conductive leads L1, L2, L3, L4, L5, L6, and L7 may be appropriately changed in correspondence with the arrangement position of the solder ball serving as an external terminal of the flip chip 100b.
  • Leads P +, CF, and P- for the first to third external connection terminals in the external connection terminal region A2 may be partially formed when the leads P +, CF, and P- for the first to third external connection terminals are packaged. It must be exposed to the outside.
  • the lead frame structure is illustrated as having leads on the same plane.
  • leads P +, CF, and P ⁇ may be easily exposed to the outside.
  • Leads P +, CF, and P- for the first to third external connection terminals in the connection terminal region A2 are different from each other (the first internal connection terminal region A1, the element and chip region A3, and the second region). It is downset than the leads of the internal connection terminal region A4, or is different from the regions of the first to third external connection terminals P +, CF, and P- (first internal connection terminal region).
  • the leads of the A1), the device and chip regions A3, and the second internal connection terminal region A4 may be downset.
  • the leads P +, CF, and P ⁇ for the first to third external connection terminals may have a structure disposed on a different plane from the leads of other regions.
  • the leads P +, CF, and P- for the first to third external connection terminals in the external connection terminal region A2 may include the first internal connection terminal region A1, the device and chip regions A3, and
  • the second interconnection terminal region A4 may have a structure disposed in a plane lower or in a plane higher than the plane in which the leads are formed.
  • the flip chip 100b and the plurality of passive elements R1, R2, C1, and C2 have a lead frame structure as described with reference to FIG. Is placed.
  • a plurality of passive elements R1, R2, C1, and C2 and flip chips 100b are disposed to form an equivalent circuit as shown in FIG. 9.
  • the flip chip 100b is bonded to the first conductive lead L1, the third conductive lead L3, the fourth conductive lead L4, and the fifth conductive lead L5.
  • the sensing terminal V1 of the flip chip 100b is bonded and bonded to the first conductive lead L1, and the flip chip 100b is connected to the sensing terminal V1.
  • the voltage application terminal VDD is bonded to the fifth conductive lead L5, the source terminal S1 of the flip chip 200 is bonded to the fourth conductive lead L4, and the source of the flip chip 200 is connected.
  • the terminal S2 is bonded to the third conductive lead L3.
  • the bonding may mean flip chip bonding or bonding by solder balls.
  • the first resistor R1 of the plurality of passive elements R1, R2, C1, and C2 is disposed between the fifth conductive lead L5 and the sixth conductive lead L6, and the plurality of passive elements R1, Among the R2, C1, and C2, the second resistor R2 may be disposed between the first conductive lead L1 and the second conductive lead L2.
  • first capacitor C1 of the plurality of passive elements R1, R2, C1, and C2 is disposed between the fifth conductive lead L5 and the second internal connection terminal lead B ⁇ , and the plurality of passive elements R1, R2, C1, and C2.
  • the second capacitor C2 of the elements R1, R2, C1, and C2 may be disposed between the third conductive lead L3 and the second internal connection terminal lead B ⁇ .
  • the resistor R3 and the varistor V1 constituting the surge protection circuit are used for the lead CF for the second external connection terminal and the third external connection terminal. It may be arranged in parallel between the leads (P-). Although not shown in the drawing, a resistor R4 or a capacitor C4 may be disposed in place of the varistor V1 in place of the varistor V1.
  • the sixth conductive lead L6 and the first external connection terminal lead P + are wire bonded, the internal arrangement structure of the package module having the equivalent circuit of FIG. 9 is completed.
  • FIG. 14 is a diagram conceptually illustrating a configuration of a lead frame and a circuit protection device constituting a battery protection circuit package module according to another embodiment of the present invention. Since the protective circuit structure 200c illustrated in FIG. 14 is a modification of the protective circuit structure 200a illustrated in FIGS. 3 to 5, the configuration of the protective circuit structure 200c will be described in detail below. However, the process of implementing the package module 300 of the battery protection circuit by molding and packaging the protective circuit structure 200c with the encapsulant 250 and the effects thereof are overlapped with those described with reference to FIGS. 6 to 8. Are omitted here.
  • a package module of a battery protection circuit may include a first internal connection terminal region A1, an external connection terminal region A2, and a second internal connection terminal region A4. It has a structure arranged sequentially. Furthermore, the chip region A4_1, the device region A3, the chip region A4_2, and the chip region A4_3 are sequentially connected to the external connection terminal region A2 and the second internal connection terminal region as the protection circuit elements. It may be interposed between (A4).
  • the first internal connection terminal area A1 and the second internal connection terminal area A5 are provided at both edge portions of the package module, respectively, and function as first internal connection terminals connected to a battery can having a bare cell.
  • the lead B + for internal connection terminals and the lead B- for second internal connection terminals respectively functioning as second internal connection terminals are disposed.
  • the external connection terminal region A2 is adjacent to the first internal connection terminal region A1 and leads to the first to third external connection terminals P +, which are leads for a plurality of external connection terminals, which function as a plurality of external connection terminals.
  • CF and P- are each disposed sequentially.
  • the leads P +, CF, and P- for the first to third external connection terminals may be sequentially disposed from the left to the right.
  • the arrangement order of the leads P +, CF, and P ⁇ for the first to third external connection terminals may vary.
  • the lead P + for the first external connection terminal and the lead B + for the first internal connection terminal are connected to each other. That is, the first internal connection lead B + is configured to extend from the first external connection lead P +, or the first external connection lead P + is formed from the first internal connection lead B +. It may be extended.
  • the first FET FET1 and the second FET FET2 are mounted in the chip region A4_1 and the chip region A4_3, and the protection IC 120 is mounted in the chip region A4_2.
  • the device region A3 a plurality of passive devices including at least one resistor and at least one capacitor constituting the battery protection circuit may be mounted.
  • the lower surface of the lead frame corresponding to the chip region A4_1 and the chip region A4_3 is connected to each other.
  • a conductive plate can be arranged.
  • the battery protection circuit package module compared to the case in which the protection circuit is mounted on a printed circuit board (PCB) and a separate lead is attached to the printed circuit board, only the lead frame is provided.
  • the protection circuit By using the protection circuit, the lead can be connected to the battery cell and at the same time, the manufacturing cost can be reduced and the overall height can be significantly reduced. That is, since the printed circuit board typically has a thickness of about 2 mm, the lead frame has a thickness of about 0.8 mm, so that the battery can be miniaturized by the difference in thickness or the battery size can be increased by the difference in thickness. Can be implemented.
  • the battery protection circuit package module when the battery protection circuit package module is mounted using only one side area of the upper side with respect to the electrode cell of the battery, the battery may be miniaturized or increased in capacity.
  • the battery protection circuit package module according to the embodiments of the present invention is not limited to this one-sided use, and may be configured to use the entire area of the top of the electrode cell of the battery.
  • a circuit is formed by arranging an electrical connection member such as a bonding wire or a bonding ribbon on a lead frame, a process of designing and manufacturing a lead frame for constructing a battery protection circuit. This has the important advantage that it can be simplified. If the electrical connection member is not introduced in the battery protection circuit in the embodiments of the present invention, it is difficult to effectively provide an appropriate lead frame because the configuration of the plurality of leads constituting the lead frame becomes very complicated.

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Abstract

본 발명은 집적화 및 소형화에 유리한 배터리 보호회로 패키지모듈에 관한 것으로서, 이격된 복수의 리드들을 포함하며, 배터리 베어셀의 전극단자와 직접 접합하는, 리드프레임; 및 상기 리드프레임 상에 직접 실장되며, 프로텍션(protection) IC, 전계효과 트랜지스터(FET) 및 적어도 하나 이상의 수동소자를 포함하는, 배터리 보호회로 소자;를 구비하며, 상기 수동소자는 상기 이격된 복수의 리드들 중의 적어도 일부를 연결하도록 배치되며, 상기 프로텍션 IC, 상기 전계효과 트랜지스터 및 상기 복수의 리드들로 이루어진 군(群)에서 선택된 어느 두 개를 전기적으로 연결하는 전기적 연결부재를 더 구비함으로써, 별도의 인쇄회로기판을 사용하지 않고 배터리 보호회로를 구성하는, 배터리 보호회로 패키지모듈을 제공한다.

Description

배터리 보호회로 패키지모듈
본 발명은 배터리 보호회로의 패키지모듈에 관한 것으로, 보다 구체적으로 는, 소형화가 가능하고, 배터리 팩 또는 배터리 캔에 용이하게 장착가능한 배터리 보호회로의 패키지모듈에 관한 것이다.
일반적으로 휴대폰, PDA 등의 휴대단말기 등에 배터리가 사용되고 있다. 리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류 시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다. 따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다. 이러한 종래의 보호회로는 인쇄회로기판(printed circuit board, PCB)에 프로텍션 IC(protection integrated circuit)와 전계효과 트랜지스터(fieled effect transistor, FET), 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지는 것이 일반적이다. 그러나 이러한 종래의 보호회로는 프로텍션 IC와 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있다는 문제점이 있다. 또한, 상기 보호회로의 배터리 팩에의 장착시 별도의 작업이 필요하고, 보호회로를 장착 후에, 별도의 배선이나 와이어 본딩 또는 PCB 기판의 패턴 또는 PCB 기판의 노출된 단자를 통해 외부 연결단자나 내부연결단자들과 연결시켜 줘야 하는 등 작업이 복잡하다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 집적화 및 소형화에 유리한 배터리 보호회로 패키지모듈을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 의한 배터리 보호회로 패키지모듈이 제공될 수 있다. 상기 배터리 보호회로 패키지모듈은 이격된 복수의 리드들을 포함하며, 배터리 베어셀의 전극단자와 직접 접합하는, 리드프레임; 및 상기 리드프레임 상에 직접 실장되며, 프로텍션(protection) IC, 전계효과 트랜지스터(FET) 및 적어도 하나 이상의 수동소자를 포함하는, 배터리 보호회로 소자;를 구비한다. 상기 배터리 보호회로 패키지모듈에서 상기 수동소자는 상기 이격된 복수의 리드들 중의 적어도 일부를 연결하도록 배치되며, 상기 프로텍션 IC, 상기 전계효과 트랜지스터 및 상기 복수의 리드들로 이루어진 군에서 선택된 어느 두 개를 전기적으로 연결하는 전기적 연결부재를 더 구비함으로써, 별도의 인쇄회로기판을 사용하지 않고 배터리 보호회로를 구성한다.
상기 배터리 보호회로 패키지모듈에서 상기 리드프레임은, 양쪽가장자리부분에 각각 배치되며, 상기 베터리 베어셀의 전극단자와 직접 연결되는, 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드; 상기 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드 사이에 배치되며, 복수의 외부연결단자들을 구성하는, 외부연결단자용 리드; 및 상기 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드 사이에 배치되며, 상기 배터리 보호회로 소자가 실장될 수 있는, 소자실장용 리드;를 포함한다.
상기 배터리 보호회로 패키지모듈에서, 상기 배터리 베어셀의 전극단자는 제 1 극성의 플레이트와 상기 제 1 극성의 플레이트 내의 중앙에 배치되는 제 2 극성의 전극셀을 포함하고, 상기 제 1 내부연결단자용 리드는 상기 제 1 극성의 플레이트와 직접 접합하여 전기적으로 연결되고, 상기 제 2 내부연결단자용 리드는 상기 제 2 극성의 전극셀과 직접 접합하여 전기적으로 연결될 수 있다.
상기 배터리 보호회로 패키지모듈에서 상기 리드프레임의 길이는 상기 제 1 극성의 플레이트의 일단에서 상기 제 2 극성의 전극셀까지의 길이에 해당할 수 있다.
상기 배터리 보호회로 패키지모듈에서, 상기 제 1 내부연결단자용 리드 및 상기 제 2 내부연결단자용 리드 중 적어도 어느 하나는 상기 배터리 베어셀의 전극단자와 접합하기 위하여 다운셋 형태로 절곡될 수 있다.
상기 배터리 보호회로 패키지모듈에서, 상기 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드를 노출시키며, 상기 복수의 외부연결단자들을 구성하기 위하여 상기 외부연결단자용 리드의 적어도 일부를 노출시키며, 상기 배터리 보호회로 소자를 밀봉하는, 봉지재를 더 구비할 수 있다.
상기 배터리 보호회로 패키지모듈에서 상기 전기적 연결부재는 본딩 와이어 또는 본딩 리본을 포함할 수 있다.
상기 배터리 보호회로 패키지모듈에서 상기 수동소자는 상기 리드프레임 상에 삽입되어 고정되는 것이 아니라 표면실장기술(Surface Mounting Technology)에 의하여 상기 리드프레임의 표면 상에 실장되어 고정될 수 있다.
상기 배터리 보호회로 패키지모듈에서 상기 리드프레임은 니켈로 이루어지거나 구리판에 니켈 도금으로 이루어 질 수 있다.
상기 배터리 보호회로 패키지모듈에서 상기 리드프레임은 상기 베터리 베어셀의 전극단자와 직접 연결되는, 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드를 포함하며, 상기 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드는 상기 배터리 베어셀의 전극단자와 레이저 용접에 의하여 접합될 수 있다.
상기 배터리 보호회로 패키지모듈에서 상기 전계효과 트랜지스터(FET)는 과방전 및 과충전 상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제 1 전계효과 트랜지스터와 제 2 전계효과 트랜지스터를 포함하며, 상기 제 1 전계효과 트랜지스터와 제 2 전계효과 트랜지스터, 및 과방전 및 과충전 동작을 제어하는 상기 프로텍션 IC는 하나의 칩에 통합되어 제공될 수 있다. 상기 하나의 칩은 상기 리드프레임 상에 플립칩 형태로 제공될 수 있다.
상기 배터리 보호회로 패키지모듈에서 상기 전계효과 트랜지스터(FET)는 과방전 및 과충전 상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제 1 전계효과 트랜지스터와 제 2 전계효과 트랜지스터를 내장한 듀얼 전계효과 트랜지스터칩으로 제공될 수 있다. 상기 프로텍션 IC는 상기 듀얼 전계효과 트랜지스터칩 상에 적층되어 배치될 수 있거나, 상기 프로텍션 IC는 상기 듀얼 전계효과 트랜지스터칩에 인접하여 상기 리드프레임 상에 배치될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일부 실시예들에 따르면, 집적화 및 소형화에 유리한 배터리 보호회로 패키지모듈을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈 구성을 위한 배터리 보호회로의 회로도이다.
도 2는 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 적층칩의 배치구조를 도해하는 도면이다.
도 3은 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 리드프레임과 회로 보호 소자의 구성을 개념적으로 도해하는 도면이다.
도 4는 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 리드프레임의 구조를 상세하게 도해하는 평면도이다.
도 5는 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 회로 보호 소자의 배치구조를 상세하게 도해하는 평면도이다.
도 6은 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈을 도해하는 사시도들이다.
도 7은 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈이 배터리 캔과 결합되는 과정을 도해하는 사시도이다.
도 8은 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈이 장착된 배터리 팩의 외형을 도해하는 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 배터리 보호회로 패키지모듈 구성을 위한 배터리 보호회로의 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 배터리 보호회로 패키지모듈 구성을 위한 제 1 전계효과 트랜지스터, 제 2 전계효과 트랜지스터, 및 프로텍션 IC를 하나로 통합한 플립칩 구성을 도해하는 사시도들이다.
도 11은 본 발명의 다른 실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 리드프레임과 회로 보호 소자의 구성을 개념적으로 도해하는 도면이다.
도 12는 본 발명의 다른 실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 리드프레임의 구조를 상세하게 도해하는 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 회로 보호 소자의 배치구조를 상세하게 도해하는 도면들이다.
도 14는 본 발명의 또 다른 실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 리드프레임과 회로 보호 소자의 구성을 개념적으로 도해하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접합하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 발명의 실시예들에서, 리드프레임은 금속 프레임에 리드 단자들이 패터닝 된 구성으로서, 절연코어 상에 금속 배선층이 형성된 인쇄회로기판과는 그 구조나 뚜께 등에서 구분될 수 있다.
도 1은 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈 구성을 위한 배터리 보호회로의 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 배터리 보호회로(10)는 배터리 셀에 연결되기 위한 제 1 및 제 2 내부연결단자(B+, B-), 충전시에는 충전기에 연결되고, 방전시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 제 1 내지 제 3 외부연결단자들(P+, CF, P-)을 구비한다. 여기서 제 1 내지 제 3 외부연결단자들(P+, CF, P-) 중 제 1 외부연결단자(P+) 및 제 3 외부연결단자(P-)는 전원공급을 위한 것이고 나머지 하나의 외부연결단자인 제 2 외부연결단자(CF, ID)는 배터리를 구분하여 배터리에 맞게 충전을 하도록 한다. 또한, 이 단자는 충전시 배터리 온도로 감지하는 부품인 써미스터(Thermistor)를 적용할 수 있으며, 기타 기능이 적용되는 단자로서 활용될 수 있다.
그리고 배터리 보호회로(10)는 듀얼 FET칩(110), 프로텍션 IC(120), 저항(R1,R2,R3), 배리스터(varistor)(V1), 및 커패시터(C1, C2)의 연결구조를 가진다. 듀얼 FET칩(110)은 드레인 공통 구조를 가지는 제 1 FET(FET1)와 제 2 FET(FET2)로 구성된다. 프로텍션 집적회로(Protection IC, 120)는 저항(R1)을 통하여 배터리의 (+)단자인 제 1 내부연결단자(B+)와 연결되고 제 1 노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 단자(VDD단자), 프로텍션 IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 및 과전류 상태를 감지하기 위한 감지단자(V-단자), 과방전 상태에서 제 1 FET(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제 2 FET(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)를 갖는다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전상태를 판정한다.
프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제 1 FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제 2 FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제 2 FET(FET2), 방전시에는 제 1 FET(FET1)를 오프시키도록 구성되어 있다.
저항(R1)과 커패시터(C1)는 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제 1 노드(n1)와 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 커패시터(C1)는 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다. 여기서 제 1 노드(n1)는 제 1 내부연결단자(B+)와 제 1 외부연결단자(P+)에 연결되어 있다. 저항(R1)을 크게 하면 전압 검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 프로텍션 IC(120)의 V-단자와 제 2 FET(FET2)의 소오스 단자(S2)가 연결된 제 2 노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
커패시터(C2)는 제 2 노드(n2)(또는 제 3 외부연결단자(P-))와 제 1 FET(FET1)의 소오스 단자(S1)(또는 VSS 단자, 제 2 내부연결단자(B-)) 사이에 연결되는 구조를 가진다. 커패시터(C2)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화시키는 효과를 위한 것이다.
그리고 저항(R3) 및 배리스터(V1)는 ESD(Electrostatic Discharge), 서지(surge) 보호를 위한 소자들로써, 서로 병렬연결되는 구조로 제 2 외부연결단자(CF)와 상기 제 2 노드(n2)(또는 제 3 외부연결단자(P-)) 사이에 연결 배치된다. 상기 배리스터(V1)는 과전압 발생시 저항이 낮아지는 소자로, 과전압이 발생되는 경우 저항이 낮아져 과전압으로 인한 회로손상 등을 최소화할 수 있다.
본 발명에서는 외부연결단자들(P+,P-,CF), 내부연결단자(B+,B-)를 포함하여 도 1의 배터리 보호회로(10)를 패키징하여 구성한 배터리 보호회로의 패키지모듈을 구현하고 있다.
전술한 본 발명의 일 실시예에 따른 보호회로는 예시적이고, FET 또는 수동소자의 구성이나 수, 배치 등은 보호회로의 부가 기능에 따라서 적절하게 변형될 수 있다.
도 2는 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 적층칩의 배치구조를 도해하는 도면이다.
도 2에 도시된 바와 같이, 듀얼 FET칩(110)과 프로텍션(protection) IC(120)의 배치는 상기 듀얼 FET칩(110)과 프로텍션(protection) IC(120)가 상하 적층된 구조를 가지거나 서로 인접 배치되는 구조를 가진다. 예를 들어, 듀얼 FET칩(110)의 상부면에 프로텍션(protection) IC(120)가 적층된 구조를 가지거나, 프로텍션(protection) IC(120)의 좌측 또는 우측에 인접되어 듀얼 FET칩(110)이 배치될 수 있다.
듀얼 FET 칩(110)은 공통드레인 구조의 제 1 FET 및 제 2 FET, 즉 2개의 FET를 내장하고 있으며, 외부연결단자는 제 1 FET의 제 1 게이트단자(G1) 및 제 1 소오스 단자(S1)와 제 2 FET의 제 2 게이트 단자(G2) 및 제 2 소오스 단자(S2)를 상기 듀얼 FET칩(110)의 상부면에 구비하는 구조를 가진다. 또한, 공통드레인 단자(D)가 듀얼 FET 칩(110)의 하부면에 구비되는 구조를 가질 수 있다.
프로텍션 IC(120)는 듀얼 FET칩(110)의 상부면에 적층 배치되는 구조를 가진다. 프로텍션 IC(120)는 듀얼 FET 칩(110) 상의 외부연결단자들이 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. 이때 프로텍션 IC(120)와 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있고, 프로텍션 IC(120)와 듀얼 FET칩(110)은 절연성 재질의 접착제로 접착될 수 있다. 통상적으로 듀얼 FET칩(110)의 사이즈가 프로텍션 IC(120) 보다는 크기 때문에, 듀얼 FET칩(110)의 상부에 프로텍션 IC(120)를 적층하는 배치구조를 채택한다.
프로텍션 IC(120)가 듀얼 FET칩(110)의 상부면에 적층 배치된 이후에 프로텍션 IC(120)의 DO 단자(DO)는, 제 1 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 프로텍션 IC(120)의 CO단자(CO)는, 제 2 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되게 된다. 나머지 단자들의 연결구조는 추후 설명한다. 상술한 바와 같은 적층구조를 가지는 프로텍션 IC(120)와 듀얼 FET칩(110)을 '적층칩(100a)'이라 통칭하기로 한다.
본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈에서는 적층구조를 가지는 프로텍션 IC(120)와 듀얼 FET칩의 적층칩(100a)를 도입함으로써, 후술할 리드프레임 상에 실장하는 면적을 줄일 수 있으며 이에 따라 배터리의 소형화 또는 고용량화를 구현할 수 있다.
도 3은 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 리드프레임과 회로 보호 소자의 구성을 개념적으로 도해하는 도면이고, 도 4 및 도 5는 도 3에 도해된 리드프레임의 구조와 회로 보호 소자의 배치구조를 각각 상세하게 도해하는 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 배터리 보호회로의 패키지모듈에서 리드프레임(50)은 제 1 내부연결단자영역(A1), 외부연결단자영역(A2), 소자영역(A3) 및 칩영역(A4)의 보호회로영역, 제 2 내부연결단자영역(A5)이 순차적으로 배치되는 구조를 가진다. 상기 보호회로영역은 외부연결단자영역(A2)과 제 2 내부연결단자영역(A5) 사이에 배치되는 것으로, 소자영역(A3) 및 칩영역(A4)의 배치순서는 다양하게 변경가능하다.
제 1 내부연결단자영역(A1) 및 제 2 외부단자영역(A5)은 패키지모듈의 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제 1 내부연결단자로서 기능하는 제 1 내부연결단자용 리드(B+)와 제 2 내부연결단자로서 기능하는 제 2 내부연결단자용 리드(B-)가 각각 배치된다.
외부연결단자영역(A2)은 제 1 내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)가 각각 순차적으로 배치된다. 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)의 배치순서는 다양하게 달라질 수 있다. 여기서 제 1 외부연결단자용 리드(P+)와 제 1 내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 제 1 내부연결단자용 리드(B+)는 제 1 외부연결단자용 리드(P+)에서 연장되어 구성되거나, 제 1 외부연결단자용 리드(P+)가 제 1 내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.
소자영역(A3)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1, R2, R3, C1, C2, V1)이 배치되기 위한 것으로, 복수의 도전성 라인들로 구성된 제 1 내지 제 6 수동소자용 리드(L1, L2, L3, L4, L5, L6)가 배치된다. 제 1 내지 제 3 수동소자용 리드(L1, L2, L3)는 상기 소자영역(A3)의 상부쪽에 순차적 배치구조를 가질 수 있고, 제 4 내지 제 6 수동소자용 리드(L4, L5, L6)는 소자영역(A3)의 하부쪽에 배치되는 구조를 가질 수 있다.
제 1 수동소자용 리드(L1)는 외부연결단자영역(A2)에 인접된 소자영역(A3)에 일정크기로 배치되고, 제 2 수동소자용 리드(L2)는 제 1 수동소자용 리드(L1)에 인접하여 일정크기로 배치된다. 제 3 수동소자용 리드(L3)는 칩영역(A4)에 인접된 소자영역(A3)에 제 2 수동소자용 리드(L2)에 인접하여 일정크기로 배치된다.
제 4 수동소자용 리드(L4)는 외부연결단자영역(A2)에 인접된 소자영역(A3)에 일정크기로 배치되고, 제 5 수동소자용 리드(L5)와 제 6 수동소자용 리드(L6)는 제 5 수동소자용 리드(L5)가 제 6 수동소자용 리드(L6)를 둘러싸는 형태로 제 4 수동소자용 리드(L1)에 인접되어 배치된다.
칩영역(A4)은 소자영역(A3)에 인접되며 상기 배터리 보호회로를 구성하는 프로텍션(protection) IC 및 듀얼 FET칩이 배치되기 위한 영역으로, 적층칩(100a)이 장착되기 위한 다이패드(DP)가 배치될 수 있다. 다이패드(DP)는 적층칩(100a)을 구성하는 듀얼 FET칩(110)의 공통드레인 단자와 전기적으로 연결될 수 있으며, 후속공정의 패키징시 노출되도록 하여 외부연결단자로써 기능함과 동시에 방열특성을 개선하도록 할 수 있다.
도 3 및 도 5를 참조하면, 도 4의 리드프레임에 복수의 수동소자들(R1, R2, R3, C1, C2, V1) 및 적층칩(100a)이 배치되고, 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다.
우선 칩영역(A4)의 다이패드(DP) 상에 적층칩(100a)을 장착하고, 적층칩(100a)을 구성하는 프로텍션 IC(120)의 기준전압단자(VSS)는 제 1 FET의 소오스 단자 또는 제 3 수동소자용 리드(L3)와 와이어 본딩을 수행하여 전기적으로 연결한다.
그리고 프로텍션 IC(120)에서 충전전압 및 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 단자(VDD)는 제 2 수동소자용 리드(L2)와 와이어 본딩 등을 통해 전기적으로 연결하고, 프로텍션 IC(120)에서 충방전 및 과전류 상태를 감지하기 위한 감지단자(V-)를 제 6 수동소자용 리드(L6)에 와이어 본딩을 통해 전기적으로 연결한다.
제 1 FET의 소오스단자(S1)는 제 3 수동소자용 리드(L3)와 와이어 본딩 등을 통해 전기적으로 연결하고, 제 2 FET의 소오스단자(S2)는 제 5 수동소자용 리드(L5)와 와이어 본딩 등을 통해 전기적으로 연결하게 된다.
다음으로, 제 1 수동소자용 리드(L1)와 제 1 외부연결단자용 리드(P+)를 와이어 본딩 등을 통해 전기적으로 연결하고, 제 3 수동소자용 리드(L3)와 제 2 내부연결단자용 리드(B-)를 와이어 본딩 등을 통해 전기적으로 연결한다. 제 4 수동소자용 리드(L4)는 제 2 외부연결단자용 리드(CF)와 와이어 본딩을 통해 전기적으로 연결되고, 제 5 수동소자용 리드(L5)는 제 3 외부연결단자용 리드(L3)와 와이어 본딩 등을 통해 전기적으로 연결된다. 그리고, 상기 복수의 수동소자들 중 제 1 저항(R1)은 제 1 수동소자용 리드(L1)와 제 2 수동소자용 리드(L2) 사이에 배치되고, 상기 복수의 수동소자들 중 제 2 저항(R2)은 제 5 수동소자용 리드(L5)와 제 6 수동소자용 리드(L6) 사이에 배치된다.
복수의 수동소자들 중 서지보호회로를 구성하는 제 3 저항(R3)은 제 4 수동소자용 리드(L4)와 제 5 수동소자용 리드(L5) 사이에 배치되고, 상기 복수의 수동소자들 중 제 1 커패시터(C1)는 제 2 수동소자용 리드(L2)와 제 3 수동소자용 리드(L3) 사이에 배치되고, 상기 복수의 수동소자들 중 제 2 커패시터(C2)는 제 3 수동소자용 리드(L3)와 제 5 수동소자용 리드(L5) 사이에 배치된다.
상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)(V1)는 제 3 저항(R3)과 병렬로 구성되어 제 4 수동소자용 리드(L4)와 제 5 수동소자용 리드(L5) 사이에 배치되게 된다.
상술한 배치구조를 가지는 배터리 보호회로를 구현하는 구조체(200a)를 봉지재(250)로 몰딩하는 등의 공정을 통해 도 6에 도시된 바와 같이 패키징하여 패키지모듈(300)을 구성하게 된다.
도 6의 (a)는 본 발명의 일실시예에 따른 배터리 보호회로의 패키지모듈(300)의 하부면을 나타낸 것이고, 도 6의 (b)는 패키지모듈(300)의 상부면을 나타낸 것이다. 본 발명의 일실시예에 따른 배터리 보호회로의 패키지모듈(300)은 상부면에는 상기 외부연결단자들(P+, CF, P-)이 노출되고, 하부면에는 상기 제 1 내부연결단자(B+) 및 상기 제 2 내부연결단자(B-)가 노출되도록 구성된다. 여기서 패키지모듈(300)의 상부면에는 방열이나 기타 필요에 따라 상기 다이패드(DP)의 하부면(적층칩(100a)이 장착된 면의 반대면)이 추가로 노출되도록 패키징될 수 있다. 한편, 제 1 내부연결단자용 리드(B+) 및 제 2 내부연결단자용 리드(B-) 중에서 적어도 어느 하나는 다운셋(down-set) 형태로 절곡될 수 있다.
도 7은 본 발명의 일실시예에 따른 배터리 보호회로의 패키지모듈(300)을 배터리 팩에 장착하는 과정을 나타낸 도면이고, 도 8은 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈이 장착된 배터리 팩의 외형을 도해하는 사시도이다.
도 7에 도시된 바와 같이, 상술한 바와 같은 구조를 가지는 보호회로 구조체(200a)를 포함하는 배터리 보호회로의 패키지모듈(300)은 배터리 캔(400) 내에 내장된 배터리 베어셀의 상부면과 상부케이스(500) 사이에 삽입되어 도 8에 도시된 바와 같은 배터리 팩(600)을 구성하게 된다. 상부케이스(500)는 플라스틱 재질로 상기 외부연결단자들(P+, CF, P-)이 노출될 수 있도록 대응되는 부분에 관통홀(550)이 형성되어 있다. 배터리 팩(600)은 일반적으로 휴대폰이나 단말기 등에 삽입하는 배터리로 이해될 수 있다. 상부케이스(500)는 플라스틱 재질로 외부연결단자들(P+, CF, P-)이 노출될 수 있도록 대응되는 부분에 관통홀(550)이 형성되어 있다.
상기 배터리 베어셀은 전극 조립체와 캡 조립체를 포함하여 구성된다. 상기 전극 조립체는 양극 집전체에 양극 활물질을 도포해서 형성된 양극판, 음극 집전체에 음극 활물질을 도포해서 형성된 음극판 및 상기 양극판과 상기 음극판 사이에 개재되어 두 극판의 단락을 방지하고 리튬 이온의 이동을 가능하게 하는 세퍼레이터로 이루어질 수 있다. 상기 전극 조립체에는 상기 양극판에 부착된 양극탭과 상기 음극판에 부착된 음극탭이 인출되어 있다.
상기 캡 조립체는 음극단자(410), 가스켓(420), 캡 플레이트(430) 등을 포함한다. 캡 플레이트(430)는 양극단자의 역할을 할 수 있다. 음극단자(410)는 음극셀 또는 전극셀로 명명될 수도 있다. 가스켓(420)은 음극단자(410)와 캡 플레이트(430)를 절연시키기 위하여 절연성 물질로 형성될 수 있다. 따라서, 배터리 베어셀의 전극단자는 음극단자(410)와 캡 플레이트(430)를 포함할 수 있다.
앞에서 설명한 도 1 내지 도 8을 참조하면, 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈(300)은 이격된 복수의 리드들(예를 들어, 도 5의 B+, P+, CF, P-, L1, L2, L3, L4, L5, L6, DP, B-)을 포함하며, 배터리 캔(400)에 수용되는 배터리 베어셀의 전극단자(410, 430)와 직접 접합하는, 리드프레임(50)을 구비한다. 그리고, 본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈(300)은 리드프레임(50) 상에 직접 실장되며, 프로텍션(protection) IC, 전계효과 트랜지스터(FET) 및 적어도 하나 이상의 수동소자(예를 들어, 도 5의 R1, R2, R3, C1, C2, V1)를 포함하는, 배터리 보호회로 소자를 구비한다. 배터리 보호회로 패키지모듈(300)은 수동소자(예를 들어, 도 5의 R1, R2, R3, C1, C2, V1)가 이격된 복수의 리드들(예를 들어, 도 5의 B+, P+, CF, P-, L1, L2, L3, L4, L5, L6, DP, B-) 중의 적어도 일부를 연결하도록 배치되며, 프로텍션 IC, 전계효과 트랜지스터 및 복수의 리드들(B+, P+, CF, P-, L1, L2, L3, L4, L5, L6, DP, B-)로 이루어진 군(群)에서 선택된 어느 두 개를 전기적으로 연결하는 전기적 연결부재(220)를 더 구비함으로써, 별도의 인쇄회로기판을 사용하지 않고 배터리 보호회로를 구성할 수 있다. 전기적 연결부재(220)는 본딩 와이어 또는 본딩 리본을 포함할 수 있다. 본 발명의 실시예들에서는 본딩 와이어나 본딩 리본과 같은 전기적 연결부재(220)를 리드프레임(50) 상에 배치하여 회로를 구성하므로, 배터리 보호회로를 구성하기 위한 리드프레임(50)을 설계하고 제조하는 과정이 단순화할 수 있다는 중요한 이점을 가진다. 만약, 본 발명의 실시예들에서 전기적 연결부재(220)를 배터리 보호회로를 구성함에 있어서 도입하지 않는다면 리드프레임(50)을 구성하는 복수의 리드들의 구성이 매우 복잡하게 되므로 적절한 리드프레임(50)을 효과적으로 제공하는 것이 어렵다는 문제점을 가진다.
수동소자(예를 들어, 도 5의 R1, R2, R3, C1, C2, V1)는 리드프레임(50) 상에 삽입되어 고정되는 것이 아니라 표면실장기술(Surface Mounting Technology)에 의하여 리드프레임(50)의 표면 상에 실장되어 고정된다.
본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈(300)에서, 리드프레임(50)은 양쪽가장자리부분에 각각 배치되며, 베터리 베어셀의 전극단자(410, 430)와 직접 연결되는, 제 1 내부연결단자용 리드(B+) 및 제 2 내부연결단자용 리드(B-); 제 1 내부연결단자용 리드(B+) 및 제 2 내부연결단자용 리드(B-) 사이에 배치되며, 복수의 외부연결단자들을 구성하는, 외부연결단자용 리드(P+, CF, P-); 및 제 1 내부연결단자용 리드(B+) 및 제 2 내부연결단자용 리드(B-) 사이에 배치되며, 배터리 보호회로 소자(예를 들어, 도 5의 R1, R2, R3, C1, C2, V1, 프로텍션 IC, FET)가 실장될 수 있는, 소자실장용 리드(L1, L2, L3, L4, L5, L6, DP);를 포함한다.
상기 배터리 베어셀의 전극단자는 제 1 극성(예를 들어, 양극)의 플레이트(430)와 플레이트(430) 내의 중앙에 배치되는 제 2 극성(예를 들어, 음극)의 전극셀(410)을 포함하며, 제 1 내부연결단자용 리드(B+)는 제 1 극성(예를 들어, 양극)의 플레이트(430)와 직접 접합하여 전기적으로 연결되고, 제 2 내부연결단자용 리드(B-)는 제 2 극성(예를 들어, 음극)의 전극셀(410)과 직접 접합하여 전기적으로 연결될 수 있다. 이 경우, 리드프레임(50)의 길이는 제 1 극성(예를 들어, 양극)의 플레이트(430)의 일단에서 제 2 극성(예를 들어, 음극)의 전극셀(410)까지의 길이(L/2)에 해당할 수 있다. 이 실시예에 따르면, 제 2 극성(예를 들어, 음극)의 전극셀(410)을 기준으로 상단 부분의 편측 영역만을 사용하여 배터리 보호회로 패키지모듈(300)을 장착하므로, 배터리의 소형화 또는 고용량화를 구현할 수 있다. 예를 들어, 전극셀(410)의 다른 편측 영역에 셀을 더 형성하여 배터리 용량을 늘이거나 또는 다른 추가 기능을 갖는 칩 등을 배치함으로써 이러한 배터리를 갖는 응용제품의 소형화에 기여할 수 있다.
나아가, 제 1 내부연결단자용 리드(B+) 및 제 2 내부연결단자용 리드(B-) 중 적어도 어느 하나는 상기 배터리 베어셀의 전극단자와 접합하기 위하여 다운셋(down-set) 형태로 절곡될 수 있다. 예를 들어, 제 1 내부연결단자용 리드(B+)는 제 1 극성(예를 들어, 양극)의 플레이트(430)와 직접 접합하여 고정되기 위하여, 다운셋(down-set) 형태로 절곡될 수 있다. 제 2 내부연결단자용 리드(B-)는 제 2 극성(예를 들어, 음극)의 음극단자(410)와 접합되어 고정된다. 상기 접합은 레이저 용접, 저항용접, 납땜 및 도전성 에폭시 접합으로 이루어진 군에서 선택된 어느 하나의 방식으로 접합될 수 있다. 따라서, 배터리 보호회로 패키지모듈(300)은 제 1 내부연결단자용 리드(B+) 및 제 2 내부연결단자용 리드(B-)가 배터리 베어셀의 전극단자에 접합되기 때문에 안정적으로 고정될 수 있다. 따라서, 본 발명의 실시예들에 따르면, 리드프레임의 측면을 별도로 절곡하여 상기 절곡된 리드프레임의 측면을 배터리 베어셀이 내장된 배터리 캔(400)에 별도로 접합하지 않아도 되므로 제조공정이 단순화되고 최종제품인 배터리를 소형화할 수 있다.
본 발명의 변형된 실시예에 따른 배터리 보호회로 패키지모듈(300)에서 상기 배터리 베어셀의 전극단자는 제 1 극성(예를 들어, 양극)의 플레이트(430) 대신에 제 1 극성의 단자(미도시)가 형성될 수도 있다. 이 경우, 제 1 내부연결단자용 리드(B+)는 상기 제 1 극성의 단자(미도시)와 직접 접합하여 전기적으로 연결되고, 제 2 내부연결단자용 리드(B-)는 제 2 극성(예를 들어, 음극)의 전극셀(410)과 직접 접합하여 전기적으로 연결될 수 있다. 이 경우, 리드프레임(50)의 길이는 제 1 극성의 단자(미도시)에서 제 2 극성(예를 들어, 음극)의 전극셀(410)까지의 길이에 해당할 수 있다. 이 경우에도, 제 2 극성(예를 들어, 음극)의 전극셀(410)을 기준으로 편측의 영역만을 사용하여 배터리 보호회로 패키지모듈(300)을 장착하므로, 배터리의 소형화 또는 고용량화를 구현할 수 있다.
리드프레임(50)은 니켈(Ni)로 이루어질 수 있거나 구리판에 니켈 도금으로 이루어질 수 있으며, 리드프레임(50)의 제 1 내부연결단자용 리드(B+) 및 제 2 내부연결단자용 리드(B-)는 상기 배터리 베어셀의 전극단자(410, 430)와 레이저 용접, 납땜, 저항 용접, 또는 도전성 에폭시 등에 의하여 접합될 수 있다.
본 발명의 일실시예에 따른 배터리 보호회로 패키지모듈(300)은 제 1 내부연결단자용 리드(B+) 및 제 2 내부연결단자용 리드(B-)를 노출시키며, 복수의 외부연결단자들을 구성하기 위하여 외부연결단자용 리드(P+, CF, P-)의 적어도 일부를 노출시키며, 배터리 보호회로 소자(예를 들어, 도 5의 R1, R2, R3, C1, C2, V1, 프로텍션 IC, FET)를 밀봉하는, 봉지재(250)를 더 구비한다.
이 실시예에 따르면, 제 2 극성(예를 들어, 음극)의 전극셀(410)을 기준으로 편측의 영역만을 사용하여 배터리 보호회로 패키지모듈(300)을 장착하므로, 배터리의 소형화 또는 고용량화를 구현할 수 있다. 이를 위하여, 전계효과 트랜지스터(FET)와 프로텍션 IC을 포함하는 적층구조체나 통합칩을 제공할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 배터리 보호회로 패키지모듈 구성을 위한 배터리 보호회로의 회로도이다. 도 9는 제 1 FET, 제 2 FET, 및 프로텍션 IC는 하나의 칩에 통합되어 제공하는 경우의 배터리 보호회로도로서 도 1의 등가회로도이다.
도 9에 도시된 바와 같이, 도 1의 프로텍션 IC(120)와 공통드레인 구조의 두개의 FET(FET1,FET2)가 통합된 형태의 플립칩(100b)을 구현하여 회로를 구성하면, 도 1에서 설명된 바와 동일한 동작을 수행하면서도 보다 간단한 회로로 구현할 수있게 된다. 그리고, 플립칩(100b)은 별도의 와이어 본딩이 필요없이 외부단자부분이 전기적 접속이 필요한 리드 등에 솔더링 결합되어 전기적 연결되므로 와이어 본딩 대비 전기전도도가 향상되고 생산단가가 낮아지고 공정단순화를 이룰수 있는 장점이 있으며, 차지하는 부피를 줄일 수 있다는 장점이 있다.
추가적으로, 본 발명의 변형된 다른 실시예에서는 상기 ESD(Electrostatic Discharge)등의 서지(surge) 보호를 위해 구성되는 서지보호회로에서 배리스터(V1) 대신에 저항(R4)이나 커패시터(C4)가 구비될 수 있다. 즉 서지보호를 위한 회로는 두 개의 저항(R3, R4)을 병렬연결하는 구성, 또는 하나의 저항(R3)과 하나의 커패시터(C4)를 병렬연결하는 구성, 및 하나의 저항(R3)과 하나의 배리스터(V1)를 병렬연결하는 구성 중 어느 하나를 선택하여 구성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 배터리 보호회로 패키지모듈 구성을 위한 제 1 전계효과 트랜지스터, 제 2 전계효과 트랜지스터, 및 프로텍션 IC를 하나로 통합한 플립칩 구성을 도해하는 사시도들이다.
도 10에 도시된 바와 같이, 플립칩(100b)은 도 1의 일반적인 배터리 보호회로에서 프로텍션 IC(120)와 공통드레인 구조의 두 개의 FET(FET1,FET2)을 하나의 칩으로 원칩화하여 구현된 것이다. 즉 도 10의 플립칩(100b)은 과방전 및 과충전상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제 1 FET 및 제 2 FET와, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC 회로를 내장하고 있다.또한, 플립칩(100b)은 도 1에서 프로텍션 IC(120)와 공통드레인 구조의 두 개의 FET(FET1, FET2)를 포함하는 부분(100a)을 하나의 칩으로 원칩화 하여 구현한 것이므로, 플립칩(100b)의 동작이나 회로구성은 도 1의 프로텍션 IC(120)와 공통드레인 구조의 두 개의 FET(FET1, FET2)를 포함하는 부분(100a)의 동작이나 회로구성과 동일하다.
이에 따라, 플립칩(100b)은 일면에 충전전압 및 방전전압이 인가되기 위한 전압인가 단자(VDD), 충방전 상태를 감지하기 위한 감지단자(V-), 제 1 FET의 소오스 단자인 제 1 소오스 단자(S1), 및 상기 제 2 FET의 소오스 단자인 제 2 소오스 단자(S2)를 외부연결을 위한 외부단자로 노출되는 구조를 가지게 된다. 도 1의 회로에서 프로텍션 IC(120)의 방전차단신호 출력단자(DO)나 충전차단신호 출력단자(CO)는 플립칩(100b)에 내장되므로 외부단자로는 노출되지 않는다.
상기 외부단자들(VDD, V-, S1, S2)은 외부연결 및 본딩결합을 위한 솔더볼 구조를 가져 플립칩 본딩 결합 방식에 의해 결합된다. 외부 단자들(VDD, V-, S1, S2)의 배치위치는 필요에 따라 달라질 수 있으며, 단자의 개수도 전기전도성의 향상이나 효율적인 배치를 위해 다양하게 늘리거나 줄일 수 있다.
예를 들어 플립칩(100b)의 외부연결과 본딩결합을 위한 외부연결단자들은 3행 3열 배치구조를 가질 수 있으며, 1행은 충전전압 및 방전전압이 인가되기위한 전압인가 단자(VDD), 테스트를 위한 테스트 단자(TP), 및 충방전 상태를 감지하기 위한 감지단자(V-)가 3열로 배치되고, 2행은 상기 제1소오스 단자(S1)가 3열 구조로 배치될 수 있으며, 3행은 제2소오스 단자(S2)가 3열구조로 배치될 수 있다.
본 발명의 다른 실시예에서는 외부연결단자들(P+, P-, CF), 내부연결단자(B+, B-)를 포함하여 도 9 및 도 10을 통해 설명한 플립칩을 이용한 배터리 보호회로를 패키징하여 구성한 배터리 보호회로의 패키지 모듈을 구현하고 있다.
도 11은 본 발명의 다른 실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 리드프레임과 회로 보호 소자의 구성을 개념적으로 도해하는 도면이고, 도 12 및 도 13은 도 11에 도해된 리드프레임의 구조와 회로 보호 소자의 배치구조를 각각 상세하게 도해하는 도면들이다. 도 11 내지 도 13에 도시된 보호회로 구조체(200b)는 도 3 내지 도 5에 도시된 보호회로 구조체(200a)의 변형례이므로, 이하에서는 보호회로 구조체(200b)의 구성에 대하여 상세하게 설명한다. 그러나, 보호회로 구조체(200b)를 봉지재(250)로 몰딩하여 패키징함으로써 배터리 보호회로의 패키지모듈(300)을 구현하는 과정 및 이에 따른 효과 등은 도 6 내지 도 8을 참조하여 설명한 부분과 중복되므로 여기에서는 생략한다.
도 12는 플립칩(100b) 및 복수의 소자들이 배치되기 전의 리드프레임 구조를 나타낸 것이고, 도 13은 플립칩(100b) 및 수동소자들이 배치된 이후의 리드프레임 구조를 나타낸 것이다.
도 11 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 배터리 보호회로의 패키지 모듈은 제 1 내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역인 소자 및 칩 영역(A3), 제 2 내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다.
제 1 내부연결단자영역(A1) 및 제 2 내부연결단자영역(A4)은 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제 1 내부연결단자로서 기능하는 제 1 내부연결단자용 리드(B+)와 제 2 내부연결단자로서 기능하는 제 2 내부연결단자용 리드(B-)가 각각 배치된다.
외부연결단자영역(A2)은 제 1 내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제1 내지 제3 외부연결단자용 리드(P+, CF, P-)가 각각 순차적으로 배치된다. 예를 들어 좌에서 우로 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)가 각각 순차적으로 배치될 수 있다. 이외에도 상기 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)의 배치순서는 다양하게 달라질 수 있다.
여기서 제 1 외부연결단자용 리드(P+)와 제 1 내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 제 1 내부연결단자용 리드(B+)는 제 1 외부연결단자용 리드(P+)에서 연장되어 구성되거나, 제 1 외부연결단자용 리드(P+)가 제 1 내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.
상기 보호회로영역인 소자 및 칩 영역(A3)은 외부연결단자영역(A2)과 제 2 내부연결단자영역(A4) 사이에 배치되며, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들 및 플립칩(100b)이 배치되는 영역이다.
소자 및 칩 영역(A3)에는 플립칩(100b)의 일면에 구비된 복수의 솔더볼들과의 본딩결합 및 상기 복수의 수동소자들의 배치를 위한 복수의 도전성 리드들(L1, L2, L3, L4, L5, L6)을 구비할 수 있다.
상기 복수의 도전성 리드들(L1, L2, L3, L4, L5, L6) 중 제 1 도전성 리드(L1)는, 플립칩(100b)의 상기 감지단자(V-)와 본딩결합되기 위한 도전성 리드로, 소자 및 칩 영역(A3)의 대응부위에 배치된다. 제 1 도전성 리드(L1)는 세로방향을 길이방향으로 하여 길게 배치될 수 있으며, 도면상의 소자 및 칩 영역(A3)의 상부에서 중간부위까지 길게 배치될 수 있다.
복수의 도전성 리드들(L1, L2, L3, L4, L5, L6) 중 제 2 도전성 리드(L2)는, 제 3 외부연결단자용 리드(P-)와 제 1 도전성 리드(L1) 사이에 가로방향으로 인접 배치된다. 또한 제 2 도전성 리드(L2)는 제 3 외부연결단자용 리드(P-)에서 연장되어 구성되어 제 3 외부연결단자용 리드(P-)와 전기적 연결구조를 가진다.
복수의 도전성 리드들(L1, L2, L3, L4, L5, L6) 중 제 3 도전성 리드(L3)는, 소자 및 칩 영역(A3)의 최하단부에 가로방향으로 길게 배치된다. 제 3 도전성 리드(L3)는 제 3 외부연결단자용 리드(P-)에서 연장되어 제 3 외부연결단자용 리드(P-)와 전기적 연결구조를 가지며, 제 2 내부연결단자용 리드(B-) 인접부위까지 가로방향으로 길게 구성된다.
제 3 도전성 리드(L3)는 플립칩(100b)의 제 2 소오스 단자(S2)와 본딩결합되기 위한 배치구조를 가지게 된다. 따라서, 플립칩(100b)의 제 2 소오스 단자(S2)의 배치구조가 변동되는 경우 이에 대응하여 제 3 도전성 리드(L3)의 배치구조 또한 변동될 수 있다.
복수의 도전성 리드들(L1, L2, L3, L4, L5, L6) 중 제 4 도전성 리드(L4)는 가로방향으로 길게 배치되며, 제 3 도전성 리드(L3)와 세로방향으로 인접하여 평행하게 배치된다. 제 4 도전성 리드(L4)는 제 2 외부연결단자용 리드(B-)에 서 연장되어 구성되어 제 2 내부연결단자용 리드(B-)와 전기적 연결구조를 가지며, 플립칩(100b)의 제 1 소오스 단자(S1)와 본딩결합되기 위한 배치구조를 가지게 된다. 따라서, 제 4 도전성 리드(L4)는 플립칩(100b)의 제 1 소오스 단자(S1)의 배치구조가 변동되는 경우 이에 대응하여 제 4 도전성 리드(L4)의 배치구조 또한 변동될 수 있다.
복수의 도전성 리드들(L1, L2, L3, L4, L5, L6) 중 제 5 도전성 리드(L5)는 제 2 내부연결단자용 리드(B-)와 인접되어 배치되며 플립칩(100b)의 전압인가단자(VDD)와 본딩결합되기 위해 꺾임 구조를 가질 수 있다. 예를 들어, 소자 및 칩 영역(A3)의 상부부위에서 세로방향으로 길게 배치되다가 중간부위에서 꺾여져 가로 방향으로 길게 배치되는 구조를 가질 수 있다.
복수의 도전성 리드들(L1, L2, L3, L4, L5, L6) 중 제 6 도전성 리드(L6)는 제 5 도전성 리드(L5)와 인접되어 배치된다. 제 6 도전성 리드(L6)는 소자 및 칩 영역(A3)의 상부에서 제 5 도전성 리드(L5)의 가로방향 배치부분 및 세로방향 배치부분에 인접되어 제 5 도전성 리드(L5)에 감싸지는 형태로 배치될 수 있다.
복수의 도전성 리드들(L1, L2, L3, L4, L5, L6)에 추가하여 제 7 도전성 리드(L7)가 추가될 수 있다. 제 7 도전성 리드(L7)는 플립칩(100b)의 테스트를 위한 것으로 플립칩(100b)의 테스트 단자(TP)를 통한 테스트가 필요하지 않은 경우는 구비되지 않을 수 있다. 제 7 도전성 리드(L7)가 구비되는 경우 제 7 도전성 리드(L7)는 제 1 도전성 리드(L1)와 제 6 도전성 리드(L6) 사이에 구비될 수 있다.
소자 및 칩 영역(A3)의 전체적인 배치구조를 살펴보면, 소자 및 칩 영역(A3)의 중간부분을 기준으로 상부 및 하부로 구분하는 경우에, 소자 및 칩 영역(A3)의 상부에는 좌에서 우방향으로 제 2 도전성 리드(L2), 제 1 도전성 리드(L1), 제 7 도전성 리드(L7), 제 6 도전성 리드(L6), 및 제 5 도전성 리드(L5)의 순차적 배치구조를 가질 수 있으며, 소자 및 칩 영역(A3)의 하부에는 가로 방향을 길이방향으로 하여 제 3 도전성 리드(L3) 및 제 4 도전성 리드(L4)가 서로 평행하게 배치되는 구조를 가질 수 있다.
복수의 도전성 리드들(L1, L2, L3, L4, L5, L6, L7)은 플립칩(100b)의 외부단자로써 기능하는 솔더볼의 배치위치에 대응하여 배치가 적절히 변동될 수 있음은 당연하다.
외부연결단자영역(A2) 내의 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)는 패키징시 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)의 일부가 외부로 노출되어야 한다.
도면상에서는 리드프레임 구조가 동일평면에 리드들이 구비되는 것으로 도시되었지만, 패키징시 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)의 일부가 용이하게 외부로 노출될 수 있도록, 외부연결단자영역(A2) 내의 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)는 다른 영역(제 1 내부연결단자영역(A1), 소자 및 칩 영역(A3), 및 제 2 내부연결단자영역(A4))의 리드들보다 다운셋(down set)되거나, 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)에 비하여 다른 영역(제 1 내부연결단자영역(A1), 소자 및 칩 영역(A3), 및 제 2 내부연결단자영역(A4))의 리드들이 다운셋(down set) 된 구조를 가질 수 있다.
즉 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)는 다른 영역의 리드들과 다른 평면상에 배치되는 구조를 가질 수 있다. 예를 들어, 외부연결단자영역(A2) 내의 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)는 제 1 내부연결단자영역(A1), 소자 및 칩 영역(A3), 및 제 2 내부연결단자영역(A4) 내의 리드들이 형성된 평면보다 낮은 평면 또는 높은 평면에 배치되는 구조를 가질 수 있다.
도 13의 (a), (b) 및 (c)에 도시된 바와 같이, 도 12에서 설명한 바와 같은 리드프레임 구조에 플립칩(100b) 및 복수의 수동소자들(R1, R2, C1, C2)이 배치된다. 도 13의 (a)를 참조하면, 복수의 수동소자들(R1, R2, C1, C2), 플립칩(100b)이 배치되어 도 9에 도시된 바와 같은 등가회로를 구성하게 된다.
플립칩(100b)은 제 1 도전성 리드(L1), 제 3 도전성 리드(L3), 제 4 도전성 리드(L4), 및 제 5 도전성 리드(L5)와 본딩결합된다. 예를 들어, 도 13의 (b) 및 (c)에 도시된 바와 같이, 플립칩(100b)의 감지단자(V1)는 제 1 도전성 리드(L1)와 본딩결합되고, 플립칩(100b)의 전압인가 단자(VDD)는 제 5 도전성 리드(L5)와 본딩결합되고, 플립칩(200)의 소오스 단자(S1)는 제 4 도전성 리드(L4)와 본딩결합되고, 플립칩(200)의 소오스 단자(S2)는 제 3 도전성 리드(L3)와 본딩결합된다. 여기서 본딩결합은 플립칩 본딩 또는 솔더볼에 의한 본딩을 의미할 수 있다.
복수의 수동소자들(R1, R2, C1, C2) 중 제 1 저항(R1)은 제 5 도전성 리드(L5)와 제 6 도전성 리드(L6) 사이에 배치되고, 복수의 수동소자들(R1, R2, C1, C2) 중 제 2 저항(R2)은 제 1 도전성 리드(L1)와 제 2 도전성 리드(L2)사이에 배치될 수 있다.
또한 복수의 수동소자들(R1, R2, C1, C2) 중 제 1 커패시터(C1)는 제 5 도전성 리드(L5)와 제 2 내부연결단자용 리드(B-) 사이에 배치되고, 복수의 수동소자들(R1, R2, C1, C2) 중 제 2 커패시터(C2)는 제 3 도전성 리드(L3)와 제 2 내부연결단자용 리드(B-) 사이에 배치될 수 있다.
상기 배터리 보호회로에 서지보호회로가 구성되는 경우, 상기 서지보호회로를 구성하는 저항(R3) 및 배리스터(varistor)(V1)는 제 2 외부연결단자용 리드(CF)와 제 3 외부연결단자용 리드(P-) 사이에 병렬로 배치될 수 있다. 도면에는 표시되지 않았지만, 배리스터(V1) 배치 위치에 배리스터(V1)를 대신하여 저항(R4)이나 커패시터(C4)가 배치될 수도 있다. 다음으로 제 6 도전성 리드(L6)와 제 1 외부연결단자용 리드(P+)를 와이어 본딩하게 되면, 도 9의 등가회로를 가지는 패키지 모듈의 내부배치구조가 완성되게 된다.
도 14는 본 발명의 또 다른 실시예에 따른 배터리 보호회로 패키지모듈을 구성하는 리드프레임과 회로 보호 소자의 구성을 개념적으로 도해하는 도면이다. 도 14에 도시된 보호회로 구조체(200c)는 도 3 내지 도 5에 도시된 보호회로 구조체(200a)의 변형례이므로, 이하에서는 보호회로 구조체(200c)의 구성에 대하여 상세하게 설명한다. 그러나, 보호회로 구조체(200c)를 봉지재(250)로 몰딩하여 패키징함으로써 배터리 보호회로의 패키지모듈(300)을 구현하는 과정 및 이에 따른 효과 등은 도 6 내지 도 8을 참조하여 설명한 부분과 중복되므로 여기에서는 생략한다.
도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 배터리 보호회로의 패키지 모듈은 제 1 내부연결단자영역(A1), 외부연결단자영역(A2), 제 2 내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다. 나아가, 보호 회로 소자들의 실장되는 영역으로서 칩영역(A4_1), 소자영역(A3), 칩영역(A4_2), 칩영역(A4_3)이 순차적으로 외부연결단자영역(A2)와 제 2 내부연결단자영역(A4) 사이에 개재될 수 있다.
제 1 내부연결단자영역(A1) 및 제 2 내부연결단자영역(A5)은 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제 1 내부연결단자로서 기능하는 제 1 내부연결단자용 리드(B+)와 제 2 내부연결단자로서 기능하는 제 2 내부연결단자용 리드(B-)가 각각 배치된다.
외부연결단자영역(A2)은 제 1 내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제1 내지 제3 외부연결단자용 리드(P+, CF, P-)가 각각 순차적으로 배치된다. 예를 들어 좌에서 우로 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)가 각각 순차적으로 배치될 수 있다. 이외에도 상기 제 1 내지 제 3 외부연결단자용 리드(P+, CF, P-)의 배치순서는 다양하게 달라질 수 있다.
여기서 제 1 외부연결단자용 리드(P+)와 제 1 내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 제 1 내부연결단자용 리드(B+)는 제 1 외부연결단자용 리드(P+)에서 연장되어 구성되거나, 제 1 외부연결단자용 리드(P+)가 제 1 내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.
상기 보호회로영역 중에서 칩영역(A4_1)과 칩영역(A4_3)에는 각각 제 1 FET(FET1)과 제 2 FET(FET2)가 실장되며, 칩영역(A4_2)에는 프로텍션 IC(120)이 실장된다. 소자영역(A3)에는 배터리 보호회로를 구성하는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들이 실장될 수 있다.
한편, 제 1 FET(FET1)의 드레인과 제 2 FET(FET2)의 드레인이 서로 전기적으로 연결되도록 하기 위하여, 칩영역(A4_1)과 칩영역(A4_3)에 해당하는 리드프레임의 하부면을 서로 연결하는 도전성 플레이트를 배치할 수 있다.
전술한 본 발명의 실시예들에 따른 배터리 보호회로 패키지모듈에 따르면, 인쇄회로기판(PCB) 상에 보호회로를 실장하고 이러한 인쇄회로기판 상에 별도의 리드를 부착한 경우에 비해서, 리드프레임만을 사용하여 보호회로를 실장하면서 동시에 배터리 셀과 연결할 수 있는 리드를 형성할 수 있어서 제조비용을 절감할 수 있고, 전체 높이를 획기적으로 줄일 수 있다는 효과를 기대할 수 있다. 즉, 인쇄회로기판은 통상적으로 약 2mm의 두께를 가짐에 반하여 리드프레임은 약 0.8 mm의 두께를 가지므로, 두께의 차이만큼 배터리를 소형화시키거나 또는 두께의 차이만큼 배터리 크기를 키울 수 있어서 고용량화를 구현할 수 있다.
아울러, 전술한 본 발명의 실시예들에 따르면, 배터리의 전극셀을 기준으로 상단의 편측 영역만을 사용하여 배터리 보호회로 패키지모듈을 장착할 경우, 배터리의 소형화 또는 고용량화를 구현할 수 있다. 다만, 본 발명의 실시예들에 따른 배터리 보호회로 패키지모듈은 이러한 편측 사용으로 그 권리가 한정되지 않고, 배터리의 전극셀의 상단의 전체 영역을 사용하도록 구성될 수도 있다.
또한, 전술한 본 발명의 실시예들에 따르면, 본딩 와이어나 본딩 리본과 같은 전기적 연결부재를 리드프레임 상에 배치하여 회로를 구성하므로, 배터리 보호회로를 구성하기 위한 리드프레임을 설계하고 제조하는 과정이 단순화할 수 있다는 중요한 이점을 가진다. 만약, 본 발명의 실시예들에서 전기적 연결부재를 배터리 보호회로를 구성함에 있어서 도입하지 않는다면 리드프레임을 구성하는 복수의 리드들의 구성이 매우 복잡하게 되므로 적절한 리드프레임을 효과적으로 제공하는 것이 어렵다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (15)

  1. 이격된 복수의 리드들을 포함하며, 배터리 베어셀의 전극단자와 직접 접합하는, 리드프레임; 및
    상기 리드프레임 상에 직접 실장되며, 프로텍션(protection) IC, 전계효과 트랜지스터(FET) 및 적어도 하나 이상의 수동소자를 포함하는, 배터리 보호회로 소자;를 구비하며,
    상기 수동소자는 상기 이격된 복수의 리드들 중의 적어도 일부를 연결하도록 배치되며, 상기 프로텍션 IC, 상기 전계효과 트랜지스터 및 상기 복수의 리드들로 이루어진 군(群)에서 선택된 어느 두 개를 전기적으로 연결하는 전기적 연결부재를 더 구비함으로써, 별도의 인쇄회로기판을 사용하지 않고 배터리 보호회로를 구성하는, 배터리 보호회로 패키지모듈.
  2. 제 1 항에 있어서,
    상기 리드프레임은,
    양쪽가장자리부분에 각각 배치되며, 상기 베터리 베어셀의 전극단자와 직접 연결되는, 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드;
    상기 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드 사이에 배치되며, 복수의 외부연결단자들을 구성하는, 외부연결단자용 리드; 및
    상기 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드 사이에 배치되며, 상기 배터리 보호회로 소자가 실장될 수 있는, 소자실장용 리드;
    를 포함하는, 배터리 보호회로 패키지모듈.
  3. 제 2 항에 있어서,
    상기 배터리 베어셀의 전극단자는 제 1 극성의 플레이트와 상기 제 1 극성의 플레이트 내의 중앙에 배치되는 제 2 극성의 전극셀을 포함하고,
    상기 제 1 내부연결단자용 리드는 상기 제 1 극성의 플레이트와 직접 접합하여 전기적으로 연결되고, 상기 제 2 내부연결단자용 리드는 상기 제 2 극성의 전극셀과 직접 접합하여 전기적으로 연결되는, 배터리 보호회로 패키지모듈.
  4. 제 3 항에 있어서,
    상기 리드프레임의 길이는 상기 제 1 극성의 플레이트의 일단에서 상기 제 2 극성의 전극셀까지의 길이에 해당하는, 배터리 보호회로 패키지모듈.
  5. 제 3 항에 있어서,
    상기 제 1 내부연결단자용 리드 및 상기 제 2 내부연결단자용 리드 중 적어도 어느 하나는 상기 배터리 베어셀의 전극단자와 접합하기 위하여 다운셋 형태로 절곡된, 배터리 보호회로 패키지모듈.
  6. 제 2 항에 있어서,
    상기 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드를 노출시키며, 상기 복수의 외부연결단자들을 구성하기 위하여 상기 외부연결단자용 리드의 적어도 일부를 노출시키며, 상기 배터리 보호회로 소자를 밀봉하는, 봉지재를 더 구비하는, 배터리 보호회로 패키지모듈.
  7. 제 1 항에 있어서,
    상기 전기적 연결부재는 본딩 와이어 또는 본딩 리본을 포함하는, 배터리 보호회로 패키지모듈.
  8. 제 1 항에 있어서,
    상기 수동소자는 상기 리드프레임 상에 삽입되어 고정되는 것이 아니라 표면실장기술(Surface Mounting Technology)에 의하여 상기 리드프레임의 표면 상에 실장되어 고정되는, 배터리 보호회로 패키지모듈.
  9. 제 1 항에 있어서,
    상기 리드프레임은 니켈로 이루어지거나 구리판에 니켈 도금한 것으로 이루어진, 배터리 보호회로 패키지모듈.
  10. 제 9 항에 있어서,
    상기 리드프레임은 상기 베터리 베어셀의 전극단자와 직접 연결되는, 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드를 포함하며,
    상기 제 1 내부연결단자용 리드 및 제 2 내부연결단자용 리드는 상기 배터리 베어셀의 전극단자와 레이저 용접에 의하여 접합되는, 배터리 보호회로 패키지모듈.
  11. 제 1 항에 있어서,
    상기 전계효과 트랜지스터(FET)는 과방전 및 과충전 상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제 1 전계효과 트랜지스터와 제 2 전계효과 트랜지스터를 포함하며,
    상기 제 1 전계효과 트랜지스터와 제 2 전계효과 트랜지스터, 및 과방전 및 과충전 동작을 제어하는 상기 프로텍션 IC는 하나의 칩에 통합되어 제공되는, 배터리 보호회로 패키지모듈.
  12. 제 11 항에 있어서,
    상기 하나의 칩은 상기 리드프레임 상에 플립칩 형태로 제공되는, 배터리 보호회로 패키지모듈.
  13. 제 1 항에 있어서,
    상기 전계효과 트랜지스터(FET)는 과방전 및 과충전 상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제 1 전계효과 트랜지스터와 제 2 전계효과 트랜지스터를 내장한 듀얼 전계효과 트랜지스터칩으로 제공되는, 배터리 보호회로 패키지모듈.
  14. 제 13 항에 있어서,
    상기 프로텍션 IC는 상기 듀얼 전계효과 트랜지스터칩 상에 적층되어 배치되는, 배터리 보호회로 패키지모듈.
  15. 제 13 항에 있어서,
    상기 프로텍션 IC는 상기 듀얼 전계효과 트랜지스터칩에 인접하여 상기 리드프레임 상에 배치되는, 배터리 보호회로 패키지모듈.
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